实现基于分布存储结构的具有数据处理能力的DRAM的接口方法转让专利
申请号 : CN200810046724.4
文献号 : CN100580616C
文献日 : 2010-01-13
发明人 : 戴葵
申请人 : 戴葵
摘要 :
本发明涉及一种实现基于分布存储结构的具有数据处理能力的DRAM的接口方法，用于主处理器与基于分布存储结构的具有数据处理能力的DRAM存储器之间的信息传递，包括：对内部数据处理单元的控制，对内部DMA单元的控制，对内部存储单元的访问，所有的访问都采用标准DRAM接口协议，并通过标准DRAM接口进行。本发明可以在不进行任何硬件改动的情况下，将基于分布存储结构的具有数据处理能力的DRAM装置应用于各种数据处理系统，既可以作为普通存储器提供程序与数据的存储能力，又可提供对存储器内数据进行处理的能力，以提高数据处理系统的性能。
权利要求 :
1、实现基于分布存储结构的具有数据处理能力的DRAM的接口方法，包括采用不同 的流程处理对内部存储单元、内部数据处理单元和内部DMA控制器的访问，采用通用存 储器的接口时序对基于分布存储结构的具有数据处理能力的DRAM存储器进行操作，由 内部接口单元区分对内部存储单元、内部数据处理单元和内部DMA控制器的访问，并完 成相应的时序转换，基于分布存储结构的具有数据处理能力的DRAM装置内部具有内部 存储单元、内部数据处理单元、内部DMA单元和内部接口单元，其特征在于：所述接口 方法通过通用访存指令实现对内部存储单元的访问，具体流程为：a程序通过通用访存 指令发出对内部存储单元的访问；b系统软件地址映射模块将通用访存指令中的地址映 射为基于分布存储结构的具有数据处理能力的DRAM存储器地址的相应物理空间；c数 据处理系统通过标准DRAM存储器接口，发出符合标准DRAM存储器接口时序的信号，对 基于分布存储结构的具有数据处理能力的DRAM存储器进行访问；所述接口方法通过应 用程序接口(API)实现对内部数据处理单元的访问，具体流程为：a程序通过调用API 发出对内部数据处理单元的访问；b系统软件地址映射模块将API中的地址映射为基于 分布存储结构的具有数据处理能力的DRAM存储器地址的相应物理空间；c数据处理系 统通过标准DRAM存储器接口，发出符合标准DRAM存储器接口时序的信号，对基于分布 存储结构的具有数据处理能力的DRAM存储器进行访问；所述接口方法通过API实现对内 部DMA控制器的访问，具体流程如下：a程序通过调用API发出对内部DMA控制器的访 问；b系统软件地址映射模块将API中的地址映射为基于分布存储结构的具有数据处理 能力的DRAM存储器地址的相应物理空间；c数据处理系统通过标准DRAM存储器接口， 发出符合标准DRAM存储器接口时序的信号，对基于分布存储结构的具有数据处理能力 的DRAM存储器进行访问；
所述内部接口单元通过地址信号区分对内部存储单元、对内部数据处理单元和对内 部DMA控制器的访问；所述内部接口单元将对内部存储单元的访问命令直接发送到内部 存储单元；所述内部接口单元将对内部数据处理单元的访问命令，进行时序转换，实现 对内部数据处理单元控制寄存器的访问；所述内部接口单元将对内部DMA控制器的访问 命令，进行时序转换，实现对内部DMA控制器中控制寄存器的访问。
2、根据权利要求1所述的实现基于分布存储结构的具有数据处理能力的DRAM的接 口方法，其特征在于：所述DRAM存储器接口时序为闪存(FLASH)、静态随机存储器 (SRAM)、同步动态随机存储器(SDRAM)、双倍速率同步动态随机存储器(DDR)、第二 代双倍速率同步动态随机存储器(DDR2)、第三代双倍速率同步动态随机存储器(DDR3)、 第二代图形专用双倍速率同步动态随机存储器(GDDR2)或第三代图形专用双倍速率同步 动态随机存储器(GDDR3)接口标准规定的时序。
3、根据权利要求1所述的实现基于分布存储结构的具有数据处理能力的DRAM的接 口方法，其特征在于：所述内部接口单元包括状态机、时序转换模块、刷新计数模块和 译码模块，所述状态机分别与时序转换模块、刷新计数模块和译码模块相连，其中状态 机记录当前访问状态，并实现不同访问状态之间的切换；时序转换模块实现通用DRAM 访存时序到SRAM访存时序的转换，以实现对内部数据处理单元和内部DMA控制器的访 问；刷新计数模块对发送的刷新命令进行计数，并根据计数的数值，选择不同的内部存 储体进行刷新；译码模块对地址的某些位进行译码，并选择相应的内部存储体进行操作， 以实现对内部存储单元的访问。
说明书 :
技术领域
本发明涉及实现数据处理系统的存储器的接口方法，尤其涉及实现基于分布存储 结构的具有数据处理能力的动态随机存储器(DRAM)的接口方法。
背景技术
在过去的几十年里，处理器的性能一直按照摩尔定律以每18个月翻一番的惊人速 度提升。这都得益于集成电路制造工艺和体系结构技术的巨大提高。不过人们也开始意 识到有越来越多的因素阻碍着处理器的性能进一步提升。其中“存储墙”就是现有冯诺 伊曼体系结构中一个难以解决的问题。在以前的设计生产中，处理器与存储器都是单独 设计与优化的。处理器的制造工艺是以产生快速的逻辑为目标；而存储器DRAM的制造 工艺是以获得存储密度为目的。因此采用不同的制造方法来得到了快速的处理器和价廉 的高密度存储器。但是这种方法也产生一个很严重的负面影响，那就是由于高速的处理 器性能被慢速的DRAM主存所屏蔽，从而达不到它对整个系统所期望的性能提升。
针对存储墙问题，在传统以处理器为中心的框架下，人们使用层次性存储系统，并 采用了大量的方法来减少或者隐藏存储器的访问延迟。这些技术包括改进大容量高速 缓冲存储器(Cache)、软硬件预取、推断执行以及多线程技术等。但是，这些方法也 不可避免得引入了更多的限制。如会增加失效情况下存储器的访问延迟，其中一些技术 还更多的受到存储器带宽的限制。
为了能够从本质上解决存储墙的问题，必须从体系结构入手。已有的一种解决方案 就是PIM(Processor In Memory)体系结构。它是随着工艺的进步，处理器和DRAM存 储器能够集成在一起而产生的。从而避免了传统冯诺伊曼结构的存储墙性能瓶颈。PIM 技术将逻辑器件直接集成到存储器中，具有低延迟、高带宽和低功耗等特性，使用PIM 技术能够从本质上缓解存储墙问题。在过去的十几年里，全世界有不少大学或者研究机 构着手启动研究这项技术，包括ActivePage，IRAM，HTMT，DIVA，FlexRAM，Blue Gene BG/C，Pim-Lite和Gilgamesh等。可以根据这些PIM芯片在计算机系统中所起的作用 而分为两类。一类是处理器芯片，方法是把将大容量DRAM和一个合适的处理器集成到 一个芯片并充当处理器的地位。另一类是带计算能力的存储芯片，它是将PIM芯片代替 原有的存储器芯片，从而为原有的计算机系统提供更强的计算能力，如IRAM，FlexRAM。 然而，这些存储器芯片都由于满足不了现有存储器的时序协议而不能有效的集成到现有 的数据处理系统中。
综上所述，具有数据处理能力的DRAM装置急需一种易于集成到现有数据处理系统 中的接口方法和结构。通过采用与现有存储器相同的时序协议与接口，将具有数据处理 能力的DRAM装置应用于现有数据处理系统中，以提高现有数据处理系统的数据处理能 力。
针对存储墙问题，在传统以处理器为中心的框架下，人们使用层次性存储系统，并 采用了大量的方法来减少或者隐藏存储器的访问延迟。这些技术包括改进大容量高速 缓冲存储器(Cache)、软硬件预取、推断执行以及多线程技术等。但是，这些方法也 不可避免得引入了更多的限制。如会增加失效情况下存储器的访问延迟，其中一些技术 还更多的受到存储器带宽的限制。
为了能够从本质上解决存储墙的问题，必须从体系结构入手。已有的一种解决方案 就是PIM(Processor In Memory)体系结构。它是随着工艺的进步，处理器和DRAM存 储器能够集成在一起而产生的。从而避免了传统冯诺伊曼结构的存储墙性能瓶颈。PIM 技术将逻辑器件直接集成到存储器中，具有低延迟、高带宽和低功耗等特性，使用PIM 技术能够从本质上缓解存储墙问题。在过去的十几年里，全世界有不少大学或者研究机 构着手启动研究这项技术，包括ActivePage，IRAM，HTMT，DIVA，FlexRAM，Blue Gene BG/C，Pim-Lite和Gilgamesh等。可以根据这些PIM芯片在计算机系统中所起的作用 而分为两类。一类是处理器芯片，方法是把将大容量DRAM和一个合适的处理器集成到 一个芯片并充当处理器的地位。另一类是带计算能力的存储芯片，它是将PIM芯片代替 原有的存储器芯片，从而为原有的计算机系统提供更强的计算能力，如IRAM，FlexRAM。 然而，这些存储器芯片都由于满足不了现有存储器的时序协议而不能有效的集成到现有 的数据处理系统中。
综上所述，具有数据处理能力的DRAM装置急需一种易于集成到现有数据处理系统 中的接口方法和结构。通过采用与现有存储器相同的时序协议与接口，将具有数据处理 能力的DRAM装置应用于现有数据处理系统中，以提高现有数据处理系统的数据处理能 力。
发明内容
本发明的目的提供一种实现基于分布存储结构的具有数据处理能力的DRAM的接口 方法。该方法采用与现有存储器相同的时序协议，提供对内部数据处理单元的控制、对 内部DMA控制器的控制和对内部存储单元的访问。通过该接口方法及相配套的结构，可 以在不经过任何硬件改动的情况下，有效的将基于分布存储结构的具有数据处理能力的 DRAM装置集成到现有数据处理系统中。
本发明的目的通过以下技术方案实现：
设计一种实现基于分布存储结构的具有数据处理能力的DRAM的接口方法，涉及相 应的硬件体系结构、API(应用程序接口)函数、系统软件支撑方法以及接口时序。基于 分布存储结构的具有数据处理能力的DRAM装置内部具有内部存储单元、内部数据处理 单元和内部DMA单元。内部存储单元存储数据处理系统的程序和数据。内部数据处理单 元在存储器内部实现对所存储数据的处理，以解决“存储墙”的问题。内部直接存储器 访问(DMA)单元提供不同的处理单元之间数据交互的能力。数据处理系统中的主处理单 元在对内部存储单元进行访问时，通过通用的访存指令，由系统软件中的存储映射模块 将访问映射为内部存储单元对应的物理地址。数据处理系统中的主处理单元在对内部数 据处理单元进行操作时，调用相应的API函数，通过系统软件中的存储映射模块将访问 映射为内部数据处理单元对应的物理地址。数据处理系统中的主处理单元在对内部DMA 控制器进行操作时，调用相应的API函数，通过系统软件中的存储映射模块将访问映射 为内部DMA控制器对应的物理地址。这三种不同的访问都通过通用的DRAM存储器接口， 以通用DRAM存储器访问时序发送到基于分布存储结构的具有数据处理能力的DRAM存储 器。
设计一种实现基于分布存储结构的具有数据处理能力的DRAM的接口方法相配套 的结构，在基于分布存储结构的具有数据处理能力的DRAM存储器内部设置接口模块对 上述三种不同的访问进行处理。接口模块通过地址线区分这三种访问，若为对内部存储 单元的访问，直接将访问信号连接到内部存储单元接口，并对若干位地址线进行译码得 到片选信号，以选择相应的内部存储单元响应该访问；若为对内部数据处理单元的访问， 通过时序转换单元，将DRAM访问时序转换为SRAM(静态随机存储器)访问时序，对内部 数据处理单元的控制寄存器进行访问；若为对内部DMA控制器的访问，通过时序转换单 元，将DRAM访问时序转换为SRAM访问时序，对内部DMA控制器的控制寄存器进行访问 发。
实现基于分布存储结构的具有数据处理能力的DRAM的接口方法，包括采用不同的 流程处理对内部存储单元、内部数据处理单元和内部DMA控制器的访问，采用通用存储 器的接口时序对基于分布存储结构的具有数据处理能力的DRAM存储器进行操作，由内 部接口单元区分对内部存储单元、内部数据处理单元和内部DMA控制器的访问，并完成 相应的时序转换，其特征在于：所述接口方法通过通用访存指令实现对内部存储单元的 访问，具体流程为：a程序通过通用访存指令发出对内部存储单元的访问；b系统软件 地址映射模块将通用访存指令中的地址映射为基于分布存储结构的具有数据处理能力 的DRAM存储器地址的相应物理空间；c数据处理系统通过标准DRAM存储器接口，发出 符合标准DRAM存储器接口时序的信号，对基于分布存储结构的具有数据处理能力的 DRAM存储器进行访问；所述接口方法通过应用程序接口(API)实现对内部数据处理单 元的访问，具体流程为：a程序通过调用API发出对内部数据处理单元的访问；b系统 软件地址映射模块将API中的地址映射为基于分布存储结构的具有数据处理能力的 DRAM存储器地址的相应物理空间；c数据处理系统通过标准DRAM存储器接口，发出符 合标准DRAM存储器接口时序的信号，对基于分布存储结构的具有数据处理能力的DRAM 存储器进行访问；所述接口方法通过API实现对内部DMA控制器的访问，具体流程如下： a程序通过调用API发出对内部DMA控制器的访问；b系统软件地址映射模块将API中 的地址映射为基于分布存储结构的具有数据处理能力的DRAM存储器地址的相应物理空 间；c数据处理系统通过标准DRAM存储器接口，发出符合标准DRAM存储器接口时序的 信号，对基于分布存储结构的具有数据处理能力的DRAM存储器进行访问；
所述内部接口单元通过地址信号区分对内部存储单元、对内部数据处理单元和对内 部DMA控制器的访问；所述内部接口单元将对内部存储单元的访问命令直接发送到内部 存储单元；所述内部接口单元将对内部数据处理单元的访问命令，进行时序转换，实现 对内部数据处理单元控制寄存器的访问；所述内部接口单元将对内部DMA控制器的访问 命令，进行时序转换，实现对内部DMA控制器中控制寄存器的访问。
所述DRAM存储器接口时序为闪存(FLASH)、静态随机存储器(SRAM)、同步动态 随机存储器(SDRAM)、双倍速率同步动态随机存储器(DDR)、第二代双倍速率同步动态 随机存储器(DDR2)、第三代双倍速率同步动态随机存储器(DDR3)、第二代图形专用双 倍速率同步动态随机存储器(GDDR2)或第三代图形专用双倍速率同步动态随机存储器 (GDDR3)接口标准规定的时序。
所述内部接口单元包括状态机、时序转换模块、刷新计数模块和译码模块，所述状 态机分别与时序转换模块、刷新计数模块和译码模块相连，其中状态机记录当前访问状 态，并实现不同访问状态之间的切换；时序转换模块实现通用DRAM访存时序到SRAM 访存时序的转换，以实现对内部数据处理单元和内部DMA控制器的访问；刷新计数模块 对发送的刷新命令进行计数，并根据计数的数值，选择不同的内部存储体进行刷新；译 码模块对地址的某些位进行译码，并选择相应的内部存储体进行操作，以实现对内部存 储单元的访问。
本发明可以在不进行任何硬件改动的情况下，将基于分布存储结构的具有数据处理 能力的DRAM装置应用于各种数据处理系统，既可以作为普通存储器提供程序与数据的 存储能力，又可提供对存储器内数据进行处理的能力，以提高数据处理系统的性能。
本发明的目的通过以下技术方案实现：
设计一种实现基于分布存储结构的具有数据处理能力的DRAM的接口方法，涉及相 应的硬件体系结构、API(应用程序接口)函数、系统软件支撑方法以及接口时序。基于 分布存储结构的具有数据处理能力的DRAM装置内部具有内部存储单元、内部数据处理 单元和内部DMA单元。内部存储单元存储数据处理系统的程序和数据。内部数据处理单 元在存储器内部实现对所存储数据的处理，以解决“存储墙”的问题。内部直接存储器 访问(DMA)单元提供不同的处理单元之间数据交互的能力。数据处理系统中的主处理单 元在对内部存储单元进行访问时，通过通用的访存指令，由系统软件中的存储映射模块 将访问映射为内部存储单元对应的物理地址。数据处理系统中的主处理单元在对内部数 据处理单元进行操作时，调用相应的API函数，通过系统软件中的存储映射模块将访问 映射为内部数据处理单元对应的物理地址。数据处理系统中的主处理单元在对内部DMA 控制器进行操作时，调用相应的API函数，通过系统软件中的存储映射模块将访问映射 为内部DMA控制器对应的物理地址。这三种不同的访问都通过通用的DRAM存储器接口， 以通用DRAM存储器访问时序发送到基于分布存储结构的具有数据处理能力的DRAM存储 器。
设计一种实现基于分布存储结构的具有数据处理能力的DRAM的接口方法相配套 的结构，在基于分布存储结构的具有数据处理能力的DRAM存储器内部设置接口模块对 上述三种不同的访问进行处理。接口模块通过地址线区分这三种访问，若为对内部存储 单元的访问，直接将访问信号连接到内部存储单元接口，并对若干位地址线进行译码得 到片选信号，以选择相应的内部存储单元响应该访问；若为对内部数据处理单元的访问， 通过时序转换单元，将DRAM访问时序转换为SRAM(静态随机存储器)访问时序，对内部 数据处理单元的控制寄存器进行访问；若为对内部DMA控制器的访问，通过时序转换单 元，将DRAM访问时序转换为SRAM访问时序，对内部DMA控制器的控制寄存器进行访问 发。
实现基于分布存储结构的具有数据处理能力的DRAM的接口方法，包括采用不同的 流程处理对内部存储单元、内部数据处理单元和内部DMA控制器的访问，采用通用存储 器的接口时序对基于分布存储结构的具有数据处理能力的DRAM存储器进行操作，由内 部接口单元区分对内部存储单元、内部数据处理单元和内部DMA控制器的访问，并完成 相应的时序转换，其特征在于：所述接口方法通过通用访存指令实现对内部存储单元的 访问，具体流程为：a程序通过通用访存指令发出对内部存储单元的访问；b系统软件 地址映射模块将通用访存指令中的地址映射为基于分布存储结构的具有数据处理能力 的DRAM存储器地址的相应物理空间；c数据处理系统通过标准DRAM存储器接口，发出 符合标准DRAM存储器接口时序的信号，对基于分布存储结构的具有数据处理能力的 DRAM存储器进行访问；所述接口方法通过应用程序接口(API)实现对内部数据处理单 元的访问，具体流程为：a程序通过调用API发出对内部数据处理单元的访问；b系统 软件地址映射模块将API中的地址映射为基于分布存储结构的具有数据处理能力的 DRAM存储器地址的相应物理空间；c数据处理系统通过标准DRAM存储器接口，发出符 合标准DRAM存储器接口时序的信号，对基于分布存储结构的具有数据处理能力的DRAM 存储器进行访问；所述接口方法通过API实现对内部DMA控制器的访问，具体流程如下： a程序通过调用API发出对内部DMA控制器的访问；b系统软件地址映射模块将API中 的地址映射为基于分布存储结构的具有数据处理能力的DRAM存储器地址的相应物理空 间；c数据处理系统通过标准DRAM存储器接口，发出符合标准DRAM存储器接口时序的 信号，对基于分布存储结构的具有数据处理能力的DRAM存储器进行访问；
所述内部接口单元通过地址信号区分对内部存储单元、对内部数据处理单元和对内 部DMA控制器的访问；所述内部接口单元将对内部存储单元的访问命令直接发送到内部 存储单元；所述内部接口单元将对内部数据处理单元的访问命令，进行时序转换，实现 对内部数据处理单元控制寄存器的访问；所述内部接口单元将对内部DMA控制器的访问 命令，进行时序转换，实现对内部DMA控制器中控制寄存器的访问。
所述DRAM存储器接口时序为闪存(FLASH)、静态随机存储器(SRAM)、同步动态 随机存储器(SDRAM)、双倍速率同步动态随机存储器(DDR)、第二代双倍速率同步动态 随机存储器(DDR2)、第三代双倍速率同步动态随机存储器(DDR3)、第二代图形专用双 倍速率同步动态随机存储器(GDDR2)或第三代图形专用双倍速率同步动态随机存储器 (GDDR3)接口标准规定的时序。
所述内部接口单元包括状态机、时序转换模块、刷新计数模块和译码模块，所述状 态机分别与时序转换模块、刷新计数模块和译码模块相连，其中状态机记录当前访问状 态，并实现不同访问状态之间的切换；时序转换模块实现通用DRAM访存时序到SRAM 访存时序的转换，以实现对内部数据处理单元和内部DMA控制器的访问；刷新计数模块 对发送的刷新命令进行计数，并根据计数的数值，选择不同的内部存储体进行刷新；译 码模块对地址的某些位进行译码，并选择相应的内部存储体进行操作，以实现对内部存 储单元的访问。
本发明可以在不进行任何硬件改动的情况下，将基于分布存储结构的具有数据处理 能力的DRAM装置应用于各种数据处理系统，既可以作为普通存储器提供程序与数据的 存储能力，又可提供对存储器内数据进行处理的能力，以提高数据处理系统的性能。
附图说明
图1是基于分布存储结构的具有数据处理能力的DRAM装置硬件体系结构示意图；
图2是存储器接口方法操作流程图；
图3是硬件体系结构中存储器接口模块结构示意图。
图2是存储器接口方法操作流程图；
图3是硬件体系结构中存储器接口模块结构示意图。
具体实施方式
本发明目的的实现、功能特点将结合实施例，参照附图做进一步说明。
所述方案中基于分布存储结构的DRAM存储装置从功能模块上分，包括装置接口、 处理单元、单元控制接口、DRAM存储体、DRAM存储体控制器、通信网络及数据转移控 制器组成，其连接关系如图1所示。在最佳实施例中，采用了标准DDR2(第二代双倍速 率同步动态随机存储器)接口和规范，集成了4个大小为64KB的eDRAM(嵌入式动态随 机存储器)存储体以及4个处理单元。本发明并不限于采用上述接口规范和配置。
所述基于分布存储结构的具有数据处理能力的DRAM存储器接口方法，对内部存储 单元、内部数据处理单元和内部DMA控制器采用不同的地址空间进行划分，内部存储单 元占有地址空间的低半部分，内部数据处理单元控制寄存器占有地址空间的高半部分的 低位，内部DMA控制寄存器占有地址空间的高半部分的高位。该接口方法采用不同的流 程对内部存储单元和内部数据处理单元、内部DMA控制器进行访问，具体的访问流程如 图2所示。
对内部存储单元的访问方法如下：1、程序通过通用访存指令发出对内部存储单元 的访问；2、系统软件地址映射模块将通用访存指令中的地址映射为基于分布存储结构 的具有数据处理能力的DRAM存储器地址的低半部分空间；3、通过通用的DDR2接口， 发出符合通用DDR2接口时序的信号，对基于分布存储结构的具有数据处理能力的DRAM 存储器进行访问。
对内部数据处理单元的访问方法如下：1、程序通过调用API发出对内部数据处理 单元的访问；2、系统软件地址映射模块将API中的地址映射为基于分布存储结构的具 有数据处理能力的DRAM存储器地址的高半部分的低位空间；3、通过通用的DDR2接口， 发出符合通用DDR2接口时序的信号，对基于分布存储结构的具有数据处理能力的DRAM 存储器进行访问。
对内部DMA控制器的访问方法如下：1、程序通过调用API发出对内部DMA控制器 的访问；2、系统软件地址映射模块将API中的地址映射为基于分布存储结构的具有数 据处理能力的DRAM存储器地址的高半部分的高位空间；3、通过通用的DDR2接口，发 出符合通用DDR2接口时序的信号，对基于分布存储结构的具有数据处理能力的DRAM 存储器进行访问。
对内部存储单元、内部数据处理单元和内部DMA控制器的访问信号，按照通用DDR2 接口时序发送到基于分布存储结构的具有数据处理能力的DRAM存储器。该DRAM存储器 通过存储器接口，接受并解析由通用DDR2传输规范定义的读写和操作命令，在保证传 输规范定义的时序操作的基础上，提供主处理器对基于分布存储结构的具有数据处理能 力的DRAM装置片内存储器、数据处理单元和内部DMA控制器的访问通道。所述存储器 接口分别与芯片引脚、处理单元控制接口、DMA控制器接口和内部DRAM存储控制器连 接，并且通过行地址区分存储空间。若为对处理单元的访问，由存储器接口将行、列地 址进行拼接，并将通用DRAM存储器装置规范定义的访问时序转化为访问处理单元所需 的SRAM存储器时序，以实现处理单元的启动和查询。若为对内部DRAM存储器的访问， 由存储器接口选择某一块内部DRAM存储器，并将接口的操作命令与数据直接送到该存 储器输入端，以实现对片内存储器的激活、预充、读、写、刷新等操作。若为对DMA 控制器的访问，由存储器接口将行、列地址进行拼接，并将通用DRAM存储器装置规范 定义的访问时序转化为访问DMA控制器所需的静态随机存储器(SRAM)存储器时序，以 实现对DMA控制器的操作。
最佳实施例采用通用DDR2标准作为基于分布存储结构的具有数据处理能力的DRAM 装置的接口与传输规范。在其他实施例中，也可以采用闪存(FLASH)、SRAM、同步动 态随机存储器(SDRAM)、双倍速率同步动态随机存储器(DDR)、第三代双倍速率同步动 态随机存储器(DDR3)、第二代图形专用双倍速率同步动态随机存储器(GDDR2)、第三代 图形专用双倍速率同步动态随机存储器(GDDR3)通用DRAM存储器装置接口与传输规范。
采用DDR2标准的基于分布存储结构的具有数据处理能力的DRAM装置接口信号及描 述如表1所示。存储器接口一端连接如表1所示的接口信号，一端连接内部DRAM存储 器接口以及处理单元控制接口，其具体模块图如图3所示。图中的数据信号Data包括 DQ、DQS、DM，控制信号Ctrl包括CKE、ODT、CS#、RAS#、CAS#、WE#。
表1DDR2标准接口信号及描述
名称 方向 描述 CK，CK# 输入 时钟信号：CK和CK#为差分的时钟信号。输入数 据都在CK的上升沿，也即CK#的下降沿进行采 样；输出数据在CK和CK#的上升沿都进行输出。 CKE 输入 时钟使能：激活(为高)或关闭(为低)片内时 钟电路。 ODT 输入 片上终端使能：为高时将内部电阻连接至引脚 DQ、DQS和DM。若EMR(1)寄存器编程为作废 ODT，则忽略该信号。 CS# 输入 片选：使能(为低)或关闭(为高)存储器装置。 RAS#，CAS#，WE# 输入 命令输入：RAS#，CAS#和WE#不同的组合定义不 同的输入命令。 DM 输入 输入数据屏蔽：对写入数据进行屏蔽的信号。若 在写入命令时DM信号为高，则屏蔽该写入数据， 不将其写入存储器。 BA0～BA2 输入 体地址：定义对哪个体进行操作。 A0～A15 输入 地址：在激活命令时提供行地址；在读写命令时， 提供列地址和预充控制位。A10作为预充控制位， 若为低，预充由BA0～BA2定义的体；若为高， 预充所有体。 DQ 双向 数据输入输出：双向的数据总线。 DQS 双向 数据选通脉冲：在读数据时作为输出，在写数据 时作为输入。与读出数据上下沿对齐，与写入数 据中段对齐。 VDDQ 电源 DQ电源输入 VSSQ 电源 DQ地输入
VDLL 电源 DLL电源输入 VSSDL 电源 DLL地输入 VSS 电源 电源输入 VDD 电源 地输入 VREF 电源 参考电源输入
采用DDR2标准的基于分布存储结构的具有数据处理能力的DRAM装置接口协议命令 真值表如表2所示。存储器接口负责接收并解析如表2所示的各种命令，由状态机(State Machine)根据当前的命令是针对内部DRAM存储器、DMA控制器还是处理单元，控制存 储器接口进入内部存储单元操作模式、DMA操作模式或处理单元操作模式，当前操作模 式一直保持至接收到下一改变当前操作模式的命令。存储器接口的Data、Ctrl、地址 信号与内部DRAM存储器接口直接相连，在内部存储单元操作模式状态下，由当前命令 确定CS0～CS3的值，以选择一个或多个内部存储单元进行操作。由于处理单元接口和 DMA控制器接口采用SRAM接口，所以在处理单元操作模式和DMA控制器操作模式下， 通过时序转换(Timing Transfer)模块实现DRAM到SRAM的时序转换。
表2DDR2标准协议命令真值表
存储器接口对各种访存命令的具体处理如下：1、设置模式寄存器：在该命令下进 入内部存储单元操作模式，由状态机(State Machine)控制译码单元(Decoder)，将 CS0～CS3全部选通，以实现对所有内部存储单元的模式寄存器进行设置。2、刷新：在 该命令下进入内部存储单元操作模式，由刷新计数器(Refresh Counter)对刷新命令 进行从0～3的循环计数，若当前计数到i，则选通CSi，以实现对某一内部存储单元的 刷新操作。3、进入自刷新模式：在该命令下进入内部存储单元操作模式，由状态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部选通，控制所有内部存储单元进 入自刷新模式。4、出自刷新模式：在该命令下进入内部存储单元操作模式，由状态机 (State Machine)控制译码单元(Decoder)，将CS0～CS3全部选通，控制所有内部存 储单元退出自刷新模式。5、预充单体：在该命令下进入内部存储单元操作模式，由状 态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部选通，控制所有内 部存储单元对某一体进行预充。6、预充所有体：在该命令下进入内部存储单元操作模 式，由状态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部选通，控 制所有内部存储单元对所有体进行预充。7、激活：根据行地址A15、A14的值确定该激 活操作是针对内部存储单元、处理单元还是DMA控制器。若A15、A14为10，进入处理 单元操作模式，将行地址和体地址送入时序转换(Timing Transfer)模块进行缓存， 并由状态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部不选通；若 A15、A14为11，进入DMA控制器操作模式，将行地址和体地址送入时序转换(Timing Transfer)模块进行缓存，并由状态机(State Machine)控制译码单元(Decoder)， 将CS0～CS3全部不选通；若A15为0，进入内部存储单元操作模式，由译码单元 (Decoder)对地址信号A14、A13进行译码，以选通CS0～CS3中的一个进行操作。8、 写：若当前为处理单元操作模式，将列地址送入时序转换(Timing Transfer)模块， 与前一次激活时缓存的行地址、体地址进行拼接，同时进行相应的时序转换，并由状态 机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部不选通，以便采用 SRAM接口对处理单元进行写操作；若当前为DMA控制器操作模式，将列地址送入时序 转换(Timing Transfer)模块，与前一次激活时缓存的行地址、体地址进行拼接，同 时进行相应的时序转换，并由状态机(State Machine)控制译码单元(Decoder)，将 CS0～CS3全部不选通，以便采用SRAM接口对DMA控制器进行写操作；若当前为片内存 储器操作模式，并由状态机(State Machine)控制译码单元(Decoder)，保持上一次 激活操作时选通的CS0～CS3中的一个，以便对某一内部存储单元进行写操作。9、写后 预充：若当前为处理单元操作模式，将列地址送入时序转换(Timing Transfer)模块， 与前一次激活时缓存的行地址、体地址进行拼接，同时进行相应的时序转换，并由状态 机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部不选通，以便采用 SRAM接口对数据处理单元进行写操作；若当前为DMA控制器操作模式，将列地址送入 时序转换(Timing Transfer)模块，与前一次激活时缓存的行地址、体地址进行拼接， 同时进行相应的时序转换，并由状态机(State Machine)控制译码单元(Decoder)， 将CS0～CS3全部不选通，以便采用SRAM接口对DMA控制器进行写操作；若当前为内部 存储单元操作模式，并由状态机(State Machine)控制译码单元(Decoder)，保持上 一次激活操作时选通的CS0～CS3中的一个，以便对某一内部存储单元进行写后预充操 作。10、读：若当前为处理单元操作模式，将列地址送入时序转换(Timing Transfer) 模块，与前一次激活时缓存的行地址、体地址进行拼接，同时进行相应的时序转换，并 由状态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部不选通，以便 采用SRAM接口对处理单元进行读操作；若当前为DMA控制器操作模式，将列地址送入 时序转换(Timing Transfer)模块，与前一次激活时缓存的行地址、体地址进行拼接， 同时进行相应的时序转换，并由状态机(State Machine)控制译码单元(Decoder)， 将CS0～CS3全部不选通，以便采用SRAM接口对DMA控制器进行读操作；若当前为片内 存储器操作模式，并由状态机(State Machine)控制译码单元(Decoder)，保持上一 次激活操作时选通的CS0～CS3中的一个，以便对某一内部存储单元进行读操作。11、 读后预充：若当前为数据处理单元操作模式，将列地址送入时序转换(Timing Transfer) 模块，与前一次激活时缓存的行地址、体地址进行拼接，同时进行相应的时序转换，并 由状态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部不选通，以便 采用SRAM接口对数据处理单元进行读操作；若当前为DMA控制器操作模式，将列地址 送入时序转换(Timing Transfer)模块，与前一次激活时缓存的行地址、体地址进行 拼接，同时进行相应的时序转换，并由状态机(State Machine)控制译码单元(Decoder)， 将CS0～CS3全部不选通，以便采用SRAM接口对DMA控制器进行读操作；若当前为内部 存储单元操作模式，并由状态机(State Machine)控制译码单元(Decoder)，保持上 一次激活操作时选通的CS0～CS3中的一个，以便对某一内部存储单元进行读后预充操 作。12、无操作：保持当前操作模式，并由状态机(State Machine)控制译码单元 (Decoder)，将CS0～CS3全部不选通。13、取消器件选中：保持当前操作模式，并由 状态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部不选通。14、进 入低功耗模式：在该命令下进入片内存储器操作模式，由状态机(State Machine)控 制译码单元(Decoder)，将CS0～CS3全部选通，控制所有内部存储单元进入低功耗模 式。15、出低功耗模式：在该命令下进入片内存储器操作模式，由状态机(State Machine) 控制译码单元(Decoder)，将CS0～CS3全部选通，控制所有内部存储单元退出低功耗 模式。
本发明基于分布存储结构的具有数据处理能力的DRAM存储器软硬件接口，采用不 同的流程处理对内部存储单元、内部数据处理单元和内部DMA控制器的访问，通过系统 软件将其映射到相应的地址空间，并按照通用DRAM接口时序与基于分布存储结构的具 有数据处理能力的DRAM存储器进行交互，存储器内部的接口模块通过地址线区分该访 问是针对内部存储单元、内部DMA控制器还是内部数据处理单元，并提供访问时序的转 换以实现有效的访问。采用该接口方法和结构，可以在不进行任何硬件改动的基础上将 基于分布存储结构的具有数据处理能力的DRAM存储器集成到现有数据处理系统，具有 应用方便的优点。
所述方案中基于分布存储结构的DRAM存储装置从功能模块上分，包括装置接口、 处理单元、单元控制接口、DRAM存储体、DRAM存储体控制器、通信网络及数据转移控 制器组成，其连接关系如图1所示。在最佳实施例中，采用了标准DDR2(第二代双倍速 率同步动态随机存储器)接口和规范，集成了4个大小为64KB的eDRAM(嵌入式动态随 机存储器)存储体以及4个处理单元。本发明并不限于采用上述接口规范和配置。
所述基于分布存储结构的具有数据处理能力的DRAM存储器接口方法，对内部存储 单元、内部数据处理单元和内部DMA控制器采用不同的地址空间进行划分，内部存储单 元占有地址空间的低半部分，内部数据处理单元控制寄存器占有地址空间的高半部分的 低位，内部DMA控制寄存器占有地址空间的高半部分的高位。该接口方法采用不同的流 程对内部存储单元和内部数据处理单元、内部DMA控制器进行访问，具体的访问流程如 图2所示。
对内部存储单元的访问方法如下：1、程序通过通用访存指令发出对内部存储单元 的访问；2、系统软件地址映射模块将通用访存指令中的地址映射为基于分布存储结构 的具有数据处理能力的DRAM存储器地址的低半部分空间；3、通过通用的DDR2接口， 发出符合通用DDR2接口时序的信号，对基于分布存储结构的具有数据处理能力的DRAM 存储器进行访问。
对内部数据处理单元的访问方法如下：1、程序通过调用API发出对内部数据处理 单元的访问；2、系统软件地址映射模块将API中的地址映射为基于分布存储结构的具 有数据处理能力的DRAM存储器地址的高半部分的低位空间；3、通过通用的DDR2接口， 发出符合通用DDR2接口时序的信号，对基于分布存储结构的具有数据处理能力的DRAM 存储器进行访问。
对内部DMA控制器的访问方法如下：1、程序通过调用API发出对内部DMA控制器 的访问；2、系统软件地址映射模块将API中的地址映射为基于分布存储结构的具有数 据处理能力的DRAM存储器地址的高半部分的高位空间；3、通过通用的DDR2接口，发 出符合通用DDR2接口时序的信号，对基于分布存储结构的具有数据处理能力的DRAM 存储器进行访问。
对内部存储单元、内部数据处理单元和内部DMA控制器的访问信号，按照通用DDR2 接口时序发送到基于分布存储结构的具有数据处理能力的DRAM存储器。该DRAM存储器 通过存储器接口，接受并解析由通用DDR2传输规范定义的读写和操作命令，在保证传 输规范定义的时序操作的基础上，提供主处理器对基于分布存储结构的具有数据处理能 力的DRAM装置片内存储器、数据处理单元和内部DMA控制器的访问通道。所述存储器 接口分别与芯片引脚、处理单元控制接口、DMA控制器接口和内部DRAM存储控制器连 接，并且通过行地址区分存储空间。若为对处理单元的访问，由存储器接口将行、列地 址进行拼接，并将通用DRAM存储器装置规范定义的访问时序转化为访问处理单元所需 的SRAM存储器时序，以实现处理单元的启动和查询。若为对内部DRAM存储器的访问， 由存储器接口选择某一块内部DRAM存储器，并将接口的操作命令与数据直接送到该存 储器输入端，以实现对片内存储器的激活、预充、读、写、刷新等操作。若为对DMA 控制器的访问，由存储器接口将行、列地址进行拼接，并将通用DRAM存储器装置规范 定义的访问时序转化为访问DMA控制器所需的静态随机存储器(SRAM)存储器时序，以 实现对DMA控制器的操作。
最佳实施例采用通用DDR2标准作为基于分布存储结构的具有数据处理能力的DRAM 装置的接口与传输规范。在其他实施例中，也可以采用闪存(FLASH)、SRAM、同步动 态随机存储器(SDRAM)、双倍速率同步动态随机存储器(DDR)、第三代双倍速率同步动 态随机存储器(DDR3)、第二代图形专用双倍速率同步动态随机存储器(GDDR2)、第三代 图形专用双倍速率同步动态随机存储器(GDDR3)通用DRAM存储器装置接口与传输规范。
采用DDR2标准的基于分布存储结构的具有数据处理能力的DRAM装置接口信号及描 述如表1所示。存储器接口一端连接如表1所示的接口信号，一端连接内部DRAM存储 器接口以及处理单元控制接口，其具体模块图如图3所示。图中的数据信号Data包括 DQ、DQS、DM，控制信号Ctrl包括CKE、ODT、CS#、RAS#、CAS#、WE#。
表1DDR2标准接口信号及描述
名称 方向 描述 CK，CK# 输入 时钟信号：CK和CK#为差分的时钟信号。输入数 据都在CK的上升沿，也即CK#的下降沿进行采 样；输出数据在CK和CK#的上升沿都进行输出。 CKE 输入 时钟使能：激活(为高)或关闭(为低)片内时 钟电路。 ODT 输入 片上终端使能：为高时将内部电阻连接至引脚 DQ、DQS和DM。若EMR(1)寄存器编程为作废 ODT，则忽略该信号。 CS# 输入 片选：使能(为低)或关闭(为高)存储器装置。 RAS#，CAS#，WE# 输入 命令输入：RAS#，CAS#和WE#不同的组合定义不 同的输入命令。 DM 输入 输入数据屏蔽：对写入数据进行屏蔽的信号。若 在写入命令时DM信号为高，则屏蔽该写入数据， 不将其写入存储器。 BA0～BA2 输入 体地址：定义对哪个体进行操作。 A0～A15 输入 地址：在激活命令时提供行地址；在读写命令时， 提供列地址和预充控制位。A10作为预充控制位， 若为低，预充由BA0～BA2定义的体；若为高， 预充所有体。 DQ 双向 数据输入输出：双向的数据总线。 DQS 双向 数据选通脉冲：在读数据时作为输出，在写数据 时作为输入。与读出数据上下沿对齐，与写入数 据中段对齐。 VDDQ 电源 DQ电源输入 VSSQ 电源 DQ地输入
VDLL 电源 DLL电源输入 VSSDL 电源 DLL地输入 VSS 电源 电源输入 VDD 电源 地输入 VREF 电源 参考电源输入
采用DDR2标准的基于分布存储结构的具有数据处理能力的DRAM装置接口协议命令 真值表如表2所示。存储器接口负责接收并解析如表2所示的各种命令，由状态机(State Machine)根据当前的命令是针对内部DRAM存储器、DMA控制器还是处理单元，控制存 储器接口进入内部存储单元操作模式、DMA操作模式或处理单元操作模式，当前操作模 式一直保持至接收到下一改变当前操作模式的命令。存储器接口的Data、Ctrl、地址 信号与内部DRAM存储器接口直接相连，在内部存储单元操作模式状态下，由当前命令 确定CS0～CS3的值，以选择一个或多个内部存储单元进行操作。由于处理单元接口和 DMA控制器接口采用SRAM接口，所以在处理单元操作模式和DMA控制器操作模式下， 通过时序转换(Timing Transfer)模块实现DRAM到SRAM的时序转换。
表2DDR2标准协议命令真值表
存储器接口对各种访存命令的具体处理如下：1、设置模式寄存器：在该命令下进 入内部存储单元操作模式，由状态机(State Machine)控制译码单元(Decoder)，将 CS0～CS3全部选通，以实现对所有内部存储单元的模式寄存器进行设置。2、刷新：在 该命令下进入内部存储单元操作模式，由刷新计数器(Refresh Counter)对刷新命令 进行从0～3的循环计数，若当前计数到i，则选通CSi，以实现对某一内部存储单元的 刷新操作。3、进入自刷新模式：在该命令下进入内部存储单元操作模式，由状态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部选通，控制所有内部存储单元进 入自刷新模式。4、出自刷新模式：在该命令下进入内部存储单元操作模式，由状态机 (State Machine)控制译码单元(Decoder)，将CS0～CS3全部选通，控制所有内部存 储单元退出自刷新模式。5、预充单体：在该命令下进入内部存储单元操作模式，由状 态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部选通，控制所有内 部存储单元对某一体进行预充。6、预充所有体：在该命令下进入内部存储单元操作模 式，由状态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部选通，控 制所有内部存储单元对所有体进行预充。7、激活：根据行地址A15、A14的值确定该激 活操作是针对内部存储单元、处理单元还是DMA控制器。若A15、A14为10，进入处理 单元操作模式，将行地址和体地址送入时序转换(Timing Transfer)模块进行缓存， 并由状态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部不选通；若 A15、A14为11，进入DMA控制器操作模式，将行地址和体地址送入时序转换(Timing Transfer)模块进行缓存，并由状态机(State Machine)控制译码单元(Decoder)， 将CS0～CS3全部不选通；若A15为0，进入内部存储单元操作模式，由译码单元 (Decoder)对地址信号A14、A13进行译码，以选通CS0～CS3中的一个进行操作。8、 写：若当前为处理单元操作模式，将列地址送入时序转换(Timing Transfer)模块， 与前一次激活时缓存的行地址、体地址进行拼接，同时进行相应的时序转换，并由状态 机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部不选通，以便采用 SRAM接口对处理单元进行写操作；若当前为DMA控制器操作模式，将列地址送入时序 转换(Timing Transfer)模块，与前一次激活时缓存的行地址、体地址进行拼接，同 时进行相应的时序转换，并由状态机(State Machine)控制译码单元(Decoder)，将 CS0～CS3全部不选通，以便采用SRAM接口对DMA控制器进行写操作；若当前为片内存 储器操作模式，并由状态机(State Machine)控制译码单元(Decoder)，保持上一次 激活操作时选通的CS0～CS3中的一个，以便对某一内部存储单元进行写操作。9、写后 预充：若当前为处理单元操作模式，将列地址送入时序转换(Timing Transfer)模块， 与前一次激活时缓存的行地址、体地址进行拼接，同时进行相应的时序转换，并由状态 机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部不选通，以便采用 SRAM接口对数据处理单元进行写操作；若当前为DMA控制器操作模式，将列地址送入 时序转换(Timing Transfer)模块，与前一次激活时缓存的行地址、体地址进行拼接， 同时进行相应的时序转换，并由状态机(State Machine)控制译码单元(Decoder)， 将CS0～CS3全部不选通，以便采用SRAM接口对DMA控制器进行写操作；若当前为内部 存储单元操作模式，并由状态机(State Machine)控制译码单元(Decoder)，保持上 一次激活操作时选通的CS0～CS3中的一个，以便对某一内部存储单元进行写后预充操 作。10、读：若当前为处理单元操作模式，将列地址送入时序转换(Timing Transfer) 模块，与前一次激活时缓存的行地址、体地址进行拼接，同时进行相应的时序转换，并 由状态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部不选通，以便 采用SRAM接口对处理单元进行读操作；若当前为DMA控制器操作模式，将列地址送入 时序转换(Timing Transfer)模块，与前一次激活时缓存的行地址、体地址进行拼接， 同时进行相应的时序转换，并由状态机(State Machine)控制译码单元(Decoder)， 将CS0～CS3全部不选通，以便采用SRAM接口对DMA控制器进行读操作；若当前为片内 存储器操作模式，并由状态机(State Machine)控制译码单元(Decoder)，保持上一 次激活操作时选通的CS0～CS3中的一个，以便对某一内部存储单元进行读操作。11、 读后预充：若当前为数据处理单元操作模式，将列地址送入时序转换(Timing Transfer) 模块，与前一次激活时缓存的行地址、体地址进行拼接，同时进行相应的时序转换，并 由状态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部不选通，以便 采用SRAM接口对数据处理单元进行读操作；若当前为DMA控制器操作模式，将列地址 送入时序转换(Timing Transfer)模块，与前一次激活时缓存的行地址、体地址进行 拼接，同时进行相应的时序转换，并由状态机(State Machine)控制译码单元(Decoder)， 将CS0～CS3全部不选通，以便采用SRAM接口对DMA控制器进行读操作；若当前为内部 存储单元操作模式，并由状态机(State Machine)控制译码单元(Decoder)，保持上 一次激活操作时选通的CS0～CS3中的一个，以便对某一内部存储单元进行读后预充操 作。12、无操作：保持当前操作模式，并由状态机(State Machine)控制译码单元 (Decoder)，将CS0～CS3全部不选通。13、取消器件选中：保持当前操作模式，并由 状态机(State Machine)控制译码单元(Decoder)，将CS0～CS3全部不选通。14、进 入低功耗模式：在该命令下进入片内存储器操作模式，由状态机(State Machine)控 制译码单元(Decoder)，将CS0～CS3全部选通，控制所有内部存储单元进入低功耗模 式。15、出低功耗模式：在该命令下进入片内存储器操作模式，由状态机(State Machine) 控制译码单元(Decoder)，将CS0～CS3全部选通，控制所有内部存储单元退出低功耗 模式。
本发明基于分布存储结构的具有数据处理能力的DRAM存储器软硬件接口，采用不 同的流程处理对内部存储单元、内部数据处理单元和内部DMA控制器的访问，通过系统 软件将其映射到相应的地址空间，并按照通用DRAM接口时序与基于分布存储结构的具 有数据处理能力的DRAM存储器进行交互，存储器内部的接口模块通过地址线区分该访 问是针对内部存储单元、内部DMA控制器还是内部数据处理单元，并提供访问时序的转 换以实现有效的访问。采用该接口方法和结构，可以在不进行任何硬件改动的基础上将 基于分布存储结构的具有数据处理能力的DRAM存储器集成到现有数据处理系统，具有 应用方便的优点。