一种基于CTGAL的绝热4-2压缩器及4×4乘法器转让专利
申请号 : CN200810062541.1
文献号 : CN100580620C
文献日 : 2010-01-13
发明人 : 汪鹏君 , 徐建
申请人 : 宁波大学
摘要 :
本发明公开了一种基于CTGAL的绝热4-2压缩器及使用该绝热4-2压缩器构成的4×4乘法器，将本位的绝热4-2压缩器的高位的进位信号输出端Cout接入相邻的高位绝热4-2压缩器的进位信号输入端Cin，由于钟控传输门绝热逻辑电路采用二相无交叠功率时钟，绝热4-2压缩单元电路操作分三级，故本位的Cout和相邻高位的Cin具有相同的相位关系，可实现正确的逻辑运算，而且与传统的基于CMOS的4-2压缩器相比，在同样用绝热电路实现的情况下，由于本发明的选择器和异或门具有相同的电路结构，故其电路的延时、连线和面积都相对减少，节省能耗可达90%，由于绝热电路具有极低的功耗，因此本发明的乘法器可实现相对较低的功耗。
权利要求 :
1、一种基于CTGAL的绝热4-2压缩器，由至少两个4-2压缩单元串接而成，其特 征在于所述的4-2压缩单元包括高位进位信号产生电路，下一级进位信号产生电路和求 和信号产生电路，所述的高位进位信号产生电路由两个钟控传输门绝热逻辑或门电路和 一个钟控传输门绝热逻辑与门电路组成，所述的下一级进位信号产生电路由两个钟控传 输门绝热逻辑与门电路、一个钟控传输门绝热逻辑或门电路和一个钟控传输门绝热逻辑 二选一选择器组成，所述的求和信号产生电路由四个钟控传输门绝热逻辑异或门电路组 成，所述的求和信号产生电路中第二级钟控传输门绝热逻辑异或门电路的输出端与所述 的钟控传输门绝热逻辑二选一选择器的选择输入端连接，相邻低位的所述的4-2压缩单 元的所述的高位进位信号产生电路的高位进位信号输出端与相邻高位的所述的4-2压缩 单元的所述的下一级进位信号产生电路的低位进位信号输入端连接，所述的低位进位信 号输入端分别连接于所述的求和信号产生电路中最后一级钟控传输门绝热逻辑异或门 的一个输入端和所述的下一级进位信号产生电路中的钟控传输门绝热逻辑二选一选择 器的一个输入端。
2、使用权利要求1所述的绝热4-2压缩器的4×4乘法器，其特征在于它包括一个 四级绝热求和与阵列、一个绝热4-2压缩器和一个绝热并行前缀加法器，所述的绝热并 行前缀加法器为8位绝热Ladner-Fischer加法器，所述的绝热求和与阵列包括十六个 独立的钟控传输门绝热逻辑与门电路，所述的绝热4-2压缩器由四个4-2压缩单元串接 而成，所述的绝热求和与阵列的输入信号为4位被乘数和4位乘数，所述的绝热求和与 阵列的输出端与所述的绝热4-2压缩器的输入端连接，所述的绝热4-2压缩器的输出端 与所述的8位绝热Ladner-Fischer加法器的输入端连接，所述的8位绝热 Ladner-Fischer加法器的输出端即为所述的4×4乘法器的输出端，所述的4-2压缩单 元包括高位进位信号产生电路，下一级进位信号产生电路和求和信号产生电路，所述的 高位进位信号产生电路由两个钟控传输门绝热逻辑或门电路和一个钟控传输门绝热逻 辑与门电路组成，所述的下一级进位信号产生电路由两个钟控传输门绝热逻辑与门电 路、一个钟控传输门绝热逻辑或门电路和一个钟控传输门绝热逻辑二选一选择器组成， 所述的求和信号产生电路由四个钟控传输门绝热逻辑异或门电路组成，所述的求和信号 产生电路中第二级钟控传输门绝热逻辑异或门电路的输出端与所述的钟控传输门绝热 逻辑二选一选择器的选择输入端连接，相邻低位的所述的4-2压缩单元的所述的高位进 位信号产生电路的高位进位信号输出端与相邻高位的所述的4-2压缩单元的所述的下一 级进位信号产生电路的低位进位信号输入端连接，所述的低位进位信号输入端分别连接 于所述的求和信号产生电路中最后一级钟控传输门绝热逻辑异或门的一个输入端和所 述的下一级进位信号产生电路中的钟控传输门绝热逻辑二选一选择器的一个输入端。
说明书 :
技术领域
本发明涉及一种乘法电路，尤其是涉及一种基于CTGAL的绝热4-2压缩器及4×4 乘法器。
背景技术
现有的深亚微米工艺的超大规模集成电路中，低功耗已经成为芯片设计时首要考虑 的目标之一。低功耗技术研究已成为集成电路设计中越来越重要的领域。乘法运算是最 基本的算术运算，乘法器是现代微处理器的关键部件，在很多领域中都扮演着重要的 角色，并在很大程度上左右着系统的功耗，例如主要由乘法器构成的乘加器单元所消 耗的功耗通常占整个DSP芯片功耗的50％。因此，研究低功耗乘法器具有重要的意义。 由于传统CMOS集成电路采用直流电源供电，其能量损耗主要是在对节点电容充放电 时，电能到热能的不可逆转和能量的不可回收造成的。而绝热CMOS电路采用交流脉冲 电源来驱动电路，利用电源中的电感和电路中的节点电容形成LC振荡回路，使得能量 以磁能和电能的形式相互转化，从而实现能量的重复利用，并以此减少或避免因耗能 元件-电阻引起的由电能转换为热能这一不可逆过程中的能量损耗。
我们发明的钟控传输门绝热逻辑(clocked transmission gate adiabatic logic， CTGAL)基本电路如图1所示，它是一种采用二相无交叠功率时钟的具有极低功耗的绝 热电路，钟控传输门绝热逻辑的操作分为2级，第一级在钟控时钟Φ的控制下通过2个 钟控NMOS管(N1，N2)对输入信号(in，in)进行采样；第二级通过自举操作的NMOS管 (N3，N4)以及组成CMOS-latch结构的P1，N5，P2，N6对负载充放电，使输出波形完整， 极大地降低了电路的功耗。用互补的NMOS逻辑块代替图1中钟控传输门绝热逻辑基本 电路的自举操作的NMOS管(N3，N4)，即可得到如图2、图3和图4所示的钟控传输门绝 热逻辑与门、钟控传输门绝热逻辑或门和钟控传输门绝热逻辑二选1数据选择器。
我们发明的钟控传输门绝热逻辑(clocked transmission gate adiabatic logic， CTGAL)基本电路如图1所示，它是一种采用二相无交叠功率时钟的具有极低功耗的绝 热电路，钟控传输门绝热逻辑的操作分为2级，第一级在钟控时钟Φ的控制下通过2个 钟控NMOS管(N1，N2)对输入信号(in，in)进行采样；第二级通过自举操作的NMOS管 (N3，N4)以及组成CMOS-latch结构的P1，N5，P2，N6对负载充放电，使输出波形完整， 极大地降低了电路的功耗。用互补的NMOS逻辑块代替图1中钟控传输门绝热逻辑基本 电路的自举操作的NMOS管(N3，N4)，即可得到如图2、图3和图4所示的钟控传输门绝 热逻辑与门、钟控传输门绝热逻辑或门和钟控传输门绝热逻辑二选1数据选择器。
发明内容
本发明所要解决的技术问题是提供一种基于CTGAL的绝热4-2压缩器及4×4乘法 电路，将绝热电路应用到乘法运算中，实现低功耗绝热4-2压缩器和乘法器，并具有 正确的逻辑功能及能量恢复特性。
本发明解决上述技术问题所采用的技术方案为：一种基于CTGAL的绝热4-2压缩器， 由至少两个4-2压缩单元串接而成，所述的4-2压缩单元包括高位进位信号产生电路， 下一级进位信号产生电路和求和信号产生电路，所述的高位进位信号产生电路由两个钟 控传输门绝热逻辑或门电路和一个钟控传输门绝热逻辑与门电路组成，所述的下一级进 位信号产生电路由两个钟控传输门绝热逻辑与门电路、一个钟控传输门绝热逻辑或门电 路和一个钟控传输门绝热逻辑二选一选择器组成，所述的求和信号产生电路由四个钟控 传输门绝热逻辑异或门电路组成，所述的求和信号产生电路中第二级钟控传输门绝热逻 辑异或门电路的输出端与所述的钟控传输门绝热逻辑二选一选择器的选择输入端连接， 相邻低位的所述的4-2压缩单元的所述的高位进位信号产生电路的高位进位信号输出端 与相邻高位的所述的4-2压缩单元的所述的下一级进位信号产生电路的低位进位信号输 入端连接，所述的低位进位信号输入端分别连接于所述的求和信号产生电路中最后一级 钟控传输门绝热逻辑异或门的一个输入端和所述的下一级进位信号产生电路中的钟控 传输门绝热逻辑二选一选择器的一个输入端。
使用上述的绝热4-2压缩器的4×4乘法电路，它包括一个绝热求和与阵列、一个 绝热4-2压缩器和一个绝热并行前缀加法器，所述的绝热求和与阵列包括十六个独立的 钟控传输门绝热逻辑与门电路，所述的绝热4-2压缩器由四个4-2压缩单元串接而成， 所述的绝热并行前缀加法器为基于钟控传输门绝热逻辑的8位Ladner-Fischer加法器， 所述的绝热求和与阵列的输入信号为4位被乘数和4位乘数，所述的绝热求和与阵列的 输出端与所述的绝热4-2压缩器的输入端连接，所述的绝热4-2压缩器的输出端与所述 的8位绝热Ladner-Fischer加法器的输入端连接，所述的8位绝热Ladner-Fischer加 法器的输出端即为所述的4×4乘法器的输出端，所述的4-2压缩单元包括高位进位信 号产生电路，下一级进位信号产生电路和求和信号产生电路，所述的高位进位信号产生 电路由两个钟控传输门绝热逻辑或门电路和一个钟控传输门绝热逻辑与门电路组成，所 述的下一级进位信号产生电路由两个钟控传输门绝热逻辑与门电路、一个钟控传输门绝 热逻辑或门电路和一个钟控传输门绝热逻辑二选一选择器组成，所述的求和信号产生电 路由四个钟控传输门绝热逻辑异或门电路组成，所述的求和信号产生电路中第二级钟控 传输门绝热逻辑异或门电路的输出端与所述的钟控传输门绝热逻辑二选一选择器的选 择输入端连接，相邻低位的所述的4-2压缩单元的所述的高位进位信号产生电路的高位 进位信号输出端与相邻高位的所述的4-2压缩单元的所述的下一级进位信号产生电路的 低位进位信号输入端连接，所述的低位进位信号输入端分别连接于所述的求和信号产生 电路中最后一级钟控传输门绝热逻辑异或门的一个输入端和所述的下一级进位信号产 生电路中的钟控传输门绝热逻辑二选一选择器的一个输入端。
与现有技术相比，本发明的优点在于将本位的绝热4-2压缩器的高位的进位信号 输出端Cout接入相邻的高位绝热4-2压缩器的进位信号输入端Cin，对延迟并无影响， 因为高位Cin在被采用时，本位的Cout刚好形成，且钟控传输门绝热逻辑电路采用二 相无交叠功率时钟，绝热4-2压缩单元电路操作分三级，故本位的Cout和相邻高位的 Cin具有相同的相位关系，实现正确的逻辑运算。与传统的基于CMOS的4-2压缩器相比， 由于本发明的选择器和异或门具有相同的电路结构，故其电路的延时，连线和面积都相 对减少。
常用的乘法器一般由部分积生成电路和部分积求和电路组成，本发明的部分积生成 电路由钟控传输门绝热逻辑与门阵列实现，本发明的部分积求和电路由绝热4-2压缩器 和Ladner-Fi scher加法器实现。当部分积数目大于四时，绝热4-2压缩器采用Wallace树 型结构相连，如图9和图10所示，与串行加法阵列不同，Wallace树型结构不是直接将所 有的部分积依次相加，而是采用趋于并行的结构对部分积进行求和操作，以尽量减少由 于进位传输引起的延迟时间，从而提高整个部分积加法阵列的运算速度，提高部分积的 求和速度；对Wallace树最终输出的和信号和进位信号，需用Ladner-Fischer加法器对 它们求和，本发明由于只有4个部分积，故只需一个绝热4-2压缩单元和一个 Ladner-Fischer加法器就可实现。同时，由于绝热电路具有极低的功耗，将绝热电路运 用到传统CMOS乘法电路中可实现低功耗乘法器。
采用TSMC 0.25μm CMOS工艺器件参数，对上述绝热4-2压缩器和4×4位绝热乘法器 进行功能模拟。图13和图14分别给出了基于钟控传输门绝热逻辑的绝热4-2压缩器的模 拟波形及与基于CMOS的4-2压缩器瞬态能耗比较，模拟结果表明基于钟控传输门绝热逻 辑的绝热4-2压缩器具有正确的逻辑功能，且与基于CMOS的4-2压缩器相比，节省能耗约 90％。
图15为被乘数和乘数分别是A＝1010，B＝1110的4×4位绝热乘法器的模拟结果， 图中S7…S0是A，B的乘积，由A×B＝10001100可见4×4位绝热乘法器具有正确的逻辑 功能。图16是4×4位绝热乘法器的瞬态能耗图，瞬态能耗曲线的上升部分表示电源向 电路注入能量，下降部分表明电源从电路回收能量，凹底的渐升反映了电路的能耗，可 见电路具有明显的能量恢复和低功耗特性。
钟控传输门绝热逻辑电路以全绝热方式对结点电容充放电，具有极低的功耗，在此 基础上设计的绝热乘法器具有明显的能量恢复特性。
本发明解决上述技术问题所采用的技术方案为：一种基于CTGAL的绝热4-2压缩器， 由至少两个4-2压缩单元串接而成，所述的4-2压缩单元包括高位进位信号产生电路， 下一级进位信号产生电路和求和信号产生电路，所述的高位进位信号产生电路由两个钟 控传输门绝热逻辑或门电路和一个钟控传输门绝热逻辑与门电路组成，所述的下一级进 位信号产生电路由两个钟控传输门绝热逻辑与门电路、一个钟控传输门绝热逻辑或门电 路和一个钟控传输门绝热逻辑二选一选择器组成，所述的求和信号产生电路由四个钟控 传输门绝热逻辑异或门电路组成，所述的求和信号产生电路中第二级钟控传输门绝热逻 辑异或门电路的输出端与所述的钟控传输门绝热逻辑二选一选择器的选择输入端连接， 相邻低位的所述的4-2压缩单元的所述的高位进位信号产生电路的高位进位信号输出端 与相邻高位的所述的4-2压缩单元的所述的下一级进位信号产生电路的低位进位信号输 入端连接，所述的低位进位信号输入端分别连接于所述的求和信号产生电路中最后一级 钟控传输门绝热逻辑异或门的一个输入端和所述的下一级进位信号产生电路中的钟控 传输门绝热逻辑二选一选择器的一个输入端。
使用上述的绝热4-2压缩器的4×4乘法电路，它包括一个绝热求和与阵列、一个 绝热4-2压缩器和一个绝热并行前缀加法器，所述的绝热求和与阵列包括十六个独立的 钟控传输门绝热逻辑与门电路，所述的绝热4-2压缩器由四个4-2压缩单元串接而成， 所述的绝热并行前缀加法器为基于钟控传输门绝热逻辑的8位Ladner-Fischer加法器， 所述的绝热求和与阵列的输入信号为4位被乘数和4位乘数，所述的绝热求和与阵列的 输出端与所述的绝热4-2压缩器的输入端连接，所述的绝热4-2压缩器的输出端与所述 的8位绝热Ladner-Fischer加法器的输入端连接，所述的8位绝热Ladner-Fischer加 法器的输出端即为所述的4×4乘法器的输出端，所述的4-2压缩单元包括高位进位信 号产生电路，下一级进位信号产生电路和求和信号产生电路，所述的高位进位信号产生 电路由两个钟控传输门绝热逻辑或门电路和一个钟控传输门绝热逻辑与门电路组成，所 述的下一级进位信号产生电路由两个钟控传输门绝热逻辑与门电路、一个钟控传输门绝 热逻辑或门电路和一个钟控传输门绝热逻辑二选一选择器组成，所述的求和信号产生电 路由四个钟控传输门绝热逻辑异或门电路组成，所述的求和信号产生电路中第二级钟控 传输门绝热逻辑异或门电路的输出端与所述的钟控传输门绝热逻辑二选一选择器的选 择输入端连接，相邻低位的所述的4-2压缩单元的所述的高位进位信号产生电路的高位 进位信号输出端与相邻高位的所述的4-2压缩单元的所述的下一级进位信号产生电路的 低位进位信号输入端连接，所述的低位进位信号输入端分别连接于所述的求和信号产生 电路中最后一级钟控传输门绝热逻辑异或门的一个输入端和所述的下一级进位信号产 生电路中的钟控传输门绝热逻辑二选一选择器的一个输入端。
与现有技术相比，本发明的优点在于将本位的绝热4-2压缩器的高位的进位信号 输出端Cout接入相邻的高位绝热4-2压缩器的进位信号输入端Cin，对延迟并无影响， 因为高位Cin在被采用时，本位的Cout刚好形成，且钟控传输门绝热逻辑电路采用二 相无交叠功率时钟，绝热4-2压缩单元电路操作分三级，故本位的Cout和相邻高位的 Cin具有相同的相位关系，实现正确的逻辑运算。与传统的基于CMOS的4-2压缩器相比， 由于本发明的选择器和异或门具有相同的电路结构，故其电路的延时，连线和面积都相 对减少。
常用的乘法器一般由部分积生成电路和部分积求和电路组成，本发明的部分积生成 电路由钟控传输门绝热逻辑与门阵列实现，本发明的部分积求和电路由绝热4-2压缩器 和Ladner-Fi scher加法器实现。当部分积数目大于四时，绝热4-2压缩器采用Wallace树 型结构相连，如图9和图10所示，与串行加法阵列不同，Wallace树型结构不是直接将所 有的部分积依次相加，而是采用趋于并行的结构对部分积进行求和操作，以尽量减少由 于进位传输引起的延迟时间，从而提高整个部分积加法阵列的运算速度，提高部分积的 求和速度；对Wallace树最终输出的和信号和进位信号，需用Ladner-Fischer加法器对 它们求和，本发明由于只有4个部分积，故只需一个绝热4-2压缩单元和一个 Ladner-Fischer加法器就可实现。同时，由于绝热电路具有极低的功耗，将绝热电路运 用到传统CMOS乘法电路中可实现低功耗乘法器。
采用TSMC 0.25μm CMOS工艺器件参数，对上述绝热4-2压缩器和4×4位绝热乘法器 进行功能模拟。图13和图14分别给出了基于钟控传输门绝热逻辑的绝热4-2压缩器的模 拟波形及与基于CMOS的4-2压缩器瞬态能耗比较，模拟结果表明基于钟控传输门绝热逻 辑的绝热4-2压缩器具有正确的逻辑功能，且与基于CMOS的4-2压缩器相比，节省能耗约 90％。
图15为被乘数和乘数分别是A＝1010，B＝1110的4×4位绝热乘法器的模拟结果， 图中S7…S0是A，B的乘积，由A×B＝10001100可见4×4位绝热乘法器具有正确的逻辑 功能。图16是4×4位绝热乘法器的瞬态能耗图，瞬态能耗曲线的上升部分表示电源向 电路注入能量，下降部分表明电源从电路回收能量，凹底的渐升反映了电路的能耗，可 见电路具有明显的能量恢复和低功耗特性。
钟控传输门绝热逻辑电路以全绝热方式对结点电容充放电，具有极低的功耗，在此 基础上设计的绝热乘法器具有明显的能量恢复特性。
附图说明
图1为钟控传输门绝热逻辑基本电路的示意结构图和表示符号；
图2为钟控传输门绝热逻辑与门的结构示意图和表示符号；
图3为钟控传输门绝热逻辑或门的结构示意图和表示符号；
图4为钟控传输门绝热逻辑2选1数据选择器的结构示意图和表示符号；
图5为本发明基于钟控传输门绝热逻辑的绝热4-2压缩单元的结构示意图；
图6为本发明基于钟控传输门绝热逻辑的绝热4-2压缩器的结构示意图；
图7为本发明4×4位绝热乘法器的原理示意图；
图8为本发明4×4位绝热乘法器结构示意图；
图9为绝热串行加法阵列结构示意图；
图10为本发明绝热Wallace树形结构示意图；
图11为“0”运算结构示意图；
图12为Lardner-Fischer加法器结构示意图；
图13为基于钟控传输门绝热逻辑的绝热4-2压缩器功能模拟波形；
图14为基于钟控传输门绝热逻辑的绝热4-2压缩器与基于CMOS的4-2压缩器瞬态 能耗比较；
图15为被乘数和乘数分别是A＝1010，B＝1110的4×4位绝热乘法器的模拟结果；
图16为4×4位绝热乘法器的瞬态能耗图。
图2为钟控传输门绝热逻辑与门的结构示意图和表示符号；
图3为钟控传输门绝热逻辑或门的结构示意图和表示符号；
图4为钟控传输门绝热逻辑2选1数据选择器的结构示意图和表示符号；
图5为本发明基于钟控传输门绝热逻辑的绝热4-2压缩单元的结构示意图；
图6为本发明基于钟控传输门绝热逻辑的绝热4-2压缩器的结构示意图；
图7为本发明4×4位绝热乘法器的原理示意图；
图8为本发明4×4位绝热乘法器结构示意图；
图9为绝热串行加法阵列结构示意图；
图10为本发明绝热Wallace树形结构示意图；
图11为“0”运算结构示意图；
图12为Lardner-Fischer加法器结构示意图；
图13为基于钟控传输门绝热逻辑的绝热4-2压缩器功能模拟波形；
图14为基于钟控传输门绝热逻辑的绝热4-2压缩器与基于CMOS的4-2压缩器瞬态 能耗比较；
图15为被乘数和乘数分别是A＝1010，B＝1110的4×4位绝热乘法器的模拟结果；
图16为4×4位绝热乘法器的瞬态能耗图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图5和图6所示，一种基于CTGAL的绝热4-2压缩器，由四个4-2压缩单 元1串接而成，4-2压缩单元包括高位进位信号产生电路11，下一级进位信号产生电路12 和求和信号产生电路13，高位进位信号产生电路11由两个钟控传输门绝热逻辑或门电路 和一个钟控传输门绝热逻辑与门电路组成，下一级进位信号产生电路12由两个钟控传输 门绝热逻辑与门电路、一个钟控传输门绝热逻辑或门电路和一个钟控传输门绝热逻辑二 选一选择器组成，求和信号产生电路13由四个钟控传输门绝热逻辑异或门电路组成，求 和信号产生电路13中第二级钟控传输门绝热逻辑异或门电路的输出端与钟控传输门绝 热逻辑二选一选择器的选择输入端连接，相邻低位的4-2压缩单元1的高位进位信号产生 电路11的高位进位信号输出端Cout与相邻高位的4-2压缩单元1的低位进位信号输入端 Cin连接，低位进位信号输入端Cin分别连接于求和信号产生电路13中最后一级钟控传输 门绝热逻辑异或门的一个输入端和下一级进位信号产生电路12中的钟控传输门绝热逻 辑二选一选择器的一个输入端。
根据部分积的数目和相互间的位移，将对应数目的绝热4-2压缩单元的Cin和Cout依 次相连就可得到图6所示的绝热4-2压缩器，它实现了对四个n位且位移为1的部分积 P0[0…n-1]，P1[0…n-1]，P2[0…n-1]，P3[0…n-1]进行求和的操作。对部分积求和时应 先将部分积移位，以便具有相同权重的数相加，剩余的输入端接0。
实施例二：如图7和图8所示，使用与实施例一相同的绝热4-2压缩器的4×4乘法器， 它包括一个绝热求和与阵列10、一个绝热4-2压缩器20和一个绝热并行前缀加法器30， 绝热求和与阵列10包括十六个独立的钟控传输门绝热逻辑与门电路，绝热并行前缀加法 器30为基于钟控传输门绝热逻辑的8位Ladner-Fischer加法器。
基于绝热4-2压缩器的Wallace树可将整个阵列的延迟时间级数由串行加法阵列的 0(n/2*d)缩减到0((log2n)*d)，其中，n为部分积的个数，d为一个4-2压缩器的延迟时间。 由图8、图9可见，当部分积有16个时，串行加法整列的延迟时间为七级绝热4-2压缩器 和一级并行前缀加法器的延迟时间，而Wallace树的延迟时间为三级绝热4-2压缩器和一 一级并行前缀加法器的延迟时间。
采用延迟时间较短的Ladner-Fischer加法器对Wallace树最终输出的求和信号和进 位信号相加，Ladner-Fischer加法器是由一系列“0”运算组成，“0”运算的运算过程 如图11所示。图12是一个8位Ladner-Fischer加法器的结构图，其延迟时间为(log2m)*l， 其中m为加数或被加数的位数(取较大的)，l为一个“0”运算的延迟时间。为实现 Ladner-Fischer加法器完整的加法运算还需引用以下几个公式：
gi＝ai·bi，
s0＝p0， sn＝cn-1，i＝1，2，…，n-1(2)
进行加法运算时，先将待求和的两个数ai，bi(i＝0，1，…，n-1)按式(1)计算得到信号 gi，pi，gi，pi为Ladner-Fischer加法器的输入信号，经Ladner-Fischer加法器运算后， 再将输出信号ci和pi按式(2)计算即可得到两数的和si(i＝0，1，…，n)。
实施例一：如图5和图6所示，一种基于CTGAL的绝热4-2压缩器，由四个4-2压缩单 元1串接而成，4-2压缩单元包括高位进位信号产生电路11，下一级进位信号产生电路12 和求和信号产生电路13，高位进位信号产生电路11由两个钟控传输门绝热逻辑或门电路 和一个钟控传输门绝热逻辑与门电路组成，下一级进位信号产生电路12由两个钟控传输 门绝热逻辑与门电路、一个钟控传输门绝热逻辑或门电路和一个钟控传输门绝热逻辑二 选一选择器组成，求和信号产生电路13由四个钟控传输门绝热逻辑异或门电路组成，求 和信号产生电路13中第二级钟控传输门绝热逻辑异或门电路的输出端与钟控传输门绝 热逻辑二选一选择器的选择输入端连接，相邻低位的4-2压缩单元1的高位进位信号产生 电路11的高位进位信号输出端Cout与相邻高位的4-2压缩单元1的低位进位信号输入端 Cin连接，低位进位信号输入端Cin分别连接于求和信号产生电路13中最后一级钟控传输 门绝热逻辑异或门的一个输入端和下一级进位信号产生电路12中的钟控传输门绝热逻 辑二选一选择器的一个输入端。
根据部分积的数目和相互间的位移，将对应数目的绝热4-2压缩单元的Cin和Cout依 次相连就可得到图6所示的绝热4-2压缩器，它实现了对四个n位且位移为1的部分积 P0[0…n-1]，P1[0…n-1]，P2[0…n-1]，P3[0…n-1]进行求和的操作。对部分积求和时应 先将部分积移位，以便具有相同权重的数相加，剩余的输入端接0。
实施例二：如图7和图8所示，使用与实施例一相同的绝热4-2压缩器的4×4乘法器， 它包括一个绝热求和与阵列10、一个绝热4-2压缩器20和一个绝热并行前缀加法器30， 绝热求和与阵列10包括十六个独立的钟控传输门绝热逻辑与门电路，绝热并行前缀加法 器30为基于钟控传输门绝热逻辑的8位Ladner-Fischer加法器。
基于绝热4-2压缩器的Wallace树可将整个阵列的延迟时间级数由串行加法阵列的 0(n/2*d)缩减到0((log2n)*d)，其中，n为部分积的个数，d为一个4-2压缩器的延迟时间。 由图8、图9可见，当部分积有16个时，串行加法整列的延迟时间为七级绝热4-2压缩器 和一级并行前缀加法器的延迟时间，而Wallace树的延迟时间为三级绝热4-2压缩器和一 一级并行前缀加法器的延迟时间。
采用延迟时间较短的Ladner-Fischer加法器对Wallace树最终输出的求和信号和进 位信号相加，Ladner-Fischer加法器是由一系列“0”运算组成，“0”运算的运算过程 如图11所示。图12是一个8位Ladner-Fischer加法器的结构图，其延迟时间为(log2m)*l， 其中m为加数或被加数的位数(取较大的)，l为一个“0”运算的延迟时间。为实现 Ladner-Fischer加法器完整的加法运算还需引用以下几个公式：
gi＝ai·bi，
s0＝p0， sn＝cn-1，i＝1，2，…，n-1(2)
进行加法运算时，先将待求和的两个数ai，bi(i＝0，1，…，n-1)按式(1)计算得到信号 gi，pi，gi，pi为Ladner-Fischer加法器的输入信号，经Ladner-Fischer加法器运算后， 再将输出信号ci和pi按式(2)计算即可得到两数的和si(i＝0，1，…，n)。