电容器及其制造方法

摘要

叠层陶瓷电容器(10)可分成第一叠层(11)、第二叠层(12)、第三叠层(13)和第四叠层(14)。第一叠层(11)包括用作介电层的陶瓷层(15)。陶瓷层(15比夹在第二叠层(12)或者第四叠层(14)中的内部电极(16a)之间的陶瓷层(17)厚，而比陶瓷层(17)厚度20倍较薄。第三叠层(13)包括作为陶瓷层(17)的介电层，并具有第二叠层(12)和第四叠层(14)总厚度的5%。因此，第三叠层(13)实现了吸收电极引起的厚度差的功能。另外，通过调节第一叠层(11)的厚度，延伸但与内部电极(16b)不导电连接的通孔电极(18)的部分可缩短。

权利要求

1.一种叠层陶瓷电容器(10，110)，包括第二叠层(12)和第 四叠层(14)，其中多个内部电极(16a)分层布置，而介电层(17) 夹在相对内部电极(16a，16b)之间，且结构设计成通孔电极(18) 在内部电极(16a)叠加方向上延伸，并与内部电极(16a)相互电连接， 该电容器(10，110)包括：包括介电层的第一叠层(11)；以及

包括介电层的第三叠层(13，13N)；

其中第二叠层(12)和第四叠层(14)包括第一电极层、第二电 极层以及极间介电层(17)的叠层，第一电极层和第二电极层用作内 部电极(16a)，极间介电层(17)用作夹在第一和第二电极(16a)之 间的介电层；

第一叠层(11)叠放在其朝向电容器(10，110)前表面(10a) 侧的第二叠层(12)上；

第二叠层(12)位于偏向电容器(10，110)前表面(10a)位置， 并且叠放在第三叠层(13，13N)上；

第三叠层(13，13N)夹在在第二叠层(12)和第四叠层(14)之 间，同时偏向电容器(10，110)前表面(10a)；

第四叠层(14)位于偏向电容器(10，110)后表面(10b)位置； 以及

通孔电极(18)包括第一通孔电极(18)和第二通孔电极(18)， 所述第一通孔电极和第二通孔电极从第一叠层(11)延伸，并穿过第 二叠层(12)中的第一电极层和第二电极层、穿过第三叠层(13，13N) 以及穿过第四叠层(14)中的第一电极层和第二电极层，其中第三叠层(13，13N)的陶瓷层(17)的厚度大约为第二叠层 (12)和第四叠层(14)的陶瓷层(17)的厚度的2到20倍大，且其 中第三叠层(13，13N)的厚度至少为第二叠层(12)和第四叠层(14) 总厚度的5％以上。

2.根据权利要求1的叠层陶瓷电容器(10，110)，其中第三叠 层(13，13N)的陶瓷层(17)被内部电极(16b)夹入中间。

3.根据权利要求1的叠层陶瓷电容器(10，110)，其中第一叠 层(11)比在第二叠层(12)和第四叠层(14)中的单一极间介电层 (17)较厚，而比该单一极间介电层(17)厚度的20倍较薄。

4.根据权利要求1的叠层陶瓷电容(10，110)，其中第三叠 层(13，13N)比第二叠层(12)厚。

5.根据权利要求1的叠层陶瓷电容(10，110)，其中第三叠 层(13，13N)的厚度不大于电容器总厚度的1/3。

6.一种结合到半导体器件上的叠层陶瓷电容器(10，110)，其 中在与第一叠层(11)相关的一侧上，根据权利要求1的电容器(10， 110)连接到半导体器件上，从而该电容器(10，110)的通孔电极(18) 导电连接到该半导体器件上。

7.一种与插线板结合一体的叠层陶瓷电容器(10，110)，其中 在与第一叠层(11)相关的一侧上，根据权利要求1的电容(10， 110)连接到具有导线的插线板上，该导线包括电源线和接地线，从而 电容器(10，110)的通孔电极(18)导电连接到该插线板上。

8.一种与衬底结合一体的叠层陶瓷电容器(10，110)，其中在 与第一叠层(11)相关的一侧上，根据权利要求1的电容(10，110) 连接到具有导线的衬底上，该导线包括电源线和接地线，从而电容器 (10，110)的通孔电极(18)导电连接到该衬底上。

9.一种制造叠层陶瓷电容器(10，110)的方法，该电容器包括 第二叠层(12)和第四叠层(14)，其中多个内部电极(16a)分层布 置，而介电层(17)夹在相对内部电极(16a)之间，且结构设计成通 孔电极(18)在内部电极(16a)叠加方向上延伸，该通孔电极(18) 与内部电极(16a)相互电连接，该方法包括以下步骤：步骤(1)，用比单一介电层(17)厚的介电材料形成第一叠层(11)， 而该单一介电层(17)位于第二叠层(12)和第四叠层(14)中的内 部电极(16a)之间；

步骤(2)，对将成为内部电极(16a，16b)的内部电极形成材料 进行叠层，从而将成为第一电极层的该内部电极形成材料与将成为第 二电极层的内部电极形成材料交替，同时将要成为介电层(17)的介 电材料夹在其间，从而形成第二叠层(12)，并且把该第二叠层(12) 叠放在该第一叠层(11)上；

步骤(3)，把将成为介电层的介电材料叠放在第二叠层(12)上， 作为第三叠层(13，13N)；

步骤(4)，对将成为内部电极的内部电极形成材料进行叠层，从 而将成为第一电极层的该内部电极形成材料与将成为第二电极层的内 部电极形成材料交替，同时将成为介电层的介电材料夹在其间，从而 形成第四叠层(14)，并且把该第四叠层(14)叠放在第三叠层(13， 13N)上；和步骤(5)，在第一叠层(11)、第二叠层(12)、第三叠层(13， 13N)和第四叠层(14)构成的叠层组件中的叠层中，形成每个均从第 一叠层(11)并穿过第一电极层延伸的通孔和每个均从第一叠层(11) 并穿过第二电极层的通孔；以及把导电膏填充到所述通孔内，其中第三叠层(13，13N)的陶瓷层(17)的厚度大约为第二叠层 (12)和第四叠层(14)的陶瓷层(17)的厚度2到20倍大，且其中 第三叠层(13，13N)的厚度至少为第二叠层(12)和第四叠层(14) 总厚度的5％以上。

说明书

技术领域

本发明涉及一种电容器，其中内部电极分层布置，而介电层夹在 相对内部电极之间。更具体地说，本发明涉及利用把单独的端子电极 和内部电极导电连接起来的通孔电极的叠层电容器或多层电容器。

背景技术

在多层电容器中，第一电极层和第二电极层用作内部电极；介电 层夹在相对第一和第二电极层之间；以及大量通孔电极在第一和第二 电极层叠加方向延伸甚至穿过介电层，并分别与第一电极层和第二电 极层相互电连接(例如，参见专利文献1和2)。这种多层电容器被 认为是适合于例如作为降低IC电源噪音的去藕电容器。
(专利文献1)第2002-359141号日本专利公开文件(kokai)。
(专利文献2)第2003-158030号日本专利公开文件(kokai)。
这种电容器必须具有较高的电容量和较低的电感。一般地，为了 满足这种需要，内部电极分层布置。一个介电层具有形成电极的部分 和不形成电极的部分。因此，当这种介电层叠加以分层布置电极时， 在存在电极部分和不存在电极的部分之间就存在了一些厚度差(电极 引起的厚度差)或所谓的电极阶梯(或电极高度差)。为了吸收这种 电极引起的厚度差，通常被称为“基层”的较厚介电层部设置在电容 器的表面上。为了吸收电极引起的厚度差，该基层以相对较厚形成。

发明内容

然而，上述传统电容器存在以下问题。
在上述具有通孔电极的多层电容器中，该通孔电极穿过基层延 伸，并与位于基层下面的内部电极导电连接。因此，每个通孔电极包 括穿过基层厚度方向的部分，并不与内部电极导电连接。
近年来，采用电容器的IC处理速度增加，因此去藕电容器需要 在电感上进一步降低。然而，由于每个具有较长部分的通孔电极，而 使电感增加，其中如上所述该较长部分延伸但没有与内部电极导电连 接。电感随着基层厚度增加。在电感上的增加阻碍了多层电容器特性 的改善，特别是在较高频率下。可借助于降低基层厚度来解决或者抑 制这个问题。然而，鉴于对上述电极引起的厚度差的吸收，在基层厚 度上减少是有限的。因此，基层厚度减少不是一个现实的解决办法。
本发明已经解决上述问题，本发明的目的是针对内部电极分层布 置的多层电容器，实现吸收电极引起的厚度差，同时在电感上减少。
本发明的上述目的可通过提供一种电容器实现，该电容器包括电 极叠层部、第一介电部和第二介电部。该电极叠层部包括分层布置的 内部电极，而介电层夹在相对的内部电极之间，设计成第一电极层、 第二电极层和极间电极层叠加。该第一电极层和第二电极层用作内部 电极。该极间电极层用作夹在第一和第二电极之间的介电层。该第一 介电部包括介电层，并叠放在朝电容器正面一侧的电极叠层部上。该 第二介电部包括介电层并叠放在电极叠层部上，同时远离该第一介电 部，从而叠加第一和第二电极层以及极间介电层的电极叠层部的至少 局部区域介入在第一介电部和第二介电部之间。换句话说，电极叠层 部的整个或者至少局部区域夹在第一和第二介电部之间。通孔电极以 这样方式形成，即在叠加内部电极的方向上从第一介电部上延伸，并 与内部电极相互电连接。
在本发明的上述结构电容器中，第二介电部具有这样的厚度，这 有助于减小厚度差，该厚度差由于第一和第二电极层叠加而在电极叠 层部中出现；以及该第一介电部具有这样的厚度，这有助于减小电容 器的电感。
因此，在本发明的电容器中，第二介电部与在传统电容器中的基 层作用相同，即第二介电部较厚，并执行吸收电极引起厚度差的功能； 位于朝向电容器正面一侧的第二介电部和第一介电部夹在电极叠层部 之间。另外，在朝向电容器正面一侧叠放电极叠层部的第一介电部的 厚度按照上面规定调节，借此，那些通孔电极延伸但与电极叠层部内 部电极没有导电连接的部分可缩短。结果，本发明的电容器可实现具 有较低的电感，同时叠加内部电极导致出现的电极引起的厚度差可被 吸收。
当第二介电部具有电极叠层部总厚度的至少5％厚度时，确保了 上述减弱厚度差的影响。当该第一介电部比在电极叠层部中的单一极 间介电层较厚、而比单一极间介电层厚度的20倍较薄时，确保了对 减弱厚度差的影响。
第二介电部可以这样方式形成，即介入地存在于电极叠层部中， 同时偏向电容器前表面。该电极叠层部可包括位于偏向电容器前表面 位置的局部叠层，以及位于偏向电容器后表面位置的剩余叠层。
优选的是，第二介电部比局部叠层较厚。优选的是，第二介电部 的厚度不大于电容器总厚度的1/3。优选的是，局部叠层的厚度不大 于电容器总厚度的20％。在这里，“电容器总厚度”表示沿着叠加方 向电容器的厚度。“叠层厚度”表示沿着叠加方向叠层的厚度。
理想的是，局部叠层的电容量比剩余叠层的小。当由于同时在半 导体器件中切换导致电压降落出现在该半导体器件时，首先，位于IC 附近的局部叠层把电源供应给该IC。依靠其低电感特性，而不管其低 电容，由于局部叠层以较高速度提供，该局部叠层在该电压降落的初 始阶段呈现充足的效应。接着，具有较高电容的剩余叠层把电源供应 给IC，从而有效地抑制了可能由电压降落导致的噪音。换句话说，单 一的多层电容器可实现有效的去藕。另外，优选的是，局部叠层的厚 度不大于20％更优选的是不大于10％电容器的总厚度。另外，优选的 是，局部叠层的厚度不大于一半更优选的是不大于25％剩余叠层的厚 度。优选的是，局部叠层的电容不大于一半更优选的是不大于25％剩 余叠层的厚度。
当电容器的电容量为最高关注时，本发明上述结构的电容器可如 下实现。例如，第二介电部的结构还设计成这样包含被叠加的介电层， 同时各自的介电层夹在内部电极之间，同时，每个介电层比夹在电极 叠层部中内部电极之间的单个介电层厚；其中第二介电部和第一介电 部位于朝电容器正面一侧，并把电极叠层部夹在中间。通孔电极与第 二介电部的内部电极相互电连接。换句话说，电容器如下实现，即第 二介电部包括每个均比在电极叠层部中单个极间介电层厚的介电层； 至少一部分介电层夹在相对第三和第四电极层之间，该第三和第四电 极层用作内部电极；以及通孔电极以这样方式形成，即在第二介电部 中把第三电极层导电连接一起，同时把第四电极层导电连接在一起， 该第三和第四电极层用作内部电极。在第二介电部中的相对内部电极 可有助于增加电容器电容量；第二介电部执行吸收电极引起的厚度差 的功能。
为了实现上述目的，本发明第二方面还提供一种这样电容器，该 电容器包括电极叠层部，其中多个内部电极分层布置，而介电层夹在 相对内部电极之间，结构设计成通孔电极以这样方式形成，从而在内 部电极叠加方向上延伸，该通孔电极与内部电极相互电连接。该电容 器包括：包括介电层的第一介电部；以及包括介电层的第二介电部。 在该电容器中，该电极叠层部的结构设计成第一介电层、第二介电层 以及极间介电层叠加，第一电极层和第二电极层用作内部电极，以及 极间介电层用作夹在第一和第二电极之间的介电层；第一介电部叠放 在朝向电容器前表面侧的电极叠层部上；第二介电部介入地存在于电 极叠层部中，同时偏向电容器前表面；该电极叠层部包括位于偏向电 容器前表面位置的局部叠层，以及位于偏向电容器后表面位置的剩余 叠层；以及该通孔电极包括第一通孔电极和第二通孔电极，并以这样 方式形成，即从第一介电部延伸，并穿过电极叠层部中的第一电极层 和第二电极层，该第一和第二电极层用作内部电极。
这样，根据前述本发明的第二方面，第二介电部减少了通孔电极 在第一介电部上延伸的有助于增加电感的部分，并吸收电极引起的厚 度差。该电极叠层部包括位于偏向电容器前表面位置的局部叠层以及 位于偏向电容器后表面位置的剩余叠层，借此可有效地实现去藕效 应。
该通孔电极可以是穿过电极叠层部延伸的通过通孔电极，该电极 叠层包括局部叠层和剩余叠层。通过在通孔电极中去除磁场，这种结 构在降低电感上是有效的。当基本上所有通孔电极(至少一半通孔电 极)穿过电极叠层部延伸时，可增强降低电感的效果。
当在第二介电部中叠加的较厚介电部由具有与介电层厚度相同厚 度材料形成时，便于实现制造。
连接到对应通孔电极上的端子可形成在第一介电部表面上。借助 于端子，有助于导线连接到相应的通孔电极上以及电容器连接到要安 装的元件上。
在这种情况下，通过利用穿过电容器延伸的通孔电极，连接的相 应通孔电极上的端子可形成在电容器的与第一介电部相对的一侧(在 电容器后表面)上。
本发明的上述电容器不仅具有独立的形式，而且也可以具有组合 形式，在该组合形式中，该电容器结合到电子器件等上。这种形式的 实例包括：结合到半导体器件上的电容器，其中在与第一介电部相关 的一侧上，上述电容器连接到半导体器件上，从而该电容器的通孔电 极与半导体器件导电连接；与插线板结合一体的电容器，其中在与第 一介电部相关的一侧上，上述电容器连接到插线板上，该插线板具有 包括电源线和接地线的导线，从而电容器的通孔电极导电连接到该插 线板上；以及与衬底结合一体的电容器，其中在与第一介电部相对一 侧(在电容器后表面)上，上述电容器连接到衬底上，该衬底具有包 括电源线和接地线的导线，从而电容器的通孔电极导电连接到该衬底 上。该电容器还可具有这样的形式，其中半导体和衬底连接到在其相 应相对两侧上的电容器上。
本发明的制造上述电容器的第一方法为用于制造这样电容器的方 法，该电容器包括电极叠层部，其中多个内部电极分层布置，而介电 层夹在相对内部电极之间，结构设计成通孔电极以这样方式形成，从 而在内部电极叠加方向上延伸，该通孔电极与内部电极相互电连接 (即，同类型的内部电极电连接到一起)，该方法包括的步骤为：
(1)比单一介电层较厚的介电材料形成第一介电部，而该介 电层位于电极叠层部中的内部电极之间；
(2)对将成为内部电极的内部电极形成材料进行叠加，从而 将成为第一电极层的该内部电极形成材料与将要成为第二电极层的内 部电极形成材料交替，同时将要成为介电层的介电材料夹在其间，从 而形成要成为电极叠层部的一部分，以及把局部叠层叠放在该第一介 电部上；
(3)把将成为介电层的介电材料叠放在作为第二介电部的局 部叠层上；
(4)对将成为内部电极的内部电极形成材料进行叠加，从而 将成为第一电极层的该内部电极形成材料与将成为第二电极层的内部 电极形成材料交替，同时将要成为介电层的介电材料夹在其间，从而 形成要成为电极叠层部的剩余部分，以及把剩余叠层叠放在该第二介 电部上；以及
(5)在第一介电部、局部叠层、第二介电部和剩余叠层的叠 层组件上，在局部叠层和剩余叠层中，形成每个均穿过第一电极层延 伸的通孔和每个均穿过第二电极层的通孔；以及把导电膏填充到该通 孔内。
在这种情况下，步骤(1)和(3)可如下执行。在步骤(1)中， 该第一介电部由介电材料制成，该材料将成为介电层，而该介电层比 在电极叠层部中内部电极之间的单一介电层厚度的20倍较薄。在步 骤(3)中，该介电材料具有电极叠层部总厚度至少5％厚度的介电材 料。
另外，步骤(3)和(5)可如下形成。在步骤(3)中，制备比 在形成局部叠层和剩余叠层中采用的介电材料较厚的介电材料；以及 对要成为内部电极的内部电极形成材料进行叠加，从而将成为第三电 极层的内部电极形成材料与将成为第四电极层的内部电极形成材料交 替，同时较厚介电材料夹在其间，从而形成第二介电部。在步骤(5) 中，可形成这样的通孔，即每个均穿过在局部叠层和剩余电极中第一 电极层和穿过在第二介电部中第三电极层的通孔，以及每个均穿过在 局部叠层和剩余电极中第二电极层和穿过在第二介电部中第四电极层 的通孔。
本发明的制造上述电容器的第二方法为用于制造这样电容器的方 法，该电容器包括电极叠层部，其中多个内部电极分层布置，而介电 层夹在相对内部电极之间，结构设计成通孔电极以这样方式形成，从 而在内部电极叠加方向上延伸，该通孔电极与内部电极相互电连接， 该方法包括的步骤为：
(1)比单一介电层较厚的介电材料形成第一介电部，而该介 电层位于电极叠层部中的内部电极之间；
(2)对将成为内部电极的内部电极形成材料进行叠加，从而 将成为第一电极层的该内部电极形成材料与将要成为第二电极层的内 部电极形成材料交替，同时将要成为介电层的介电材料夹在其间，从 而形成要成为整个电极叠层部的叠层，以及把该叠层叠放在该第一介 电部上；
(3)把将成为介电层的介电材料叠放在作为第二介电部的局 部叠层上；
(4)在第一介电部、叠层、第二介电部叠层组件的叠层中， 形成每个从第一介电部延伸并穿过第一电极层的通孔，和每个从该第 一介电部并穿过第二电极层的通孔；以及把导电膏填充到该通孔内。
在这种情况下，可如下执行步骤(1)和(3)。在步骤(1)中， 该第一介电部由介电材料制成，该材料将成为介电层，而该介电层比 在电极叠层部中内部电极之间的单一介电层厚度的20倍较薄。在步 骤(3)中，该介电材料具有电极叠层部总厚度至少5％厚度的介电材 料。
上述方法可很容易制造这样的电容器，其中当电极引起的厚度差 被吸收时，延伸但与内部电极没有导电连接的通孔电极的部分缩短， 从而降低了电感。

附图说明

图1是一个根据本发明实施例的叠层陶瓷电容器10典型结构的 垂直剖面说明图。
图2(A)和2(B)是示出了内部电极16a和在第二叠层12中 通孔电极18布局的说明图。
图3是一个示出了制造该叠层陶瓷电容器10的程序的流程图。
图4(A)和4(B)针对第二叠层12和第四叠层14来说明图3 程序的说明图。
图5(A)和5(B)是针对第三叠层13说明图3中程序的说明 图。
图6是一个大致示出了在完成薄片叠加以及激光照射后状态的说 明图。
图7是一个大致示出了通孔26的说明图，假定通孔26为直孔。
图8是一个示出了叠层陶瓷电容器10改型实施例的说明图。
图9是一个示出了叠层陶瓷电容器10另一个改型实施例的说明 图。
图10是一个示出了叠层陶瓷电容器又一个改型实施例的说明 图。
参考数字描述
标号用于在所附图标识各种结构特征，包括如下：
10…叠层陶瓷电容器
10a…前侧表面
10b…后侧表面
11…第一叠层(第一介电部)
12…第二叠层(局部叠层)
12A…第二叠层
13、13N…第三叠层(第二介电部)
13A…第三叠层
14…第四叠层(剩余叠层)
15…陶瓷层
16a…内部电极
16b…内部电极
17…陶瓷层
18…通孔电极
19a…前侧叠层
19b…后侧叠层
20a…孔部
20b…孔部
22A…陶瓷印刷电路基板
22B…陶瓷印刷电路基板
24(24a、24b)…内部电极层
25(25a、25b)…孔部
25A…孔部垂直对齐区域
25B…孔部周围区域
26…通孔
27…释放薄片
28…底层
29…底片
32…焊点
50…插件
52…上层
54…下层
56…导线
57…突起
58…端子
60…插线板
66…导线
67…端子
100…薄片叠层
150…激光束

具体实施方式

本发明将参照图纸详细说明如下，然而，本发明并不仅限于此。
A.实施例
A-1.叠层陶瓷电容器10的结构：
图1为一个说明性的、垂直剖面图，该图示出了根据本发明实施 例的叠层陶瓷电容器10的典型配置。如图1所示，IC芯片30和插件 50通过该叠层陶瓷电容器10连接一起。
该IC芯片30是一个高精度器件，其中如晶体管和电阻器等大量 电路元件形成在单一的硅衬底(晶片)上。形成的电路元件借助于大 量铝线连接。连接该电路元件的铝线被引导到该IC芯片30的下表面 上，同时连接到相应的突起状焊点32上。该焊点32以点阵列大量形 成在该IC芯片30的下表面上，而这些点阵列对应于铝线引出的位置 上。
该插件50为容纳IC芯片30的容器，同时叠层陶瓷电容器10介 入在其间。插件50具有下层54，该下层54作为布置叠层陶瓷电容器 10的绝缘层。在本实施例中，下层54由环氧树脂制成。下层54可由 另外的绝缘材料(例如除了环氧树脂以外的树脂材料，或者陶瓷)制 成。除了下层54外，上层52(在图1中用边框的双点划线表示)可 与叠层陶瓷电容器10一起用作覆盖下层54上IC芯片30的绝缘层。 由于被密封在绝缘层内，IC芯片30可有效地被保护不受外界破坏。
下层54通过把大量由环氧树脂制成的矩形板元件叠加而形成。 由镀铜层或者铜箔形成的导线56则在下层54之间建立了电连接。该 导线56包括暴露在下层54上表面(在图1中朝上的表面)的突起57 以及暴露在该下层54下表面(在图1中朝下的表面)上的端子58。 突起57为连接到叠层陶瓷电容器10的端子，这些将在后面描述，同 时该突起57以点阵列大量形成在下层54的上表面上。包括电源线和 接地线的导线焊接到对应的端子58上。在图1中，用作电源线的导 线56和与电源线连接的突起57和端子58用实黑线表示，同时用作 接地线的导线56用阴影表示。作为信号线的导线没有示出。
为了方便起见，叠层陶瓷电容器10可通过图1中所示的双点划 线分成四个区。这四个区从IC芯片30一侧开始为：第一叠层11、第 二叠层12、第三叠层13和第四叠层14。在作为产品的叠层陶瓷电容 器10中，这些叠层在经受烧结后结合成一体。为方便起见，示出的 双点划线用于把叠层陶瓷电容器10分成上述第一到第四叠层。
在本发明中，第一叠层11包括一个或者多个陶瓷层15，而陶瓷 层15用作介电层，同时作为第一介电部分。该第一叠层11这样形成， 即陶瓷层15比位于第二叠层12或者第四叠层14中内部电极16a之 间单一陶瓷层17(极间介电层)较厚，而比单一陶瓷层17厚度的20 倍较薄。其中将在后面描述第二叠层12和第四叠层14。
第二叠层12和第四叠层14在叠层陶瓷电容器10中的位置不同， 但具有这样的结构(后面称为“多层结构”)，其中大量陶瓷层17 和内部电极16a分层交替布置，从而陶瓷层17夹在相对两个内部电 极16a之间，即第二叠层12和第四叠层14呈现多层结构，其中大量 陶瓷层17和内部电极16a分层交替布置，从而陶瓷层17夹在相对内 部电极16a之间。因此，第二叠层12和第四叠层14构成了本发明中 的电极叠层部，其中多个内部电极分层布置，同时介电层夹在相对内 部电极之间。在本发明中，该相对内部电极16a用作第一电极层和第 二电极层。第二叠层12用作本发明中电极叠层部分的至少一部分或 甚至局部区域，该局部区域包括电极叠层部的内部电极(内部电极 16a)和介电层(陶瓷层17)；同时第二叠层12用作本发明中的局部 叠层，该局部叠层为电极叠层部的一部分。该第四叠层14用作本发 明中的剩余叠层，该剩余叠层为在去除局部区域或者局部叠层后的电 极叠层部的剩余部分。
在第二叠层12和第四叠层14中，该内部电极16a这样形成，黑 色的第一电极层与用在预定重复图样和相对状态下的阴影表示的第二 电极层交替。该内部电极16a导电连接到通孔电极18，从而第一电极 层导电连接到其共用的通孔电极18上，同时第二电极层导电连接到 其共用通孔电极18上。该通孔电极18经由前侧的端子19a和后侧端 子19b连接到IC芯片30、插件50(具体地说为下层54)或者外部电 源、外部电路或者类似部件。
在夹在第二叠层12和第四叠层14之间的第三叠层13中，象第 二叠层12和第四叠层14中情况一样，内部电极16b这样形成，黑色 的第一电极层与用在预定重复图样(第二重复图样)和相对状态下的 阴影表示的第二电极层交替。该内部电极16b导电连接到通孔电极18， 从而第一电极层导电连接到其共用的通孔电极18上，同时第二电极 层导电连接到其共用通孔电极18上。
第三叠层13包括作为陶瓷层17的介电层，并具有第二叠层12 和第四叠层14总厚度的5％的厚度。因此，第三叠层13用作本发明 中的第二介电部。在本发明中，在第三叠层13中的相对内部电极16b 用作第三电极层和第四电极层。
通孔电极18穿过第一叠层11延伸到第四叠层14，该通孔电极18 形成在内部电极16a和内部电极16b的叠层方向，并从该第一叠层11 延伸，方式是导电连接到第二叠层12、第三叠层13和第四叠层14中 的内部电极(第一电极层和第二电极层)。
如图1所示，第二叠层12和第四叠层14与第三叠层13不同之 处在于介入在电极层之间的陶瓷层17的厚度。第三叠层13的陶瓷层 17厚度是第二叠层12和第四叠层14中陶瓷层17厚度(大约5μm) 的大约2到20倍，具体地说为10μm到100μm。第三叠层13在电极 层数量上比第四叠层14少，并具有叠层陶瓷电容器10总厚度的大约 5％到30％的厚度。例如，在本实施例中，叠层陶瓷电容器10具有1mm 的厚度，而第三叠层13具有大约100μm的厚度。该第三叠层13呈现 四层叠层的结构，即每个具有25μm的陶瓷层17叠加，从而内部电极 16b布置成三层，同时每层夹在陶瓷层17之间。在这种情况下，第二 叠层12可设计成这样，即内部电极16a分几成布置：在本实施例中 为大约四层。即使叠层陶瓷电容器10制造的更薄，优选的是，第二 叠层12和第四叠层14的总厚度为400μm或者更大，以确保高电容量。
下面将描述内部电极16a和16b以及通孔电极18。内部电极16a 和16b可具有相同图样或者不同图样。由于通孔电极18形成同时还 以相同间距布置，因此下面描述假定内部电极16a和16b具有相同图 样，借助于实例描述第二叠层12。图2为示出了内部电极16a和在第 二叠层12中通孔电极18结构的示意图。
如图2(A)所示，示出的内部电极16a连接到染成黑色的那些 通孔电极18上，并在其中延伸。该内部电极16a借助于形成在其中 的孔部20a与为阴影的那些通孔电极18电绝缘，为阴影的通孔电极18 穿过这些孔部延伸。黑色的通孔电极18和为阴影的通孔电极18以预 定重复间距P1和重复方式形成。
如图2(B)所示，示出的内部电极16a连接到涂成阴影的那些 通孔电极18上，并在其中延伸。该内部电极16a借助于形成在其中 的孔部20b与为黑色的那些通孔电极18电绝缘，为黑色的通孔电极18 穿过这些孔部延伸。
由于示出的内部电极16a在孔部20a和20b分层布置，则没有内 部电极。因此，该内部电极16a分层布置，同时在去除孔部20a和20b 后留下的区域上彼此相对。
第四叠层14在结构上与上述第二叠层12相同。当第三叠层13 在图样上与第二叠层12和第四叠层14相同时，该第三叠层13呈现 与第二叠层12和第四叠层14类似的结构。该第三叠层13与第二叠 层12和第四叠层14不同之处仅仅在于夹在内部电极16a之间陶瓷层 17的厚度，但例如在内部电极图样和通孔电极间距上与第二叠层12 和第四叠层14相同。至于其中第三叠层13在图样上与第二叠层12 和第四叠层14不同的实例，图2中所示的叠层13的孔部20a和20b 尺寸增加。采用增加尺寸的孔部对于避免在内部电极和通孔电极之间 的接触是有效的。
如上所述，在叠层陶瓷电容器10中，第二叠层12、第三叠层13 和第四叠层14设计成内部电极16a或16b在组成陶瓷层17的介电质 上彼此相对布置。这种相对的电极实现了电容器的功能。具体地说， 内部电极16a与(第一)通孔电极18的连接以及内部电极16b与(第 二)通孔电极18的连接实现了多层电容器的功能，在该电容器中， 第一电极层和第二电极层彼此相对设置。具有这样多层结构的叠层陶 瓷电容器10可提供较大电容，同时具有较小尺寸。
A-2.制造叠层陶瓷电容器10的方法：
如上所述结构的叠层陶瓷电容器10可通过下面所述方法制造。 图3为示出了制造该叠层陶瓷电容器10的程序；图4为针对第二叠 层12和第四叠层14来说明图3中程序的说明图；以及图5为针对第 三叠层13来说明图3中程序的说明图。该叠层陶瓷电容器10通过图 3中步骤S100到S180来制造。下面按从步骤S100开始的顺序详细描 述这些步骤。
(2)-1在底膜上形成薄片(步骤S100)
首先，由钛酸钡(BaTiO3)或类似物质制成的陶瓷浆薄薄和均匀 地涂在如PET(聚对苯二甲酸乙二醇酯)膜的细长底膜上，然后使涂 好的陶瓷浆干燥。这样，陶瓷印刷电路基板22A形成在底膜上。在烧 结后，该陶瓷印刷电路基板22A成为用在第二叠层12和第四叠层14 中陶瓷层17的介电层，并用作本发明中的介电材料。
在第三叠层13的制造中，陶瓷印刷电路基板22B形成在与用于 准备第二叠层12和第四叠层14不同的生产线上的底膜上，同时采用 相同程序。在烧结后，该陶瓷印刷电路基板22B成为第三叠层13中 的陶瓷层17。如图4和5所示，在用于第二叠层12和第四叠层14的 陶瓷印刷电路基板22A和用于第三叠层13的陶瓷印刷电路基板22B 之间厚度不同。该陶瓷印刷电路基板22B厚度为陶瓷印刷电路基板22A 厚度的大约五倍。在烧结后，陶瓷印刷电路基板22B成为用作第三叠 层13中陶瓷层17的介电层，并用作本发明中的介电材料。较厚的陶 瓷印刷电路基板22B与陶瓷印刷电路基板22A分开制备。然而，通过 把没有形成内部电极的多个陶瓷印刷电路基板22A叠加而形成的叠层 片可用作厚陶瓷印刷电路基板22B。
(2)-2在薄片上形成电极层(步骤S110)
接着，Ag-Pd电极图样通过丝网印刷等类似工艺印制在陶瓷印刷 电路基板22A和22B上。这样，内部电极层24(24a或者24b)形成 在印制电极图样区域上的陶瓷印刷电路基板22A和22B的表面上(参 见图4和5)。另外，没有印刷电极图样的孔部25(25a或者25b) 存在于陶瓷印刷电路基板22A和22B的表面上。在本实施例中，内部 电极层24具有2μm到3μm的厚度；陶瓷印刷电路基板22A具有6μm 的厚度；以及陶瓷印刷电路基板22B具有30μm的厚度。
如上形成的内部电极层24(24a和24b)在烧结后成为在第二叠 层12到第四叠层14中的内部电极16a和16b。这样，印制好的电极 图样(Ag-Pd电极图样)用作本发明中的内部电极形成材料。相同的 电极图样24a(24b)形成在陶瓷印刷电路基板22A和22B的表面上。 然而，形成在陶瓷印刷电路基板22A上的电极图样和形成在陶瓷印刷 电路基板22B上的电极图样可彼此不同，例如，如上所述对于孔部采 用不同尺寸。
(2)-3通过底膜的切割和分离制备用于叠加的陶瓷薄片(步骤S120 和S130)
接着，当形成陶瓷印刷电路基板22A(陶瓷印刷电路基板22B) 的细长底膜被传送时，形成内部电极层24的陶瓷印刷电路基板22A (22B)被切割成预定形状。例如，通过卷取底膜，切好的陶瓷印刷 电路基板22A和22B从相应的底膜上分离。如图4(A)和4(B)以 及图5(A)和5(B)所示，通过切割，制备两种陶瓷印刷电路基板 22A和两种陶瓷印刷电路基板22B，其中陶瓷印刷电路基板22A与谈 到的内部电极层24和孔部25的布局方面不同，而陶瓷印刷电路基板 22B也与谈到的内部电极层24和孔部25的布局方面不同。图4(A) 和5(A)对应于图2(A)中的剖面图，而图4(B)和5(B)对应 于图2(B)的剖面图。
(2)-4陶瓷薄片的叠加(步骤S 140)
图6为大致示出了在完成薄片叠加以及在随后步骤激光照射后状 态的示意图，其中激光照射将在后面描述。如下所述多个陶瓷印刷电 路基板22A和22B叠加。
首先，放置底片29。如图6所示，该底片29包括由PET(聚对 苯二甲酸乙二醇酯)制成的释放薄片27和底层28。该底层28通过把 陶瓷浆涂在释放薄片27上，并使该涂覆的陶瓷浆干燥。该底层28具 有与陶瓷印刷电路基板22B大致相同的厚度，并在烧结后成为在第一 叠层11中的陶瓷层15。
随后，图4(A)和4(B)所示的两种多个陶瓷印刷电路基板22A 交替分层布置。层数取决于第二叠层12的厚度，在本实施例中为四 层。在薄片叠加中，如图6所示，示出的陶瓷印刷电路基板22A覆盖 在底层28上，以便使内部电极层24与底层28接触。然后，下一个 陶瓷印刷电路基板22A叠放在上一个陶瓷印刷电路基板22A上，以便 使内部电极层24与上一个叠加的陶瓷印刷电路基板22A接触。如此 叠加的陶瓷印刷电路基板22A构成了第二叠层12。
在预定数量陶瓷印刷电路基板22A叠加后，预定数目(在图1中 为四个)的陶瓷印刷电路基板22B叠加在上一个陶瓷印刷电路基板22A 上。在陶瓷印刷电路基板22B叠加在上一个陶瓷印刷电路基板22A中， 陶瓷印刷电路基板22B叠放在陶瓷印刷电路基板22A上，以便使内部 电极层24与陶瓷印刷电路基板22A接触。随后，其余的陶瓷印刷电 路基板22B以类似方式叠加。如此叠加的陶瓷印刷电路基板22B构成 了第三叠层13。
接着，陶瓷印刷电路基板22A再次叠加在上一个叠加的陶瓷印刷 电路基板22B上。另外，在该叠加中，陶瓷印刷电路基板22A叠放在 上一个叠加的陶瓷印刷电路基板22A上，以便使其内部电极层24与 上一个叠加的陶瓷印刷电路基板22A接触。随后，其余陶瓷印刷电路 基板22A以类似方式叠加。在这种情况下，要叠加的陶瓷印刷电路基 板22A的数量取决于成品叠层陶瓷电容器10必须具有的电容量。在 本实施例中，陶瓷印刷电路基板22A的数目为150并在烧结后对应于 大约850μm的测量厚度。如此叠加的陶瓷印刷电路基板22A构成了 第四叠层14。薄片进行上述叠加的结果就生产出薄片叠层100。
为了形成其中第一到第四叠层11到14叠加在一起的薄片叠层 100，如上所述，首先，陶瓷印刷电路基板22A叠加在第一叠层11上， 从而形成第二叠层12；然后，该陶瓷印刷电路基板22B叠加在第二叠 层12上，从而形成第三叠层13；最后，该陶瓷印刷电路基板22A叠 加在第三叠层13上，从而形成第四叠层14。替代上述程序，也可采 用下面程序。通过把相关陶瓷印刷电路基板叠加，第一到第四叠层11 到14中每个均预先形成。可选择的是，形成该叠层的上述工序可颠 倒。具体地说，首先，陶瓷印刷电路基板22A可叠加以形成第四叠层 14；然后，陶瓷印刷电路基板22B叠加在第四叠层14上，从而形成 第三叠层13；接着，陶瓷印刷电路基板22A叠加在第三叠层13上， 从而形成第二叠层12；最后，第一叠层11叠放在该第二叠层12上。
包括底片29的薄片叠层100的总厚度da决定了成品叠层陶瓷电 容器10的厚度。陶瓷印刷电路基板22A(参见图4和5)的厚度、陶 瓷印刷电路基板22B(参见图4和5)的厚度、叠加陶瓷印刷电路基 板22A和22B的总数以及底层28的厚度决定了厚度da并取决于需要 的叠层陶瓷电容器10的规格和尺寸。在本实施例中，为了得到在烧 结后测量的大约1mm的电容器厚度，薄片叠层100的总厚度设定为 1.2mm。
在上述叠加完成状态中，由于印刷电路基板不是刚性的，因此， 该叠层印刷电路基板变形，以至该印刷电路基板下陷到一定程度进入 到下面印刷电路基板的孔部25(孔部垂直对齐区域25A或者25B)内。 该陶瓷印刷电路基板22A和22B的端部也下陷。在这种情况下，由于 该陶瓷印刷电路基板22A较薄，陶瓷印刷电路基板22A下陷到该孔部 的程度相对较大。
如图6所示，在孔部25垂直对齐的区域(孔部垂直对齐区域 25A)，该内部电极层24每隔层缺少。在围绕该孔部25的区域(孔 部周围区域25B)，该印刷电路基板没有下陷。这是由于内部电极层 24存在于垂直方向，从而每个印刷电路基板位于相对两个内部电极层 24之间。结果，该孔部周围区域25B略微越过孔部垂直对齐区域25A 突出。
(2)-5通过激光照射形成通孔(步骤S150)
接着，通过使用激光，要填充导电材料的通孔26形成在薄片叠 层100上。在本实施例中，在完成产品上，填充到通孔26内的导电 材料(导电膏)成为图1中所示的通孔电极18。
如图6所示，在薄片叠层100中，设置在陶瓷印刷电路基板22A 和22B中的孔部25在薄片叠加方向上即垂直方向上每隔层对齐。该 激光器沿着垂直对齐的孔部25中心穿过的轴线(在图6中为点划线) 发射激光束150。通过该激光照射产生的热使在沿着轴线的部分的该 陶瓷印刷电路基板22A和22B、内部电极层24和底片29熔化，从而 形成沿着该轴线垂直穿过该叠层的通孔26。
图7为大致示出了在通孔26为直孔的情况下时，通孔26的示意 图。如图7所示，该通孔26直径比孔部25小，从而使在通孔26内 形成的通孔电极18与内部电极层24绝缘，其中在该内部电极层24 中，形成对应的孔部25。在本实施例中，通孔26的直径设定为120μm， 从而在烧结后成为100μm；以及孔部25的直径设定为350μm。对这 些直径没有特别的限制。该通孔26可具有60μm到150μm的直径。 可例如考虑填充到该通孔26内的导电材料(填充材料)的粘性来确 定通孔直径，导电材料将在后面描述。孔部25的直径可根据孔部25 布置的间距来确定。
由于从上面看图6所示的薄片叠层100具有矩形形状，于是孔部 25以矩阵形式布置。因此，不仅在图7所示的八个位置，而且也在对 应于以矩阵状态布置的孔部25的其他位置，用激光束150从上面照 射薄片叠层100。这样，大量通孔26以矩阵形式形成在薄片叠层100 上。
为了在多个不同位置在薄片叠层100上形成通孔26，本实施例 采用所谓的循环加工工艺。如图6所示，根据该循环加工工艺，把激 光束150依次施加到通孔形成位置的工艺CY重复几次，从而在通孔 形成位置逐渐增加孔的厚度，直到所有通孔形成在相应的通孔形成位 置。
如图6所示，在本实施例中，底片29位于激光束150照射的一 侧。因此，通过用激光束150照射产生的熔化(例如在电极或者印刷 电路基板中含有有机成分的熔化物)物不会黏附在陶瓷印刷电路基板 22A的表面上。
在进行上述步骤直到步骤S150中，可改变这些步骤的顺序。例 如，把底膜分离的步骤S130和叠加薄片的步骤S140可颠倒。另外， 通过切割制备薄片的步骤S120可在形成电极层步骤S110之前。此外， 可按照如下顺序执行步骤S120、S110、S140以及S130。
(2)-6把导电材料填充到通孔内(步骤S160)
接着，导电材料填充到薄片叠层100的通孔26内。具体地说， 该薄片叠层100设置在未示出的填充器内，然后导电材料在压力下注 射到该通孔26内。压力注射的导电材料填充到该通孔26内，从而达 到内部电极层24的壁表面上，并固化。如此固化的导电材料作为上 述通孔电极18(参见图1)。
(2)-7压力接合(步骤S170)
接着，填充有导电材料的薄片叠层100进行压力接合。具体地说， 薄片叠层100设置在未示出的压力容器内，然后在高温高压下被按压。 结果，较大力施加到薄片叠层100表面的孔部周围区域25B，该孔部 25突出延伸，同时在其下面存在有内部电极层24，借此该陶瓷印刷 电路基板22A和22B被牢固地压力接合。
(2)-8表面电极形成、开槽、松解(debindering)、烧结以及断开(步 骤S180)
接着，从压力容器内取出薄片叠层100。通过丝网印刷等方法把 表面电极(前侧端子19a和后侧端子19b)形成在该薄片叠层100上。 该表面端子19a和19b以大致与通孔电极间距相同的间距布置。端子 19a和19b形成在暴露导电材料的粘接叠层上下表面(电容器的前后 表面)上的区域(对应于通孔电极18上下端的区域)。端子19a和19b 的尺寸和端子间距根据在烧结过程中导电膏的收缩，这些将在后面描 述。在这种情况下，后侧端子19b以与要连接到电容器的插件50端 子间距(具体地说，突起57的布置间距)相配的间距布置。在本实 施例中，后侧端子19b以与前侧端子19a布置间距相同的间距布置。 然而，根据要连接到电容器的插件端子的布置，后侧端子19b可与前 侧端子19a布置间距不同。
随后，根据要使用的叠层陶瓷电容器10的尺寸，在薄片叠层100 上进行开槽。开了槽的叠层松解，然后烧结。烧结的结果，获得图1 所示的叠层陶瓷电容器10。沿着前面形成的槽(未示出)断开薄片叠 层100得到较小尺寸的叠层陶瓷电容器10。
A-3.作用和效果：
如上所述，如图1所示，在本实施例的叠层陶瓷电容器10中， 内部电极16a或者16b分层布置，同时陶瓷层17夹在相对的内部电 极16a或者16b之间，同时通孔电极18与内部电极16a或16b相互电 连接。甚至在第三叠层13和第四叠层14中也采用这种结构，该第三 叠层13包括比在第二叠层12和第四叠层14中较厚的陶瓷层17，而 该第四叠层14占据了叠层陶瓷电容器10的大部分。另外，叠层陶瓷 电容器10如下构成：在第三叠层13中，内部电极16b为每个较厚陶 瓷层17设置，同时内部电极16b导电连接到该通孔电极18上。
因此，借助于增加在第三叠层13中陶瓷层17的厚度，可具有吸 收由于电极产生的厚度差的功能，而这种厚度差是传统电容器的基层 中存在的。另外，借助于调节位于陶瓷电容器前侧第一叠层11的厚 度，可缩短通孔电极18没有导电连接到内部电极16a延伸的部分。 这样，本实施例的叠层陶瓷电容器10可得到较低电感，同时由于内 部电极叠加而导致电极引起的厚度差可被吸收。
在叠层陶瓷电容器10中，当实现这种电容器功能时，通孔电极 18从前侧表面10a延伸到后侧表面10b上。在前侧和后侧之间穿过叠 层陶瓷电容器10的通孔电极18可作为导线。传统上，通孔电极仅仅 为内部电极提供电力。相反，叠层陶瓷电容器10还使通孔电极18又 作为在前侧和后侧之间穿过延伸的导线。这样，如图1所示，叠层陶 瓷电容器10使电子器件(IC芯片30或者插件50)连接到其相反侧， 从而使安装形式多样化。在这种情况下，在前侧表面10a上前侧端子 19a(通孔电极18的间距)的间距可变成与IC芯片30端子间距相同； 同时在后侧表面10b上后侧端子19b的间距可与插件50的突起间距 相同。这样，相对于安装在电容器前侧和后侧上器件，自由度增加。
该端子19a形成在与通孔电极18连接的电容器前侧上，而端子19b 形成在与通孔电极18连接的电容器后侧上。这便于借助于端子使导 线连接到相应的通孔电极，同时便于电容器连接到安装的元件上。具 体地说，IC芯片30的焊点32可容易和可靠地连接到叠层陶瓷电容器 10的端子19a。这同样适用于插件50的突起57。
B改型实施例1：
在上述实施例中，叠层陶瓷电容器10位于插件50和IC芯片30 之间。然而，该叠层陶瓷电容器10可位于其他电子器件之间。图8 为示出了叠层陶瓷电容器10的改型实施例的示意图。
在图8所示的改型实施例中，经由叠层陶瓷电容器10，嵌入IC 芯片30的插件50连接到如母板的插线板60上。该IC芯片30和插 件50与上述实施例有关的那些相同。
插线板60为由环氧树脂制成的多层板，在该板上安装有导线和 元件，用于进行控制。插线板60的实例包括如母板的印刷插线板。 由镀铜层或者铜箔制成的导线66为插线板60各层之间建立了导电连 接。该导线66包括暴露在插线板60的上表面(在图8中朝下)上的 端子67。该端子67焊接到叠层陶瓷电容器10的相应端子19b上。在 图8中，连接到相应电源线上的导线66和端子67用黑色实线表示， 而连接到相应地线的导线66和端子67用阴影表示。用作信号线的导 线没有示出。
上述实施例或者改型实施例的叠层陶瓷电容器可预先连接到IC 芯片、插件或者插线板上。这种形式的叠层陶瓷电容器的实例包括： 连接IC芯片的电容器，其中该IC芯片连接到叠层陶瓷电容器的通孔 电极上；连接电容器的插件，其中该插件连接到叠层陶瓷电容器的通 孔电极端子上或者连接到电容器端子上；连接电容器的插线板，其中 插线板连接到叠层陶瓷电容器的通孔电极端子上；以及其中IC芯片 和插件经由叠层陶瓷电容器连接的结构。
另外，该叠层陶瓷电容器10可如下进行改型。图9为示出了叠 层陶瓷电容器10另一个改型实施例的示意图。
如图9所示，本改型实施例的叠层陶瓷电容器10从朝前侧表面 10a一侧开始包括：第一叠层11、第二叠层12a和第三叠层13A。在 这种情况下，该第一叠层11与前面描述实施例中的那种相同。该第 二叠层12a为前面描述实施例的第二叠层12和第四叠层14组合。因 此，该第二叠层12a作为本发明中的叠层，随后作为整个电极叠层部。
该第三叠层13a为陶瓷层17叠层，其中该陶瓷层17每层没有内 部电极16b，同时该第三叠层13a通过把每层没有内部电极层24的陶 瓷印刷电路基板22B叠加在第二叠层12a的最下层陶瓷印刷电路基板 22A上。也就是说，该第三叠层13a作为本发明中的第二介电部，该 部分叠放在作为整个电极叠层部的叠层(第二叠层12a)上。
如图9所示，在本改型实施例的叠层陶瓷电容器10中，孔以这 样方式形成，即延伸到该第三叠层13a的中部，同时导电材料填充到 该孔内，从而形成通孔电极18。这种结构如下形成：第一叠层11和 第二叠层12a以与前面描述的实施例中类似方式叠加在一起；然后使 用所需的片数(在图9中为五)的陶瓷印刷电路基板22B叠加在第二 叠层12a上，以部分的构成第三叠层13a。借助于激光束150，通孔形 成在生成的叠层上，然后导电材料填充到该孔内。因此，剩余的陶瓷 印刷电路基板22B叠加在该叠层上，然后进行压力接合以及随后的步 骤。通过这种方式，可制造图9所示的本改型实施例的叠层陶瓷电容 器10。
本改型实施例也可得到与参照图1描述的叠层陶瓷电容器10中 类似的效果。在图9中的改型实施例中，通孔电极18也可以穿过叠 层陶瓷电容器10的方式形成。在这种情况下，通孔可在所有的陶瓷 印刷电路基板22B叠加后形成，然后填充导电材料。
本发明不限于上述实施例，而在不脱离本发明精神情况下可以具 有各种其他形式。例如，如上所述，由于只要第三叠层13执行吸收 电极产生的厚度差的功能，就对第三叠层13没有特别限制，图1所 示的第三叠层13可具有由每层均没有内部电极16b的陶瓷层17组成 的叠层的形式(指“改型实施例3”部分)。在第三叠层13的形成中， 每层均没有内部电极层24的陶瓷印刷电路基板22B叠加在陶瓷印刷 电路基板22A的叠层上。该叠层陶瓷电容器10也可具有省略背面端 子19b的形式。
接着来描述与上述实施例中不同的制造方法(改型实施例的方 法)。在前面描述的实施例中，第二叠层12到第四叠层14依次叠加 在第一叠层11上。在本改型实施例中，第一叠层11到第四叠层14 预先制备，然后这些第一叠层11到第四叠层14形成叠层陶瓷电容器 10。下面将描述本改型实施例的这个特征。
在本改型实施例的制造方法中，通过图1中双点划线分开的第一 到第四叠层11 14分开制造。每个分开制造的叠层执行下面步骤。
正如前面描述实施例中情况那样，该第一叠层11由底片29形成。 该第二到第四叠层12到14进行下面工艺步骤。
在第二叠层12形成中，执行参照图3描述的步骤S 100到S160， 从而形成第二叠层12，在该第二叠层12中，内部电极16a分层布置， 其中陶瓷层17夹在内部电极16a之间。在这种情况下，第二叠层12 已经叠放在该第一叠层11上。其中的叠层执行通过激光发射形成通 孔的步骤以及把导电材料填充到该通孔内的步骤。与形成第二叠层12 同步形成第三叠层13和第四叠层14。具体地说，执行参照图3描述 的步骤S100到S160，从而形成第三叠层13以及第四叠层14，其中 在该第三叠层13中，内部电极16b分层布置，其中陶瓷层17夹在该 内部电极16b之间，而在第四叠层14中，内部电极16a分层布置， 同时陶瓷层17夹在该内部电极16a之间，然后执行把导电材料填充 到该通孔26内的步骤。在这种情况下，在第二叠层12、第三叠层13 和第四叠层14中以相同间距形成通孔。
如此形成的第一到第四叠层11到14结合在一起。以如下方式把 叠层分层结合：以对齐方式把如下导电膏结合在一起：在穿过第二叠 层12延伸的填充孔内的导电膏、在穿过第三叠层13延伸的填充孔内 的导电膏，以及在穿过第四叠层14内延伸的填充孔内的导电膏。
接着，生成的叠层进行压力接合步骤，该步骤已经参照图3描述 过，即叠层在高温和高压下进行被按压。随后，执行在叠层前侧和后 侧上形成前侧端子19a和后侧端子19b、开槽、粘接、烧结以及断开 的步骤。结果，完成了图1所示的叠层陶瓷电容器10。
上述制造方法的好处在于，各种类型的第三叠层13，如包含不 同厚度的陶瓷层17的第三叠层13或者不同厚度的第三叠层13可预 先制备，从而与叠层陶瓷电容器10的各种应用匹配。
上述改型实施例的制造方法还可如下进一步改型。在上述改型实 施例中，第一到第四叠层11到14这样形成，从而使通孔填充有导电 材料。然而，在本实施例中，第一到第四叠层11到14每个均具有其 中通孔没有填充导电材料的叠层形式。该第一到第四叠层11到14叠 加在一起，然后通孔填充有导电材料。
另外，当通孔已经填充有导电材料时，第三叠层13叠加在第二 叠层12上的过程如下修改。如图5所示，通孔形成在每个陶瓷印刷 电路基板22B上，然后填充有导电材料。其中通孔已经填充有导电材 料的如此制备的陶瓷印刷电路基板22B依次叠加在第二叠层12上， 第二叠层12的通孔已经填充有导电材料，从而形成第三叠层13。在 这种情况下，在第四叠层14形成中可采用类似过程。具体地说，通 孔形成在图4所示的每个陶瓷印刷电路基板22A上，然后填充有导电 材料。如此制备的陶瓷印刷电路基板22A被叠加，从而形成第四叠层 14。可选择的是，该第四叠层14首先形成；通孔形成在陶瓷印刷电 路基板22A和22B上，然后填充有导电材料；最后如此制备的陶瓷印 刷电路基板22A和22B依次叠加在第四叠层14上，从而形成第三叠 层13以及随后形成第二叠层12。
该叠层陶瓷电容器可进一步如下改型。图10为示出了叠层陶瓷 电容器改型实施例3的示意图。在图10中改型实施例中，该IC芯片 30和插件50与以前描述实施例中的那些相同。
如图10所示，在本改型实施例中，陶瓷叠层电容器110从朝向 前侧表面10a一侧(从电容器前表面侧)包括：第一叠层11、第二叠 层12、第三叠层13N以及第四叠层14。在这种情况下，第一叠层11、 第二叠层12和第四叠层14与先前描述实施例中的那些相同。该第三 叠层13N不包括内部电极。因此，该第三叠层13N作为本发明中的第 二介电部。正如在以前描述实施例中情况那样，该第一叠层11包括 介电层并作为本发明中的第一介电部。第二叠层12作为本发明中电 极叠层部中的至少部分或局部区域，该局部区域包括电极叠层部的内 部电极(内部电极16a)和介电层(陶瓷层17)；以及该第二叠层12 作为本发明中的局部叠层，该局部叠层为电极叠层部的一部分。第四 叠层14用作本发明中的剩余叠层，该剩余叠层为在去除局部区域或 者局部叠层后电极叠层部的剩余部分。
如图10所示，第三叠层13N为每层均没有内部电极的陶瓷层17 的叠层。第一叠层11的厚度从等于第二叠层12和第四叠层14中陶 瓷层17厚度(大约5μm)到该陶瓷层17厚度(大约5μm)的大约20 倍的厚度；具体地说，为5μm到100μm。第三叠层13N具有陶瓷叠 层电容器110总厚度的大约5％到30％。即使陶瓷叠层电容器110制 造成更薄，第四叠层14的厚度也最好为300μm或者更大，以确保电 容器的电容量。例如，在本改型实施例中，陶瓷叠层电容器110具有 大约0.5mm的厚度；第一叠层11具有大约35μm的厚度；第三叠层13N 具有大约100μm的厚度；以及第四叠层14具有大约350μm的厚度。 第二叠层12包括每个具有大约5μm厚度的六个陶瓷层17和其中每个 具有大约2μm厚度的六个内部电极16a；第三叠层13包括每个具有 大约25μm厚度的四个陶瓷层17；以及第四叠层14包括每个具有大 约5μm厚度的50个陶瓷层17和每个具有大约2μm的50个内部电极 16a。
在制造本改型实施例的陶瓷叠层电容器110中，在制造以前描述 实施例的叠层陶瓷电容器10的程序中，形成第三叠层13的步骤S140 进行如下改型：每个均没有内部电极层24的预定数量的陶瓷印刷电 路基板22B叠加在一起。其他步骤与制造叠层陶瓷电容器10的程序 中那些相同。
本改型实施例可得到与参照图1描述的叠层陶瓷电容器10中类 似的效果。
C在实例(改型实施例)和对比例之间电感的比较
改型实施例3的叠层陶瓷电容器(图10)在垂直与叠加方向测 量后具有5.2mm×5.2mm的外部尺寸。内部电极16a具有4.6mm×4.6mm 的外部尺寸。形成了总数为196(14行×14列)的通孔电极。该通孔 电极18以这样方式形成，该第一通孔电极和第二通孔电极以相等间 距(330μm)交替布置。第一通孔电极18a1(在图中阴影部分)穿过 电极叠层部延伸并与第一电极层16a1(在图中阴影部分)导电连接， 同时与第二电极层16a2(在图中黑色部分)电绝缘。该第二通孔电极 18a2(在图中黑色部分)穿过电极叠层部延伸并与第二电极层导电连 接，同时与第一电极层电绝缘。剩余叠层114如下形成：作为内部电 极的26个第一电极层16a和作为内部电极的25个第二电极层16a交 替形成，同时具有大约5μm厚度的陶瓷层17夹在相对第一和第二电 极层16a之间。因此，该剩余叠层(114)具有350μm的厚度，同时 50个叠加，方式是内部电极夹在相对陶瓷层17之间。在实例1到13 中叠层陶瓷电容器中，第一介电层(111)、局部叠层(112)和第二 介电层(113)在下面条件下形成。在该剩余叠层中，形成包括电容 器后侧表面10b的陶瓷层17(在实例1到13中为7μm厚)。在本实 例中，局部叠层(112)具有吸收电极引起厚度差的功能。因此，该 陶瓷层17不必要太厚，因此不包括在第二介电部(112)中，而是形 成为剩余叠层一部分。
-实例1
实例1的样品(叠层陶瓷电容器)在下面条件下制造。第一介电 部111仅仅由陶瓷层17形成，并具有10μm的厚度。该局部叠层(112) 以如下方式形成，从而包括一个具有5μm厚度的陶瓷层17、一个电 极层和一个第二电极层，同时陶瓷层17夹在第一和第二电极之间； 并具有7μm的厚度。局部叠层(112)的厚度为在叠加方向第一电极 层中心和在叠加方向第二电极层中心之间的距离。第二介电部(113) 仅仅由陶瓷层17没有提供内部电极情况下形成，并具有20μm的厚度。
-实例2和3
制造实例2和3的样品，同时对实例1中样品(叠层陶瓷电容器) 进行改型，从而第二介电部(113)具有40μm和70μm的厚度。
-实例4和5
制造实例4和5的样品，同时对实例2和3中样品(叠层陶瓷电 容器)进行改型，从而局部叠层(112)包括五个陶瓷层和六个内部 电极并具有35μm厚度。具体地说，局部叠层(112)以如下方式形成， 从而作为内部电极的三个第一电极层16a和作为内部电极的三个第二 电极层16a交替形成，同时具有大约5μm厚度的陶瓷层17夹在相对 第一和第二电极层16a之间。
-实例6和7
制造实例6和7的样品，同时对实例2和3中样品(叠层陶瓷电 容器)进行改型，从而局部叠层(112)包括九个陶瓷层和10个内部 电极并具有63μm厚度。具体地说，局部叠层(112)以如下方式形成， 从而作为内部电极的五个第一电极层16a和作为内部电极的五个第二 电极层16a交替形成，同时具有大约5μm厚度的陶瓷层17夹在相对 第一和第二电极层16a之间。
-实例8
制造实例8的样品，同时对实例1中样品(叠层陶瓷电容器)进 行如下改型：第二介电部(113)以如下方式形成，从而两个第一电 极层和两个第二电极层以10μm间隔交替叠加，同时陶瓷层17夹在相 对第-和第二电极层之间，并具有大约50μm厚度。
-实例9
改型实施例2的叠层陶瓷电容器(图9)在垂直于叠加方向测量 后具有5.2mm×5.2mm的外部尺寸。内部电极16a具有4.6mm×4.6mm 的外部尺寸。形成了总数为196(14行×14列)的通孔电极。该通孔 电极18以这样方式形成，该第一通孔电极和第二通孔电极以330μm 的相等间距交替布置。第一通孔电极18(在图中阴影部分)穿过电极 叠层部延伸并与第一电极层16a(在图中阴影部分)导电连接，同时 与第二电极层16a(在图中黑色部分)电绝缘。该第二通孔电极18(在 图中黑色部分)穿过电极叠层部(112A)延伸并与第二电极层导电连 接，同时与第一电极层电绝缘。(112A)如下形成：作为内部电极的 通孔26个第一电极层16a和作为内部电极的25个第二电极层16a交 替形成，同时具有大约5μm厚度的陶瓷层17夹在相对第一和第二电 极层16a之间。因此，该电极叠层(112A)具有350μm的厚度，同 时50个陶瓷层17叠加，方式是内部电极夹在相对陶瓷层17之间。 在本实例中，第二介电部没有介入地形成在电极叠层部上；即具有50μm 厚度的第二介电部(113)形成在朝向后侧表面10b的一侧(在与第 一介电部相对的电极叠层部一侧)。
-实例9
对比例1到7中的样品(叠层陶瓷电容器)在下面条件下制造。 第一介电部(111)的厚度如表1所示变化；第二介电部没有介入地 形成在电极叠层部；以及没有形成局部叠层(112)。其他条件与实 例1中样品的那些相同。在没有形成局部叠层的情况中，实例1的剩 余叠层变为整个电极叠层部。因此，在表1中涉及对比例的“剩余叠 层厚度”代表电极叠层部厚度。另外，在对比例中，包括后侧表面10b 的陶瓷层17(7μm)用作第二介电部。
通过下面方法来测量上述制备样品的电感L。采用自动平衡桥式 阻抗分析器作为测量仪器。空气共面型微探针与叠层陶瓷电容器的相 应表面电极接触，从而在叠层陶瓷电容器和测量仪器之间建立了电连 接。在1kHz的测量频率下测量电容C和自身共振频率f0。通过计算 公式L＝1/(4π2f0C)计算电感L。
表1示出了针对实例和对比例的电感测量结果。在其中没有提供 局部叠层(112)的对比例1和2中，第一介电部和第二介电部均很 薄，电极引起的厚度差不能充分地被吸收；结果，在制造样品中，在 叠加薄片步骤中，出现结合缺陷，最后不能制造出没有缺陷结构的样 品。在对比例3到8中，电极引起的厚度差不能通过第一介电部而充 分地吸收；然而，与其中提供局部叠层(112)的实例1到9相比， 穿过第一介电部延伸的通孔部分太长，导致具有较高电感。因此，不 能借助于使第二介电部具有足够厚度来充分吸收电极引起的厚度差并 降低第一介电部厚度来降低电感。由于通孔电极长度变长，其中第一 介电部(111)具有20μm或者更大厚度(不小于内部电极之间间隔的 四倍)的对比例3到7趋向于在电感上增加。
表1
  第一介电   (111)厚   度   局部叠层   (112)厚   度   第二介电   (113)厚   度   剩余叠层   (114)厚   度   电感值   例子1   10μm   7μm   20μm   350μm   1.02pH   例子2   10μm   7μm   40μm   350μm   1.12pH   例子3   10μm   7μm   70μm   350μm   1.37pH   例子4   10μm   35μm   40μm   350μm   0.85pH   例子5   10μm   35μm   70μm   350μm   1.13pH   例子6   10μm   63μm   40μm   350μm   0.64pH   例子7   10μm   63μm   70μm   350μm   0.88pH   例子8   10μm   7μm   50μm(设   置有内部电   极)   350μm(*)   1.21pH   例子9   10μm   50μm(位   于朝向背面   侧)   350μm(*)   0.84pH   对照例1   10μm   7μm   350μm(*)   不能制造   对照例2   19μm   7μm   350μm(*)   不能制造   对照例3   37μm   7μm   350μm(*)   1.86pH   对照例4   57μm   7μm   350μm(*)   2.00pH   对照例5   87μm   7μm   350μm(*)   2.34pH   对照例6   115μm   7μm   350μm(*)   2.81pH   对照例7   143μm   7μm   350μm(*)   3.43pH
(*对于实例9和对照例1到7)：当无局部叠层时，“剩余叠层 厚度”指“电极叠层部厚度”
尽管已经结合特定实施例详细说明本发明，但是显然本领域技术 人员仍可在其中进行多种修改和变更，而不脱离其精神和范围。
本申请是基于2003年12月5日提交的日本专利申请JP 2003- 407327，其整体内容这里作为参考结合，如同在此详细叙述。