包括基底以及于其上异质外延沉积的硅和锗的层的多层结构及其制造方法

摘要

本发明涉及一种多层结构，其包括基底以及于其上异质外延沉积的硅和锗的层(SiGe层)，该层的组成为Si1-xGex且该层的晶格常数与硅的晶格常数不同，以及沉积在该SiGe层上、组成为Si1-yGey、与螺旋位错相结合的薄界面层，以及至少一层沉积在该界面层上的其他的层。本发明还涉及一种用于制造该多层结构的方法。

权利要求

1、用于制造多层结构的方法，该方法包括提供基底以及在该基底上 异质外延沉积SiGe层，该SiGe层的组成为Si1-xGex且晶格常数与硅的晶 格常数不同，并且通过将该SiGe层暴露于含有氢、卤化氢化合物、硅化 合物和锗化合物的气态混合物中而在所述SiGe层上以最高为50nm/min 的沉积速率沉积界面层，所述界面层与螺旋位错相结合、其恒定组成为 Si1-yGey、厚度为2至30nm，以及在所述界面层上沉积至少一层其他的 层。

2、根据权利要求1所述的方法，其特征在于，在900至1100℃的 温度下沉积所述界面层。

3、根据权利要求1或2所述的方法，其特征在于，在大气压力或更 低的压力下沉积所述界面层。

4、根据权利要求1所述的方法，其特征在于，在沉积所述界面层期 间，使用HCl作为所述的卤化氢。

5、根据权利要求1所述的方法，其特征在于，在沉积所述界面层期 间，使用二氯硅烷作为所述的硅化合物。

6、根据权利要求1所述的方法，其特征在于，在沉积所述界面层期 间，使用GeH4作为所述的锗化合物。

7、根据权利要求1所述的方法，其特征在于，所述气态混合物中所 含的卤化氢同所述气态混合物中所含的硅化合物及锗化合物的体积比为 100∶1至1∶1。

8、根据权利要求1所述的方法，其特征在于，提供所述SiGe层作 为其中锗浓度沿该SiGe层的厚度从内部向表面上升的层。

9、根据权利要求1或2所述的方法，其特征在于，在所述界面层上 沉积组成为Si1-zGez的松弛的异质外延层，并在所述组成为Si1-zGez的松 弛的异质外延层上沉积应变硅层。

10、根据权利要求1或2所述的方法，其特征在于，在所述界面层 上沉积应变硅层。

说明书

技术领域

本发明涉及一种多层结构，其包括基底以及于其上异质外延沉积的 硅和锗的层(SiGe层)，该层的晶格常数与基底的晶格常数不同。沉积 在该SiGe层上的硅是双轴应变的。因为应变硅中电荷载子的迁移率高于 非应变的硅，采用应变硅以提高开关速率的电子元件总是受欢迎的。

由硅和锗的混合物组成且尽可能完全松弛的SiGe层尤其适合于沉 积应变硅，该硅和锗的混合物中的锗含量为20至50％。因为SiGe层的 晶格常数大于硅的晶格常数，而使沉积在该层上的硅的晶格扩大，并产 生应变硅层。

通常硅被用作在其上沉积松弛SiGe层的基底。由于晶格常数不同， 生长的异质外延层在初始状态是自身应变的。超过临界层厚度，则应变 消失，而形成位错。错配位错倾向于在一个平面上沿生长层的生长方向 延伸。然而，还产生螺旋位错，作为错配位错的延伸。这些螺旋位错在 SiGe层的生长方向上延伸，直至其表面。若在简单热处理(退火)期间 使沉积的SiGe层松弛，则在更大的程度上产生该现象。可在一定程度上 避免螺旋位错，这是因为它们通常在沉积于SiGe层上的层中延伸，并且 干扰集成于这些层中的电子元件的功能。螺旋位错的塞积是特别有害的。 SiGe层质量的另一个重要参数是表面粗糙度，其应尽可能低。错配位错 产生应力场，并导致在SiGe层生长期间的生长速率产生局部差异，并最 终导致一种表面形貌，即所谓的网纹，该形貌同样转移至沉积于SiGe层 的层上。该网纹的度量是表面的RMS粗糙度，其例如用AFM(原子力 显微镜)测得。

已开发出减少螺旋位错密度的策略。一种可能在于，逐级或连续地 提高SiGe层中锗的浓度。另一种可能在于，实现在一种具有高浓度点缺 陷的层上沉积SiGe层的目标。错配位错倾向于形成由点缺陷浓度高的区 域导致的封闭位错环，而不使螺旋位错向SiGe层的表面延伸。仍然达到 该基底表面的螺旋位错的密度的量级至少为1×107个螺旋位错/平方厘 米，因此对于适合制造电子元件的材料而言仍明显过高。US 2004/0067644 A1描述了一种方法，由该方法可使螺旋位错的密度降低至 低于1×105个螺旋位错/平方厘米。该方法主要包括，在使SiGe层松弛 的热处理(蚀刻退火)期间，同时对SiGe层的表面实施蚀刻。在此情况 下，有利的副效果是使表面的粗糙度也下降。

发明内容

本发明的目的是提供一种多层结构以及制造该多层结构的简单方 法，该多层结构的表面具有低粗糙度、低的螺旋位错密度和螺旋位错塞 积密度。
本发明涉及一种多层结构，其包括基底以及于其上异质外延沉积的 硅和锗的层(SiGe层)，该层的组成为Si1-xGex且该层的晶格常数与硅的 晶格常数不同，其特征在于，所述多层结构包括沉积在该SiGe层上、组 成为Si1-yGey、与螺旋位错相结合的薄界面层，以及至少一层沉积在该界 面层上的其他的层。
该多层结构表面的特征在于，特别低的螺旋位错密度和螺旋位错塞 积密度，以及低粗糙度。该多层结构的特别的特征在于，硅和锗的界面 层与位于其下的SiGe层的界面处的螺旋位错相结合。从而使明显更少的 螺旋位错达到界面层的表面，并且于其上沉积至少一层其他的层。
本发明还涉及一种用于制造多层结构的方法，该方法包括提供在基 底上异质外延沉积的硅和锗的层(SiGe层)，该层的组成为Si1-xGex且该 层的晶格常数与硅的晶格常数不同，并且在该SiGe层上沉积组成为 Si1-yGey、与螺旋位错相结合的薄界面层，并在该界面层上沉积至少一层 其他的层。
该SiGe层可为应变的或为松弛的。该SiGe层可具有硅和锗的恒定 浓度Si1-xGex。但优选为锗浓度沿层的厚度逐级或连续上升的层(渐变 层)，且只有在该层的表面处才达到浓度Si1-xGex。系数x优选为0.2至 0.5的值。
该SiGe层优选位于作为基底的硅表面上，更优选位于半导体硅晶片 或具有硅层及位于其下的氧化物层的SOI层结构(绝缘体上硅)上。
根据本发明，在SiGe层上沉积薄界面层，其与SiGe层界面处的螺 旋位错相结合，从而使这些螺旋位错在该多层结构表面上的密度与SiGe 层表面上的螺旋位错密度相比明显降低。该多层结构表面上的螺旋位错 密度(TDD)最高为1.5E+4个螺旋位错/平方厘米，优选为小于5E+3 个螺旋位错/平方厘米。螺旋位错的塞积密度(PuD)优选为最高1 cm/cm2。该多层结构表面的粗糙度优选为最高2rms(1μm×1μm的 测量窗)。该界面层的厚度优选为2至30nm。若低于优选的厚度范围的 下限或高于其上限，则对该界面层表面的粗糙度具有负面影响，所以也 对该多层结构的表面具有负面影响。该界面层具有恒定的组成Si1-yGey， 其中系数y优选可为与系数x相等的值。
将该SiGe层暴露于含有氢、卤化氢化合物、硅化合物和锗化合物的 气态混合物中，以沉积界面层。该过程优选在外延反应器内进行。设置 气态化合物的浓度，使组成为Si1-yGey的材料在所选温度和压力条件下实 施净沉积。优选在900至1100℃的温度及大气压力或更低的压力下实施 沉积。沉积速率大于0nm/min，优选最高为50nm/min。
合适的硅化合物为SiH4和氯硅烷，其中优选为二氯硅烷。合适的锗 化合物为氯锗烷及其烷基衍生物以及GeH4。特别优选为GeH4、GeCl4 及CH3GeCl3。在沉积界面层的过程中，设置该气氛中硅化合物与锗化合 物的比例，使生长的界面层具有预期的组成Si1-yGey。该气氛中优选的卤 化氢化合物是HCl。卤化氢化合物同硅化合物及锗化合物的比例优选在 100∶1至1∶1的范围内。由于该界面层表面上的螺旋位错密度低，且该 界面层表面的粗糙度低，特别优选直接在该界面层的表面上沉积应变硅 层，作为其他的层。但也可预先沉积一层或更多层其他的层。例如可在 该界面层上沉积具有恒定组成Si1-zGez的松弛的异质外延层，作为应变硅 层之前的缓冲层，其中系数z优选可为与系数y相等的值。该缓冲层的 松弛度优选大于90％。该缓冲层的厚度优选为1至2μm。

具体实施方式

比较实施例：
硅基底晶片在单晶片外延反应器中于减压下加以处理。实施下列方 法步骤：
步骤1：反应器装料；
步骤2：在氢中(H2烘焙)于1120℃的温度下热处理该基底晶片；
步骤3：在800至900℃的温度下沉积具有增长的锗含量(渐变层) (0至20％)的SiGe层；
步骤4：沉积恒定锗含量为20％(恒定组成层)且厚度为1μm的硅 和锗的缓冲层；
步骤5：在700℃的温度下沉积18nm厚的应变硅层；
步骤6：将产生的多层结构从反应器中取出。
实施例：
将与比较实施例相同类型的其他基底晶片，在与比较实施例相同的 反应器中加以处理，区别仅在于：
步骤1至3：与比较实施例相同；
步骤4：在1050℃的温度下，通过通入氯化氢、二氯硅烷及锗烷的 混合物，沉积恒定锗含量为20％的硅和锗的界面层；
步骤5至7：与比较实施例的步骤4至6相同。
检验所产生的多层结构：
用横截面TEM(透射电子显微镜X-TEM)检验该界面层。图1明 显地显示出渐变层(具有位错网络)与恒定组成层之间的界面层。该界 面层的厚度约为2至3nm。图2显示了来自较深SiGe层的位错如何在 该界面层中被阻挡的情况。然后这些位错在SiGe层与界面层的边界的平 面内消失，并不继续在缓冲层中生长。
界面层的沉积使螺旋位错的密度(TDD)降低，特别是使这些位错 的塞积密度(PuD)降低，并通过消除网纹结构而使RMS粗糙度降低。 在沉积界面层期间，通过改变加工条件可在大范围内影响该表面的形貌。
  比较实施例   实施例   TDD/cm-2   4E+5   1.3E+4   PuD/cm-1   18   1.0   RMS 40um×40μm   6.5nm   1.6nm   RMS 1μm×1μm   0.42nm   0.14nm