半导体装置转让专利
申请号 : CN200610002443.X
文献号 : CN100580925C
文献日 : 2010-01-13
发明人 : 加藤且宏
申请人 : 冲电气工业株式会社
摘要 :
提供一种半导体装置，可以在抑制电路面积的同时提高耐压特性。其中具有：源与电源线LVDD相连接的PMOS晶体管QP2，源与接地线LGND相连接、漏与PMOS晶体管QP2的漏相连接的NMOS晶体管QN2，源与接地线LGND相连接、漏与PMOS晶体管QP2及NMOS晶体管QN2的漏相连接的虚拟NMOS晶体管QN3～QNn，以及根据电源线LVDD的电位控制虚拟NMOS晶体管QN3～QNn的栅电位的栅电位控制电路(30)。
权利要求 :
1.一种半导体装置，其特征在于具有： 源与电源线相连接的第1晶体管， 源与接地线相连接、漏与上述第1晶体管的漏相连接的第2晶体管， 源与上述接地线相连接、漏与上述第1及第2晶体管的上述漏相连接的第3晶体管，以及 根据上述电源线的电位控制上述第3晶体管的栅电位的栅电位控制电路， 所述栅电位控制电路的输出被输入到所述第3晶体管的栅极，并且在所述半导体装置的通常动作时，所述第3晶体管不导通，而在浪涌电流被输入到所述电源线时，所述第3晶体管完全或不完全地成为导通状态。
2. 如权利要求1所述的半导体装置，其特征在于： 具有连接在上述第l晶体管的上述漏和上述第2晶体管的上述漏之间的第1电阻，上述第3晶体管的上述漏，与上述第1晶体管的上述漏相连接， 且经上述第1电阻与上述第2晶体管的上述漏相连接。
3. 如权利要求1或2所述的半导体装置，其特征在于： 上述栅电位控制电路包含：源与上述电源线相连接、栅与上述电源线相连接的第4晶体管，源与上述接地线相连接、漏与上述第4晶 体管的漏相连接、栅与上述电源线相连接的第5晶体管。
4. 如权利要求3所述的半导体装置，其特征在于： 上述栅电位控制电路，包含与上述电源线相连接的第2电阻， 上述第4及第5晶体管的栅，经上述第2电阻与上述电源线相连接。
5. 如权利要求1或2所述的半导体装置，其特征在于：上述第1晶体管的个数等于上述第2及第3晶体管合计的个数。
6.如权利要求1所述的半导体装置，其特征在于: 上述第1晶体管是p型晶体管， 上述第2及第3晶体管是n型晶体管。
说明书 :
半导体装置
技术领域
本发明涉及半导体装置，特别涉及用来提高CMOS(互补金属 氧化物半导体）晶体管电路的耐压特性的半导体装置。
背景技术
现在，在半导体集成电路装置（以下简称为半导体装置）中，广 泛使用CMOS晶体管电路，CMOS晶体管电路，具有形成p型沟道 的MOS晶体管（以下简称为PMOS晶体管）和n型沟道的MOS晶 体管（以下简称为NMOS晶体管），具有在这些晶体管的栅上施加 共用控制电压的构造。上述PMOS晶体管的源连接到施加有内部电源 电压VDD的电源线LVDD,并且，上述NMOS晶体管的源接地。因此， 在通过将PMOS晶体管和NMOS晶体管的各漏以共用连线连接，例 如，在将高电位（例如，与内部电源电压VDD相同的电平）的控制 信号施加于各晶体管的栅时，在PMOS晶体管变成OFF的同时， NMOS晶体管变成ON (导通），结果低电平输出到共用连线。另一 方面，例如，在将低电位（例如，接地电位）的控制信号施加于各晶 体管的栅时，在PMOS晶体管变成ON的同时，NMOS晶体管变成 OFF,结果高电平输出到共用连线。
上述的CMOS晶体管电路等这样的一般半导体装置，具有在比 较浅的杂质扩散层上隔着薄绝缘膜层叠栅电极的构造，结果可实现高 集成化。因此，具有现有的构造的半导体装置，就存在，例如，在从 外部输入静电等时，由于浪涌电流而很容易受到破坏的问题。例如， 在上述这种CMOS晶体管电路的场合，在电源线线流入NMOS晶体管，并经过此NMOS晶体管流出到接地线LGND， 此时，如果NMOS晶体管的耐压特性不够时，由于浪涌电流NMOS 晶体管的特别是漏侧会受到破坏.
为了保护CMOS晶体管电路不受这种浪涌电流的破坏，现在是 将保护电路与CMOS晶体管电路并联。
于是，保护电路，通过在浪涌电流流过CMOS晶体管电路之前 变为ON状态而使浪涌电流从其本身流过，例如，根据作为公知的试 验方法广泛使用的HBM(人体模型）试验，在输入一般的耐受性保 证值2kV (千伏）的静电时，在保护电路930中流过1,33A (安培） 的浪涌电流。这样，通过使比较大的电流流过，保护电路930就可以 保护CMOS晶体管电路不受浪涌电流的破坏。
如上所述，在确保半导体装置的静电耐受性的场合，通过由保护 电路分担或集中承担负栽， 一般可以抑制作为保护对象的电路（在本 示例中是CMOS晶体管电路）的脆弱性。
但是，如果保护电路的耐压特性不够时，就存在保护电路本身被 浪涌电流破坏的问题。作为处理这种问题的技术，例如，在以下所示 的专利文献1中揭示了通过对形成由NMOS晶体管构成的保护电路 的半导体基板施加偏压而提高保护电路的耐压特性的结构。
专利文献1:日本专利特开2002-324842号公报
上述的CMOS晶体管电路等这样的一般半导体装置，具有在比 较浅的杂质扩散层上隔着薄绝缘膜层叠栅电极的构造，结果可实现高 集成化。因此，具有现有的构造的半导体装置，就存在，例如，在从 外部输入静电等时，由于浪涌电流而很容易受到破坏的问题。例如， 在上述这种CMOS晶体管电路的场合，在电源线线流入NMOS晶体管，并经过此NMOS晶体管流出到接地线LGND， 此时，如果NMOS晶体管的耐压特性不够时，由于浪涌电流NMOS 晶体管的特别是漏侧会受到破坏.
为了保护CMOS晶体管电路不受这种浪涌电流的破坏，现在是 将保护电路与CMOS晶体管电路并联。
于是，保护电路，通过在浪涌电流流过CMOS晶体管电路之前 变为ON状态而使浪涌电流从其本身流过，例如，根据作为公知的试 验方法广泛使用的HBM(人体模型）试验，在输入一般的耐受性保 证值2kV (千伏）的静电时，在保护电路930中流过1,33A (安培） 的浪涌电流。这样，通过使比较大的电流流过，保护电路930就可以 保护CMOS晶体管电路不受浪涌电流的破坏。
如上所述，在确保半导体装置的静电耐受性的场合，通过由保护 电路分担或集中承担负栽， 一般可以抑制作为保护对象的电路（在本 示例中是CMOS晶体管电路）的脆弱性。
但是，如果保护电路的耐压特性不够时，就存在保护电路本身被 浪涌电流破坏的问题。作为处理这种问题的技术，例如，在以下所示 的专利文献1中揭示了通过对形成由NMOS晶体管构成的保护电路 的半导体基板施加偏压而提高保护电路的耐压特性的结构。
专利文献1:日本专利特开2002-324842号公报
发明内容
但是，通常CMOS晶体管电路，由于是高度集成化，即使是小 规模的电路也是由数百个以上的晶体管组构成的。此时，构成CMOS 晶体管电路的PMOS晶体管和NMOS晶体管（以下在不区别PMOS 晶体管和NMOS晶体管的场合简称为晶体管），优选是在确保电路 工作所必需的最低限度的电流驱动能力的同时，设计得尽可能小。这 是为了实现在抑制电路面积的同时缩小芯片尺寸和降低成本。
其另 一方面，为了使保护电路不会由于本身所负担的浪涌电流而 遭到破坏，在规定晶体管的形状的几个设计尺寸之中，必须将关于静电耐受性的部分的尺寸设计得比构成CMOS晶体管电路的晶体管的 大。
作为支配上述静电耐受性的设计尺寸之一，有栅和在漏上形成的 触点的间隔（以下称其为栅漏间距离）。例如，在构成CMOS晶体 管电路的晶体管的栅漏间距离为0.4|nm (微米)时，对于构成保护电 路的晶体管（特别是NMOS晶体管）通常应用其数倍的尺寸（例如， 5倍的尺寸2.0nm)。这样，通过将构成保护电路的晶体管的栅漏间 距离设计得大，在输入静电时，可以緩和构成保护电路的晶体管受到 的损伤，由此可以提高保护电路的耐压特性。
但是，即使是以上述方式在CMOS晶体管电路上并联保护电路， 面对静电等引起的浪涌电流，构成CMOS晶体管电路的晶体管仍然 处于原来的脆弱的状态。在此场合，通过采用使浪涌电流的大部分由 保护电路负担的结构，可以减小流入CMOS晶体管电路的电流，然 而，即使是采用这种结构，也还存在保护电路不能负担的浪涌电流还 会流入CMOS晶体管电路的问题。
为了形成使流入CMOS晶体管电路的浪涌电流不会使其遭到破 坏的结构，必须将整个CMOS晶体管电路的规模设计得大及使浪涌 电流在整个CMOS晶体管电路上均匀分散。
为了使浪涌电流在整个CMOS晶体管电路上均匀分散，就必须 使构成CMOS晶体管电路的PMOS晶体管和NMOS晶体管的栅宽的 比率在各晶体管中是一定的。图1中，示出包含将PMOS晶体管和 NMOS晶体管的栅宽的比率设计成为 一定的緩冲电路820及反相电路 910的半导体装置800的电路结构作为比较例1。另外，在图1中， 设各个PMOS晶体管qp2~qpn的栅宽相同。另外，同样，也设各个 NMOS晶体管 qn2~qnn的栅宽相同。
如图1所示，在将具有一定比率的栅宽的PMOS晶体管qp2〜qpn 及NMOS晶体管qii2〜qiin设置成为一对一对应时，由于连接在电源线 LVDD和接地线LG鼎之间的整个PMOS晶体管qp2~qpn和整个NMOS 晶体管qn2〜qiin上浪涌电流均匀分散，可以提高作为CMOS晶体管电路的緩冲电路820的耐压特性。另外，在上述结构的场合，如图l所 示，由于在将比较小规模的CMOS晶体管电路（例如，由数个〜数十 个PMOS晶体管和NMOS晶体管构成的CMOS晶体管电路：在图1 中是反相电路910)和比较大规模的CMOS晶体管电路（例如，由数 百个以上的PMOS晶体管和NMOS晶体管构成的CMOS晶体管电 路：在图1中是緩冲电路820)混装连接到同一电源线LvDD和接地线 LcND之间时，浪涌电流也相应于电路规模而分散，各元件的电流密度 为一定。因此，作为整个半导体装置800,可以具有一定程度的耐压 特性。
然而，在将具有不同栅宽的比率的CMOS晶体管电路混装连接 到同 一 电源线LVDD和接地线LGND之间时，有时只有具有这一 不同比 率的CMOS晶体管电路容易破坏，这是由于有时浪涌电流集中流过 具有不同比率的CMOS晶体管电路，
如上所述，在对将具有不同栅宽的比率的CMOS晶体管电路混 装连接到同 一 电源线LVDD和接地线LGND之间时，只有具有不同比率 的CMOS晶体管电路容易破坏的理由进行说明时，先对通常是以什 么方式确定并设置PMOS晶体管和NMOS晶体管的栅宽的比率予以 说明。
构成CMOS晶体管电路的PMOS晶体管和NMOS晶体管的栅 宽的比率， 一般设定为约2:1。这是因为作为PMOS晶体管中的电荷 移动的媒体的空穴和作为NMOS晶体管中的电荷移动的媒体的电子 的迁移度（也称为迁移率）有差别。就是说，作为PMOS晶体管的电 荷移动媒体的空穴的迁移度只有作为NMOS晶体管的电荷移动媒体 的电子的迁移度的二分之一。另外，在CMOS晶体管电路的输出电 位从地电位GND上升到内部电源电压电平VDD (例如，1.8V)时的 PMOS晶体管和同样地输出电位从内部电源电压电平VDD (例如， 1.8V)下降到地电平GND时的NMOS晶体管，分别用作有源元件。 此处，在电路动作上，上升和下降（此处将从H电平转移到L电平 称为下降）分别需要的时间相同是优选的。于是，为了使PMOS晶体管和NMOS晶体管的动作速度（即状态转移所需要的时间）大致相 同，将各晶体管的栅宽的比率设定为约2:1。
但是，构成CMOS晶体管电路的PMOS晶体管和NMOS晶体 管的栅宽的比率，有时不一定能设计为一定。其原因为，例如，在对 PMOS晶体管和NMOS晶体管共通施加控制电压的CMOS晶体管电 路中，在使各晶体管的动作速度相同时，CMOS晶体管电路中有贯通 电流流过，例如，在将共通施加于各晶体管的栅上的控制电压从内部 电源电压电平VDD切换到地电平GND时，在PMOS晶体管从OFF (截止）状态转移到ON状态的同时，NMOS晶体管从OFF状态转 移到ON状态，此时，有PMOS晶体管和NMOS晶体管共同变成ON 状态的期间。在此期间，贯通电流经CMOS晶体管电路，从电源线 Lvdd流入接地线Lgnd,
这种贯通电流，由于会使包含CMOS晶体管电路的半导体装置 的功耗增大，优选是避免在便携电话机等以省电为优先的电子机器中 使用。特别是，在构成CMOS晶体管电路的PMOS晶体管和NMOS 晶体管两者的栅宽大时，由于即使在两者同时变成ON状态的期间是
一瞬间，电源线LvDD和接地线LcND之间也会有不可忽略的程度的贯
通电流流过，所以优选是尽可能减小贯通电流。
作为减小贯通电流的方法，可以考虑，例如，缩小构成CMOS 晶体管电路的PMOS晶体管和NMOS晶体管之中对电路性能影响小 的一方的栅宽的方法。在图2中示出，例如，包含NMOS晶体管的 栅宽缩小的緩冲电路720和反相电路910的半导体装置700的电路结 构作为比较例2。如图2所示，半导体装置700，具有通过将图1所 示的半导体装置800中的緩冲电路820的NMOS晶体管qii2〜qnn置换 为一个NMOS晶体管qn2，即削减NMOS晶体管qn3~qnD，可以使整 个NMOS晶体管的栅宽缩小的结构。
这样，由于通过使某一个晶体管的栅宽缩小而使此晶体管的动作 速度变慢，就可以防止由于PMOS晶体管和NMOS晶体管同时变为 ON而引起的贯通电流。
8然而，例如，如图2所示，在缩小NMOS晶体管的栅宽时，通 过緩沖电路720中的PMOS晶体管qp2〜qpn的浪涌电流整个流入 NMOS晶体管qn2，就会产生NMOS晶体管qn2，特别是其漏（在图 2中以k点标记）受到破坏的问题。
作为解决这种问题的方法，可以考虑作为比较例3的示于图3 的半导体装置600那样，代替删除的数量的NMOS晶体管（例如， 在图2所示的示例中的NMOS晶体管qn3〜qnn),将由栅经电阻Rl 与接地线Lgnd相連接，即栅电位固定为GND电位的NMOS晶体管 (以下称其为虚拟NMOS晶体管）qn广qnn构成的虚拟电路621与 NMOS晶体管qn2并联的方法。另外，以下将虚拟电路621中的各个 NMOS晶体管qn3〜qnn称为虚拟NMOS晶体管qn3〜qnn。
根据图3所示的半导体装置600，由于流过緩冲电路720中的 PMOS晶体管qp2〜qpn整体的浪涌电流，不只是NMOS晶体管qn2， 而且也在虚拟NMOS晶体管qn广qiin上分散，结果可以提高緩冲电路 720的耐压特性。
然而，在上述的结构中，由于緩冲电路720中的NMOS晶体管 qih和虚拟NMOS晶体管qn3〜qiin的栅电位不一定相同，有时不能使 浪涌电流均匀地分散到NMOS晶体管qii2及虚拟NMOS晶体管 qn3〜qiin上，结果，特别是存在緩冲电路720中的NMOS晶体管qn2 遭到破坏的场合。
本发明正是为解决上述问题而完成的发明，其目的在于提供一种 在抑制电路面积的同时，提高耐压特性的半导体装置。
为达到此目的，本发明的半导体装置，具有：源与电源线相连接 的第1晶体管，源与接地线相连接、漏与第1晶体管的漏相连接的第 2晶体管，源与接地线相连接、漏与第1及第2晶体管的漏相连接的 第3晶体管、以及根据电源线的电位控制第3晶体管的栅电位的栅电 位控制电路。
由于具有以上的结构，例如，在浪涌电流输入到电源线时，可以 使第3晶体管适度地变为ON。其结果，可以使通过第1晶体管的浪涌电流经笫3晶体管有效地排出到接地线。所以，可以防止大电流流 过第2晶体管，其结果，可以防止笫2晶体管，特别是漏侧，遭到破 坏。就是说，可以提高由第1及第2晶体管构成的CMOS晶体管电 路的耐压特性。
另外，根据本发明的栅电位控制电路，由于可以由，例如，反相 电路这样的比较小规模的CMOS晶体管电路构成，可以将电路规模 的增加抑制到可以忽略的程度。
此外，根据本发明，即使是将比较小规模的CMOS晶体管电路 和比较大规模的CMOS晶体管电路并联设置于电源线和接地线之间， 由于浪涌电流相应于电路规模进行分配，可以防止其遭到浪涌电流的 破坏。
根据本发明，可以实现在抑制电路面积的同时，提高耐压特性的 半导体装置。
其另 一方面，为了使保护电路不会由于本身所负担的浪涌电流而 遭到破坏，在规定晶体管的形状的几个设计尺寸之中，必须将关于静电耐受性的部分的尺寸设计得比构成CMOS晶体管电路的晶体管的 大。
作为支配上述静电耐受性的设计尺寸之一，有栅和在漏上形成的 触点的间隔（以下称其为栅漏间距离）。例如，在构成CMOS晶体 管电路的晶体管的栅漏间距离为0.4|nm (微米)时，对于构成保护电 路的晶体管（特别是NMOS晶体管）通常应用其数倍的尺寸（例如， 5倍的尺寸2.0nm)。这样，通过将构成保护电路的晶体管的栅漏间 距离设计得大，在输入静电时，可以緩和构成保护电路的晶体管受到 的损伤，由此可以提高保护电路的耐压特性。
但是，即使是以上述方式在CMOS晶体管电路上并联保护电路， 面对静电等引起的浪涌电流，构成CMOS晶体管电路的晶体管仍然 处于原来的脆弱的状态。在此场合，通过采用使浪涌电流的大部分由 保护电路负担的结构，可以减小流入CMOS晶体管电路的电流，然 而，即使是采用这种结构，也还存在保护电路不能负担的浪涌电流还 会流入CMOS晶体管电路的问题。
为了形成使流入CMOS晶体管电路的浪涌电流不会使其遭到破 坏的结构，必须将整个CMOS晶体管电路的规模设计得大及使浪涌 电流在整个CMOS晶体管电路上均匀分散。
为了使浪涌电流在整个CMOS晶体管电路上均匀分散，就必须 使构成CMOS晶体管电路的PMOS晶体管和NMOS晶体管的栅宽的 比率在各晶体管中是一定的。图1中，示出包含将PMOS晶体管和 NMOS晶体管的栅宽的比率设计成为 一定的緩冲电路820及反相电路 910的半导体装置800的电路结构作为比较例1。另外，在图1中， 设各个PMOS晶体管qp2~qpn的栅宽相同。另外，同样，也设各个 NMOS晶体管 qn2~qnn的栅宽相同。
如图1所示，在将具有一定比率的栅宽的PMOS晶体管qp2〜qpn 及NMOS晶体管qii2〜qiin设置成为一对一对应时，由于连接在电源线 LVDD和接地线LG鼎之间的整个PMOS晶体管qp2~qpn和整个NMOS 晶体管qn2〜qiin上浪涌电流均匀分散，可以提高作为CMOS晶体管电路的緩冲电路820的耐压特性。另外，在上述结构的场合，如图l所 示，由于在将比较小规模的CMOS晶体管电路（例如，由数个〜数十 个PMOS晶体管和NMOS晶体管构成的CMOS晶体管电路：在图1 中是反相电路910)和比较大规模的CMOS晶体管电路（例如，由数 百个以上的PMOS晶体管和NMOS晶体管构成的CMOS晶体管电 路：在图1中是緩冲电路820)混装连接到同一电源线LvDD和接地线 LcND之间时，浪涌电流也相应于电路规模而分散，各元件的电流密度 为一定。因此，作为整个半导体装置800,可以具有一定程度的耐压 特性。
然而，在将具有不同栅宽的比率的CMOS晶体管电路混装连接 到同 一 电源线LVDD和接地线LGND之间时，有时只有具有这一 不同比 率的CMOS晶体管电路容易破坏，这是由于有时浪涌电流集中流过 具有不同比率的CMOS晶体管电路，
如上所述，在对将具有不同栅宽的比率的CMOS晶体管电路混 装连接到同 一 电源线LVDD和接地线LGND之间时，只有具有不同比率 的CMOS晶体管电路容易破坏的理由进行说明时，先对通常是以什 么方式确定并设置PMOS晶体管和NMOS晶体管的栅宽的比率予以 说明。
构成CMOS晶体管电路的PMOS晶体管和NMOS晶体管的栅 宽的比率， 一般设定为约2:1。这是因为作为PMOS晶体管中的电荷 移动的媒体的空穴和作为NMOS晶体管中的电荷移动的媒体的电子 的迁移度（也称为迁移率）有差别。就是说，作为PMOS晶体管的电 荷移动媒体的空穴的迁移度只有作为NMOS晶体管的电荷移动媒体 的电子的迁移度的二分之一。另外，在CMOS晶体管电路的输出电 位从地电位GND上升到内部电源电压电平VDD (例如，1.8V)时的 PMOS晶体管和同样地输出电位从内部电源电压电平VDD (例如， 1.8V)下降到地电平GND时的NMOS晶体管，分别用作有源元件。 此处，在电路动作上，上升和下降（此处将从H电平转移到L电平 称为下降）分别需要的时间相同是优选的。于是，为了使PMOS晶体管和NMOS晶体管的动作速度（即状态转移所需要的时间）大致相 同，将各晶体管的栅宽的比率设定为约2:1。
但是，构成CMOS晶体管电路的PMOS晶体管和NMOS晶体 管的栅宽的比率，有时不一定能设计为一定。其原因为，例如，在对 PMOS晶体管和NMOS晶体管共通施加控制电压的CMOS晶体管电 路中，在使各晶体管的动作速度相同时，CMOS晶体管电路中有贯通 电流流过，例如，在将共通施加于各晶体管的栅上的控制电压从内部 电源电压电平VDD切换到地电平GND时，在PMOS晶体管从OFF (截止）状态转移到ON状态的同时，NMOS晶体管从OFF状态转 移到ON状态，此时，有PMOS晶体管和NMOS晶体管共同变成ON 状态的期间。在此期间，贯通电流经CMOS晶体管电路，从电源线 Lvdd流入接地线Lgnd,
这种贯通电流，由于会使包含CMOS晶体管电路的半导体装置 的功耗增大，优选是避免在便携电话机等以省电为优先的电子机器中 使用。特别是，在构成CMOS晶体管电路的PMOS晶体管和NMOS 晶体管两者的栅宽大时，由于即使在两者同时变成ON状态的期间是
一瞬间，电源线LvDD和接地线LcND之间也会有不可忽略的程度的贯
通电流流过，所以优选是尽可能减小贯通电流。
作为减小贯通电流的方法，可以考虑，例如，缩小构成CMOS 晶体管电路的PMOS晶体管和NMOS晶体管之中对电路性能影响小 的一方的栅宽的方法。在图2中示出，例如，包含NMOS晶体管的 栅宽缩小的緩冲电路720和反相电路910的半导体装置700的电路结 构作为比较例2。如图2所示，半导体装置700，具有通过将图1所 示的半导体装置800中的緩冲电路820的NMOS晶体管qii2〜qnn置换 为一个NMOS晶体管qn2，即削减NMOS晶体管qn3~qnD，可以使整 个NMOS晶体管的栅宽缩小的结构。
这样，由于通过使某一个晶体管的栅宽缩小而使此晶体管的动作 速度变慢，就可以防止由于PMOS晶体管和NMOS晶体管同时变为 ON而引起的贯通电流。
8然而，例如，如图2所示，在缩小NMOS晶体管的栅宽时，通 过緩沖电路720中的PMOS晶体管qp2〜qpn的浪涌电流整个流入 NMOS晶体管qn2，就会产生NMOS晶体管qn2，特别是其漏（在图 2中以k点标记）受到破坏的问题。
作为解决这种问题的方法，可以考虑作为比较例3的示于图3 的半导体装置600那样，代替删除的数量的NMOS晶体管（例如， 在图2所示的示例中的NMOS晶体管qn3〜qnn),将由栅经电阻Rl 与接地线Lgnd相連接，即栅电位固定为GND电位的NMOS晶体管 (以下称其为虚拟NMOS晶体管）qn广qnn构成的虚拟电路621与 NMOS晶体管qn2并联的方法。另外，以下将虚拟电路621中的各个 NMOS晶体管qn3〜qnn称为虚拟NMOS晶体管qn3〜qnn。
根据图3所示的半导体装置600，由于流过緩冲电路720中的 PMOS晶体管qp2〜qpn整体的浪涌电流，不只是NMOS晶体管qn2， 而且也在虚拟NMOS晶体管qn广qiin上分散，结果可以提高緩冲电路 720的耐压特性。
然而，在上述的结构中，由于緩冲电路720中的NMOS晶体管 qih和虚拟NMOS晶体管qn3〜qiin的栅电位不一定相同，有时不能使 浪涌电流均匀地分散到NMOS晶体管qii2及虚拟NMOS晶体管 qn3〜qiin上，结果，特别是存在緩冲电路720中的NMOS晶体管qn2 遭到破坏的场合。
本发明正是为解决上述问题而完成的发明，其目的在于提供一种 在抑制电路面积的同时，提高耐压特性的半导体装置。
为达到此目的，本发明的半导体装置，具有：源与电源线相连接 的第1晶体管，源与接地线相连接、漏与第1晶体管的漏相连接的第 2晶体管，源与接地线相连接、漏与第1及第2晶体管的漏相连接的 第3晶体管、以及根据电源线的电位控制第3晶体管的栅电位的栅电 位控制电路。
由于具有以上的结构，例如，在浪涌电流输入到电源线时，可以 使第3晶体管适度地变为ON。其结果，可以使通过第1晶体管的浪涌电流经笫3晶体管有效地排出到接地线。所以，可以防止大电流流 过第2晶体管，其结果，可以防止笫2晶体管，特别是漏侧，遭到破 坏。就是说，可以提高由第1及第2晶体管构成的CMOS晶体管电 路的耐压特性。
另外，根据本发明的栅电位控制电路，由于可以由，例如，反相 电路这样的比较小规模的CMOS晶体管电路构成，可以将电路规模 的增加抑制到可以忽略的程度。
此外，根据本发明，即使是将比较小规模的CMOS晶体管电路 和比较大规模的CMOS晶体管电路并联设置于电源线和接地线之间， 由于浪涌电流相应于电路规模进行分配，可以防止其遭到浪涌电流的 破坏。
根据本发明，可以实现在抑制电路面积的同时，提高耐压特性的 半导体装置。
附图说明
图1为示出包含将PMOS晶体管和NMOS晶体管的栅宽的比率 设计为一定的緩冲电路820及反相电路910的半导体装置800的电路 结构作为比较例的示图。
图2为示出包含将NMOS晶体管的栅宽缩小的緩冲电路720和 反相电路910的半导体装置700的电路结构作为比较例2的示图。
图3为示出由为了缩小NMOS晶体管的栅宽而删除的数量的 NMOS晶体管的虚拟NMOS晶体管qn3〜qnn构成的虛拟电路621与 NMOS晶体管qn2并联的半导体装置600的电路结构作为比较例3的 示图。
图4为示出根据本发明的实施例1的半导体装置1的电路结构的示图。
图5为示出在半导体基板100上形成根据本发明的实施例1的半 导体装置1时的半导体装置1的布局例的示图。
图6为用来说明在根据本发明的实施例1的半导体装置1中的路径A及路径B整体及根据比较例3的半导体装置600中的路径a及路 径b整体中分别流过的电流的曲线围。
图7为示出根据本发明的实施例2的半导体装置2的电路结构的示图。
图8为示出在半导体基板100上形成根据本发明的实施例2的半 导体装置2时的半导体装置2的布局例的示图.
图9为用来说明在根据本发明的实施例2的半导体装置2中的路 径A，及路径B，整体及根据实施例1的半导体装置1中的路径A及路 径B整体中分别流过的电流的曲线图，
图10为示出根据本发明的实施例1的半导体装置1的变形例的 电路图.
(附图标记说明）
1、 1，、 2…半导体装置，10…反相电路，20、 20，…緩冲电路，21、 21，…虚拟电路，30...栅电位控制电路，IOO...半导体基板，101n…n 阱区，102…栅电极，103n、 103p…源区，104n、 104p…源区，L静.. 电源线，LGND…接地线，N1〜N6…节点，AP1…笫1区，AP2…笫2 区，AN1…第3区，AN2…第4区，QN0〜QNn…NMOS晶体管， QP0〜QPn…PMOS晶体管，R2、 R3…电阻
图2为示出包含将NMOS晶体管的栅宽缩小的緩冲电路720和 反相电路910的半导体装置700的电路结构作为比较例2的示图。
图3为示出由为了缩小NMOS晶体管的栅宽而删除的数量的 NMOS晶体管的虚拟NMOS晶体管qn3〜qnn构成的虛拟电路621与 NMOS晶体管qn2并联的半导体装置600的电路结构作为比较例3的 示图。
图4为示出根据本发明的实施例1的半导体装置1的电路结构的示图。
图5为示出在半导体基板100上形成根据本发明的实施例1的半 导体装置1时的半导体装置1的布局例的示图。
图6为用来说明在根据本发明的实施例1的半导体装置1中的路径A及路径B整体及根据比较例3的半导体装置600中的路径a及路 径b整体中分别流过的电流的曲线围。
图7为示出根据本发明的实施例2的半导体装置2的电路结构的示图。
图8为示出在半导体基板100上形成根据本发明的实施例2的半 导体装置2时的半导体装置2的布局例的示图.
图9为用来说明在根据本发明的实施例2的半导体装置2中的路 径A，及路径B，整体及根据实施例1的半导体装置1中的路径A及路 径B整体中分别流过的电流的曲线图，
图10为示出根据本发明的实施例1的半导体装置1的变形例的 电路图.
(附图标记说明）
1、 1，、 2…半导体装置，10…反相电路，20、 20，…緩冲电路，21、 21，…虚拟电路，30...栅电位控制电路，IOO...半导体基板，101n…n 阱区，102…栅电极，103n、 103p…源区，104n、 104p…源区，L静.. 电源线，LGND…接地线，N1〜N6…节点，AP1…笫1区，AP2…笫2 区，AN1…第3区，AN2…第4区，QN0〜QNn…NMOS晶体管， QP0〜QPn…PMOS晶体管，R2、 R3…电阻
具体实施方式
下面与附困一起对本发明的具体实施方式进行详细说明。 (实施例1)
首先，利用附图对根据本发明的实施例l进行详细说明。另外， 在本实施例中，举例说明的是规模不同的CMOS晶体管电路设置在
相同电源线LvDD和接地线L(jND之间的半导体装置。另外，在本实施 例中，举例说明的是在静电等的浪涌电流输入到电源线LvDD时，为
了防止由于此浪涌电流使CMOS晶体管电路中的NMOS晶体管，特 别是漏，遭到破坏而构成的半导体装置。 【电路结构I
ii200610002443.x
说明书第9/20页
图4为示出根据本实施例的半导体装置1的电路结构的示图。如 图4所示，半导体装置l，具有这样的结构，即，反相电路IO、緩冲 电路20和栅电位控制电路30并联在电源线LVDD和接地线LcND之间， 且虚拟电路21与緩冲电路20中的NMOS晶体管（第2晶体管）QN2 并联。另外，在本实施例中，PMOS晶体管和NMOS晶体管（也包 含后述的虚拟NMOS晶体管）的栅宽的比率，是PMOS晶体管的动 作速度和NMOS晶体管的动作速度相等的比率，即大致2:1，并且在 全部晶体管中是一定的，
，反相电路IO
在上述结构中，反相电路10的构成具有PMOS晶体管Qh及 NMOS晶体管QN,。就是说，反相电路10,例如，与在下述中详细 说明的緩冲电路20比较，是小规模的CMOS晶体管电路。
PMOS晶体管QP!的源与电源线LvDD相连接，NMOS晶体管 Q&的源与接地线Lgnd相連接。另外，PMOS晶体管QPi与NMOS 晶体管QNi的各自的漏相连接。就是说，PMOS晶体管QP,与NMOS
晶体管QNi在电源线LvDD和接地线L(jnd之间串联。
PMOS晶体管Qh与NMOS晶体管QNi的栅，都与节点n3相 连接。在节点n3上施加有来自未图示的内部电路或外部电路的控制 电压。所以，PMOS晶体管QP,与NMOS晶体管QN,由同一控制电 压进行ON/OFF控制《另外，PMOS晶体管QP!与NMOS晶体管 QNi的漏，都经共用连线与节点n4相连接。所以，由PMOS晶体管 QP,与NMOS晶体管QN,构成的反相电路10,在节点n3上施加H 电平的控制电压时，对节点n4输出L电平的电位，而在节点n3上施 加L电平的控制电压时，对节点n4输出H电平的电位。就是说，向 节点n4输出与施加在节点n3上的控制电压反相的输出电位。
.緩冲电路20
在节点n4的后级设置上述的緩沖电路20。緩沖电路20的构成 具有一个或多于一个的PMOS晶体管（笫1晶体管）QP广QPn和 NMOS晶体管QN2。就是说，緩冲电路20，与上述的反相电路10比较，是大规模的CMOS晶体管电路。另外，在本实施例中，PMOS 晶体管QP2~QPn的个数为n-l个（n为大于等于3的整数），NMOS 晶体管QN2的个数为1.就是说，在本实施例中，与PMOS晶体管 QP3〜QPn相对应的n-2个NMOS晶体管省略了，但是，本发明并不 限定于此，在作为NMOS晶体管整体的栅宽小于作为PMOS晶体管 整体的栅宽的大致二分之一时，该数量如何改变都可以。
PMOS晶体管QP广QPn的各源与电源线LvDD相连接，NMOS 晶体管QN2的源与接地线LGND相连接.另外，PMOS晶体管QP2〜QPn 的各漏，经共用连线与NMOS晶体管QN2的漏相连接。
PMOS晶体管QP广QPn的各栅和NMOS晶体管QN2的栅经节 点"与反相电路10的输出相连接。就是说，PMOS晶体管QP2~QPn 和NMOS晶体管QN2,全部根据反相电路10的输出电位进行ON/OFF 控制。另外，反相电路10的输出电位，如上所述，是使施加到节点 n3上的控制电压反相的电位。
另外，PMOS晶体管QP广QPn和NMOS晶体管QN2的漏全部 经共用连线与节点n5相连接。所以，由PMOS晶体管QP广QPn和 NMOS晶体管QN2构成的緩冲电路20，在节点n4上施加H电平的 输出电位时，对节点n5输出L电平的电位，而在节点n4上施加L 电平的输出电位时，对节点n5输出H电平的电位。就是说，向节点 115输出与施加在节点n4上的输出电位反相的输出电位。另外，在节 点n5的后级，例如，连接有未图示的其它的CMOS晶体管电路的控 制端子（栅）等。
*虚拟电路21
虚拟电路21的构成具有在緩沖电路20中省略的数量（即，n-2 个）的NMOS晶体管（笫3晶体管）QN3~QNn。就是说，虛拟电路 21，是用来在例如，静电等这样比较大的电流输入到，例如，电源线 LVDD时，以虚拟方式补全緩冲电路20中省略的NMOS晶体管的电路。 所以，在本实施例中，在緩冲电路20和虛拟电路21中，设置有相同 数量的PMOS晶体管和NMOS晶体管。另外，在以下的说明中，为了区别緩冲电路20中的NMOS晶体管QN2和虚拟电路21中的NMOS 晶体管QN3〜QNn，将NMOS晶体管QN广QNn称为虚拟NMOS晶体 管QN3〜QNn,
虚拟NMOS晶体管QN3~QNn，与緩沖电路20中的NMOS晶体 管QNz并联。就是说，虚拟NMOS晶体管QN广QNn的各漏全部经与 緩沖电路20中的PMOS晶体管QP广QPn和NMOS晶体管QN2的漏 相连接的共用连线与节点5相连接，虚拟NMOS晶体管QN广QNn的 各源全部与接地线Lgnd相連接。另外，虚拟NMOS晶体管QN3〜QNn 的栅经节点n6与在下述中详细说明的栅电位控制电路30的输出端子 相连接，就是说，由虚拟NMOS晶体管QN3〜QNn构成的虚拟电路21, 输入端子与栅电位控制电路30的输出端子相连接，根据来自栅电位 控制电路30的输出电位进行ON/OFF控制。
，栅电位控制电路30
输出端子与虚拟电路21的输入端子相连接的栅电位控制电路30 的构成具有PMOS晶体管（第4晶体管）QP。和NMOS晶体管（第 5晶体管）QN。。就是说，栅电位控制电路30，包含1级CMOS晶体 管电路构成.另外，栅电位控制电路30，具有设置在PMOS晶体管 QPo和NMOS晶体管QN。的栅和电源线Lvvo之间的电阻（第2电阻）。
在上述结构中，PMOS晶体管QP。的源与电源线LvDD相连接， NMOS晶体管QN。的源与接地线LcND相连接。另外，PMOS晶体管 QPo和NMOS晶体管QN。的各漏相连接。就是说，PMOS晶体管QP0 和NMOS晶体管QNo串联在电源线LvDD和接地线1^仰之间。
另外，如上所述，PMOS晶体管QP。和NMOS晶体管QN。的栅 都经电阻R2与电源线LvDD相连接。所以，通常动作时，PMOS晶体 管QPn和NMOS晶体管QNo的栅上施加有内部电源电压VDD(即H 电平）。因此，在PMOS晶体管QP。和NMOS晶体管QNo的漏都相 连接的节点n6，即栅电位控制电路30的输出上，在通常动作时，输 出L电平的输出电位。
但是，在电源线LvDD上，例如，输入静电等的浪涌电流时，栅
14电位控制电路30的输出，即PMOS晶体管QP。和NMOS晶体管QN0 的漏成为不稳定状态。因此，从栅电位控制电路30输出H电平和L 电平的中间的电位（以下称其为中间电位）。结果，构成上述虛拟电 路21的虚拟NMOS晶体管QN3~QNn，经节点n6对各自的栅施加中 间电位，结果完全或不完全地成为ON状态。就是说，成为可以使经 緩冲电路20中的PMOS晶体管QP广QPn流入到漏侧的浪涌电流排放 到接地线Lgnd側的状悉。
【布局I
下面与附图一起对本实施例的半导体装置1的半导体基板中的 布局进行详细说明。图5示出在半导体基板100上形成的半导体装置 l的布局图。
如图5所示，半导体装置l具有，例如，n型的杂质向在作为p 型硅基板的半导体基板100中形成p型的晶体管的预定区域（以下称 其为元件形成区或活性区）扩散的阱区（以下称其为n阱区）101n, 另外，在以下的说明中，以形成图4中的PMOS晶体管QPc的区域 作为第1区（也称其为第l元件形成区）API,以形成PMOS晶体管 QP广QPn的区域作为笫2区（也称其为第2元件形成区）。另外，以 形成NMOS晶体管QN。的区域作为第3区（也称其为第3元件形成 区）AN1，以形成NMOS晶体管QN广QNn的区域作为第4区（也称 其为第4元件形成区）。
如图5所示，第1区AP1和第3区AN1，例如，其横向宽度（图 面中的横向方向的宽度，即长度方向的宽度）大致相同。同样，第2 区AP2和第4区AN2，其横向宽度大致相同。通过这样的布局，可 以使PMOS晶体管QPo〜QPn的数目和NMOS晶体管QNo~QNn的数 目相等。
另外，第1区API的纵向宽度（图面中的纵向方向的宽度，即 宽度方向的宽度）为第3区AN1的纵向宽度的大致2倍。另外，优 选是大于等于2倍。同样，第2区AP2的纵向宽度为第4区AN2的 纵向宽度的大致2倍。另夕卜，优选是大于等于2倍。通过这样的结构，可以使PMOS晶体管的动作速度和NMOS晶体管的动作速度相等， 或使PMOS晶体管的动作速度比NMOS晶体管更快。
此外，第2区AP2及笫4区AN2的横向宽度，比第1区API 及第3区AN1的橫向宽度短。结果，可以使更大的浪涌电流流向虚 拟晶体管（虚拟NMOS晶体管 等）侧。
在第l及笫2区AP1及AP2中，通过p型杂质的扩散而分别形 成源区103p和漏区104p。另外，在第3及第4区AN1及AN2中， 通过n型杂质的扩散而分别形成源区103n和漏区104n。此外，在由 源区103p、 103n及漏区104p、 104n夹持的各个区域上，形成栅电极 102。此栅电极102，横跨相邻区域（元件形成区）而形成。就是说， 横跨第1及第2区API及AP2形成栅电极102 (第1栅电极），并且 横跨第3及第4区AN1及AN2形成栅电极102 (第2栅电极）。另 外，在栅电极102和半导体基板100之间，形成未图示的栅绝缘膜。 除此之外还在半导体基板100中的预定区域上形成电阻R2。
以上，在笫l及笫2区AP1及AP2上形成的n阱区101n、源区 103p及漏区104p，在第l及笫2区AP1及AP2上形成的栅电极102 (包含栅绝缘膜），构成图4中的PMOS晶体管QPo~QPn。另外， 在第3及第4区AN1及AN2上形成的源区103n及漏区104n，在第 3及第4区AN1及AN2上形成的栅电极102 (包含栅绝缘膜），构成 图4中的NMOS晶体管（包含虚拟NMOS晶体管）QNo〜QNn。就 是说，在第2区AP2上形成的PMOS晶体管QP广QPn及在第4区 AN2上形成的NMOS晶体管QN广QNn，保护在第1区API上形成的 PMOS晶体管QP。及在第3区AN1上形成的NMOS晶体管QN0。
另外，在图5所示的示例中，是通过在半导体基板100内形成扩 散区制作电阻（扩散电阻）R2，但本发明并不限定于此，也可以使用 在半导体基板100的上层作为另外的部件形成的电阻元件（例如，无 掺杂的多晶硅膜制的电阻）。
通过使用以上这样的布局结构，可以在一个半导体基板100上制 作反相电路IO、緩沖电路20、虚拟电路21及栅电位控制电路30。但是，这一布局结构只不过是一个示例，可以很容易改变。 【电路动作I
下面对具有上述这样电路结构的半导体装置1的动作予以说明。
首先，在通常的动作中，由于在栅电位控制电路30上经电阻R2 施加内部电源电压VDD、即H电平，在使PMOS晶体管QPo成为 OFF的同时，使NMOS晶体管QNn变成ON。所以，在栅电位控制 电路30的输出级中设置的节点n6上出现L电平。因而，由于在构成 虚拟电路21的虚拟NMOS晶体管QN广QNn的栅上施加L电平，虚 拟NMOS晶体管QN广QNn经常处于OFF状态。就是说，通常在动 作时，栅电位控制电路30不工作。
另外，例如，在静电等的浪涌电流输入到节点nl的场合，电源 线LVDD的电压电平成为不稳定状态。结果，在构成栅电位控制电路 30的PMOS晶体管QP。和NMOS晶体管QN。的栅上施加由电容分压 确定的电压。由该电容分压确定的电压，是内部电源电压VDD和接 地电位GND的中间电位（以下称其为中间电位）。所以，输入此电 位的栅电位控制电路30的输出，即PMOS晶体管QPo和NMOS晶 体管QNo的漏变成不稳定状态。因此，从栅电位控制电路30输出中 间电位。此中间电位，经节点n6分别施加到构成虚拟电路21的虚拟 NMOS晶体管QN广QNn的栅上，因此，虚拟NMOS晶体管QN3~QNn 完全或不完全，换言之适度成为ON状态。所以，经緩沖电路20中 的PMOS晶体管QP广QPn流入到漏侧的浪涌电流，可以经虚拟电路 21流出到接地线Lgnd側。就是说，不仅是緩冲电路20中的NMOS 晶体管QN2，在虚拟电路21中的虚拟NMOS晶体管QN广QNn中也 形成使浪涌电流逸入接地线LCND侧的电流路径。
【作用效果I
下面对根据半导体装置1提高耐压特性的效果与图3中作为比较 例3示出的半导体装置600进行比较说明。另外，在以下的说明中， 以通过构成根据本实施例的半导体装置1中的緩沖电路20的NMOS 晶体管QN2的电流路径作为路径A，同样以分别通过构成半导体装置1中的虚拟电路21的虚拟NMOS晶体管QNa〜QNn的各个电流路径作 为路径B，以通过根据比较例3的半导体装置600中的緩冲电路720 的电流路径作为路径a，同样以分别通过构成半导体装置600中的虚 拟电路621的虚拟NMOS晶体管qn3〜qnn的电流路径作为路径b。
在图6中示出在浪涌电流输入到电源线LvDD时，分别流入到半
导体装置1中的路径A及路径B整体中的电流及分别流入到半导体装 置600中的路径a及路径b整体中的电流。
如图6所示，在比较半导体装置1和半导体装置600时，流入路 径B的电流比流入路径b的电流大，其结果，使流入路径A的电流 比流入路径a的电流小。就是说，在浪涌电流输入时，流入緩冲电路 20中的NMOS晶体管QN2的电流大幅度降低。这是因为与在半导体 装置600中，由于虚拟NMOS晶体管qn3〜qiin的栅电位固定于GND 电平，虚拟NMOS晶体管 qn3〜qiin难以变成ON状态，即难以成为使
电流流过的状态相对，在半导体装置1中，根据电源线LvDD的电位
电平对虚拟NMOS晶体管QN广QNn进行ON/OFF控制，因此在电源
线LvDD变成不稳定状态时，即浪涌电流输入到电源线LvDD时，可以
使虛拟NMOS晶体管QN3〜QNn可靠地变成ON。由此可知，根据本 实施例的半导体装置1的耐压特性得到提高。
另外，由于在根据本实施例的半导体装置1中，可以使用在现有 的緩冲电路中使用的NMOS晶体管作为虚拟NMOS晶体管qn3~qnn， 可以通过很少的布局改变并且使用与现有的同样的工序进行制作。
此外，由于在本实施例中使用的栅电位控制电路30，是由一个 PMOS晶体管QPn和一个NMOS晶体管QN。构成的最小单位的反相 电路（这也是CMOS晶体管电路），对半导体装置1的电路占有面 积的影响几乎可以忽略。就是说，实质上可以防止电路规模的增加。
这样，根据本实施例的半导体装置l，其结构具有：源与电源线 LvoD相连接的PMOS晶体管QP2、源与接地线Lgnd相連接且漏与 PMOS晶体管QP2的漏相连接的NMOS晶体管QN2、源与接地线LCND 相连接且漏与PMOS晶体管QP2及NMOS晶体管QN2的漏相连接的
18虚拟NMOS晶体管QN3〜QNn、以及根据电源线LvoD的电位控制虛拟 NMOS晶体管QN3〜QNn的栅电位的栅电位控制电路30。
通过具有以上的结构，例如，在浪涌电流输入到电源线LvDD时，
可以使虚拟NMOS晶体管QN广QNn适度地变成ON。其结果，可以 使通过緩冲电路20的PMOS晶体管QP2~QPn的浪涌电流经虚拟 NMOS晶体管QN3~QNn高效地排出到接地线LGND。所以，可以防止 在緩冲电路20中的NMOS晶体管QN2上流过大电流，其结果，可以 防止NMOS晶体管QN2,特别是漏侧遭到破坏。就是说，可以提高 作为CMOS晶体管电路的緩冲电路20的耐压特性。
另外，例如，即使是在将反相电路10这样比较小规模的CMOS 晶体管电路与緩沖电路20这样比较大规模的CMOS晶体管电路并列 设置的场合，由于相应于电路规模分配浪涌电流，反相电路10也可 以与緩冲电路20 —起防止遭到浪涌电流的破坏。 (实施例2)
下面利用附图对本发明的实施例2予以详细说明。另外，在以下 的说明中，对于与实施例l相同的结构赋予相同的符号，其详细说明 则省略。另外，对于未特别注明的结构，与实施例l一样。
【电路结构1
图7为示出根据本实施例的半导体装置2的电路结构的示图。如 图7所示，半导体装置2，在与根据实施例1的半导体装置1同样的 结构中，緩冲电路20置换为緩沖电路40。
緩冲电路40，在与根据实施例1的緩冲电路20同样的结构中， 将电阻（第1电阻）R3赋予NMOS晶体管QN2的漏。就是说，实施 例1中的NMOS晶体管QN2，被串联的电阻R3和NMOS晶体管QN2 置换。
如上所述，通过将电阻R3赋予NMOS晶体管QN2的漏，与构 成虚拟电路21的NMOS晶体管QN广QNn的各个相比，电流难以流 入到NMOS晶体管QN2侧。结果，例如，在浪涌电流流入到电源线 LvDD时，可以使更多的浪涌电流流入到虛拟电路21中的NMOS晶体管QN广QNn。就是说，可以使NMOS晶体管QN2,特别是漏侧的耐 压特性提高。
另外，由于其它的电路结构，与根据实施例1的半导体装置1 一样，此处省略其详细说明。
【布局】
另夕卜，在图8中示出在根据本实施例的半导体装置2的半导体基 板中的布局。如图8所示，半导体装置2，在与根据实施例l的半导 体装置l的布局同样的结构中，在半导体基板IOO中的预定区域上形 成电阻R3。电阻R3的一端经预定的金属布线与连接节点n5的线图 形相连接。另外，另一端经预定的金属布线与NMOS晶体管QN2的 漏相连接。
通过以上这样的布局结构，可以在一个半导体基板100上制作反 相电路IO、緩冲电路40、虚拟电路21及栅电位控制电路30。另夕卜， 由于其它结构与根据实施例1的半导体装置1一样，此处省略其详细 说明。但是，这一布局结构只不过是一个示例，可以很容易改变。
[电路动作】
另外，由于根据本实施例的半导体装置2的动作，与实施例1 一样，此处省略其详细说明， 【作用效果】
下面对根据半导体装置2提高耐压特性的效果与在实施例1中例 示的半导体装置l进行比较说明。另外，在以下的说明中，以通过构
成根据本实施例的半导体装置2中的緩冲电路40的NMOS晶体管 QN2的电流路径作为路径A，，同样以分别通过构成半导体装置2中的 虚拟电路21的虚拟NMOS晶体管QN3〜QNn的各个电流路径作为路 径B，。另外，分别通过半导体装置1中的NMOS晶体管QN2及虚拟 NMOS晶体管QN广QNn的各个电流路径，与实施例l一样，分别是 路径A、路径B。
图9示出在浪涌电流输入到电源线LvDD时，分别流过平导体装
置2中的路径A，及路径B，整体的电流及分别流过半导体装置1中的路径A，及路径B，整体的电流。
如图9所示，在比较半导体装置2和半导体装置1时，流过路径 B，的电流比流过路径B的电流大，其结果，流过路径A，的电流比流 过路径A的电流小。就是说，在浪涌电流输入时，使流入緩冲电路 40中的NMOS晶体管QN2的电流进一步減小。这是由于通过在 NMOS晶体管qn2的漏中设置电阻R3使电流难以流过NMOS晶体管 qn2。由此可知，根据本实施例的半导体装置2的耐压特性得到进一 步提高。
另夕卜，由于在根据本实施例的半导体装置2中，与实施例1 一样， 可以使用在现有的緩冲电路中使用的NMOS晶体管作为虚拟NMOS 晶体管qn3〜qnn，可以通过很少的布局改变并且使用与现有的同样的 工序进行制作。
此外，由于在本实施例中使用的栅电位控制电路30，与实施例l 一样，是由一个PMOS晶体管QPo和一个NMOS晶体管QN。构成的 最小单位的反相电路（这也是CMOS晶体管电路），对半导体装置2 的电路占有面积的影响几乎可以忽略。就是说，实质上可以防止电路 规模的增加。
这样，根据本实施例的半导体装置2,其结构具有：源与电源线
LvDD相连接的PMOS晶体管QP2、源与接地线LcND相连接且漏与
PMOS晶体管QP2的漏相连接的NMOS晶体管QN2、源与接地线Lc鼎 相连接且漏与PMOS晶体管QP2及NMOS晶体管QN2的漏相连接的 虚拟NMOS晶体管QN3~QNn、以及根据电源线LvDD的电位控制虛拟 NMOS晶体管QN广QNn的栅电位的栅电位控制电路30。
通过具有以上的结构，例如，在浪涌电流输入到电源线LvDD时，
可以使虚拟NMOS晶体管QN广QNn适度地变成ON。其结果，可以 使通过緩冲电路40的PMOS晶体管QP2〜QPn的浪涌电流经虛拟 NMOS晶体管QN广QNn高效地排出到接地线LGND。所以，可以防止 在緩沖电路40中的NMOS晶体管QN2上流过大电流，其结果,可以 防止NMOS晶体管QN2，特别是漏侧遭到破坏。就是说，可以提高
21作为CMOS晶体管电路的緩沖电路40的耐压特性。
另外，例如，即使是在将反相电路10这样比较小规模的CMOS 晶体管电路与緩冲电路40这样比较大规模的CMOS晶体管电路并列 设置的场合，由于相应于电路规模分配浪涌电流，反相电路10也可 以与緩冲电路40 —起防止遭到浪涌电流的破坏。
此外，根据本实施例的半导体装置2，由于对作为保护对象的緩 冲电路40中的特别是易于破坏的NMOS晶体管QN2的漏赋予电阻 R3，与实施例1比较，可以使浪涌电流难于流入NMOS晶体管QN2。 也就是说，可以使更多的浪涌电流流过虚拟电路21，结果可以进一步 提高作为CMOS晶体管电路的緩冲电路40的耐压特性.
另夕卜，上述实施例l及2只不过是用来实施本发明的示例，本发 明并不限定于此，从上述记栽可知，这些实施例的种种变形是在本发 明的范围内，并且在本发明的范围内，也可实现其它种种实施例。
例如，在上述各实施例中，举例说明的是在緩冲电路20或40 中，NMOS晶体管的栅宽比PMOS晶体管的栅宽窄的场合，但本发 明并不限定于此，例如，也可以是PMOS晶体管的栅宽比NMOS晶 体管的栅宽窄。图10示出将此场合的电路结构作为根据实施例1的 半导体装置1的变形例（半导体装置1，）。
如图10所示，半导体装置l，为，将半导体装置l中的緩沖电路 20置换为緩冲电路20，，且将虚拟电路21置换为虚拟电路21，。虚拟 电路21，具有PMOS晶体管QP2和NMOS晶体管QN2〜QNn。另外， 虚拟电路21，具有緩沖电路20，中省略的PMOS晶体管的数目的 PMOS晶体管QP3〜QPn。通过此结构可以防止，由例如，输入到电源 线LvDD的浪涌电流破坏PMOS晶体管QP2，特別是漏。当然，从上 述说明可知实施例2也可以采用同样的结构。
另外，在本实施例中，举例说明的是将各CMOS晶体管电路串 联在电源线和接地线之间的由PMOS晶体管和NMOS晶体管构成的 场合，但本发明并不限定于此，例如，既可以是由串联在电源线和接 地线之间的两个NMOS晶体管构成，或者，例如，也可以是由串联在电源线和接地线之间的两个PMOS晶体管构成。但是，在此场合， 在置换PMOS晶体管的NMOS晶体管的栅输入级或置换NMOS晶体 管的PMOS晶体管的栅输入级上设置反相电路，
首先，利用附图对根据本发明的实施例l进行详细说明。另外， 在本实施例中，举例说明的是规模不同的CMOS晶体管电路设置在
相同电源线LvDD和接地线L(jND之间的半导体装置。另外，在本实施 例中，举例说明的是在静电等的浪涌电流输入到电源线LvDD时，为
了防止由于此浪涌电流使CMOS晶体管电路中的NMOS晶体管，特 别是漏，遭到破坏而构成的半导体装置。 【电路结构I
ii200610002443.x
说明书第9/20页
图4为示出根据本实施例的半导体装置1的电路结构的示图。如 图4所示，半导体装置l，具有这样的结构，即，反相电路IO、緩冲 电路20和栅电位控制电路30并联在电源线LVDD和接地线LcND之间， 且虚拟电路21与緩冲电路20中的NMOS晶体管（第2晶体管）QN2 并联。另外，在本实施例中，PMOS晶体管和NMOS晶体管（也包 含后述的虚拟NMOS晶体管）的栅宽的比率，是PMOS晶体管的动 作速度和NMOS晶体管的动作速度相等的比率，即大致2:1，并且在 全部晶体管中是一定的，
，反相电路IO
在上述结构中，反相电路10的构成具有PMOS晶体管Qh及 NMOS晶体管QN,。就是说，反相电路10,例如，与在下述中详细 说明的緩冲电路20比较，是小规模的CMOS晶体管电路。
PMOS晶体管QP!的源与电源线LvDD相连接，NMOS晶体管 Q&的源与接地线Lgnd相連接。另外，PMOS晶体管QPi与NMOS 晶体管QNi的各自的漏相连接。就是说，PMOS晶体管QP,与NMOS
晶体管QNi在电源线LvDD和接地线L(jnd之间串联。
PMOS晶体管Qh与NMOS晶体管QNi的栅，都与节点n3相 连接。在节点n3上施加有来自未图示的内部电路或外部电路的控制 电压。所以，PMOS晶体管QP,与NMOS晶体管QN,由同一控制电 压进行ON/OFF控制《另外，PMOS晶体管QP!与NMOS晶体管 QNi的漏，都经共用连线与节点n4相连接。所以，由PMOS晶体管 QP,与NMOS晶体管QN,构成的反相电路10,在节点n3上施加H 电平的控制电压时，对节点n4输出L电平的电位，而在节点n3上施 加L电平的控制电压时，对节点n4输出H电平的电位。就是说，向 节点n4输出与施加在节点n3上的控制电压反相的输出电位。
.緩冲电路20
在节点n4的后级设置上述的緩沖电路20。緩沖电路20的构成 具有一个或多于一个的PMOS晶体管（笫1晶体管）QP广QPn和 NMOS晶体管QN2。就是说，緩冲电路20，与上述的反相电路10比较，是大规模的CMOS晶体管电路。另外，在本实施例中，PMOS 晶体管QP2~QPn的个数为n-l个（n为大于等于3的整数），NMOS 晶体管QN2的个数为1.就是说，在本实施例中，与PMOS晶体管 QP3〜QPn相对应的n-2个NMOS晶体管省略了，但是，本发明并不 限定于此，在作为NMOS晶体管整体的栅宽小于作为PMOS晶体管 整体的栅宽的大致二分之一时，该数量如何改变都可以。
PMOS晶体管QP广QPn的各源与电源线LvDD相连接，NMOS 晶体管QN2的源与接地线LGND相连接.另外，PMOS晶体管QP2〜QPn 的各漏，经共用连线与NMOS晶体管QN2的漏相连接。
PMOS晶体管QP广QPn的各栅和NMOS晶体管QN2的栅经节 点"与反相电路10的输出相连接。就是说，PMOS晶体管QP2~QPn 和NMOS晶体管QN2,全部根据反相电路10的输出电位进行ON/OFF 控制。另外，反相电路10的输出电位，如上所述，是使施加到节点 n3上的控制电压反相的电位。
另外，PMOS晶体管QP广QPn和NMOS晶体管QN2的漏全部 经共用连线与节点n5相连接。所以，由PMOS晶体管QP广QPn和 NMOS晶体管QN2构成的緩冲电路20，在节点n4上施加H电平的 输出电位时，对节点n5输出L电平的电位，而在节点n4上施加L 电平的输出电位时，对节点n5输出H电平的电位。就是说，向节点 115输出与施加在节点n4上的输出电位反相的输出电位。另外，在节 点n5的后级，例如，连接有未图示的其它的CMOS晶体管电路的控 制端子（栅）等。
*虚拟电路21
虚拟电路21的构成具有在緩沖电路20中省略的数量（即，n-2 个）的NMOS晶体管（笫3晶体管）QN3~QNn。就是说，虛拟电路 21，是用来在例如，静电等这样比较大的电流输入到，例如，电源线 LVDD时，以虚拟方式补全緩冲电路20中省略的NMOS晶体管的电路。 所以，在本实施例中，在緩冲电路20和虛拟电路21中，设置有相同 数量的PMOS晶体管和NMOS晶体管。另外，在以下的说明中，为了区别緩冲电路20中的NMOS晶体管QN2和虚拟电路21中的NMOS 晶体管QN3〜QNn，将NMOS晶体管QN广QNn称为虚拟NMOS晶体 管QN3〜QNn,
虚拟NMOS晶体管QN3~QNn，与緩沖电路20中的NMOS晶体 管QNz并联。就是说，虚拟NMOS晶体管QN广QNn的各漏全部经与 緩沖电路20中的PMOS晶体管QP广QPn和NMOS晶体管QN2的漏 相连接的共用连线与节点5相连接，虚拟NMOS晶体管QN广QNn的 各源全部与接地线Lgnd相連接。另外，虚拟NMOS晶体管QN3〜QNn 的栅经节点n6与在下述中详细说明的栅电位控制电路30的输出端子 相连接，就是说，由虚拟NMOS晶体管QN3〜QNn构成的虚拟电路21, 输入端子与栅电位控制电路30的输出端子相连接，根据来自栅电位 控制电路30的输出电位进行ON/OFF控制。
，栅电位控制电路30
输出端子与虚拟电路21的输入端子相连接的栅电位控制电路30 的构成具有PMOS晶体管（第4晶体管）QP。和NMOS晶体管（第 5晶体管）QN。。就是说，栅电位控制电路30，包含1级CMOS晶体 管电路构成.另外，栅电位控制电路30，具有设置在PMOS晶体管 QPo和NMOS晶体管QN。的栅和电源线Lvvo之间的电阻（第2电阻）。
在上述结构中，PMOS晶体管QP。的源与电源线LvDD相连接， NMOS晶体管QN。的源与接地线LcND相连接。另外，PMOS晶体管 QPo和NMOS晶体管QN。的各漏相连接。就是说，PMOS晶体管QP0 和NMOS晶体管QNo串联在电源线LvDD和接地线1^仰之间。
另外，如上所述，PMOS晶体管QP。和NMOS晶体管QN。的栅 都经电阻R2与电源线LvDD相连接。所以，通常动作时，PMOS晶体 管QPn和NMOS晶体管QNo的栅上施加有内部电源电压VDD(即H 电平）。因此，在PMOS晶体管QP。和NMOS晶体管QNo的漏都相 连接的节点n6，即栅电位控制电路30的输出上，在通常动作时，输 出L电平的输出电位。
但是，在电源线LvDD上，例如，输入静电等的浪涌电流时，栅
14电位控制电路30的输出，即PMOS晶体管QP。和NMOS晶体管QN0 的漏成为不稳定状态。因此，从栅电位控制电路30输出H电平和L 电平的中间的电位（以下称其为中间电位）。结果，构成上述虛拟电 路21的虚拟NMOS晶体管QN3~QNn，经节点n6对各自的栅施加中 间电位，结果完全或不完全地成为ON状态。就是说，成为可以使经 緩冲电路20中的PMOS晶体管QP广QPn流入到漏侧的浪涌电流排放 到接地线Lgnd側的状悉。
【布局I
下面与附图一起对本实施例的半导体装置1的半导体基板中的 布局进行详细说明。图5示出在半导体基板100上形成的半导体装置 l的布局图。
如图5所示，半导体装置l具有，例如，n型的杂质向在作为p 型硅基板的半导体基板100中形成p型的晶体管的预定区域（以下称 其为元件形成区或活性区）扩散的阱区（以下称其为n阱区）101n, 另外，在以下的说明中，以形成图4中的PMOS晶体管QPc的区域 作为第1区（也称其为第l元件形成区）API,以形成PMOS晶体管 QP广QPn的区域作为笫2区（也称其为第2元件形成区）。另外，以 形成NMOS晶体管QN。的区域作为第3区（也称其为第3元件形成 区）AN1，以形成NMOS晶体管QN广QNn的区域作为第4区（也称 其为第4元件形成区）。
如图5所示，第1区AP1和第3区AN1，例如，其横向宽度（图 面中的横向方向的宽度，即长度方向的宽度）大致相同。同样，第2 区AP2和第4区AN2，其横向宽度大致相同。通过这样的布局，可 以使PMOS晶体管QPo〜QPn的数目和NMOS晶体管QNo~QNn的数 目相等。
另外，第1区API的纵向宽度（图面中的纵向方向的宽度，即 宽度方向的宽度）为第3区AN1的纵向宽度的大致2倍。另外，优 选是大于等于2倍。同样，第2区AP2的纵向宽度为第4区AN2的 纵向宽度的大致2倍。另夕卜，优选是大于等于2倍。通过这样的结构，可以使PMOS晶体管的动作速度和NMOS晶体管的动作速度相等， 或使PMOS晶体管的动作速度比NMOS晶体管更快。
此外，第2区AP2及笫4区AN2的横向宽度，比第1区API 及第3区AN1的橫向宽度短。结果，可以使更大的浪涌电流流向虚 拟晶体管（虚拟NMOS晶体管 等）侧。
在第l及笫2区AP1及AP2中，通过p型杂质的扩散而分别形 成源区103p和漏区104p。另外，在第3及第4区AN1及AN2中， 通过n型杂质的扩散而分别形成源区103n和漏区104n。此外，在由 源区103p、 103n及漏区104p、 104n夹持的各个区域上，形成栅电极 102。此栅电极102，横跨相邻区域（元件形成区）而形成。就是说， 横跨第1及第2区API及AP2形成栅电极102 (第1栅电极），并且 横跨第3及第4区AN1及AN2形成栅电极102 (第2栅电极）。另 外，在栅电极102和半导体基板100之间，形成未图示的栅绝缘膜。 除此之外还在半导体基板100中的预定区域上形成电阻R2。
以上，在笫l及笫2区AP1及AP2上形成的n阱区101n、源区 103p及漏区104p，在第l及笫2区AP1及AP2上形成的栅电极102 (包含栅绝缘膜），构成图4中的PMOS晶体管QPo~QPn。另外， 在第3及第4区AN1及AN2上形成的源区103n及漏区104n，在第 3及第4区AN1及AN2上形成的栅电极102 (包含栅绝缘膜），构成 图4中的NMOS晶体管（包含虚拟NMOS晶体管）QNo〜QNn。就 是说，在第2区AP2上形成的PMOS晶体管QP广QPn及在第4区 AN2上形成的NMOS晶体管QN广QNn，保护在第1区API上形成的 PMOS晶体管QP。及在第3区AN1上形成的NMOS晶体管QN0。
另外，在图5所示的示例中，是通过在半导体基板100内形成扩 散区制作电阻（扩散电阻）R2，但本发明并不限定于此，也可以使用 在半导体基板100的上层作为另外的部件形成的电阻元件（例如，无 掺杂的多晶硅膜制的电阻）。
通过使用以上这样的布局结构，可以在一个半导体基板100上制 作反相电路IO、緩沖电路20、虚拟电路21及栅电位控制电路30。但是，这一布局结构只不过是一个示例，可以很容易改变。 【电路动作I
下面对具有上述这样电路结构的半导体装置1的动作予以说明。
首先，在通常的动作中，由于在栅电位控制电路30上经电阻R2 施加内部电源电压VDD、即H电平，在使PMOS晶体管QPo成为 OFF的同时，使NMOS晶体管QNn变成ON。所以，在栅电位控制 电路30的输出级中设置的节点n6上出现L电平。因而，由于在构成 虚拟电路21的虚拟NMOS晶体管QN广QNn的栅上施加L电平，虚 拟NMOS晶体管QN广QNn经常处于OFF状态。就是说，通常在动 作时，栅电位控制电路30不工作。
另外，例如，在静电等的浪涌电流输入到节点nl的场合，电源 线LVDD的电压电平成为不稳定状态。结果，在构成栅电位控制电路 30的PMOS晶体管QP。和NMOS晶体管QN。的栅上施加由电容分压 确定的电压。由该电容分压确定的电压，是内部电源电压VDD和接 地电位GND的中间电位（以下称其为中间电位）。所以，输入此电 位的栅电位控制电路30的输出，即PMOS晶体管QPo和NMOS晶 体管QNo的漏变成不稳定状态。因此，从栅电位控制电路30输出中 间电位。此中间电位，经节点n6分别施加到构成虚拟电路21的虚拟 NMOS晶体管QN广QNn的栅上，因此，虚拟NMOS晶体管QN3~QNn 完全或不完全，换言之适度成为ON状态。所以，经緩沖电路20中 的PMOS晶体管QP广QPn流入到漏侧的浪涌电流，可以经虚拟电路 21流出到接地线Lgnd側。就是说，不仅是緩冲电路20中的NMOS 晶体管QN2，在虚拟电路21中的虚拟NMOS晶体管QN广QNn中也 形成使浪涌电流逸入接地线LCND侧的电流路径。
【作用效果I
下面对根据半导体装置1提高耐压特性的效果与图3中作为比较 例3示出的半导体装置600进行比较说明。另外，在以下的说明中， 以通过构成根据本实施例的半导体装置1中的緩沖电路20的NMOS 晶体管QN2的电流路径作为路径A，同样以分别通过构成半导体装置1中的虚拟电路21的虚拟NMOS晶体管QNa〜QNn的各个电流路径作 为路径B，以通过根据比较例3的半导体装置600中的緩冲电路720 的电流路径作为路径a，同样以分别通过构成半导体装置600中的虚 拟电路621的虚拟NMOS晶体管qn3〜qnn的电流路径作为路径b。
在图6中示出在浪涌电流输入到电源线LvDD时，分别流入到半
导体装置1中的路径A及路径B整体中的电流及分别流入到半导体装 置600中的路径a及路径b整体中的电流。
如图6所示，在比较半导体装置1和半导体装置600时，流入路 径B的电流比流入路径b的电流大，其结果，使流入路径A的电流 比流入路径a的电流小。就是说，在浪涌电流输入时，流入緩冲电路 20中的NMOS晶体管QN2的电流大幅度降低。这是因为与在半导体 装置600中，由于虚拟NMOS晶体管qn3〜qiin的栅电位固定于GND 电平，虚拟NMOS晶体管 qn3〜qiin难以变成ON状态，即难以成为使
电流流过的状态相对，在半导体装置1中，根据电源线LvDD的电位
电平对虚拟NMOS晶体管QN广QNn进行ON/OFF控制，因此在电源
线LvDD变成不稳定状态时，即浪涌电流输入到电源线LvDD时，可以
使虛拟NMOS晶体管QN3〜QNn可靠地变成ON。由此可知，根据本 实施例的半导体装置1的耐压特性得到提高。
另外，由于在根据本实施例的半导体装置1中，可以使用在现有 的緩冲电路中使用的NMOS晶体管作为虚拟NMOS晶体管qn3~qnn， 可以通过很少的布局改变并且使用与现有的同样的工序进行制作。
此外，由于在本实施例中使用的栅电位控制电路30，是由一个 PMOS晶体管QPn和一个NMOS晶体管QN。构成的最小单位的反相 电路（这也是CMOS晶体管电路），对半导体装置1的电路占有面 积的影响几乎可以忽略。就是说，实质上可以防止电路规模的增加。
这样，根据本实施例的半导体装置l，其结构具有：源与电源线 LvoD相连接的PMOS晶体管QP2、源与接地线Lgnd相連接且漏与 PMOS晶体管QP2的漏相连接的NMOS晶体管QN2、源与接地线LCND 相连接且漏与PMOS晶体管QP2及NMOS晶体管QN2的漏相连接的
18虚拟NMOS晶体管QN3〜QNn、以及根据电源线LvoD的电位控制虛拟 NMOS晶体管QN3〜QNn的栅电位的栅电位控制电路30。
通过具有以上的结构，例如，在浪涌电流输入到电源线LvDD时，
可以使虚拟NMOS晶体管QN广QNn适度地变成ON。其结果，可以 使通过緩冲电路20的PMOS晶体管QP2~QPn的浪涌电流经虚拟 NMOS晶体管QN3~QNn高效地排出到接地线LGND。所以，可以防止 在緩冲电路20中的NMOS晶体管QN2上流过大电流，其结果，可以 防止NMOS晶体管QN2,特别是漏侧遭到破坏。就是说，可以提高 作为CMOS晶体管电路的緩冲电路20的耐压特性。
另外，例如，即使是在将反相电路10这样比较小规模的CMOS 晶体管电路与緩沖电路20这样比较大规模的CMOS晶体管电路并列 设置的场合，由于相应于电路规模分配浪涌电流，反相电路10也可 以与緩冲电路20 —起防止遭到浪涌电流的破坏。 (实施例2)
下面利用附图对本发明的实施例2予以详细说明。另外，在以下 的说明中，对于与实施例l相同的结构赋予相同的符号，其详细说明 则省略。另外，对于未特别注明的结构，与实施例l一样。
【电路结构1
图7为示出根据本实施例的半导体装置2的电路结构的示图。如 图7所示，半导体装置2，在与根据实施例1的半导体装置1同样的 结构中，緩冲电路20置换为緩沖电路40。
緩冲电路40，在与根据实施例1的緩冲电路20同样的结构中， 将电阻（第1电阻）R3赋予NMOS晶体管QN2的漏。就是说，实施 例1中的NMOS晶体管QN2，被串联的电阻R3和NMOS晶体管QN2 置换。
如上所述，通过将电阻R3赋予NMOS晶体管QN2的漏，与构 成虚拟电路21的NMOS晶体管QN广QNn的各个相比，电流难以流 入到NMOS晶体管QN2侧。结果，例如，在浪涌电流流入到电源线 LvDD时，可以使更多的浪涌电流流入到虛拟电路21中的NMOS晶体管QN广QNn。就是说，可以使NMOS晶体管QN2,特别是漏侧的耐 压特性提高。
另外，由于其它的电路结构，与根据实施例1的半导体装置1 一样，此处省略其详细说明。
【布局】
另夕卜，在图8中示出在根据本实施例的半导体装置2的半导体基 板中的布局。如图8所示，半导体装置2，在与根据实施例l的半导 体装置l的布局同样的结构中，在半导体基板IOO中的预定区域上形 成电阻R3。电阻R3的一端经预定的金属布线与连接节点n5的线图 形相连接。另外，另一端经预定的金属布线与NMOS晶体管QN2的 漏相连接。
通过以上这样的布局结构，可以在一个半导体基板100上制作反 相电路IO、緩冲电路40、虚拟电路21及栅电位控制电路30。另夕卜， 由于其它结构与根据实施例1的半导体装置1一样，此处省略其详细 说明。但是，这一布局结构只不过是一个示例，可以很容易改变。
[电路动作】
另外，由于根据本实施例的半导体装置2的动作，与实施例1 一样，此处省略其详细说明， 【作用效果】
下面对根据半导体装置2提高耐压特性的效果与在实施例1中例 示的半导体装置l进行比较说明。另外，在以下的说明中，以通过构
成根据本实施例的半导体装置2中的緩冲电路40的NMOS晶体管 QN2的电流路径作为路径A，，同样以分别通过构成半导体装置2中的 虚拟电路21的虚拟NMOS晶体管QN3〜QNn的各个电流路径作为路 径B，。另外，分别通过半导体装置1中的NMOS晶体管QN2及虚拟 NMOS晶体管QN广QNn的各个电流路径，与实施例l一样，分别是 路径A、路径B。
图9示出在浪涌电流输入到电源线LvDD时，分别流过平导体装
置2中的路径A，及路径B，整体的电流及分别流过半导体装置1中的路径A，及路径B，整体的电流。
如图9所示，在比较半导体装置2和半导体装置1时，流过路径 B，的电流比流过路径B的电流大，其结果，流过路径A，的电流比流 过路径A的电流小。就是说，在浪涌电流输入时，使流入緩冲电路 40中的NMOS晶体管QN2的电流进一步減小。这是由于通过在 NMOS晶体管qn2的漏中设置电阻R3使电流难以流过NMOS晶体管 qn2。由此可知，根据本实施例的半导体装置2的耐压特性得到进一 步提高。
另夕卜，由于在根据本实施例的半导体装置2中，与实施例1 一样， 可以使用在现有的緩冲电路中使用的NMOS晶体管作为虚拟NMOS 晶体管qn3〜qnn，可以通过很少的布局改变并且使用与现有的同样的 工序进行制作。
此外，由于在本实施例中使用的栅电位控制电路30，与实施例l 一样，是由一个PMOS晶体管QPo和一个NMOS晶体管QN。构成的 最小单位的反相电路（这也是CMOS晶体管电路），对半导体装置2 的电路占有面积的影响几乎可以忽略。就是说，实质上可以防止电路 规模的增加。
这样，根据本实施例的半导体装置2,其结构具有：源与电源线
LvDD相连接的PMOS晶体管QP2、源与接地线LcND相连接且漏与
PMOS晶体管QP2的漏相连接的NMOS晶体管QN2、源与接地线Lc鼎 相连接且漏与PMOS晶体管QP2及NMOS晶体管QN2的漏相连接的 虚拟NMOS晶体管QN3~QNn、以及根据电源线LvDD的电位控制虛拟 NMOS晶体管QN广QNn的栅电位的栅电位控制电路30。
通过具有以上的结构，例如，在浪涌电流输入到电源线LvDD时，
可以使虚拟NMOS晶体管QN广QNn适度地变成ON。其结果，可以 使通过緩冲电路40的PMOS晶体管QP2〜QPn的浪涌电流经虛拟 NMOS晶体管QN广QNn高效地排出到接地线LGND。所以，可以防止 在緩沖电路40中的NMOS晶体管QN2上流过大电流，其结果,可以 防止NMOS晶体管QN2，特别是漏侧遭到破坏。就是说，可以提高
21作为CMOS晶体管电路的緩沖电路40的耐压特性。
另外，例如，即使是在将反相电路10这样比较小规模的CMOS 晶体管电路与緩冲电路40这样比较大规模的CMOS晶体管电路并列 设置的场合，由于相应于电路规模分配浪涌电流，反相电路10也可 以与緩冲电路40 —起防止遭到浪涌电流的破坏。
此外，根据本实施例的半导体装置2，由于对作为保护对象的緩 冲电路40中的特别是易于破坏的NMOS晶体管QN2的漏赋予电阻 R3，与实施例1比较，可以使浪涌电流难于流入NMOS晶体管QN2。 也就是说，可以使更多的浪涌电流流过虚拟电路21，结果可以进一步 提高作为CMOS晶体管电路的緩冲电路40的耐压特性.
另夕卜，上述实施例l及2只不过是用来实施本发明的示例，本发 明并不限定于此，从上述记栽可知，这些实施例的种种变形是在本发 明的范围内，并且在本发明的范围内，也可实现其它种种实施例。
例如，在上述各实施例中，举例说明的是在緩冲电路20或40 中，NMOS晶体管的栅宽比PMOS晶体管的栅宽窄的场合，但本发 明并不限定于此，例如，也可以是PMOS晶体管的栅宽比NMOS晶 体管的栅宽窄。图10示出将此场合的电路结构作为根据实施例1的 半导体装置1的变形例（半导体装置1，）。
如图10所示，半导体装置l，为，将半导体装置l中的緩沖电路 20置换为緩冲电路20，，且将虚拟电路21置换为虚拟电路21，。虚拟 电路21，具有PMOS晶体管QP2和NMOS晶体管QN2〜QNn。另外， 虚拟电路21，具有緩沖电路20，中省略的PMOS晶体管的数目的 PMOS晶体管QP3〜QPn。通过此结构可以防止，由例如，输入到电源 线LvDD的浪涌电流破坏PMOS晶体管QP2，特別是漏。当然，从上 述说明可知实施例2也可以采用同样的结构。
另外，在本实施例中，举例说明的是将各CMOS晶体管电路串 联在电源线和接地线之间的由PMOS晶体管和NMOS晶体管构成的 场合，但本发明并不限定于此，例如，既可以是由串联在电源线和接 地线之间的两个NMOS晶体管构成，或者，例如，也可以是由串联在电源线和接地线之间的两个PMOS晶体管构成。但是，在此场合， 在置换PMOS晶体管的NMOS晶体管的栅输入级或置换NMOS晶体 管的PMOS晶体管的栅输入级上设置反相电路，