在集成电路中减少电磁耦合

摘要

本发明公开了具有多个电磁发射装置(诸如LC振荡器)的集成电路。这些装置是在集成电路衬底上形成的，并且被给定了彼此不同的沿面取向。公开的特定集成电路封装是“反转芯片”封装，其中焊料块被提供在集成电路衬底上，用以将完成的集成电路反转并安装在印刷电路板或其它衬底上。焊料块在集成电路和衬底之间提供了导电连接。发射装置的取向和定位使得一个或多个焊料块被插入在相邻的发射装置之间，作为它们之间的电磁屏蔽。

权利要求

1.一种集成电路，包括：

具有表面的衬底；

在所述衬底上形成的第一电磁发射半导体装置；

在所述衬底上形成的第二电磁发射半导体装置；和

位于所述衬底的所述表面上的多个导电元件，所述导电元件包括 用于至少部分地对电磁发射造成的所述第一和第二电磁发射半导体装 置的交叉耦合进行屏蔽的材料，其中所述导电元件在所述表面上的高 度大于所述第一半导体装置和第二半导体装置在所述表面上的相应高 度。

2.根据权利要求1所述的电路，其中所述电磁发射半导体装置是 LC振荡器。

3.根据权利要求1所述的电路，其中所述多个导电元件是用于为 所述集成电路上的电路与所述集成电路外的电路提供电连接的元件。

4.根据权利要求3所述的电路，其中所述元件是焊料块。

5.根据权利要求4所述的电路，其中所述集成电路是反转芯片集 成电路，且其中所述多个导电元件是用来将所述反转芯片集成电路安 装到印刷电路板或电路衬底上的焊料块。

6.根据权利要求1所述的电路，其中所述第一半导体装置是在所 述衬底上具有第一沿面取向的宏电路子组件单元，所述第二半导体装 置是具有第二沿面取向的宏电路子组件单元，所述第二沿面取向相对 所述第一沿面取向旋转180度。

7.根据权利要求1所述的电路，其中：

所述第一半导体装置包括第一锁相环电路宏，其具有在所述集成 衬底上形成的第一对电感器；

所述第二半导体装置包括第二锁相环电路宏，其具有在所述衬底 上形成的第二对电感器；和所述多个导电元件包括多个用来将所述集成电路的接地电路连接 到接地板的导电元件，所述导电元件具有至少一高度，该高度至少大 于所述第一和第二对电感器，且相邻于并至少部分插入到所述第一和 第二对电感器之间，从而所述至少部分插入的多个半导体至少部分地 使所述第一和第二对电感器彼此电磁屏蔽。

8.一种制造集成电路的方法，包括：

在集成电路衬底上形成第一电磁发射半导体装置；

在所述集成电路衬底上形成第二电磁发射半导体装置；

将多个导电元件定位在所述集成电路衬底的表面上，所述导电元 件包括用于至少部分地对电磁发射造成的所述第一和第二电磁发射半 导体装置的交叉耦合进行屏蔽的材料，其中所述导电元件在所述表面 上的高度大于所述第一半导体装置和第二半导体装置在所述表面上的 相应高度。

9.根据权利要求8所述的方法，其中所述多个导电元件是导电性 焊料块，其被配置成将所述反转芯片集成电路安装到印刷电路板或外 部电路上。

10.根据权利要求8所述的方法，其中所述第一半导体装置是通 过利用第一沿面取向将宏电路子组件定位在所述衬底上形成的，并且 所述第二半导体装置是通过利用第二沿面取向将宏电路子组件定位在 所述衬底上形成的，所述第二沿面取向相对所述第一沿面取向旋转180 度。

说明书

技术领域

【0001】本文公开的实施例涉及用于减少半导体集成电路(IC)芯片 设计中相邻LC振荡器电路间耦合的封装策略和布局。

背景技术

【0002】锁相环通常是利用LC振荡器设计的，其具有一定的基本频率。 LC振荡器是谐振频率电路，其包括电感器(L组件)和电容器(C组件)。 在正交相位锁相环(PLL)电路中，两个分离的电感器被相互靠近放置， 其中第一电感器提供同相振荡，而第二电感器提供正交振荡。这两个 电感器和其相应的电容器一起提供了四个相位的时钟，CLK0，CLK90， CLK180和CLK270，其中CLK0和CLK180是同相振荡信号，CLK90和 CLK270是正交振荡信号。第一和第二电感器互相被放置成足够靠近以 使它们是自耦合的。
【0003】这些电路元件通常和其它电路元件放置在单个衬底上，以使 它们可以集成到单个芯片上。在某些芯片设计中，可能提供有多个这 样的锁相环电路。例如，这些电路可以表现为全路由预定子组件设计 的形式(即所谓的宏单元电路布局或“宏(macro)”)，其可以直接从 单元库中获取(或间接地，诸如HDL硬件描述语言软件形式)，用来印 刷到大规模专用集成电路(ASIC)的光刻掩模上。对锁相环电路而言， 提供稳定的具有最小抖动的时钟信号是很重要的。

发明内容

【0004】由于多个锁相环电路是放置在同一个集成电路装置上的，问 题可能会出现在相邻电感器之间的电磁耦合中。耦合不仅可能会出现 在特定锁相环内的一对电感之间，还可能会出现在相邻的锁相环宏电 路的电感器中。由于电感耦合的强度与耦合的电感器之间的距离有关， 所以减少相邻的锁相环宏电路的电感器之间的耦合的一种方法是在这 些宏之间设置更大的空间。然而，这样的方案会造成电路尺寸相应增 加，从而限制了可以放置在单个芯片上的PLL的数量和/或增加了芯片 模具的大小。
【0005】当锁相环电路使用反转芯片封装技术时，反转芯片封装技术 的特性可以有助于减轻相邻电路宏的电感器电路之间的电磁交叉耦合 的问题。特别地，一般用于反转芯片设计的接地块可用来在相邻的电 路宏之间提供场隔离。
根据本发明的一种电路，包括：具有表面的衬底；在衬底上形成 的第一电磁发射半导体装置；在衬底上形成的第二电磁发射半导体装 置；和位于衬底的表面上的多个导电元件，导电元件包括用于至少部 分地对电磁发射造成的第一和第二电磁发射半导体装置的交叉耦合进 行屏蔽的材料，其中导电元件在表面上的高度大于第一半导体装置和 第二半导体装置在表面上的相应高度。
根据本发明的一种制造集成电路的方法，包括：在集成电路衬底 上形成第一电磁发射半导体装置；在集成电路衬底上形成第二电磁发 射半导体装置；将多个导电元件定位在集成电路衬底的表面上，导电 元件包括用于至少部分地对电磁发射造成的第一和第二电磁发射半导 体装置的交叉耦合进行屏蔽的材料，其中导电元件在表面上的高度大 于第一半导体装置和第二半导体装置在表面上的相应高度。
附图的简要描述
【0006】参考附图，它们对示例性的实施例进行了描述，其中：
【0007】图1(现有技术)是锁相环电路的示意图；
【0008】图2(现有技术)是图1中电路的中间部分的锁相环时钟信号 的时间图；
【0009】图3是在每个锁相环电路内相邻的第一和第二电感器的示例 性的布局；
【0010】图4是相邻的锁相环电路宏上相邻的电感器对的布局图；
【0011】图5是说明相邻的锁相环电路宏中相邻的电感器之间可能会 出现的电感耦合的概念图。
【0012】图6说明了安装在一个VSSA封装上的硅衬底的两个电感器， 所示的两个电感器通过接地块至少部分隔离；和
【0013】图7是说明相邻宏的布局图，其中相邻的宏被反转，并且导电 块被定位成，使相邻宏之间的电感器能很好地隔离。
具体实施例的详细描述
【0014】图1是说明锁相环电路100的电路图。锁相环电路100包括 PLL核心102，压控振荡器(VCO)电路104位于PLL核心102中。 PLL核心102接收差分参考时钟信号REFCLKN和REFCLKP 106，并 且它还接收确定除法因子的PLLX除法信号108，以关于参考时钟信号 106设置锁相环电路的时钟倍数的数目。在PLL核心102内提供了附 加电路110，目的是实现除以参考时钟信号106，从而，VCO电路104 接收经过适当除过的时钟信号，使VCO电路104将锁定在该时钟信号 上。
【0015】VCO电路104的输出包括同相时钟信号CLK0和CLK180， 和正交相位或异相时钟信号CLK90和CLK270。提供了PLL时钟发送 块(PLLCLKTX)120用于外部生成PLL时钟输出，以及提供输出信 号反馈给PLL核心电路104的输入。
【0016】PLL电路100的运行通常能被本领域人员所理解。在此公开 的特定实施方式和实施例可以有效地使用在任何应用中，在这种应用 中期望在相邻的电路之间，特别是在会发生电感耦合的电感电路之间 实现电隔离。
【0017】图2说明了时钟信号的一个例子，这些时钟信号是基于一给 定的除法因子和参考时钟REFCLK信号，在PLL电路100里面生成的。 如图3所示，在生成这些时钟信号的电感电路之间有自耦合，这种情 况由K表示，说明在相邻的电感器下面画出的两个模型LC电路之间 的耦合。在正交相位和同相锁相环信号情况下，希望有自耦合的原因 在于维持相邻的电感电路之间的同相锁定。例如，在图3所示的电路 中，第一电感器302和第二电感器304被分开100微米的距离D。这 两个电感302和304都位于示于图1的VCO电路104内。每个电感电 路都能被建成具有一定电容，电阻和电感的两端口装置模型。可以指 定它们之间的自电导，以便维持取决于连接两个电感器线圈的磁通量 的磁耦合因子。
【0018】图4说明了VCO电路104A，104B的两个相邻的部分，其中 有几对电感器。在第一组电感器302A和304A之间存在电感自耦合 Ks，在第二对电感器302B和304B之间存在另一电感自耦合Ks。这是 正常的也是期望的。但在第一电路304A的第二电感器和第二电路的第 一电感器302B之间还存在寄生交叉感应耦合Km。这会出现在相邻的 宏电路上有相邻的PLL电路的情况下。这些相邻电感器之间的交叉感 应可能引起时钟抖动，从而代替具有稳定的时钟频率，时钟频率可以 被相邻电路的电感耦合改变，或被相邻电路的电感器中出现的相应振 荡改变。
【0019】图5概念性地图解说明了第一电感器502和第二电感器504 之间的交叉感应。由于第一电感器502内的一个LC电路造成在某一频 率出现一定的谐振，该谐振能在电磁上与由于相邻的电感器504内的 另一个LC电路造成在另一频率出现的第二谐振交叉耦合，反之亦然。 这种耦合可能会导致在相邻的LC电路的振荡中产生频率抖动。因此需 要能够在电磁上将不同的相邻LC电路的相邻的电感器隔离(对于给出 的例子而言，即相邻的PLL宏)。可以通过把它们放置得更远来实现， 这可能需要相应增加集成电路的模具大小。或者，这也可以根据本发 明的原理使用电磁屏蔽技术实现或至少部分地实现。
【0020】图6示出了如何使用反转芯片技术方法实现电磁隔离的一个 例子。图6示出了硅衬底602，第一和第二电感器502和504形成于其 上。第一和第二电感器502和504构成电磁发射半导体装置的实施例。 在一些实施例中，第一和第二电感器502和504可以是任何形状的螺 旋形电感器。在一些实施例中，第一和第二电感器502和504包括绕 线导体，这些导体是每个LC振荡器的电感元件，其能构成电磁发射半 导体装置的实施例。在相邻的电感器502和504之间是块604，它用来 将其上具有电路的衬底602和VSSA封装板606(如，模拟接地板)隔 离。块604可以是导电元件，如焊料块，它将衬底602电路的接地电 路连接到VSSA封装板606。块在芯片表面上延伸的高度大于在电感器 电路上延伸出的高度。多个块可用来形成辐射屏蔽(类似于部分“法 拉第笼”)，该辐射屏蔽至少部分地阻隔连接相邻的电感器502和504 的电磁能。
【0021】图7提供了具有相邻PLL电路宏702，704的电路700的透视 图。块604提供了屏蔽效应，这已经关于图6的横截面图进行了讨论。 而且，在此实施例中，第一宏702具有如图6所示的第一取向(如， 沿面取向)，而第二宏704具有反转取向，或与第一电路宏702的取向 相对有180度。这样，在相邻电路宏702和704之间的电感器中给块 604提供了较大的体积或横截面面积。
【0022】根据已知的制造技术，可以制造包括本文公开的原理的集成 电路装置，诸如那些关于反转芯片形式，和除了反转芯片半导体结构 和制造技术以外的技术。本文公开的原理也可以被改动以用于任意大 小或形状的半导体封装以及焊盘或导电元件的替代性配置上。反转芯 片半导体装置可以被制造在硅衬底602的表面上，或者替代性地，制 造在砷化镓(GaAs)或磷化铟(InP)的半导体晶片的表面上。
【0023】尽管这里所示的实施例是参考集成电路装置上相邻的PLL电 路进行描述的，但反转芯片技术和其导电接地块可被用来隔离相邻的 电路，而且那些电路相对的取向可用在任何期望最大化相邻电路之间 的电磁隔离的情况。
【0024】上述原理可应用到以下：具有衬底的集成电路上，该衬底具 有表面；在衬底上形成的第一电磁发射半导体装置；在衬底上形成的 第二电磁发射半导体装置；和位于衬底的表面上的多个元件，该元件 是由用于至少部分屏蔽由于第一和第二电磁发射半导体装置的电磁发 射造成的交叉耦合的材料制成的。电磁发射半导体装置是LC振荡器。 多个元件可以是诸如用来给集成电路上的电路和集成电路外的电路提 供电连接的焊料块。例如，集成电路可以是反转芯片集成电路，元件 可以是用来将反转芯片集成电路安装到印刷电路板或其它电路衬底上 的焊料块。
【0025】在第一和第二半导体装置是用例如来自ASIC单元库的类似宏 电路子组件单元形成的有益的实施方式中，两个宏可以是给出的沿面 取向，该沿面取向是相对于衬底的平面旋转180度。元件优选为在表 面上的高度大于第一和第二半导体装置在表面上的相应高度。该元件 可以是导电元件，诸如用来将集成电路的接地电路和接地板连接在一 起的焊料块。
【0026】本发明相关领域的技术人员将会意识到，在不脱离本发明范 围的情况下，可以对已描述的实施例进行修改，替换和增加。