PCI测试卡转让专利
申请号 : CN200410025337.4
文献号 : CN100583052C
文献日 : 2010-01-20
发明人 : 杜春艳 , 张林 , 王玉杰 , 周传国
申请人 : 环达电脑(上海)有限公司
摘要 :
一种PCI测试卡，包括：信号发生器、延时门阵列、控制电路和显示单元，其中信号发生器产生测试所需的信号，延时门阵列对信号进行不同门延迟数的延时后输出，显示单元显示当前的信号所经的门延迟的个数，控制电路控制信号的产生以及所经门延迟的个数。本发明结构简单，能够直接测出建立时间和保持时间容限，且测试精度和测试效率较高。
权利要求 :
1、一种与计算机系统的PCI插槽相配合的PCI测试卡，其特征在于它包括：信号发生器、延时门阵列、控制电路和显示单元，其中信号发生器产生测试所需的信号，延时门阵列包括复数个门延迟，其中单个门延迟对信号滞后一延迟时间，显示单元显示当前的信号所经的门延迟的个数，控制电路控制信号的产生以及所经门延迟的个数。
2、 如权利要求1所述的PCI测试卡，其特征在于所述的信号发生 器产生的测试所需的信号包括时钟信号和测试信号。
3、 如权利要求1所述的PCI测试卡，其特征在于控制电路可由用 户通过加装应用程序的计算机系统进行控制。
4、 如权利要求1所述的PCI测试卡，其特征在于所述的显示单元 能够将门延迟的个数乘以每个门延迟的延迟时间而直接显示延迟时间。
5、 如权利要求1或2所述的PCI测试卡，其特征在于所述的信号 发生器和控制电路由可编程逻辑器件构成。
6、 如权利要求5所述的PCI测试卡，其特征在于所述的可编程逻 辑器件是FPGA。
7、 如^f又利要求1所述的PCI测试卡，其特;f正在于所述的延时门阵列由CPLD构成。
8、如权利要求1或4所述的PCI测试卡，其特征在于所述的显示 单元是LED。
说明书 :
PCI测试卡
技术领域
本发明涉及计算机周边设备领域，特别是有关一种PCI测试卡
及其测试方法。
及其测试方法。
背景技术
当前的电路系统（如主板）中，由于芯片选择、设计思想及器 件差异的不同，各个电路系统信号的建立时间和保持时间的容限是 不同的，而这些参数对于衡量系统的稳定性具有重要的指导意义。
5见有的 PCI(Peripheral component interconnection)效'H式卡《主4主
针对PCI协议进行测试，测出PCI信号是否满足协议，并可在示波 器上显示出信号的变化情况，如中国专利第02117679号中的批量测 试装置。或者作为调试卡，如中国专利第00134858号中的单步纠错 装置，考察系统在上电自检时是否运行正常。这些设计方法都不能 检测PCI信号某些时间参数的容限。
为了在现有条件下测出各个电路系统信号的建立时间和保持时 间的容限， 一般采用示波器测试，并对其波形信号进行解读计算， 得出时间容限参数。但是这项工作需要有专门的技术人员来计算解读示波器波形，而且一般来il工作人员读取示波器的波形不够^T青确，
如果采用先进的高精密度的示波器则价格比较昂贵，总之目前采用
人工解读示波器波形来测算建立时间、保持时间容限的方法，费时
费力而且代价昂贵。 发明内容
本发明的目的在于提供一种PCI测试卡，以克服上述现有技术 的不足，解决现有技术无法直接测量PCI信号时间的问题。
为实现上述目的，本发明提供一种与计算机系统的PCI插槽相 配合的PCI测试卡，其特征在于它包括：信号发生器、延时门阵列、 控制电路和显示单元，其中信号发生器产生测试所需的信号，延时 门阵列对信号进行不同门延迟数的延时后输出，显示单元显示当前 的信号所经的门延迟的个数，控制电路控制信号的产生以及所经门 延迟的个数。
其中，所述的信号发生器产生的测试所需的信号包括时钟信号 和测试信号；控制电路可由用户通过加装应用软件的计算机系统进 行控制；显示单元能够将门延迟的个数换算成延迟时间而直接显示 延迟时间；所述的信号发生器和控制电路由可编程逻辑器件构成， 该可编程逻辑器件是FPGA ( Field programmable Gates Array,现场 可编程门阵列）；所述的延时门阵列由CPLD( Complex programmableLogic Device,复杂可编程逻辑器件）构成；所述的显示单元是 LED(light-emitting diode, 发光二极管)。
本发明的另 一 目的在于提供一种PCI系统的测试方法，解决现 有技术无法直接测量PCI信号的建立时间的问题。
为实现上述目的，本发明提供一种PCI系统的测试方法，所述 PCI系统通过PCI测试卡测试，该PCI测试卡与所述PCI系统通过PCI 插槽连接，所述测试方法包括以下步骤：a. PCI测试卡给出测试 信号和时钟信号；b. PCI测试卡给测试信号加门延迟，每次增加一 个门延迟，直到测.试信号无效为止；c. PCI测试卡记录信号无效 时的测试信号所经的门延迟的个数。
进一 步的，利用测试信号无效时的测试信号所经的门延迟的个 数乘以每个门延迟的时间可以算得信号的建立时间容限；计算测试 信号无效时间点距下 一 个时钟信号的上升沿之间的时间段，所得值 即为信号的最小建立时间。
本发明的再一目的在于提供一种PCI系统的测试方法，解决现 有技术无法直接测量PCI信号的保持时间的问题。
为实现上述目的，本发明提供一种PCI系统的测试方法，所述 PCI系统通过PCI测试卡测试，该PCI测试卡与所述PCI系统通过PCI 插槽连接，所述测试方法包括以下步骤：a. PCI测试卡给出测试信号和时钟信号；b. PCI测试卡给PCI时钟信号加门延迟，每次增 加一个门延il,直到测试信号无效为止；c, PCI测试卡记录测试 信号无效时的时钟信号所经的门延迟的个数。
进一步的，利用测试信号无效时的时钟信号所经的门延迟的个 数乘以每个门延迟的时间可以算得信号的保持时间容限；计算测试 信号无效时间点距当前测试信号的下降沿之间的时间段，所得值即 为信号的最〜、保持时间。
本发明通过对信号进行门延时以测得信号的建立时间和保持时
间的容限以及最小建立时间和最小保持时间。本发明不需要专门的
技术人员操作，而且测量精确度较高，结果无需复杂的解读计算，
能够从仪器上读出，因而具有较高的测试效率。此外，根据本发明
的测试卡结构简单，具有较佳的可靠性，设备价格也比较便宜。
以下结合附图与实施例对本发明作进一步的说明。 附图说明
图1为本发明的一个实施例的结构示意图。 图2为本发明的一个实施例的延时门阵列的结构示意图。 图3为建立时间容限的测试原理示意图。 图4为保持时间容限的测试原理示意图。 具体实施方式
有关本发明的详细说明及技术内容，现就结合附图说明如下：首先参阅图1,图1是本发明的一个实施例的结构示意图。本实施
例中的PCI测试卡，信号发生器和控制电路由一片FPGA构成，采 用具有固定门延迟时间的可编程逻辑器件CPLD来作为延时门阵列 对信号进行不同门延迟数的延时后输出，显示单元是一片LED。该 PCI测试卡在使用时插在计算机系统的PCI插槽内。用户可以通过 计算机系统中的应用程序来控制FPGA来产生测试所需的时钟信号 和测试信号，在这里FPGA相当 一个PCI设备，FPGA的另一个功 能是触发CPLD的门延时功能，以及控制指令CPLD对信号的延时。 显示单元显示当前的信号所经的门延迟的个数，也可以将门延迟的 个数换算成延迟时间而直接显示延迟时间。
如图2所示本实施例中所采用的CPLD具有多路输出，每一路 设有相应数目的门延迟，如第一路具有一个门延迟，第二路具有两 个门延迟，直至第N路具有N个门延迟。CPLD的输入端具有一个 受FPGA的控制的选择开关，可以选择输入经某一路或几路输出。
在测试中，测试人员可通过应用程序来启动门延时功能，PC系 统通过PCI总线经过CPLD告知FPGA开始进行门延时测试。FPGA 一方面告知CPLD开始启用门延时，另 一方面开始不停地向PC系 统发送数据。应用程序会先对被测信号延迟一个门，之后一个一个 逐次增加。LED会显示当前门延时的个数。当被测信号的时间容限小于PCI协议的要求时，系统会自动当才几，PCI总线停止工作。LED 一直显示当机时门延迟的个数。
本实施例在FPGA中用硬件描述语言编程满足PCI协议，所以 设计的PCI -?可以直接插在PCI插槽中，信号由FPGA发出，经过 CPLD实现门延迟，当测试信号延迟或者时钟信号延迟的情况下出 现了测试信号由有效变为无效的情况，操作系统当机，就测出了对 应的建立时间容限和保持时间容限。
以下4艮据测试原理示意图对本发明提供的测试方法进4亍介绍、 分析：首先请参阅图3,图3是建立时间容限的测试原理示意图。 在测试建立时间容限的过程中，固定时钟信号，让FPGA产生的测 试信号经过CPLD的门实现延迟，当在CPLD中的门延迟达到 一定 的数目，测试信号针对时钟上升沿由有效变为无效，如图3中分别 示出测试信号testsignal经过1个门延迟在时钟信号clk上升沿有效， 2个门延迟在时钟信号elk上升沿仍有效，直到经过n个门延迟在时 钟信号elk的上升沿无效情况的出现，此时的测试信号就是无效信 号。那么，无效信号的上升沿直到时钟信号elk的上升沿的范围就 是信号的最小建立时间，而测试信号从未经过门延迟的原始信号到 出现无效信号的时间就是CPLD中门的延迟时间，也就是建立时间 容限。也就是说建立时间容限等于测试信号无效时的测试信号所经的门延迟的个数乘以每个门延迟的时间。这样，只要知道无岁文的测 试信号所经过的门延迟的个数，就测出了信号的建立时间容限，也 就相应地测出了最小建立时间。
请参阅图4，图4是保持时间容限的测试原理示意图。在测量保 持时间容限时，固定测试信号，让时钟信号经过CPLD的门实现延迟， 当在C P L D中的门延迟达到 一 定的数目，在某个时钟上升沿的测试信 号由有效变为无效。图4中分别示出时钟信号经过l个门延迟，在时 钟信号clk的上升沿测试信号有效，时钟信号经过2个门延迟在时钟 信号clk的上升沿测试信号仍有效，直到时钟信号经过n个门延迟在 时钟信号clk的上升沿测得测试信号无效，此时，利用测试信号无效 时的时钟信号所经的门延迟的个数乘以每个门延迟的时间可以算得 信号的保持时间容限。计算测试信号无效时间点距该测试信号的下 降沿之间的时间段，所得值即为信号的最小保持时间。
以上所介绍的，仅仅是本发明的较佳实施例而已，不能以此来 限定本发明实施的范围。本技术领域内的一般技术人员根据本发明 所作的等同的变化，例如将以上实施例中的各个步骤进行组合，或 加入本发明提及的元器件以外的元器件，对测试流程作等同变化或 显而易知的推导，以及本领域内技术人员熟知的改进，都应仍属于 本发明专利涵盖的范围。
5见有的 PCI(Peripheral component interconnection)效'H式卡《主4主
针对PCI协议进行测试，测出PCI信号是否满足协议，并可在示波 器上显示出信号的变化情况，如中国专利第02117679号中的批量测 试装置。或者作为调试卡，如中国专利第00134858号中的单步纠错 装置，考察系统在上电自检时是否运行正常。这些设计方法都不能 检测PCI信号某些时间参数的容限。
为了在现有条件下测出各个电路系统信号的建立时间和保持时 间的容限， 一般采用示波器测试，并对其波形信号进行解读计算， 得出时间容限参数。但是这项工作需要有专门的技术人员来计算解读示波器波形，而且一般来il工作人员读取示波器的波形不够^T青确，
如果采用先进的高精密度的示波器则价格比较昂贵，总之目前采用
人工解读示波器波形来测算建立时间、保持时间容限的方法，费时
费力而且代价昂贵。 发明内容
本发明的目的在于提供一种PCI测试卡，以克服上述现有技术 的不足，解决现有技术无法直接测量PCI信号时间的问题。
为实现上述目的，本发明提供一种与计算机系统的PCI插槽相 配合的PCI测试卡，其特征在于它包括：信号发生器、延时门阵列、 控制电路和显示单元，其中信号发生器产生测试所需的信号，延时 门阵列对信号进行不同门延迟数的延时后输出，显示单元显示当前 的信号所经的门延迟的个数，控制电路控制信号的产生以及所经门 延迟的个数。
其中，所述的信号发生器产生的测试所需的信号包括时钟信号 和测试信号；控制电路可由用户通过加装应用软件的计算机系统进 行控制；显示单元能够将门延迟的个数换算成延迟时间而直接显示 延迟时间；所述的信号发生器和控制电路由可编程逻辑器件构成， 该可编程逻辑器件是FPGA ( Field programmable Gates Array,现场 可编程门阵列）；所述的延时门阵列由CPLD( Complex programmableLogic Device,复杂可编程逻辑器件）构成；所述的显示单元是 LED(light-emitting diode, 发光二极管)。
本发明的另 一 目的在于提供一种PCI系统的测试方法，解决现 有技术无法直接测量PCI信号的建立时间的问题。
为实现上述目的，本发明提供一种PCI系统的测试方法，所述 PCI系统通过PCI测试卡测试，该PCI测试卡与所述PCI系统通过PCI 插槽连接，所述测试方法包括以下步骤：a. PCI测试卡给出测试 信号和时钟信号；b. PCI测试卡给测试信号加门延迟，每次增加一 个门延迟，直到测.试信号无效为止；c. PCI测试卡记录信号无效 时的测试信号所经的门延迟的个数。
进一 步的，利用测试信号无效时的测试信号所经的门延迟的个 数乘以每个门延迟的时间可以算得信号的建立时间容限；计算测试 信号无效时间点距下 一 个时钟信号的上升沿之间的时间段，所得值 即为信号的最小建立时间。
本发明的再一目的在于提供一种PCI系统的测试方法，解决现 有技术无法直接测量PCI信号的保持时间的问题。
为实现上述目的，本发明提供一种PCI系统的测试方法，所述 PCI系统通过PCI测试卡测试，该PCI测试卡与所述PCI系统通过PCI 插槽连接，所述测试方法包括以下步骤：a. PCI测试卡给出测试信号和时钟信号；b. PCI测试卡给PCI时钟信号加门延迟，每次增 加一个门延il,直到测试信号无效为止；c, PCI测试卡记录测试 信号无效时的时钟信号所经的门延迟的个数。
进一步的，利用测试信号无效时的时钟信号所经的门延迟的个 数乘以每个门延迟的时间可以算得信号的保持时间容限；计算测试 信号无效时间点距当前测试信号的下降沿之间的时间段，所得值即 为信号的最〜、保持时间。
本发明通过对信号进行门延时以测得信号的建立时间和保持时
间的容限以及最小建立时间和最小保持时间。本发明不需要专门的
技术人员操作，而且测量精确度较高，结果无需复杂的解读计算，
能够从仪器上读出，因而具有较高的测试效率。此外，根据本发明
的测试卡结构简单，具有较佳的可靠性，设备价格也比较便宜。
以下结合附图与实施例对本发明作进一步的说明。 附图说明
图1为本发明的一个实施例的结构示意图。 图2为本发明的一个实施例的延时门阵列的结构示意图。 图3为建立时间容限的测试原理示意图。 图4为保持时间容限的测试原理示意图。 具体实施方式
有关本发明的详细说明及技术内容，现就结合附图说明如下：首先参阅图1,图1是本发明的一个实施例的结构示意图。本实施
例中的PCI测试卡，信号发生器和控制电路由一片FPGA构成，采 用具有固定门延迟时间的可编程逻辑器件CPLD来作为延时门阵列 对信号进行不同门延迟数的延时后输出，显示单元是一片LED。该 PCI测试卡在使用时插在计算机系统的PCI插槽内。用户可以通过 计算机系统中的应用程序来控制FPGA来产生测试所需的时钟信号 和测试信号，在这里FPGA相当 一个PCI设备，FPGA的另一个功 能是触发CPLD的门延时功能，以及控制指令CPLD对信号的延时。 显示单元显示当前的信号所经的门延迟的个数，也可以将门延迟的 个数换算成延迟时间而直接显示延迟时间。
如图2所示本实施例中所采用的CPLD具有多路输出，每一路 设有相应数目的门延迟，如第一路具有一个门延迟，第二路具有两 个门延迟，直至第N路具有N个门延迟。CPLD的输入端具有一个 受FPGA的控制的选择开关，可以选择输入经某一路或几路输出。
在测试中，测试人员可通过应用程序来启动门延时功能，PC系 统通过PCI总线经过CPLD告知FPGA开始进行门延时测试。FPGA 一方面告知CPLD开始启用门延时，另 一方面开始不停地向PC系 统发送数据。应用程序会先对被测信号延迟一个门，之后一个一个 逐次增加。LED会显示当前门延时的个数。当被测信号的时间容限小于PCI协议的要求时，系统会自动当才几，PCI总线停止工作。LED 一直显示当机时门延迟的个数。
本实施例在FPGA中用硬件描述语言编程满足PCI协议，所以 设计的PCI -?可以直接插在PCI插槽中，信号由FPGA发出，经过 CPLD实现门延迟，当测试信号延迟或者时钟信号延迟的情况下出 现了测试信号由有效变为无效的情况，操作系统当机，就测出了对 应的建立时间容限和保持时间容限。
以下4艮据测试原理示意图对本发明提供的测试方法进4亍介绍、 分析：首先请参阅图3,图3是建立时间容限的测试原理示意图。 在测试建立时间容限的过程中，固定时钟信号，让FPGA产生的测 试信号经过CPLD的门实现延迟，当在CPLD中的门延迟达到 一定 的数目，测试信号针对时钟上升沿由有效变为无效，如图3中分别 示出测试信号testsignal经过1个门延迟在时钟信号clk上升沿有效， 2个门延迟在时钟信号elk上升沿仍有效，直到经过n个门延迟在时 钟信号elk的上升沿无效情况的出现，此时的测试信号就是无效信 号。那么，无效信号的上升沿直到时钟信号elk的上升沿的范围就 是信号的最小建立时间，而测试信号从未经过门延迟的原始信号到 出现无效信号的时间就是CPLD中门的延迟时间，也就是建立时间 容限。也就是说建立时间容限等于测试信号无效时的测试信号所经的门延迟的个数乘以每个门延迟的时间。这样，只要知道无岁文的测 试信号所经过的门延迟的个数，就测出了信号的建立时间容限，也 就相应地测出了最小建立时间。
请参阅图4，图4是保持时间容限的测试原理示意图。在测量保 持时间容限时，固定测试信号，让时钟信号经过CPLD的门实现延迟， 当在C P L D中的门延迟达到 一 定的数目，在某个时钟上升沿的测试信 号由有效变为无效。图4中分别示出时钟信号经过l个门延迟，在时 钟信号clk的上升沿测试信号有效，时钟信号经过2个门延迟在时钟 信号clk的上升沿测试信号仍有效，直到时钟信号经过n个门延迟在 时钟信号clk的上升沿测得测试信号无效，此时，利用测试信号无效 时的时钟信号所经的门延迟的个数乘以每个门延迟的时间可以算得 信号的保持时间容限。计算测试信号无效时间点距该测试信号的下 降沿之间的时间段，所得值即为信号的最小保持时间。
以上所介绍的，仅仅是本发明的较佳实施例而已，不能以此来 限定本发明实施的范围。本技术领域内的一般技术人员根据本发明 所作的等同的变化，例如将以上实施例中的各个步骤进行组合，或 加入本发明提及的元器件以外的元器件，对测试流程作等同变化或 显而易知的推导，以及本领域内技术人员熟知的改进，都应仍属于 本发明专利涵盖的范围。