一种提高系统总线驱动能力的装置及方法转让专利
申请号 : CN200710178389.9
文献号 : CN100583077C
文献日 : 2010-01-20
发明人 : 刘团辉
申请人 : 中兴通讯股份有限公司
摘要 :
本发明提供一种提高系统总线驱动能力的装置及方法，属于电数字数据处理领域，该装置包括：处理器、与处理器串接的至少两个三态缓冲器和与三态缓冲器并接的总线控制器件，其中通过缓冲后极片选相与控制三态缓冲器的OE发射极开路管脚，而三态缓冲器的控制总线和地址总线的DIR方向管脚接地，数据总线的DIR方向管脚与系统总线连接，通过对多级三态缓冲器进行分级驱动，从而提高了系统总线驱动的能力，可广泛地应用在嵌入式系统的硬件中。
权利要求 :
1.一种提高系统总线驱动能力的装置，包括处理器和总线控制器件，其 特征在于，还包括：至少两级三态缓冲器，第一级三态缓冲器的OE发射极开 路管脚与所述处理器发出的各个片选CS信号相与，用于驱动与所述第一级三 态缓冲器并接的所述总线控制器件，第二级三态缓冲器的输入与所述第一级三 态缓冲器的输出连接，用于驱动与所述第二级三态缓冲器并接的所述总线控制 器件；
其中，每极三态缓冲器的数据总线的DIR方向管脚与系统总线连接，每 极三态缓冲器的控制总线和地址总线的DIR方向管脚接地。
2.根据权利要求1所述的一种提高系统总线驱动能力的装置，其特征在 于，所述装置还包括与每级三态缓冲器对应的缓冲后极片选相与，与每级三态 缓冲器连接，用于控制每级三态缓冲器的OE发射极开路管脚。
3.一种提高系统总线驱动能力的方法，其特征在于，包括：
将第一级三态缓冲器的OE发射极开路管脚与所述处理器发出的各个片选 CS信号相与，第二级三态缓冲器的输入与所述第一级三态缓冲器的输出连接， 每极三态缓冲器的数据总线的DIR方向管脚与系统总线连接，每极三态缓冲 器的控制总线和地址总线的DIR方向管脚接地；
根据处理器的驱动电流决定总线控制器件的个数；
驱动第一级三态缓冲器和与所述第一级三态缓冲器并接的所述总线控制 器件；
根据经过所述第一级三态缓冲器的输出电流决定第二级三态缓冲器所要 驱动的总线控制器件的个数。
4.根据权利要求3所述的一种提高系统总线驱动能力的方法，其特征在 于，所述方法进一步包括：所述处理器的读操作信号控制所述第一级三态缓冲器的数据流动方向，用 所述第一级三态缓冲器输出的读操作信号控制所述第二级三态缓冲器的数据 流动方向。
说明书 :
技术领域
本发明涉及数字数据处理技术领域，尤其涉及一种提高系统总线驱动能力 的装置及方法。
背景技术
目前，嵌入式处理器通过系统总线对总线控制器件进行控制操作，比如对 Flash(闪存)、SDRAM(同步动态随机存储器)和其它外围器件的操作。为 了满足系统总线对多个总线控制器的控制操作，需要提高系统总线的驱动能 力。
现有的提高系统总线驱动能力的方法有增加上下拉电阻和增加三态缓冲 器等方法，其中，对一些变化较缓慢的信号，比如针对复位、片选和中断等信 号，可采用增加上下拉电阻的方法，将信号上拉到电源，根据基尔霍夫定律的 KCL定律，信号的驱动电流会有增加；但对于总线信号则需要通过三态缓冲 器来提高系统总线的驱动能力，即三态缓冲器主要使信号的输入电流经过三态 缓冲器后提高输出电流。根据经验分析，系统总线可以直接驱动4个到5个总 线控制器件，但是，当总线控制器件的个数超过5个时，系统总线的可靠性将 可能存在问题，因为一般处理器总线接口输出的驱动电流是个固定值，外接的 总线控制器件，对输入信号的电流也有一个门限，如果外接总线控制器件较多 时，处理器总线接口信号的输出电流就会被分的太小，而不足以驱动某个总线 控制器件，将会造成系统的不可靠。
在实现本发明的过程中，发现现有技术中至少存在如下问题：当处理器外 围连接有较少的总线控制器件时，外围的总线控制器件可以通过并联的方式接 在处理器的总线接口上，但是当总线控制器件较多时，由于系统总线的驱动能 力的限制，将无法保证系统运行的可靠性。
现有的提高系统总线驱动能力的方法有增加上下拉电阻和增加三态缓冲 器等方法，其中，对一些变化较缓慢的信号，比如针对复位、片选和中断等信 号，可采用增加上下拉电阻的方法，将信号上拉到电源，根据基尔霍夫定律的 KCL定律，信号的驱动电流会有增加；但对于总线信号则需要通过三态缓冲 器来提高系统总线的驱动能力，即三态缓冲器主要使信号的输入电流经过三态 缓冲器后提高输出电流。根据经验分析，系统总线可以直接驱动4个到5个总 线控制器件，但是，当总线控制器件的个数超过5个时，系统总线的可靠性将 可能存在问题，因为一般处理器总线接口输出的驱动电流是个固定值，外接的 总线控制器件，对输入信号的电流也有一个门限，如果外接总线控制器件较多 时，处理器总线接口信号的输出电流就会被分的太小，而不足以驱动某个总线 控制器件，将会造成系统的不可靠。
在实现本发明的过程中，发现现有技术中至少存在如下问题：当处理器外 围连接有较少的总线控制器件时，外围的总线控制器件可以通过并联的方式接 在处理器的总线接口上，但是当总线控制器件较多时，由于系统总线的驱动能 力的限制，将无法保证系统运行的可靠性。
发明内容
本发明提供一种提高系统总线驱动能力的装置及方法，通过三态缓冲器 对系统总线进行分级驱动，从而提高了系统总线驱动的能力。
为了实现上述目的，本发明提供了一种提高系统总线驱动能力的装置，包 括处理器和总线控制器件，其中，还包括：至少两级三态缓冲器，第一级三态 缓冲器的OE发射极开路管脚与所述处理器发出的各个片选CS信号相与，用 于驱动与所述第一级三态缓冲器并接的所述总线控制器件，第二级三态缓冲器 的输入与所述第一级三态缓冲器的输出连接，用于驱动与所述第二级三态缓冲 器并接的所述总线控制器件，其中，每极三态缓冲器的数据总线的DIR方向 管脚与系统总线连接，每极三态缓冲器的控制总线和地址总线的DIR方向管 脚接地。
上述的一种提高系统总线驱动能力的装置，其中，所述装置还包括与每级 三态缓冲器对应的缓冲后极片选相与，与每级三态缓冲器连接，用于控制每级 三态缓冲器的OE发射极开路管脚。
为了更好的实现上述目的，本发明还提供了一种提高系统总线驱动能力的 方法，其中，包括：
将第一级三态缓冲器的OE发射极开路管脚与所述处理器发出的各个片选 CS信号相与，第二级三态缓冲器的输入与所述第一级三态缓冲器的输出连接， 每极三态缓冲器的数据总线的DIR方向管脚与系统总线连接，每极三态缓冲 器的控制总线和地址总线的DIR方向管脚接地；
根据处理器的驱动电流决定总线控制器件的个数；
驱动第一级每级缓冲器和与所述第一级每级缓冲器并接的所述总线控制 器件；
根据经过所述第一级每级缓冲器的输出电流决定第二级每级缓冲器所要 驱动的总线控制器件的个数。
上述的一种提高系统总线驱动能力的方法，其中，所述方法进一步包括：
所述处理器的读操作信号控制所述第一级每级缓冲器的数据流动方向，用 所述第一级每级缓冲器输出的读操作信号控制所述第二级每级缓冲器的数据 流动方向。
上述技术方案中的一个技术方案具有如下有益效果：通过三态缓冲器对系 统总线进行分级驱动，提高了系统总线的驱动能力，从而实现系统总线对多个 总线控制器件的操作，并且系统总线的时序不改变，保证了系统运行的可靠性。
为了实现上述目的，本发明提供了一种提高系统总线驱动能力的装置，包 括处理器和总线控制器件，其中，还包括：至少两级三态缓冲器，第一级三态 缓冲器的OE发射极开路管脚与所述处理器发出的各个片选CS信号相与，用 于驱动与所述第一级三态缓冲器并接的所述总线控制器件，第二级三态缓冲器 的输入与所述第一级三态缓冲器的输出连接，用于驱动与所述第二级三态缓冲 器并接的所述总线控制器件，其中，每极三态缓冲器的数据总线的DIR方向 管脚与系统总线连接，每极三态缓冲器的控制总线和地址总线的DIR方向管 脚接地。
上述的一种提高系统总线驱动能力的装置，其中，所述装置还包括与每级 三态缓冲器对应的缓冲后极片选相与，与每级三态缓冲器连接，用于控制每级 三态缓冲器的OE发射极开路管脚。
为了更好的实现上述目的，本发明还提供了一种提高系统总线驱动能力的 方法，其中，包括：
将第一级三态缓冲器的OE发射极开路管脚与所述处理器发出的各个片选 CS信号相与，第二级三态缓冲器的输入与所述第一级三态缓冲器的输出连接， 每极三态缓冲器的数据总线的DIR方向管脚与系统总线连接，每极三态缓冲 器的控制总线和地址总线的DIR方向管脚接地；
根据处理器的驱动电流决定总线控制器件的个数；
驱动第一级每级缓冲器和与所述第一级每级缓冲器并接的所述总线控制 器件；
根据经过所述第一级每级缓冲器的输出电流决定第二级每级缓冲器所要 驱动的总线控制器件的个数。
上述的一种提高系统总线驱动能力的方法，其中，所述方法进一步包括：
所述处理器的读操作信号控制所述第一级每级缓冲器的数据流动方向，用 所述第一级每级缓冲器输出的读操作信号控制所述第二级每级缓冲器的数据 流动方向。
上述技术方案中的一个技术方案具有如下有益效果：通过三态缓冲器对系 统总线进行分级驱动，提高了系统总线的驱动能力，从而实现系统总线对多个 总线控制器件的操作，并且系统总线的时序不改变，保证了系统运行的可靠性。
附图说明
图1为本发明的实施例中提高系统总线驱动能力的装置结构示意图；
图2为本发明的是实例中三态缓冲器的结构示意图；
图3为本发明的实施例中三态缓冲器的A口和B口示意图；
图4为本发明的实施例中提高系统总线驱动能力的方法流程图。
图2为本发明的是实例中三态缓冲器的结构示意图；
图3为本发明的实施例中三态缓冲器的A口和B口示意图；
图4为本发明的实施例中提高系统总线驱动能力的方法流程图。
具体实施方式
在本发明的实施例中通过在三态缓冲器的后级再加上多个三态缓冲器，然 后对三态缓冲器进行分级驱动，从而提高系统总线的驱动能力。
现有的系统总线包括：数据总线、地址总线和控制总线。其中，控制总线 包括：CS(片选)、RD(读操作使能)和WE(写操作使能)，当处理器对总 线控制器件进行操作时，都是先通过CS进行片选，选中要访问的总线控制器 件，然后再对总线控制器件进行寻址操作、写入数据操作或读出数据操作。
本发明的实施例中通过使用多个三态缓冲器，提高系统总线的驱动能力， 使处理器能控制多个总线控制器件。根据总线器件的个数又对三态缓冲器进行 了分级，按系统总线的方向可以将经过每级三态缓冲器系统总线分为两部分， 其中，一部分是地址总线和控制总线，另一部分是数据总线。
控制总线和地址总线都是单方向信号，信号都是从处理器发送到总线控制 器件，因此三态缓冲器数据总线的控制总线和地址总线DIR方向管脚只需要 直接拉低，也就是上述信号从处理器到三态缓冲器后，再到总线控制器件，三 态缓冲器的OE发射极开路管脚可以通过处理器发出的各个片选CS信号相与， 来控制三态缓冲器的工作状态或高阻状态，而三态缓冲器的控制总线和地址总 线的DIR方向管脚可以直接接地，通过的信号方向从三态缓冲器的B口送到 A口。
由于数据总线要考虑方向，三态缓冲器的OE发射极开路管脚仍是通过处 理器发出的各个片选CS信号相与，来控制三态缓冲器的工作状态或高阻状态， 而三态缓冲器的DIR方向管脚要通过读信号RD来控制，使数据总线信号的 方向在读操作无效时从B口到A口，在读操作有效时数据的方向从A口到B 口。同时要求在后极每一个片选有效时，三态缓冲器就要处于工作状态，在片 选都无效时，三态缓冲器就要处于高阻状态，从而不会影响其它总线控制器件 的正常运行。
为了使本技术领域的技术人员更好地理解本发明方案，下面将结合附图和 实施方式对本发明的实施例作进一步的详细说明。
由图1和图2可知，本发明的实施例中装置的结构示意图，图中只显示出 了前两级的三态缓冲器的连接结构，并且SDRSM和FLASH的数量以及排列 顺序可根据系统设计的需要进行具体选择。
在本发明的实施例中由于系统属于嵌入式系统，因此需要将SDRAM与处 理器连接尽量靠近，因此第一级三态缓冲器和两个SDRAM都并接在总线BUS 上，相当于总线BUS上面只并接了3个器件。经过第一级三态缓冲器后的总 线称为B1 BUS，这个总线连接FLASH和前级的SDRAM以及处理器构成嵌入 式最小系统，只要上述最小系统能运行起来，就可以对其他外围总线控制器件 进行逐个调试，因此这样的排列对后期调试具有循序渐进的作用。
经过第二级三态缓冲器后的总线称为B2BUS，该总线后极部分连接的第 三级缓冲器与前两级三态缓冲器的连接原理相同，因此在图1中省略示出。
因为嵌入式处理器对系统总线的操作通常都是异步进行的，因此不会在同 一个时刻对两个器件进行同时读或写的操作。对于经过三态缓冲器的数据总 线，因为在读操作和写操作时数据方向不一致，因此需要对三态缓冲器DIR 方向管脚的方向进行控制，这里用读信号对数据总线方向进行控制，即在读有 效时，数据从三态缓冲器的B口到A口，当读无效时数据则从三态缓冲器的 A口到B口，如图3所示。三态缓冲器是有单向缓冲和双向缓冲器两种，单 向缓冲器没有DIR方向管脚，只需要对器件的OE发射极开路管脚进行控制即 可，一般就是当OE发射极开路管脚为低电平时，信号可以从器件的A口进入， 从B口输出，当OE发射极开路管脚为高电平时，B口输出电平是高阻态。双 向缓冲器增加方向控制信号，当OE发射极开路管脚为低电平时，器件开始工 作，DIR方向管脚的电平决定信号的方向，当DIR方向管脚为高电平时，信 号只能从A口输入，从B口输出，当DIR方向管脚为高电平时，信号只能从 B口输入，从A口输出。
对于后一级的三态缓冲器则需要后面器件的片选信号相与出来的信号，来 控制后级三态缓冲器的OE发射极开路管脚，方向控制信号用经过第一级三态 缓冲器后的读信号来进行控制。这样做可以保证总线信号在经过第一级三态缓 冲器后的时序不受改变。
在实施本发明的实施例时，总线信号在输出后，驱动第一级三态缓冲器和 几个总线控制器件，要根据处理器总线信号的驱动电流来决定直接控制总线控 制器件的个数，经过第一级三态缓冲器后，原来总线信号上的电流得到了提高， 可以满足后级总线控制器件的输入电流门限，来驱动第二级三态缓冲器和几个 总线控制器件，也要根据经过第一级三态缓冲器的总线信号输出电流，来决定 所要驱动的总线控制器件的个数，这样依次进行驱动下去，就实现了对三态缓 冲器进行分级，提高了总线信号的驱动能力，增加了系统设计的可靠性，可按 照上述步骤设计出应用多级的三态缓冲器的提高系统总线驱动能力的装置。
如图4所示，为本发明的实施例中提高系统总线驱动能力的方法流程图， 具体步骤如下：
步骤400、根据总线控制器件的个数，来确定所需要的三态缓冲器的级数。
步骤401、根据处理器系统总线接口的驱动电流，确定处理器系统总线接 口直接驱动总线控制器件的个数；
步骤402、驱动第一级缓冲器和与所述第一级缓冲器并接的所述总线控制 器件；
步骤403、根据经过所述第一级缓冲器的输出电流决定第二级缓冲器所要 驱动的总线控制器件的个数。
按照步骤402和步骤403确定所有后级各级三态缓冲器所驱动的总线控制 器件的个数。
由上述技术方案可知，通过对多级三态缓冲器进行分级，提高了系统总线 的驱动能力，从而实现系统总线对多个总线控制器的操作，并且保证总线的时 序不改变，以及保证了系统运行的可靠性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通 技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰， 这些改进和润饰也应视为本发明的保护范围。
现有的系统总线包括：数据总线、地址总线和控制总线。其中，控制总线 包括：CS(片选)、RD(读操作使能)和WE(写操作使能)，当处理器对总 线控制器件进行操作时，都是先通过CS进行片选，选中要访问的总线控制器 件，然后再对总线控制器件进行寻址操作、写入数据操作或读出数据操作。
本发明的实施例中通过使用多个三态缓冲器，提高系统总线的驱动能力， 使处理器能控制多个总线控制器件。根据总线器件的个数又对三态缓冲器进行 了分级，按系统总线的方向可以将经过每级三态缓冲器系统总线分为两部分， 其中，一部分是地址总线和控制总线，另一部分是数据总线。
控制总线和地址总线都是单方向信号，信号都是从处理器发送到总线控制 器件，因此三态缓冲器数据总线的控制总线和地址总线DIR方向管脚只需要 直接拉低，也就是上述信号从处理器到三态缓冲器后，再到总线控制器件，三 态缓冲器的OE发射极开路管脚可以通过处理器发出的各个片选CS信号相与， 来控制三态缓冲器的工作状态或高阻状态，而三态缓冲器的控制总线和地址总 线的DIR方向管脚可以直接接地，通过的信号方向从三态缓冲器的B口送到 A口。
由于数据总线要考虑方向，三态缓冲器的OE发射极开路管脚仍是通过处 理器发出的各个片选CS信号相与，来控制三态缓冲器的工作状态或高阻状态， 而三态缓冲器的DIR方向管脚要通过读信号RD来控制，使数据总线信号的 方向在读操作无效时从B口到A口，在读操作有效时数据的方向从A口到B 口。同时要求在后极每一个片选有效时，三态缓冲器就要处于工作状态，在片 选都无效时，三态缓冲器就要处于高阻状态，从而不会影响其它总线控制器件 的正常运行。
为了使本技术领域的技术人员更好地理解本发明方案，下面将结合附图和 实施方式对本发明的实施例作进一步的详细说明。
由图1和图2可知，本发明的实施例中装置的结构示意图，图中只显示出 了前两级的三态缓冲器的连接结构，并且SDRSM和FLASH的数量以及排列 顺序可根据系统设计的需要进行具体选择。
在本发明的实施例中由于系统属于嵌入式系统，因此需要将SDRAM与处 理器连接尽量靠近，因此第一级三态缓冲器和两个SDRAM都并接在总线BUS 上，相当于总线BUS上面只并接了3个器件。经过第一级三态缓冲器后的总 线称为B1 BUS，这个总线连接FLASH和前级的SDRAM以及处理器构成嵌入 式最小系统，只要上述最小系统能运行起来，就可以对其他外围总线控制器件 进行逐个调试，因此这样的排列对后期调试具有循序渐进的作用。
经过第二级三态缓冲器后的总线称为B2BUS，该总线后极部分连接的第 三级缓冲器与前两级三态缓冲器的连接原理相同，因此在图1中省略示出。
因为嵌入式处理器对系统总线的操作通常都是异步进行的，因此不会在同 一个时刻对两个器件进行同时读或写的操作。对于经过三态缓冲器的数据总 线，因为在读操作和写操作时数据方向不一致，因此需要对三态缓冲器DIR 方向管脚的方向进行控制，这里用读信号对数据总线方向进行控制，即在读有 效时，数据从三态缓冲器的B口到A口，当读无效时数据则从三态缓冲器的 A口到B口，如图3所示。三态缓冲器是有单向缓冲和双向缓冲器两种，单 向缓冲器没有DIR方向管脚，只需要对器件的OE发射极开路管脚进行控制即 可，一般就是当OE发射极开路管脚为低电平时，信号可以从器件的A口进入， 从B口输出，当OE发射极开路管脚为高电平时，B口输出电平是高阻态。双 向缓冲器增加方向控制信号，当OE发射极开路管脚为低电平时，器件开始工 作，DIR方向管脚的电平决定信号的方向，当DIR方向管脚为高电平时，信 号只能从A口输入，从B口输出，当DIR方向管脚为高电平时，信号只能从 B口输入，从A口输出。
对于后一级的三态缓冲器则需要后面器件的片选信号相与出来的信号，来 控制后级三态缓冲器的OE发射极开路管脚，方向控制信号用经过第一级三态 缓冲器后的读信号来进行控制。这样做可以保证总线信号在经过第一级三态缓 冲器后的时序不受改变。
在实施本发明的实施例时，总线信号在输出后，驱动第一级三态缓冲器和 几个总线控制器件，要根据处理器总线信号的驱动电流来决定直接控制总线控 制器件的个数，经过第一级三态缓冲器后，原来总线信号上的电流得到了提高， 可以满足后级总线控制器件的输入电流门限，来驱动第二级三态缓冲器和几个 总线控制器件，也要根据经过第一级三态缓冲器的总线信号输出电流，来决定 所要驱动的总线控制器件的个数，这样依次进行驱动下去，就实现了对三态缓 冲器进行分级，提高了总线信号的驱动能力，增加了系统设计的可靠性，可按 照上述步骤设计出应用多级的三态缓冲器的提高系统总线驱动能力的装置。
如图4所示，为本发明的实施例中提高系统总线驱动能力的方法流程图， 具体步骤如下：
步骤400、根据总线控制器件的个数，来确定所需要的三态缓冲器的级数。
步骤401、根据处理器系统总线接口的驱动电流，确定处理器系统总线接 口直接驱动总线控制器件的个数；
步骤402、驱动第一级缓冲器和与所述第一级缓冲器并接的所述总线控制 器件；
步骤403、根据经过所述第一级缓冲器的输出电流决定第二级缓冲器所要 驱动的总线控制器件的个数。
按照步骤402和步骤403确定所有后级各级三态缓冲器所驱动的总线控制 器件的个数。
由上述技术方案可知，通过对多级三态缓冲器进行分级，提高了系统总线 的驱动能力，从而实现系统总线对多个总线控制器的操作，并且保证总线的时 序不改变，以及保证了系统运行的可靠性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通 技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰， 这些改进和润饰也应视为本发明的保护范围。