移位寄存器电路和具备该电路的图像显示装置转让专利
申请号 : CN200710086396.6
文献号 : CN100583297C
文献日 : 2010-01-20
发明人 : 飞田洋一
申请人 : 三菱电机株式会社
摘要 :
本发明的目的在于抑制电力消耗的上升，同时防止移位寄存器电路的误动作，从而提高动作可靠性。其中，单位移位寄存器电路具有向输出端子供给低电位侧电源电位的第1、第2晶体管。第1控制端子和第2控制端子上分别输入互补的第1控制信号和第2控制信号。第1晶体管与第1控制端子之间由第3晶体管连接，第2晶体管与第2控制端子之间由第4晶体管连接，该第3、第4晶体管的漏极相互交叉连接到对方的栅极。
权利要求 :
1.一种移位寄存器电路，其具备：
时钟端子和输出端子；
将输入到上述时钟端子中的时钟信号供给到上述输出端子的第1 晶体管；以及分别将上述输出端子进行放电的第2和第3晶体管；
其特征在于，
分别将上述第1、第2和第3晶体管的控制电极所连接的节点作为 第1、第2和第3节点，并进一步具备：在输入预定的第1控制信号的第1控制端子与上述第2节点之间 进行连接的第4晶体管；
在输入预定的第2控制信号的第2控制端子与上述第3节点之间 进行连接的第5晶体管；以及基于上述第1和第2控制信号交替驱动上述第2和第3晶体管的 驱动电路；
上述第4和第5晶体管各自的一个主电极相互交叉连接到对方的 控制电极。
2.如权利要求1所述的移位寄存器电路，其特征在于，
上述驱动电路包含以上述第1节点为输入端、以上述第2节点为 输出端的第1反相器；和以上述第1节点为输入端、以上述第3节点为输出端的第2反相 器；
上述第1和第2反相器基于上述第1和第2控制信号交替激活。
3.如权利要求2所述的移位寄存器电路，其特征在于，
上述第1反相器包含在上述第2节点与上述第1控制端子之间以 二极管接法连接的第6晶体管；和在上述第2节点与第1电源端子之间进行连接、具有连接到上述 第1节点的控制电极的第7晶体管；
上述第2反相器包含在上述第3节点与上述第2控制端子之间以 二极管接法连接的第8晶体管；和在上述第3节点与上述第1电源端子之间进行连接、具有连接到 上述第1节点的控制电极的第9晶体管。
4.如权利要求2所述的移位寄存器电路，其特征在于，上述第1反相器包含在上述第2节点与第2电源端子之间进行连 接、具有输入上述第1控制信号的控制电极的第6晶体管；和在上述第2节点与第1电源端子之间进行连接、具有连接到上述 第1节点的控制电极的第7晶体管；
上述第2反相器包含在上述第3节点与上述第2电源端子之间进 行连接、具有输入上述第2控制信号的控制电极的第8晶体管；和在上述第3节点与上述第1电源端子之间进行连接、具有连接到 上述第1节点的控制电极的第9晶体管。
5.如权利要求1所述的移位寄存器电路，其特征在于，上述驱动电路具备以上述第1节点为输入端的反相器；和基于上述第1和第2控制信号将上述反相器的输出端交替电连接 到上述第2和第3节点的切换电路。
6.如权利要求5所述的移位寄存器电路，其特征在于，上述切换电路包含在上述反相器的输出端与上述第2节点之间进 行连接、具有输入上述第1控制信号的控制电极的第6晶体管；
在上述反相器的输出端与上述第3节点之间进行连接、具有输入 上述第2控制信号的控制电极的第7晶体管。
7.如权利要求1所述的移位寄存器电路，其特征在于，进一步具备在上述第1节点与上述输出端子之间进行连接的电容 元件。
8.如权利要求1所述的移位寄存器电路，其特征在于，上述第1和第2控制信号是互补信号。
9.一种移位寄存器电路，由权利要求1至权利要求8中任意一项 所述的移位寄存器电路多个级联连接而构成。
10.一种图像显示装置，是一种具备由多个移位寄存器电路级联 连接而成的栅极线驱动电路的图像显示装置，其特征在于，上述多个移位寄存器电路的每一个具备：时钟端子和输出端子；
将输入到上述时钟端子中的时钟信号供给到上述输出端子的第1 晶体管；以及分别将第1电源端子进行放电的第2和第3晶体管；
分别将上述第1、第2和第3晶体管的控制电极所连接的节点作为 第1、第2和第3节点，上述多个移位寄存器电路的每一个进一步具备：在输入预定的第1控制信号的第1控制端子与上述第2节点之间 进行连接的第4晶体管；
在输入预定的第2控制信号的第2控制端子与上述第3节点之间 进行连接的第5晶体管；以及基于上述第1和第2控制信号交替驱动上述第2和第3晶体管的 驱动电路；
上述第4和第5晶体管各自的一个主电极相互交叉连接到对方的 控制电极。
11.如权利要求10所述的图像显示装置，其特征在于，上述第1和第2控制信号被控制为在显示图像的帧间空白期间内 进行电平切换。
12.如权利要求11所述的图像显示装置，其特征在于，上述第1和第2控制信号被控制为按显示图像的每1帧切换电平。
说明书 :
技术领域
本发明涉及移位寄存器电路，特别地，涉及例如图像显示装置的 扫描线驱动电路等使用的、仅由同一导电类型的场效应晶体管构成的 移位寄存器电路。
背景技术
在液晶显示器件等图像显示装置(以下称为“显示装置”)中，在 以多个像素排列成行列状的显示屏的每一个像素行(像素线)设置栅 极线(扫描线)，在显示信号的一个水平期间的周期内依次选择该栅极 线加以驱动，由此更新显示图像。这种用来依次选择像素线即栅极线 加以驱动的栅极线驱动电路(扫描线驱动电路)可以使用在显示信号 的1帧的期间内执行一轮的移位动作的移位寄存器。
为了减少显示装置的制造工艺中的工序数，栅极线驱动电路中使 用的移位寄存器优选是仅由同一导电类型的场效应晶体管构成。因 此，人们已经提出各种仅由N型或P型场效应晶体管构成的移位寄存 器和搭载了该移位寄存器的显示装置(例如非专利文献1)。作为场效 应晶体管，使用MOS(Metal Oxide Semiconductor：金属氧化物半 导体)晶体管或薄膜晶体管(TFT：Thin Film Transistor：薄膜晶 体管)等。
另外，用作栅极线驱动电路的移位寄存器是由在每1个像素线即 每1个栅极线上设置的多个移位寄存器电路级联连接(cascade连接) 而构成。在本说明书中，为便于说明，将构成栅极线驱动电路的多个 移位寄存器电路的每一个称作“单位移位寄存器电路”。
[专利文献1]特开2004-246358号公报
[专利文献2]特开2001-350438号公报
[非专利文献1]Soon Young Yoon等“Highly Stable Integrated Gate Driver Circuit using a-Si TFT with Dual Pull-down Structure”，SID 05 DIGEST p.348-351
为了减少显示装置的制造工艺中的工序数，栅极线驱动电路中使 用的移位寄存器优选是仅由同一导电类型的场效应晶体管构成。因 此，人们已经提出各种仅由N型或P型场效应晶体管构成的移位寄存 器和搭载了该移位寄存器的显示装置(例如非专利文献1)。作为场效 应晶体管，使用MOS(Metal Oxide Semiconductor：金属氧化物半 导体)晶体管或薄膜晶体管(TFT：Thin Film Transistor：薄膜晶 体管)等。
另外，用作栅极线驱动电路的移位寄存器是由在每1个像素线即 每1个栅极线上设置的多个移位寄存器电路级联连接(cascade连接) 而构成。在本说明书中，为便于说明，将构成栅极线驱动电路的多个 移位寄存器电路的每一个称作“单位移位寄存器电路”。
[专利文献1]特开2004-246358号公报
[专利文献2]特开2001-350438号公报
[非专利文献1]Soon Young Yoon等“Highly Stable Integrated Gate Driver Circuit using a-Si TFT with Dual Pull-down Structure”，SID 05 DIGEST p.348-351
发明内容
通常的单位移位寄存器电路在其输出级具备在输出端子与时钟端 子之间连接的输出上拉晶体管以及在输出端子与基准电压端子之间连 接的输出下拉晶体管。在这种单位移位寄存器电路中，根据预定的输 入信号而将输出上拉晶体管置为ON(导通)、将输出下拉晶体管置为 OFF(截止)，在此状态下，输入到时钟端子的时钟信号被传输到输出 端子，由此将输出信号进行输出。反之，在没有输入上述输入信号的 期间，输出上拉晶体管被置为OFF、输出下拉晶体管被置为ON，输出 端子的电压水平(以下简称为“电平”)保持为L(Low)电平。
使用非结晶硅TFT(a-Si TFT)构成栅极线驱动电路的移位寄存 器的显示装置容易实现大面积化并且生产效率高，广泛应用于例如笔 记本电脑的画面和大画面显示装置等。
但另一方面，a-Si TFT在栅电极被持续(直流式)施加正偏压的 情况下，存在阈值电压正向偏移、驱动能力(使电流流过的能力)降 低的倾向。特别是在栅极线驱动电路的单位移位寄存器电路中，输出 下拉晶体管的栅极在大约1帧期间(约16ms)内被施加直流式正偏压 的动作连续执行，因此，输出下拉晶体管的驱动能力逐渐下降。这样 一来，当因噪声等向输出端子产生不必要的电荷供应时，输出下拉晶 体管无法将这些电荷释放掉，栅极线就会被错误地激活，产生误动作。
在上述非专利文献1中针对上述问题提出了一种栅极线驱动电路 作为对策，其针对单位移位寄存器电路的输出端子并列设置2个输出 下拉晶体管，使两者按每一帧交替动作/休止，由此，一个输出下拉晶 体管的栅电极就不会被持续地施加偏压。
但是，当单位移位寄存器电路具备2个输出下拉晶体管时，在单 位移位寄存器电路内就需要有2个对此进行驱动的电路(下拉驱动电 路)，因此，忧虑由此所导致的电力消耗的上升。
本发明是为了解决上述问题而做出的，其目的是在抑制电力消耗 上升的同时防止移位寄存器电路的误动作，提高动作可靠性。
本发明的移位寄存器电路是一种具备用来将输入到第1时钟端子 的时钟信号供给到输出端子的第1晶体管和分别将第1电源端子的电 位供给到上述输出端子的第2和第3晶体管的移位寄存器电路，将上 述第1、第2及第3晶体管的控制电极所连接的节点分别作为第1、第 2和第3节点，其进一步具备在输入预定的第1控制信号的第1控制端 子和上述第2节点之间进行连接的第4晶体管、在输入预定的第2控 制信号的第2控制端子和上述第3节点之间进行连接的第5晶体管、 根据上述第1和第2控制信号交替驱动上述第2和第3晶体管的驱动 电路，上述第4和第5晶体管各自的一个主电极相互连接到对方的控 制电极。
借助于本发明的移位寄存器电路，当驱动电路根据第1控制信号 和第2控制信号交替驱动第2和第3晶体管时，第5和第6晶体管也 交替地在ON/OFF之间切换，由此将处于休止状态的控制电极锁定在预 定电平。因此，能够抑制第2和第3晶体管的阈值电压的偏移，提高 动作的可靠性。另外，由于第5和第6晶体管分别连接到第1和第2 控制端子，通过很小的电力就能够实现ON/OFF的切换，因此，抑制了 电力消耗的增大。
使用非结晶硅TFT(a-Si TFT)构成栅极线驱动电路的移位寄存 器的显示装置容易实现大面积化并且生产效率高，广泛应用于例如笔 记本电脑的画面和大画面显示装置等。
但另一方面，a-Si TFT在栅电极被持续(直流式)施加正偏压的 情况下，存在阈值电压正向偏移、驱动能力(使电流流过的能力)降 低的倾向。特别是在栅极线驱动电路的单位移位寄存器电路中，输出 下拉晶体管的栅极在大约1帧期间(约16ms)内被施加直流式正偏压 的动作连续执行，因此，输出下拉晶体管的驱动能力逐渐下降。这样 一来，当因噪声等向输出端子产生不必要的电荷供应时，输出下拉晶 体管无法将这些电荷释放掉，栅极线就会被错误地激活，产生误动作。
在上述非专利文献1中针对上述问题提出了一种栅极线驱动电路 作为对策，其针对单位移位寄存器电路的输出端子并列设置2个输出 下拉晶体管，使两者按每一帧交替动作/休止，由此，一个输出下拉晶 体管的栅电极就不会被持续地施加偏压。
但是，当单位移位寄存器电路具备2个输出下拉晶体管时，在单 位移位寄存器电路内就需要有2个对此进行驱动的电路(下拉驱动电 路)，因此，忧虑由此所导致的电力消耗的上升。
本发明是为了解决上述问题而做出的，其目的是在抑制电力消耗 上升的同时防止移位寄存器电路的误动作，提高动作可靠性。
本发明的移位寄存器电路是一种具备用来将输入到第1时钟端子 的时钟信号供给到输出端子的第1晶体管和分别将第1电源端子的电 位供给到上述输出端子的第2和第3晶体管的移位寄存器电路，将上 述第1、第2及第3晶体管的控制电极所连接的节点分别作为第1、第 2和第3节点，其进一步具备在输入预定的第1控制信号的第1控制端 子和上述第2节点之间进行连接的第4晶体管、在输入预定的第2控 制信号的第2控制端子和上述第3节点之间进行连接的第5晶体管、 根据上述第1和第2控制信号交替驱动上述第2和第3晶体管的驱动 电路，上述第4和第5晶体管各自的一个主电极相互连接到对方的控 制电极。
借助于本发明的移位寄存器电路，当驱动电路根据第1控制信号 和第2控制信号交替驱动第2和第3晶体管时，第5和第6晶体管也 交替地在ON/OFF之间切换，由此将处于休止状态的控制电极锁定在预 定电平。因此，能够抑制第2和第3晶体管的阈值电压的偏移，提高 动作的可靠性。另外，由于第5和第6晶体管分别连接到第1和第2 控制端子，通过很小的电力就能够实现ON/OFF的切换，因此，抑制了 电力消耗的增大。
附图说明
图1是表示本发明的实施方式中显示装置的结构的概略框图。
图2是表示使用了单位移位寄存器电路的栅极线驱动电路的结 构实例的框图。
图3是表示现有的单位移位寄存器电路的结构的电路图。
图4是表示图2的栅极线驱动电路的动作的时序图。
图5是表示使用了单位移位寄存器电路的栅极线驱动电路的结 构实例的框图。
图6是表示图5的栅极线驱动电路的动作的时序图。
图7是表示第1实施方式的单位移位寄存器电路的结构的电路 图。
图8是表示第1实施方式的单位移位寄存器电路的动作的时序 图。
图9是用来说明第1实施方式的单位移位寄存器电路的动作的 图。
图10是表示第2实施方式的单位移位寄存器电路的结构的电路 图。
图11是表示第3实施方式的单位移位寄存器电路的结构的电路 图。
图12是表示第4实施方式的单位移位寄存器电路的结构的电路 图。
图13是表示第5实施方式的单位移位寄存器电路的结构的电路 图。
图14是表示第5实施方式的单位移位寄存器电路的结构的电路 图。
图15是表示第6实施方式的单位移位寄存器电路的结构的电路 图。
图16是用来说明第6实施方式的单位移位寄存器电路的动作的 图。
图17是表示第7实施方式的单位移位寄存器电路的结构的电路 图。
图18是表示第7实施方式的单位移位寄存器电路的结构的电路 图。
图19是表示第8实施方式的单位移位寄存器电路的结构的电路 图。
图20是表示第8实施方式的单位移位寄存器电路的结构的电路 图。
图2是表示使用了单位移位寄存器电路的栅极线驱动电路的结 构实例的框图。
图3是表示现有的单位移位寄存器电路的结构的电路图。
图4是表示图2的栅极线驱动电路的动作的时序图。
图5是表示使用了单位移位寄存器电路的栅极线驱动电路的结 构实例的框图。
图6是表示图5的栅极线驱动电路的动作的时序图。
图7是表示第1实施方式的单位移位寄存器电路的结构的电路 图。
图8是表示第1实施方式的单位移位寄存器电路的动作的时序 图。
图9是用来说明第1实施方式的单位移位寄存器电路的动作的 图。
图10是表示第2实施方式的单位移位寄存器电路的结构的电路 图。
图11是表示第3实施方式的单位移位寄存器电路的结构的电路 图。
图12是表示第4实施方式的单位移位寄存器电路的结构的电路 图。
图13是表示第5实施方式的单位移位寄存器电路的结构的电路 图。
图14是表示第5实施方式的单位移位寄存器电路的结构的电路 图。
图15是表示第6实施方式的单位移位寄存器电路的结构的电路 图。
图16是用来说明第6实施方式的单位移位寄存器电路的动作的 图。
图17是表示第7实施方式的单位移位寄存器电路的结构的电路 图。
图18是表示第7实施方式的单位移位寄存器电路的结构的电路 图。
图19是表示第8实施方式的单位移位寄存器电路的结构的电路 图。
图20是表示第8实施方式的单位移位寄存器电路的结构的电路 图。
具体实施方式
下面，参照附图说明本发明的实施方式。其中，为了避免冗长的 重复说明，在各图中对功能相同或相当的元素附加相同符号。
第1实施方式
图1是表示本发明的第1实施方式中显示装置的结构的概略框 图，作为显示装置的代表实例，图中表示出液晶显示装置10的整体结 构。
液晶显示装置10具备液晶阵列部20、栅极线驱动电路(扫描线驱 动电路)30和源极驱动器40。由后述说明可知，本发明的实施方式中 的移位寄存器搭载在栅极线驱动电路30中。
液晶阵列部20包含以行列状配设的多个像素25。像素的各个行 (以下也称为“像素线”)中分别配设了栅极线GL1、GL2、......(统称 为“栅极线GL”)，另外，像素的各个列(以下也称为“像素列”)中分 别配设了数据线DL1、DL2、......(统称为“数据线DL”)。图1中，代 表性地表示出第1行的第1列和第2列的像素25、以及与此相对应的 栅极线GL1和数据线DL1、DL2。
各像素25具有设置在相对应的数据线DL和像素节点Np之间的像 素开关元件26、像素节点Np及公共电极节点NC之间并联连接的电容 器27及液晶显示元件28。液晶显示元件28中的液晶的配向性随着像 素节点Np和公共电极节点NC之间的电压差而变化，并对此作出响应 地，液晶显示元件28的显示辉度发生变化。由此，就能够借助于经由 数据线DL及像素开关元件26传递到像素节点Np的显示电压来控制各 像素的辉度。即，在像素节点Np与公共电极节点NC之间施加其大小 在与最大辉度相对应的电压差和与最小辉度相对应的电压差之间的中 间电压差，就能够得到中间辉度。因此，通过阶段式设定上述显示电 压，就可以获得梯度渐变的辉度。
栅极线驱动电路30根据预定的扫描周期依次选择栅极线GL进行 驱动。像素开关元件26的栅电极分别与所对应的栅极线GL相连接。 在特定的栅极线GL被选中的期间内，在与其相连接的各个像素中，像 素开关元件26处于导通状态，像素节点Np与所对应的数据线DL连接 起来。此外，传递到像素节点Np的显示电压由电容器27维持下来。 一般来说像素开关元件26由与液晶显示元件28相同的绝缘基板(玻 璃基板、树脂基板等)上所形成的TFT构成。
源极驱动器40用来将由N比特的数字信号即显示信号SIG阶段式 设定的显示电压输出到数据线DL。这里所采用的是一个实例，其中显 示信号SIG是6比特信号，由显示信号比特DB0～DB5构成。如果使用 6比特的显示信号SIG，则各像素可以显示出26＝64级灰度显示。进一 步，如果利用R(Red)、G(Green)和B(Blue)这3个像素形成一个 彩色显示单位，则可以进行约26万色的彩色显示。
另外，如图1所示，源极驱动器40由移位寄存器50、数据锁存电 路52和54、梯度电压生成电路60、解码电路70、模拟放大器80构 成。
在显示信号SIG中串行生成与各个像素25的显示辉度相对应的显 示信号比特DB0～DB5。即，各个定时的显示信号比特DB0～DB5表示 液晶阵列部20中的任一个像素25的显示辉度。
移位寄存器50按照与显示信号SIG的设定切换周期同步的定时向 数据锁存电路52发出显示信号比特DB0～DB5的捕捉指令。数据锁存 电路52依次捕捉串行生成的显示信号SIG，并保存与一个像素线相当 的显示信号SIG。
输入到数据锁存电路54的锁存信号LT在数据锁存电路52捕捉与 一个像素线相当的显示信号SIG的定时激活。数据锁存电路54对此作 出响应，捕捉到此时保存在数据锁存电路52中的与一个像素线相当的 显示信号SIG。
梯度电压生成电路60由在高电压VDH和低电压VDL之间串联连接 的63个分压电阻构成，分别生成64级梯度电压V1～V64。
解码电路70对数据锁存电路54中保存的显示信号SIG进行解 码，根据该解码结果从梯度电压V1～V64之中选择并输出向各解码输 出节点Nd1、Nd2、......(统称为“解码输出节点Nd”)输出的电压。
其结果是，数据锁存电路54中保存的与一个像素线相当的显示信 号SIG相对应的显示电压(梯度电压V1～V64之一)被同时(并行) 输出到解码输出节点Nd。此外，在图1中，代表性地表示了与第1列 和第2列数据线DL1、DL2相对应的解码输出节点Nd1、Nd2。
模拟放大器80将与从解码电路70输出到解码输出节点Nd1、 Nd2、......的各显示电压相对应的模拟电压分别输出到数据线DL1、 DL2、......。
源极驱动器40按照预定的扫描周期将与一系列的显示信号SIG相 对应的显示电压以每一个像素线重复输出到数据线DL，栅极线驱动电 路30与该扫描周期同步地依次驱动栅极线GL1、GL2、......，由此就能 够在液晶阵列部20中按照显示信号SIG显示出图像。
此外，图1中表示的是栅极线驱动电路30和源极驱动器40与液 晶阵列部20形成为一体的液晶显示装置10的结构实例，但栅极线驱 动电路30和源极驱动器40也可以作为液晶阵列部20的外部电路进行 设置。
图2是表示栅极线驱动电路30的结构的图。该栅极线驱动电路30 由级联连接(cascade连接)的多个单位移位寄存器电路SR1、SR2、SR3、 SR4、......所构成的移位寄存器构成。(以下将单位移位寄存器电路 SR1、SR2、......统称为“单位移位寄存器电路SR”)。单位移位寄存器 电路SR在每1个像素线即每1个栅极线GL设置各1个。
另外，图2所示的时钟发生器31用来将相位各不相同的3相时钟 信号CLK1、CLK2、CLK3输入到栅极线驱动电路30的单位移位寄存器 电路SR。这些时钟信号CLK1、CLK2、CLK3被控制为按照与显示装置 的扫描周期同步的定时依次激活。
各个单位移位寄存器电路SR具有输入端子IN、输出端子OUT、时 钟端子CK及复位端子RST。如图2所示，时钟发生器31所输出的时钟 信号CLK1、CLK2、CLK3之中的任一个被供给到各单位移位寄存器电路 SR的时钟端子CK及复位端子RST。单位移位寄存器电路SR的输出端 子OUT上分别连接栅极线GL。即，输出到输出端子OUT的信号(输出 信号)成为用于激活栅极线GL的水平(或垂直)扫描脉冲。
第1级(第1梯度)的单位移位寄存器电路SR1的输入端子IN中 输入与图像信号的各帧期间的开头相对应的开始脉冲。第2级以后的 单位移位寄存器电路SR的输入端子IN中输入其前一级的输出信号。 即，第2级以后的单位移位寄存器电路SR的输入端子IN连接到其前 一级的单位移位寄存器电路SR的输出端子OUT。
在具有这种结构的栅极线驱动电路30中，各单位移位寄存器电路 SR与时钟信号CLK1、CLK2、CLK3同步地将从前一级输入的输入信号 (前一级的输出信号)进行偏移(shifting)，同时传递给相应的栅极 线GL及其下一级的单位移位寄存器电路SR(单位移位寄存器电路SR 的动作将在后面详细叙述)。其结果是，一系列的单位移位寄存器电路 SR以按照预定的扫描周期的定时依次激活栅极线GL，发挥所谓的栅极 线驱动单元的功能。
这里，为了便于说明本发明，下面说明现有的单位移位寄存器。 图3是表示现有的单位移位寄存器电路SR的结构的电路图。此外，栅 极线驱动电路30中级联连接的各单位移位寄存器电路SR的结构实质 上都相同，因此以下只针对1个单位移位寄存器电路SR的结构进行代 表性说明。另外，构成该单位移位寄存器电路SR的晶体管全部都是同 一导电类型的场效应晶体管，在本实施方式中全部采用N型TFT。
如图3所示，现有的单位移位寄存器电路SR除了已在图2所示的 输入端子IN、输出端子OUT、时钟端子CK和复位端子RST之外，还具 有提供低电位侧电源电位VSS的第1电源端子S1、共同提供高电位侧 电源电位VDD的第2电源端子S2和第3电源端子S3。这里表示的实例 是在第2电源端子S2和第3电源端子S3上共同提供相同电位(VDD)， 但只要能够分别提供用来驱动晶体管Q1和晶体管Q2的足够的电位即 可，也可以提供互不相同的电位。在以下的说明中，低电位侧电源电 位VSS采用电路的基准电位(＝0V)，但在实际运用中基准电位是以写 入像素中的数据的电压为基准而设定的，例如，高电位侧电源电位VDD 设定为17V、低电位侧电源电位VSS设定为-12V等。
单位移位寄存器电路SR的输出级由在输出端子OUT和时钟端子CK 之间进行连接的晶体管Q1、在输出端子OUT和第1电源端子S1之间进 行连接的晶体管Q2构成。即，晶体管Q1是将输入到时钟端子CK的时 钟信号供给到输出端子OUT的输出上拉晶体管；晶体管Q2是将第1电 源端子S1的电位供给到输出端子OUT的输出下拉晶体管。下面将构成 单位移位寄存器电路SR的输出级的晶体管Q1的栅极(控制电极)所 连接的节点定义为节点N1(第1节点)，将晶体管Q2的栅极(控制电 极)所连接的节点定义为节点N2(第2节点)。
晶体管Q1的栅极-源极之间(即输出端子OUT与节点N1之间) 设置有电容元件C。另外，在节点N1与第2电源端子S2之间连接有晶 体管Q3，其栅极连接到输入端子IN。在节点N1与第1电源端子S1之 间连接晶体管Q4及晶体管Q5。晶体管Q4的栅极连接到复位端子RST， 晶体管Q5的栅极连接到节点N2。
在节点N2与第3电源端子S3之间连接二极管接法晶体管Q6，节 点N2与第1电源端子S1之间连接晶体管Q7。晶体管Q7的栅极连接到 节点N1。晶体管Q7被设定为驱动能力(使电流流过的能力)比晶体管 Q6足够大。即，晶体管Q7的导通电阻小于晶体管Q6的导通电阻。这 样一来，如果晶体管Q7的栅极电位上升，节点N2的电位就会下降； 反之，如果晶体管Q7的栅极电位下降，节点N2的电位就会上升。即， 晶体管Q6和晶体管Q7构成了以节点N1为输入端、以节点N2为输出 端的反相器。该反相器的动作是由晶体管Q6和晶体管Q7的导通电阻 值比决定的，称为“比例型反相器(a ratio inverter)”。另外，该 反相器发挥用来下拉输出端子OUT而驱动晶体管Q2的“下拉驱动电 路”的功能。
下面说明图3的单位移位寄存器电路SR的具体动作。构成栅极线 驱动电路30的各单位移位寄存器电路SR的动作实质上都是相同的， 因此，这里代表性地说明第n级的单位移位寄存器电路SRn的动作。
为了简单起见，在说明中假定该单位移位寄存器电路SRn的时钟 端子CK中输入时钟信号CLK1，复位端子RST中输入时钟信号CLK3(例 如，图2中的单位移位寄存器电路SR1、SR4等与此相当)。另外，将该 单位移位寄存器电路SRn的输出信号定义为Gn，将其前一级(第n-1 级)的单位移位寄存器电路SR的输出信号定义为Gn-1。另外，假定构 成单位移位寄存器电路SR的各晶体管的阈值电压全部相等，其值设为 Vth。
首先，假定在初始状态下节点N1为L(Low)电平(VSS)，节点 N2为H(High)电平(VDD-Vth)(以后将该状态称为“复位状态”)。 另外，假定时钟端子CK(时钟信号CLK1)、复位端子RST(时钟信号 CLK3)、输入端子IN(前一级的输出信号Gn-1)都是L电平。在该复 位状态下，晶体管Q1为OFF(截止状态)、晶体管Q2为ON(导通状态)， 因此，输出端子OUT(输出信号Gn)与时钟端子CK(时钟信号CLK1) 的电平无关地保持在L电平。即，该单位移位寄存器电路SRn所连接 的栅极线GLn处于非选择状态。
如果前一级的单位移位寄存器电路SRn-1的输出信号Gn-1由该状 态变为H电平，就会被输入到相应的单位移位寄存器电路SRn的输入 端子IN，晶体管Q3变为ON。此时，节点N2为L电平，因此晶体管Q5 也是ON状态；而晶体管Q3被设定为比晶体管Q5的驱动能力充分大， 晶体管Q3的导通电阻比晶体管Q5的导通电阻充分小，因此节点N1的 电平上升。
由此，晶体管Q7开始导通，节点N2的电平下降。这样一来，晶 体管Q5的电阻升高，节点N1的电平迅速上升，足够使晶体管Q7导通。 其结果是，节点N2变为L电平(VSS)，晶体管Q5变为OFF，节点N1 变为H电平(VDD-Vth)。这样一来，在节点N1为H电平、节点N2为L 电平的状态下(以下，将这种状态称为“设定状态”)，晶体管Q1变为 ON，晶体管Q2变为OFF。其后，前一级的输出信号Gn-1恢复为L电 平，晶体管Q3变为OFF状态，而节点N1变为浮动状态，因此该设定 状态被保持下来。
在设定状态下，由于晶体管Q1为ON、晶体管Q2为OFF，所以接 下来如果时钟端子CK的时钟信号CLK1变为H电平，则输出端子OUT 的电平上升。这时，通过经由电容元件C和晶体管Q1的栅极-沟道间 电容的耦合，节点N1的电平上升特定的电压(因此，节点N1有时候 也被称为“升压节点”)。因此，即使输出端子OUT的电平上升，晶体 管Q1的栅极-源极之间的电压仍保持为大于阈值电压(Vth)，该晶体 管Q1保持低阻抗，因此，输出信号Gn的电平随着时钟端子CK的电平 迅速变化。特别地，当晶体管Q1的栅极-源极间电压足够大的情况下， 晶体管Q1执行非饱和区的动作(非饱和动作)，因此不会出现阈值电 压大小的损失，输出端子OUT上升至与时钟信号CLK1相同的电平。由 此，输出信号Gn仅在时钟信号CLK1为H电平的期间内保持H电平， 使栅极线GLn激活而进入选择状态。此外，时钟信号CLK1恢复L电平 后，输出信号Gn也随之迅速变为L电平，栅极线GLn被放电，恢复非 选择状态。
其后，复位端子RST的时钟信号CLK3变为H电平，则晶体管Q4 变为ON，因此节点N1变为L电平，晶体管Q7随之变为OFF，因此节 点N2变为H电平。即，恢复到晶体管Q1为OFF、晶体管Q2为ON的 复位状态(因此节点N2有时候也称为“复位节点”)。
对于以上的动作，总而言之，单位移位寄存器电路SR当输入端子 IN中没有信号(开始脉冲或前一级的输出信号Gn-1)输入的期间为复 位状态，晶体管Q1保持OFF、晶体管Q2保持ON，因此，输出端子OUT (栅极线GLn)保持为低阻抗的L电平(VSS)。然后，当输入端子IN 中输入信号时，单位移位寄存器电路SR切换至设定状态。在设定状态 下，由于晶体管Q1为ON、晶体管Q2为OFF，所以在时钟端子CK的信 号(时钟信号CLK1)为H电平的期间内，输出端子OUT(输出信号Gn) 变为H电平。然后，如果复位端子RST中有信号(时钟信号CLK3)输 入，则恢复为原来的复位状态。
如果将依照此种方式动作的多个单位移位寄存器电路SR如图2所 示级联连接构成栅极线驱动电路30，则输入到第1级的单位移位寄存 器电路SR1的输入端子IN的输入信号(开始脉冲)就会如图4所示的 时序图那样按照与时钟信号CLK1、CLK2、CLK3同步的定时偏移，同时 以单位移位寄存器电路SR2、SR3、......的顺序被传递。由此，栅极线 驱动电路30就能够按照预定的扫描周期依次驱动栅极线GL1、GL2、 GL3、......。
在上述实例中表示的是多个单位移位寄存器电路SR基于3相时钟 动作的实例，但也可以使用2相时钟信号进行动作。图5是表示在这 种情况下的栅极线驱动电路30的结构的图。
在这种情况下，栅极线驱动电路30也是由级联连接的多个单位移 位寄存器电路SR构成的。即，各单位移位寄存器电路SR的输入端子 IN上连接其前一级的单位移位寄存器电路SR的输出端子OUT。其中， 第1级的单位移位寄存器电路SR1的输入端子IN中输入开始脉冲作为 输入信号。
这种情况下的时钟发生器31输出相互反相的2相时钟，即时钟信 号CLK、/CLK。各个单位移位寄存器电路SR的时钟端子CK中输入该 时钟信号CLK、/CLK之中的一个，以便使前后相邻的单位移位寄存器 电路SR中输入相互反相的时钟信号。另外，如图5所示，各单位移位 寄存器电路SR的复位端子RST上连接其后一级(在该实例中是下一 级)的单位移位寄存器电路SR的输出端子OUT。
下面说明如图5所示构成的栅极线驱动电路30中的单位移位寄存 器电路SR的动作。这里也是代表性地说明第n段的单位移位寄存器电 路SRn的动作。为了简单起见，在说明中假定该单位移位寄存器电路 SRn的时钟端子CK中输入时钟信号CLK(例如，图5中的单位移位寄 存器电路SR1、SR3等与此相当)。另外，将该单位移位寄存器电路SRn 的输出信号定义为Gn、其前一级(第n-1级)的单位移位寄存器电路 SRn-1和下一级(第n+1级)的单位移位寄存器电路SRn+1的输出信 号分别定义为Gn-1和Gn+1。
首先，假定初始状态是节点N1为L电平(VSS)、节点N2为H电 平(VDD-Vth)的复位状态。另外，假定时钟端子CK(时钟信号CLK)、 复位端子RST(下一级的输出信号Gn+1)、输入端子IN(前一级的输 出信号Gn-1)都是L电平。
从该状态，如果前一级的输出信号Gn-1变为H电平，其输入到相 应的单位移位寄存器电路SRn的输入端子IN，晶体管Q3变为ON，节 点N1的电平上升。由此，晶体管Q7开始导通，节点N2的电平下降。 这样一来，晶体管Q5的电阻升高，节点N1的电平迅速上升，足够使 晶体管Q7导通。其结果是，节点N2变为L电平(VSS)，晶体管Q5变 为OFF，节点N1变为H电平(VDD-Vth)。其结果是，晶体管Q1变为 ON、晶体管Q2变为OFF，成为设定状态。
此外，如果时钟信号CLK变为H电平、输出端子OUT的电平上升， 则通过电容元件C和晶体管Q1的栅极-沟道间电容的耦合，节点N1的 电平上升特定的电压。因此，输出信号Gn的电平随着时钟端子CK的 电平而变化，在时钟信号CLK为H电平的期间内，输出信号Gn也变为 H电平，栅极线GLn被激活(成为选择状态)。其后，当时钟信号CLK 恢复到L电平，输出信号Gn也恢复到L电平，栅极线GLn恢复为非选 择状态。
输出信号Gn被传递到下一级的单位移位寄存器电路SRn+1之后， 从那里输出的输出信号Gn+1变为H电平时，其输入到复位端子RST， 晶体管Q4变为ON，节点N1变为L电平。晶体管Q7随之变为OFF，因 此节点N2变为H电平。即，该单位移位寄存器电路SRn恢复到复位状 态，晶体管Q1变为OFF、晶体管Q2变为ON。
依照此种方式，即使在栅极线驱动电路30如图5所示构成的情况 下，各个单位移位寄存器电路SR的动作除了复位端子RST中输入的信 号是后一级的输出信号Gn+1之外，与图2所示结构的情况大致相同。
图5所示的级联连接的单位移位寄存器电路SR1、SR2、......依次 执行上述动作。由此，第1级的单位移位寄存器电路SR1的输入端子IN 中输入的输入信号(开始脉冲)与时钟信号CLK、/CLK同步偏移，并 同时按顺序传递到单位移位寄存器电路SR2、SR3、......。其结果是， 栅极线驱动电路30能够按照如图6所示的时序图与时钟信号CLK、/CLK 同步地依次驱动栅极线GL1、GL2、GL3、......。
但是，在图5的结构中，各单位移位寄存器电路SR在复位端子RST 中输入下一级的单位移位寄存器电路SR的输出信号Gn+1，因此，至少 要下一级的单位移位寄存器电路SR动作一次后才能变为复位状态(即 上述的初始状态)。各单位移位寄存器电路SR若不经过复位状态，则 不能执行如图6所示的通常动作。因此，在采用图5结构的情况下， 在执行通常动作之前必须执行仿真动作(dummy operation)，将仿真 的输入信号从单位移位寄存器电路SR的第1级传递到最后级。或者， 也可以在各单位移位寄存器电路SR的节点N2与第3电源端子S3(高 电位侧电源)之间另行设置复位用晶体管，在执行通常动作之前执行 对节点N2强制充电的复位动作。但是，在此情况下需要另外的复位用 信号线。
这里详细说明先前叙述的现有的单位移位寄存器电路SR中的误动 作问题。下面假定构成单位移位寄存器电路SR的各晶体管是a-Si TFT。
在图6的最下方表示了图5的栅极线驱动电路30中的单位移位寄 存器电路SR1的节点N2的电压波形。如上所述，输入端子IN的信号(开 始脉冲或前一级的输出信号Gn-1)变为H电平后，节点N2就会迁移至 L电平，但马上就会被复位端子RST的信号(下一级的输出信号Gn+1) 恢复为H电平，之后，在约1帧期间(约16ms)内保持H电平(虽然 在图示中省略了，但该行为在图2的情况下也是这样)。即，晶体管Q2 和晶体管Q5的栅极在约1帧期间内被持续(直流式)正偏压，并在各 帧中重复。由此，当单位移位寄存器电路SR由a-Si TFT构成的情况 下，会出现晶体管Q2、Q5的阈值电压向正向偏移、驱动能力下降的问 题。
在复位状态下的晶体管Q5的驱动能力下降时，例如晶体管Q1的 栅极与源极/漏极之间的叠加电容所导致的节点N1中产生的噪声等引 起的电荷就不能迅速释放掉，节点N1的电平有可能会上升。这样一来， 当处于OFF状态的晶体管Q1的阻抗值会下降而时钟信号CLK变为H电 平时就会对输出端子OUT供给不需要的电荷。进而，如果此时晶体管 Q2的驱动能力下降，就无法将因噪声而产生的输出端子OUT的电荷迅 速释放，导致输出端子OUT的电平上升。即，会产生应处于非选择状 态的栅极线变为选择状态的误动作，导致液晶显示装置10的显示故 障。
如前面所述那样，在非专利文献1中，在单位移位寄存器电路中 设置2个输出下拉晶体管，使该两者按每一帧交替动作/休止，由此避 免使一个输出下拉晶体管的栅电极被持续偏压，这样就可以避免这种 故障。但是，在单位移位寄存器电路内也需要2个对此进行驱动的电 路(下拉驱动电路)，因此忧虑由此引起的电力消耗的上升。下面说明 本发明的移位寄存器电路，其特征是既抑制了电力消耗的上升，又能 够解决上述故障。
图7是表示第1实施方式的单位移位寄存器电路SR的结构的电路 图。在该图中，该单位移位寄存器电路SR的输出级由在输出端子OUT 和时钟端子CK之间进行连接的晶体管Q1、共同在输出端子OUT和第1 电源端子S1之间进行连接的晶体管Q2A、Q2B构成。即，晶体管Q1是 将输入到时钟端子CK的时钟信号供给到输出端子OUT的第1晶体管； 晶体管Q2A、Q2B是分别将第1电源端子S1的电位供给到输出端子OUT 的第2和第3晶体管。这里，如图7所示，将晶体管Q1的栅极(控制 电极)所连接的节点定义为节点N1、将晶体管Q2A的栅极所连接的节 点定义为节点N2A，将晶体管Q2B的栅极所连接的节点定义为节点 N2B。
晶体管Q1的栅极与源极之间、即节点N1与输出端子OUT之间设 置有电容元件C。节点N1与第2电源端子S2之间由栅极连接到输入端 子IN的晶体管Q3连接，节点N1与第1电源端子S1之间由栅极连接 到复位端子RST的晶体管Q4、栅极连接到节点N2A的晶体管Q5A、以 及栅极连接到节点N2B的晶体管Q5B连接。
本实施方式的单位移位寄存器电路SR具有输入预定的第1控制信 号VFR的第1控制端子CTA和输入第2控制信号/VFR的第2控制端子 CTB。第1控制信号VFR与第2控制信号/VFR是互补信号，是由用来 驱动栅极线驱动电路30的驱动控制装置(未图示)生成。该第1控制 信号VFR和第2控制信号/VFR优选是控制为在显示图像的帧之间的空 白(blanking)期间内切换电平(交替)，例如，控制为按显示图像的 每1帧进行电平切换。
在第1控制端子CTA与节点N2A之间连接晶体管Q8A，在第2控 制端子CTB与节点N2B之间连接晶体管Q8B。晶体管Q8A的栅极连接 到晶体管Q8B的漏极(节点N2B)，晶体管Q8B的栅极连接到晶体管Q8A 的漏极(节点N2A)。即，晶体管Q8A和晶体管Q8B各自的主电极(这 里是漏极)交叉连接到对方的控制电极(栅极)，构成所谓的双稳态触 发器电路。
晶体管Q6A以二极管接法连接，在节点N2A与第1控制端子CTA 之间进行连接。晶体管Q7A在节点N2A与第1电源端子S1之间进行连 接，栅极连接到节点N1。这些晶体管Q6A、Q7A构成了以节点N1为输 入端、节点N2A为输出端的比例型反相器，但与通常的反相器不同， 其电源由第1控制信号VFR提供。
另外，晶体管Q6B以二极管接法连接，在节点N2B与第2控制端 子CTB之间进行连接。晶体管Q7B在节点N2B与第1电源端子S1之间 进行连接，栅极连接到节点N1。这些晶体管Q6B、Q7B构成了以节点 N1为输入端、节点N2B为输出端的比例型反相器，但与通常的反相器 不同，其电源由第2控制信号/VFR提供。下面将由晶体管Q6A、Q7A 构成的反相器称为“第1反相器”，将由晶体管Q6B、Q7B构成的反相 器称为“第2反相器”。
图8是表示第1实施方式的单位移位寄存器电路SR的动作的时序 图。下面参照图8说明图7所示的本实施方式中的单位移位寄存器电 路SR的动作。图7的单位移位寄存器电路SR也可以应用于上述图2 和图5的任意一个结构的栅极线驱动电路30，这里表示的是如图5所 示的将移位寄存器SR级联连接构成栅极线驱动电路30的情形下的动 作。此外，第1控制信号VFR和第2控制信号/VFR被输入到级联连接 的全部单位移位寄存器电路SR中。
这里也代表性地说明第n级的单位移位寄存器电路SRn的动作， 说明该单位移位寄存器电路SRn的时钟端子CK中输入时钟信号CLK的 情形。另外，假定该单位移位寄存器电路SRn的输出信号为Gn、其前 一级(第n-1级)的单位移位寄存器电路SRn-1和下一级(第n+1级) 的单位移位寄存器电路SRn+1的输出信号分别为Gn-1和Gn+1。
另外，为了简化说明，假定时钟信号CLK、/CLK的H电平和第1 控制信号VFR及第2控制信号/VFR的H电平全部与高电位侧电源电位 VDD相等。另外，假定第1控制信号VFR和第2控制信号/VFR被控制 为按显示图像的每1帧进行电平切换。进一步，假定构成单位移位寄 存器电路SR的各晶体管的阈值电压全部相等，其值设为Vth。
如图8所示，在帧期间和帧期间之间的空白期间(省略图示)的 时刻t1，第1控制信号VFR为H电平，第2控制信号/VFR为L电平。 第1控制信号VFR输入到单位移位寄存器电路SRn的第1控制端子 CTA，因此，晶体管Q6A的漏极和栅极的电位从VSS变为VDD，该晶体 管Q6A变为ON。即，电源被供给到由晶体管Q6A、Q7A构成的第1反 相器，该第1反相器被激活。此时，晶体管Q5B处于ON状态，节点N1 处于L电平状态(即栅极线GLn的非选择状态)，因此，晶体管Q7A处 于OFF状态，节点N2A的电平上升。
另一方面，第2控制信号/VFR被输入到第2控制端子CTB，因此， 晶体管Q6B的漏极和栅极的单位从VDD变为VSS。即，由晶体管Q6B、 Q7B构成的第2反相器上不提供电源。晶体管Q6B发挥以第2控制端子 CTB至节点N2B的方向为正向的二极管功能，因此，节点N2B的电荷 不会通过晶体管Q6B而放电。但是，如上所述，节点N2A的电平上升， 并且晶体管Q8B的源极(第2控制端子CTB)为VSS，因此，晶体管 Q8B变为ON，将节点N2B置为L电平(VSS)。相应地，晶体管Q8A变 为OFF，节点N2A变为H电平(VDD-Vth)。即，在时刻t1之后，由晶 体管Q8A、Q8B构成的双稳态触发器电路中的电位分布成为图9(a) 所示。
依照此种方式，在第1控制信号VFR为H电平、第2控制信号/VFR 为L电平的期间内，第2反相器不激活，因此节点N2B固定为L电平。 由此，在此期间内的晶体管Q2B和晶体管Q5B，其栅极不会被偏压，从 而处于休止状态。也就是说，在此期间内，该单位移位寄存器电路SR 中通过晶体管Q1、Q2A、Q3、Q4、Q5A、Q6A、Q7A的组合构成了与图3 所示的单位移位寄存器电路SR等效的电路，可以执行同样的动作。
即，在时刻t2，如果前一级的输出信号Gn-1变为H电平，则其输 入到输入端子IN而晶体管Q3变为ON。这时，晶体管Q5A也处于ON 状态，而晶体管Q3的导通电阻设定为比晶体管Q5A的导通电阻充分 低，节点N1变为H电平(VDD-Vth)，晶体管Q1变为ON。
由晶体管Q6A、Q7A构成的第1反相器以节点N1为输入端、以节 点N2A为输出端，因此，节点N1变为H电平时，节点N2A就变为L电 平。相应地，晶体管Q2A、Q5A变为OFF。这里，该第1反相器是比例 型反相器，因此，L电平输出的电位是由晶体管Q6A、Q7A的导通电阻 之比决定的值。即，在将节点N2A置为L电平的期间，晶体管Q6A、Q7A 两者都变为ON，因此，贯通电流从第1控制端子CTA通过晶体管Q6A、 Q7A流向第1电源端子S1，将消耗一定的电力。
其后，前一级的输出信号Gn-1恢复为L电平时，晶体管Q3变为 OFF状态，而节点N1变为浮动状态，因此节点N1的H电平被保持下来。 此外，在时刻t3，当时钟信号CLK变为H电平时，晶体管Q1处于ON 状态，因此，该时钟信号CLK的H电平被供给到输出端子OUT，输出信 号Gn变为H电平。这时，通过经由电容元件C和晶体管Q1的栅极-沟 道间电容的耦合，节点N1的电平随着输出信号Gn的电平上升而上升 特定的电压。因此，晶体管Q1的源极-栅极间电压保持较高值，该晶 体管Q1被保持在低阻抗状态，因此，输出信号Gn的电平迅速追随时 钟信号CLK的电平。因此，其后当时钟信号CLK恢复到L电平时，输 出信号Gn也迅速恢复到L电平。
此外，在时刻t4，下一级的移位寄存器的输出信号Gn+1变为H 电平时，其被输入到复位端子RST，晶体管Q4变为ON。其结果是，节 点N1变为L电平，晶体管Q7A变为OFF，节点N2A恢复到H(VDD-Vth) 状态。其后，该状态一直保持到在下一空白期间的时刻t5第1控制信 号VFR和第2控制信号/VFR的电平发生反转为止。
此外，在时刻t5，第1控制信号VFR变为L电平、第2控制信号 /VFR变为H电平时，与一直以来的情形相反，由晶体管Q6B、Q7B构 成的第2反相器被激活，节点N2B变为H电平。相应地，晶体管Q8A 变为ON，并且晶体管Q6A的漏极(第1控制端子CTA)的电位为VSS， 第1反相器不会被激活，因此，节点N2A变为L电平(VSS)。
即，在时刻t5之后的第1控制信号VFR为L电平、第2控制信号 /VFR为H电平的期间内，由晶体管Q8A、Q8B构成的双稳态触发器电 路中的电位分布成为如图9(b)所示。由此，在此期间内，晶体管Q2A、 Q5A的栅极没有施加偏压，该晶体管Q2A、Q5A处于休止状态。另外， 第1反相器也因为没有电源供应而不产生动作，因此，在该电位移位 寄存器电路SR中，通过晶体管Q1、Q2B、Q3、Q4、Q5B、Q6B、Q7B的 组合构成了与图3所示的单位移位寄存器电路SR等价的电路，由此执 行与上述的时刻t1～t5相同的动作。
依照此种方式，图7的单位移位寄存器电路SR能够执行与图3所 示的现有电路相同的动作。此外，每当第1控制信号VFR和第2控制 信号/VFR反转时，晶体管Q2A、Q5A的配对和晶体管Q2B、Q5B的配对 交替进入休止状态，因此，能够防止这些栅极被直流式偏压(dc- biased)。因此，能够防止a-Si TFT的阈值偏移导致的误动作，提高 动作的可靠性。
另外，本实施方式中的单位移位寄存器电路SR具有由晶体管 Q6A、Q7A构成的第1反相器和由晶体管Q6B、Q7B构成的第2反相器 这2个反相器，该第1和第2反相器在互补信号即第1控制信号VFR 和第2控制信号/VFR每次反转时交替地被激活。即，第1和第2反相 器发挥驱动电路的功能，其根据第1控制信号VFR和第2控制信号/VFR 交替驱动晶体管Q2A、Q2B。第1和第2反相器这两者不会同时被激活， 因此，所消耗的电力与1个反相器的情形相等，抑制了电力消耗的上 升。
另外，本实施方式的单位移位寄存器电路SR中，晶体管Q8A、Q8B 构成了双稳态触发器电路，但其与通常的双稳态触发器电路不同，晶 体管Q8A、Q8B的源极上分别输入第1控制信号VFR和第2控制信号 /VFR。例如，在上述时刻t2，需要通过由晶体管Q7A、Q8A构成的反 相器的输出将晶体管Q8B置为ON，但此时晶体管Q8A的源极电位(第 1控制信号VFR)为VDD。为此，即使从由晶体管Q6A、Q7A构成的反 相器所流出的电流很小，节点N2A的电位充分上升而也能够使晶体管 Q8B变为ON，因此可抑制电力消耗的增加。
如果假定晶体管Q8A、Q8B的源极电位如通常的双稳态触发器电路 那样固定为VSS，则为了使节点N2A的电平充分上升，就必须使晶体管 Q6A的驱动能力比晶体管Q8A充分大，电力消耗也会增大。另外，比例 型反相器的动作是由2个晶体管的导通电阻之比决定的，因此，如果 晶体管Q6A的驱动能力增大，则晶体管Q7A的驱动能力也必须增大， 该反相器的电力消耗也增大。在图7的单位移位寄存器电路SR中也解 决了这个问题。
晶体管Q8A、Q8B的源极上分别输入第1控制信号VFR和第2控制 信号/VFR的做法还有其他优点。即，在第1控制信号VFR为H电平、 第2控制信号/VFR为L电平的期间内，除了栅极线GL的选择期间之 外，晶体管Q8A、Q8B的电位分布成为如图9(a)所示，晶体管Q8A 的栅极相对于源极负偏压。反之，在第1控制信号VFR为L电平、第2 控制信号/VFR为H电平的期间内，除了栅极线GL的选择期间之外，晶 体管Q8A、Q8B的电位分布成为如图9(b)所示，晶体管Q8B的栅极 相对于源极负偏压。
依照此种方式，晶体管Q8A、Q8B的栅极相对于源极定期地负偏压， 因此，能够有效地抑制该晶体管Q8A、Q8B的阈值电压的正向偏移。由 此能够抑制晶体管Q8A、Q8B的驱动能力的下降，能够使节点N2A和节 点N2B以低阻抗提供L电平的电位(VSS)。其结果是，能够获得很好 的抑制晶体管Q2A、Q2B、Q5A、Q5B的阈值电压偏移的效果。
此外，在以上说明中，第1控制信号VFR和第2控制信号/VFR在 每1帧的空白期间内电平发生切换(交替)，但其周期可以是任意的， 例如也可以以2帧以上的周期进行切换。但是，该周期如果过长，则 在此期间晶体管Q2A、Q2B、Q5A、Q5B的阈值电压就有可能大幅度偏移， 本发明的效果难以充分发挥，因此，优选是如本实施方式这样采用1 帧为周期。另外，进行交替的定时也不需要一定是在空白期间内，但 在单位移位寄存器电路SR的动作过程中的切换，有可能在电路中产生 电压变化，因寄生电容而导致动作速度的延迟等故障。因此，优选是 如上述实例那样在空白期间内执行。
第2实施方式
在第1实施方式的单位移位寄存器电路SR中，构成第1反相器的 晶体管Q6A和构成第2反相器的晶体管Q6B分别采用二极管接法连 接。即，其结构是，晶体管Q6A的栅极和漏极这两者连接到第1控制 信号VFR被输入的第1控制端子CTA，晶体管Q6B的栅极和漏极这两 者连接到第2控制信号/VFR被输入的第2控制端子CTB。
图10是表示第2实施方式的单位移位寄存器电路SR的电路图。 如该图所示，晶体管Q6A的栅极连接到第1控制端子CTA，其漏极连接 到有高电位侧电源电位VDD供给的第3电源端子S3。同样地，晶体管 Q6B的栅极连接到第2控制端子CTB，其漏极连接到第3电源端子S3。
即，在本实施方式中，第1反相器是由晶体管Q6A和晶体管Q7A 构成，其中，晶体管Q6A具有在节点N2A与第3电源端子S3之间进行 连接、并输入了第1控制信号VFR的栅极，晶体管Q7A具有在节点N2A 与第1电源端子之间进行连接、并连接到节点N1的栅极。另外，第2 反相器是由晶体管Q6B和晶体管Q7B构成的，其中，晶体管Q6B具有 在节点N2B与第3电源端子S3之间进行连接、并输入了第2控制信号 /VFR的栅极，晶体管Q7B具有在节点N2B与第1电源端子S1之间进 行连接、并连接到节点N1的栅极。
与第1实施方式的单位移位寄存器电路SR(图7)相比，其不同 点在于晶体管Q6A、Q6B的漏极供给有高电位侧电源电位VDD，但其动 作大致相同。因此，通过本实施方式也能够获得与第1实施方式相同 的效果。
另外，根据图10的结构，与图3相比，第1控制信号VFR和第2 控制信号/VFR的负载电容减少，因此其优点是进一步减少了电力消 耗。
第3实施方式
图11是表示本发明的第3实施方式的单位移位寄存器电路SR的 结构的电路图。在本实施方式中，将晶体管Q3的漏极连接到输入端子 IN而不是电源。由此能够减少用于电源供给的布线所占用的面积。但 是也必须注意以下情况，即输入端子IN上连接其前一级的输出端子 OUT，所以对各单位移位寄存器电路SR的输出级的负载变大，因而电 路动作速度下降的情况。
此外，在图11中表示的是将本实施方式应用于第1实施方式(图 7)的电路中的实例，但也可以应用于第2实施方式(图10)的电路。
第4实施方式
包含TFT的场效应晶体管当栅电极上施加阈值电压以上的电压 时，通过隔着半导体基板内的栅极绝缘膜的栅电极正下方所形成的导 电性沟道在漏极-源极之间产生电连接，由此实现导通。因此，处于 导通状态的场效应晶体管在栅极-沟道之间具有一定的静电电容(栅极 电容)。即，能够发挥以半导体基板内的沟道和栅电极作为2个电极、 以栅极绝缘膜作为介质层的电容元件的功能。这种电容元件被称为 “MOS(Metal-Oxide Semiconductor：金属氧化物半导体)电容元件”。
图12是表示第4实施方式的单位移位寄存器电路SR的结构的电 路图。在上述实施方式中，为了有效地实现节点N1的升压而在晶体管 Q1的漏极-源极之间设置了电容元件C，但在本实施方式中，将其置 换为晶体管Q1的栅极电容。在此情况下，如图12的电路图所示，不 再需要电容元件C。
通常，作为在半导体集成电路内形成的电容元件的介质层的绝缘 膜的厚度与晶体管的栅极绝缘膜的厚度相同，因此，在将电容元件置 换为晶体管的栅极电容的情况下，可以使用与该电容元件面积相同的 晶体管代替。即，在图12中，通过将晶体管Q1的栅极宽度做得足够 大，就能够实现与上述实施方式相同的动作。另外，由于是通过加大 晶体管Q1的栅极宽度来提高其驱动能力，因此，其结果是输出信号的 上升和下降速度提高，还具有能够实现动作的高速化的优点。
此外，在图12中表示的是将本实施方式应用于第1实施方式(图 7)的电路中的实例，但也可以应用于第2、3实施方式(图10、图11) 等的电路中。
第5实施方式
在本实施方式中表示的是用来实现上述实施方式中的单位移位寄 存器电路SR动作的高速化的结构。图13是表示第5实施方式的单位 移位寄存器电路SR的结构的电路图。如该图所示，节点N2A与第1控 制端子CTA之间(与晶体管Q6A并列)设置了具有连接到复位端子RST 的栅极的晶体管Q11A，节点N2A与第1电源端子S1之间(与晶体管 Q7A并列)设置了具有连接到输入端子IN的栅极的晶体管Q12A。另外， 节点N2B与第2控制端子CTB之间(与晶体管Q6B并列)设置了具有 连接到复位端子RST的栅极的晶体管Q11B，节点N2B与第1电源端子 S1之间(与晶体管Q7B并列)设置了具有连接到输入端子IN的栅极的 晶体管Q12B。除此之外，与第1实施方式(图7)相同。
例如，针对第1控制信号VFR为H电平、第2控制信号/VFR为L 电平的情形加以考察。这种情况下，前一级的输出信号Gn-1变为H电 平时，晶体管Q12A就会变为ON，因此，第1反相器的输出端即节点 N2A高速迁移至L电平。由此，晶体管Q5A变为OFF，因此节点N1高 速迁移至H电平。另外，下一级的输出信号Gn+1变为H电平时，晶体 管Q11A就会变为ON，因此，节点N2A(作为第1反相器的输出端)高 速迁移至H电平。由此，晶体管Q5A变为ON，节点N1高速迁移至L 电平。
依照此种方式，通过晶体管Q11A、Q12A的作用，节点N1和节点 N2A的电平迁移能够高速实现。同样地，晶体管Q11B、Q12B高速实现 了节点N1和节点N2B的电平迁移。因此，根据本实施方式，能够实现 比第1实施方式更高速的动作。
另外，上述技术也可以应用于第2实施方式(图10)的单位移位 寄存器电路SR。在此情况下，如图14所示，节点N1与第3电源端子 S3之间(与晶体管Q6A并列)设置串联连接的晶体管Q11A、Q13A。晶 体管Q11A的栅极连接到复位端子RST，晶体管Q13A的栅极连接到第1 控制端子CTA。同样地，节点N1与第3电源端子S3之间(与晶体管 Q6B并列)设置串联连接的晶体管Q11B、Q13B。晶体管Q11B的栅极连 接到复位端子RST，晶体管Q13B的栅极连接到第2控制端子CTB。
与图13的情形相同，通过晶体管Q11A、Q12A、Q13A的作用，节 点N1和节点N2A的电平迁移能够高速进行。同样地，晶体管Q11B、 Q12B、Q13B高速实现了节点N1和节点N2B的电平迁移。因此，根据 本实施方式，能够实现比第1实施方式更高速的动作。此外，晶体管 Q13A防止了在第1控制信号VFR处于L电平的期间内应保持在L电平 的节点N2A被晶体管Q11A充电。同样地，晶体管Q13B防止了在第2 控制信号/VFR处于L电平的期间内应保持在L电平的节点N2B被晶体 管Q11B充电。
此外，在本实施方式中，晶体管Q11A、Q12A、Q13A、Q11B、Q12B、 Q13B的驱动能力越大，动作高速化的效果越大。晶体管Q11A、Q12A、 Q11B、Q12B中没有贯通电流流过，因此，即使增大栅极宽度，电力消 耗的增加也很小。因此，既能够抑制电力消耗的增加，又能够实现动 作的高速化。
此外，上述第3、4实施方式也适用于本实施方式。
第6实施方式
图15是第6实施方式的单位移位寄存器电路SR的电路图。在本 实施方式中，将第1实施方式(图7)中晶体管Q8A、Q8B相互连接到 栅极的主电极改为源极。即，在图7的电路中晶体管Q8A、Q8B的ON/OFF 切换分别是利用第1和第2反相器的输出实现的，而在本实施方式中 则是利用第1控制信号VFR和第2控制信号/VFR来实现。除此之外， 电路动作与图7相同。因此，借助于本实施方式也能够获得与第1实 施方式相同的效果。
在图15的单位移位寄存器电路SR中，在第1控制信号VFR为H 电平、第2控制信号/VFR为L电平的期间内，除了栅极线GL的选择期 间之外，晶体管Q8A、Q8B的电位分布成为如图16(a)所示，晶体管 Q8A的栅极相对于源极负偏压。反之，在第1控制信号VFR为L电平、 第2控制信号/VFR为H电平的期间内，除了栅极线GL的选择期间之 外，晶体管Q8A、Q8B的电位分布成为如图16(b)所示，晶体管Q8B 的栅极相对于源极负偏压。
依照此种方式，在本实施方式中，晶体管Q8A、Q8B的栅极相对于 源极定期地负偏压，因此，能够有效地抑制该晶体管Q8A、Q8B的阈值 电压的正向偏移。由此能够抑制晶体管Q8A、Q8B的驱动能力的下降， 能够使节点N2A和节点N2B以低阻抗提供L电平的电位(VSS)。其结 果是，能够获得很好的抑制晶体管Q2A、Q2B、Q5A、Q5B的阈值电压偏 移的效果。
此外，上述第3～第5实施方式也可以应用于本实施方式。
第7实施方式
在上述实施方式中，使用2个反相器实现晶体管Q2A、Q2B的交替 驱动，但在本实施方式中使用1个反相器实现同样的动作。
图17是表示第7实施方式的单位移位寄存器电路SR的结构的电 路图。在该单位移位寄存器电路SR中，将晶体管Q2A、Q2B驱动的驱 动电路由以下部分构成：由晶体管Q6、Q7构成的反相器、在该反相器 的输出端(定义为“节点N3”)与节点N2A之间进行连接的晶体管Q9A、 在节点N3与节点N2B之间进行连接的晶体管Q9B。晶体管Q9A的栅极 连接到有第1控制信号VFR输入的第1控制端子CTA，晶体管Q9B的 栅极连接到有第2控制信号/VFR输入的第2控制端子CTB。另外，在 上述反相器中，晶体管Q6以二极管接法连接在节点N3与第3电源端 子S3之间，晶体管Q7设置在节点N3与第1电源端子S1之间，其栅 极连接到节点N1。
在本实施方式中，当第1控制信号VFR为H电平、第2控制信号 /VFR为L电平的期间时，晶体管Q9A变为ON、晶体管Q9B变为OFF， 因此，反相器的输出端即节点N3被电连接到节点N2A。即，在此期间， 晶体管Q2A被驱动，而晶体管Q2B则处于休止状态。反之，当第1控 制信号VFR为L电平、第2控制信号/VFR为H电平的期间时，晶体管 Q9A变为OFF、晶体管Q9B变为ON，因此，节点N3与节点N2B电连接。 即，在此期间，晶体管Q2B被驱动，而晶体管Q2A则处于休止状态。 依照此种方式，晶体管Q9A、Q9B发挥切换电路的功能，基于第1控制 信号VFR和第2控制信号/VFR将由晶体管Q6、Q7构成的反相器的输 出端(节点N3)交替连接到节点N2A和节点N2B。
在本实施方式中也一样，每当第1控制信号VFR和第2控制信号 /VFR反转时，晶体管Q2A、Q5A的配对和晶体管Q2B、Q5B的配对交替 进入休止状态，因此，能够防止这些栅极被直流式偏压。因而，能够 防止a-Si TFT的阈值偏移导致的误动作，提高动作的可靠性。另外， 在本实施方式中使用1个反相器驱动晶体管Q2A、Q2B，因此抑制了电 力消耗的上升。
另外，例如与第1实施方式相比，栅极连接到节点N1的晶体管很 少，连接到节点N1的晶体管的栅极电容减小。由此降低了节点N1的 寄生电容，能够提高时钟端子CK所产生的节点N1的升压量。其结果 是，提高了输出信号Gn输出时的晶体管Q1的驱动能力，具有可以实 现动作的高速化的优点。
进一步，也可以将第5实施方式应用于由晶体管Q6、Q7构成的反 相器。图18表示在此情况下的电路图。如该图所示，节点N3与第3 电源端子S3之间(与晶体管Q6并列)设置了具有连接到复位端子RST 的栅极的晶体管Q11，节点N3与第1电源端子S1之间(与晶体管Q7 并列)设置了具有连接到输入端子IN的栅极的晶体管Q12。由此，可 以实现更高速的动作。
此外，并不限于第5实施方式，上述第3、4、6实施方式也可以 应用于本实施方式。
第8实施方式
在第1实施方式(图7)的电路中，输出端子OUT(输出信号Gn) 变为H电平时，节点N1成为H电平，因此，晶体管Q7A、Q7B都变为 ON。由此，此时的节点N2A、N2B均以低阻抗成为L电平。然而，在第 7实施方式的电路(图17)中，例如当第1控制信号VFR为H电平、 第2控制信号/VFR为L电平时，节点N2B以高阻抗成为L电平状态。 在此状态下，如果输出信号Gn从L电平迁移至H电平，则通过经由晶 体管Q2B的漏极-栅极之间的叠加电容的耦合，导致节点N2B的电平 上升。其问题是，这样一来，晶体管Q2B导通，输出信号Gn的H电平 的电位有可能会下降。
图19是表示第8实施方式的单位移位寄存器电路的结构的电路 图。如图所示，与第7实施方式的电路(图17)相比，该单位移位寄 存器电路SR的结构中进一步设置了在节点N2A与第1电源端子S1之 间进行连接的晶体管Q10A和在节点N2B与第2电源端子S2之间进行 连接的晶体管Q10B。晶体管Q10A、Q10B的栅极均连接到输出端子OUT。
根据本实施方式的单位移位寄存器电路SR，当输出信号Gn为H 电平的期间内，晶体管Q10A、晶体管Q10B均成为ON，因此，节点N2A、 N2B以低阻抗成为L电平。由此，在此期间内，晶体管Q2A、Q2B能够 可靠地保持在OFF，从而解决了上述问题。
另外，在图19中表示的是对图17的电路设置了晶体管Q10A、Q10B 的结构，但如图20所示，也可以对图18的电路进行设置。由此，能 够与图18的电路同样地获得使单位移位寄存器电路SR的动作高速化 的效果。
另外，在本实施方式中也可以应用上述第3、4、6实施方式。
第1实施方式
图1是表示本发明的第1实施方式中显示装置的结构的概略框 图，作为显示装置的代表实例，图中表示出液晶显示装置10的整体结 构。
液晶显示装置10具备液晶阵列部20、栅极线驱动电路(扫描线驱 动电路)30和源极驱动器40。由后述说明可知，本发明的实施方式中 的移位寄存器搭载在栅极线驱动电路30中。
液晶阵列部20包含以行列状配设的多个像素25。像素的各个行 (以下也称为“像素线”)中分别配设了栅极线GL1、GL2、......(统称 为“栅极线GL”)，另外，像素的各个列(以下也称为“像素列”)中分 别配设了数据线DL1、DL2、......(统称为“数据线DL”)。图1中，代 表性地表示出第1行的第1列和第2列的像素25、以及与此相对应的 栅极线GL1和数据线DL1、DL2。
各像素25具有设置在相对应的数据线DL和像素节点Np之间的像 素开关元件26、像素节点Np及公共电极节点NC之间并联连接的电容 器27及液晶显示元件28。液晶显示元件28中的液晶的配向性随着像 素节点Np和公共电极节点NC之间的电压差而变化，并对此作出响应 地，液晶显示元件28的显示辉度发生变化。由此，就能够借助于经由 数据线DL及像素开关元件26传递到像素节点Np的显示电压来控制各 像素的辉度。即，在像素节点Np与公共电极节点NC之间施加其大小 在与最大辉度相对应的电压差和与最小辉度相对应的电压差之间的中 间电压差，就能够得到中间辉度。因此，通过阶段式设定上述显示电 压，就可以获得梯度渐变的辉度。
栅极线驱动电路30根据预定的扫描周期依次选择栅极线GL进行 驱动。像素开关元件26的栅电极分别与所对应的栅极线GL相连接。 在特定的栅极线GL被选中的期间内，在与其相连接的各个像素中，像 素开关元件26处于导通状态，像素节点Np与所对应的数据线DL连接 起来。此外，传递到像素节点Np的显示电压由电容器27维持下来。 一般来说像素开关元件26由与液晶显示元件28相同的绝缘基板(玻 璃基板、树脂基板等)上所形成的TFT构成。
源极驱动器40用来将由N比特的数字信号即显示信号SIG阶段式 设定的显示电压输出到数据线DL。这里所采用的是一个实例，其中显 示信号SIG是6比特信号，由显示信号比特DB0～DB5构成。如果使用 6比特的显示信号SIG，则各像素可以显示出26＝64级灰度显示。进一 步，如果利用R(Red)、G(Green)和B(Blue)这3个像素形成一个 彩色显示单位，则可以进行约26万色的彩色显示。
另外，如图1所示，源极驱动器40由移位寄存器50、数据锁存电 路52和54、梯度电压生成电路60、解码电路70、模拟放大器80构 成。
在显示信号SIG中串行生成与各个像素25的显示辉度相对应的显 示信号比特DB0～DB5。即，各个定时的显示信号比特DB0～DB5表示 液晶阵列部20中的任一个像素25的显示辉度。
移位寄存器50按照与显示信号SIG的设定切换周期同步的定时向 数据锁存电路52发出显示信号比特DB0～DB5的捕捉指令。数据锁存 电路52依次捕捉串行生成的显示信号SIG，并保存与一个像素线相当 的显示信号SIG。
输入到数据锁存电路54的锁存信号LT在数据锁存电路52捕捉与 一个像素线相当的显示信号SIG的定时激活。数据锁存电路54对此作 出响应，捕捉到此时保存在数据锁存电路52中的与一个像素线相当的 显示信号SIG。
梯度电压生成电路60由在高电压VDH和低电压VDL之间串联连接 的63个分压电阻构成，分别生成64级梯度电压V1～V64。
解码电路70对数据锁存电路54中保存的显示信号SIG进行解 码，根据该解码结果从梯度电压V1～V64之中选择并输出向各解码输 出节点Nd1、Nd2、......(统称为“解码输出节点Nd”)输出的电压。
其结果是，数据锁存电路54中保存的与一个像素线相当的显示信 号SIG相对应的显示电压(梯度电压V1～V64之一)被同时(并行) 输出到解码输出节点Nd。此外，在图1中，代表性地表示了与第1列 和第2列数据线DL1、DL2相对应的解码输出节点Nd1、Nd2。
模拟放大器80将与从解码电路70输出到解码输出节点Nd1、 Nd2、......的各显示电压相对应的模拟电压分别输出到数据线DL1、 DL2、......。
源极驱动器40按照预定的扫描周期将与一系列的显示信号SIG相 对应的显示电压以每一个像素线重复输出到数据线DL，栅极线驱动电 路30与该扫描周期同步地依次驱动栅极线GL1、GL2、......，由此就能 够在液晶阵列部20中按照显示信号SIG显示出图像。
此外，图1中表示的是栅极线驱动电路30和源极驱动器40与液 晶阵列部20形成为一体的液晶显示装置10的结构实例，但栅极线驱 动电路30和源极驱动器40也可以作为液晶阵列部20的外部电路进行 设置。
图2是表示栅极线驱动电路30的结构的图。该栅极线驱动电路30 由级联连接(cascade连接)的多个单位移位寄存器电路SR1、SR2、SR3、 SR4、......所构成的移位寄存器构成。(以下将单位移位寄存器电路 SR1、SR2、......统称为“单位移位寄存器电路SR”)。单位移位寄存器 电路SR在每1个像素线即每1个栅极线GL设置各1个。
另外，图2所示的时钟发生器31用来将相位各不相同的3相时钟 信号CLK1、CLK2、CLK3输入到栅极线驱动电路30的单位移位寄存器 电路SR。这些时钟信号CLK1、CLK2、CLK3被控制为按照与显示装置 的扫描周期同步的定时依次激活。
各个单位移位寄存器电路SR具有输入端子IN、输出端子OUT、时 钟端子CK及复位端子RST。如图2所示，时钟发生器31所输出的时钟 信号CLK1、CLK2、CLK3之中的任一个被供给到各单位移位寄存器电路 SR的时钟端子CK及复位端子RST。单位移位寄存器电路SR的输出端 子OUT上分别连接栅极线GL。即，输出到输出端子OUT的信号(输出 信号)成为用于激活栅极线GL的水平(或垂直)扫描脉冲。
第1级(第1梯度)的单位移位寄存器电路SR1的输入端子IN中 输入与图像信号的各帧期间的开头相对应的开始脉冲。第2级以后的 单位移位寄存器电路SR的输入端子IN中输入其前一级的输出信号。 即，第2级以后的单位移位寄存器电路SR的输入端子IN连接到其前 一级的单位移位寄存器电路SR的输出端子OUT。
在具有这种结构的栅极线驱动电路30中，各单位移位寄存器电路 SR与时钟信号CLK1、CLK2、CLK3同步地将从前一级输入的输入信号 (前一级的输出信号)进行偏移(shifting)，同时传递给相应的栅极 线GL及其下一级的单位移位寄存器电路SR(单位移位寄存器电路SR 的动作将在后面详细叙述)。其结果是，一系列的单位移位寄存器电路 SR以按照预定的扫描周期的定时依次激活栅极线GL，发挥所谓的栅极 线驱动单元的功能。
这里，为了便于说明本发明，下面说明现有的单位移位寄存器。 图3是表示现有的单位移位寄存器电路SR的结构的电路图。此外，栅 极线驱动电路30中级联连接的各单位移位寄存器电路SR的结构实质 上都相同，因此以下只针对1个单位移位寄存器电路SR的结构进行代 表性说明。另外，构成该单位移位寄存器电路SR的晶体管全部都是同 一导电类型的场效应晶体管，在本实施方式中全部采用N型TFT。
如图3所示，现有的单位移位寄存器电路SR除了已在图2所示的 输入端子IN、输出端子OUT、时钟端子CK和复位端子RST之外，还具 有提供低电位侧电源电位VSS的第1电源端子S1、共同提供高电位侧 电源电位VDD的第2电源端子S2和第3电源端子S3。这里表示的实例 是在第2电源端子S2和第3电源端子S3上共同提供相同电位(VDD)， 但只要能够分别提供用来驱动晶体管Q1和晶体管Q2的足够的电位即 可，也可以提供互不相同的电位。在以下的说明中，低电位侧电源电 位VSS采用电路的基准电位(＝0V)，但在实际运用中基准电位是以写 入像素中的数据的电压为基准而设定的，例如，高电位侧电源电位VDD 设定为17V、低电位侧电源电位VSS设定为-12V等。
单位移位寄存器电路SR的输出级由在输出端子OUT和时钟端子CK 之间进行连接的晶体管Q1、在输出端子OUT和第1电源端子S1之间进 行连接的晶体管Q2构成。即，晶体管Q1是将输入到时钟端子CK的时 钟信号供给到输出端子OUT的输出上拉晶体管；晶体管Q2是将第1电 源端子S1的电位供给到输出端子OUT的输出下拉晶体管。下面将构成 单位移位寄存器电路SR的输出级的晶体管Q1的栅极(控制电极)所 连接的节点定义为节点N1(第1节点)，将晶体管Q2的栅极(控制电 极)所连接的节点定义为节点N2(第2节点)。
晶体管Q1的栅极-源极之间(即输出端子OUT与节点N1之间) 设置有电容元件C。另外，在节点N1与第2电源端子S2之间连接有晶 体管Q3，其栅极连接到输入端子IN。在节点N1与第1电源端子S1之 间连接晶体管Q4及晶体管Q5。晶体管Q4的栅极连接到复位端子RST， 晶体管Q5的栅极连接到节点N2。
在节点N2与第3电源端子S3之间连接二极管接法晶体管Q6，节 点N2与第1电源端子S1之间连接晶体管Q7。晶体管Q7的栅极连接到 节点N1。晶体管Q7被设定为驱动能力(使电流流过的能力)比晶体管 Q6足够大。即，晶体管Q7的导通电阻小于晶体管Q6的导通电阻。这 样一来，如果晶体管Q7的栅极电位上升，节点N2的电位就会下降； 反之，如果晶体管Q7的栅极电位下降，节点N2的电位就会上升。即， 晶体管Q6和晶体管Q7构成了以节点N1为输入端、以节点N2为输出 端的反相器。该反相器的动作是由晶体管Q6和晶体管Q7的导通电阻 值比决定的，称为“比例型反相器(a ratio inverter)”。另外，该 反相器发挥用来下拉输出端子OUT而驱动晶体管Q2的“下拉驱动电 路”的功能。
下面说明图3的单位移位寄存器电路SR的具体动作。构成栅极线 驱动电路30的各单位移位寄存器电路SR的动作实质上都是相同的， 因此，这里代表性地说明第n级的单位移位寄存器电路SRn的动作。
为了简单起见，在说明中假定该单位移位寄存器电路SRn的时钟 端子CK中输入时钟信号CLK1，复位端子RST中输入时钟信号CLK3(例 如，图2中的单位移位寄存器电路SR1、SR4等与此相当)。另外，将该 单位移位寄存器电路SRn的输出信号定义为Gn，将其前一级(第n-1 级)的单位移位寄存器电路SR的输出信号定义为Gn-1。另外，假定构 成单位移位寄存器电路SR的各晶体管的阈值电压全部相等，其值设为 Vth。
首先，假定在初始状态下节点N1为L(Low)电平(VSS)，节点 N2为H(High)电平(VDD-Vth)(以后将该状态称为“复位状态”)。 另外，假定时钟端子CK(时钟信号CLK1)、复位端子RST(时钟信号 CLK3)、输入端子IN(前一级的输出信号Gn-1)都是L电平。在该复 位状态下，晶体管Q1为OFF(截止状态)、晶体管Q2为ON(导通状态)， 因此，输出端子OUT(输出信号Gn)与时钟端子CK(时钟信号CLK1) 的电平无关地保持在L电平。即，该单位移位寄存器电路SRn所连接 的栅极线GLn处于非选择状态。
如果前一级的单位移位寄存器电路SRn-1的输出信号Gn-1由该状 态变为H电平，就会被输入到相应的单位移位寄存器电路SRn的输入 端子IN，晶体管Q3变为ON。此时，节点N2为L电平，因此晶体管Q5 也是ON状态；而晶体管Q3被设定为比晶体管Q5的驱动能力充分大， 晶体管Q3的导通电阻比晶体管Q5的导通电阻充分小，因此节点N1的 电平上升。
由此，晶体管Q7开始导通，节点N2的电平下降。这样一来，晶 体管Q5的电阻升高，节点N1的电平迅速上升，足够使晶体管Q7导通。 其结果是，节点N2变为L电平(VSS)，晶体管Q5变为OFF，节点N1 变为H电平(VDD-Vth)。这样一来，在节点N1为H电平、节点N2为L 电平的状态下(以下，将这种状态称为“设定状态”)，晶体管Q1变为 ON，晶体管Q2变为OFF。其后，前一级的输出信号Gn-1恢复为L电 平，晶体管Q3变为OFF状态，而节点N1变为浮动状态，因此该设定 状态被保持下来。
在设定状态下，由于晶体管Q1为ON、晶体管Q2为OFF，所以接 下来如果时钟端子CK的时钟信号CLK1变为H电平，则输出端子OUT 的电平上升。这时，通过经由电容元件C和晶体管Q1的栅极-沟道间 电容的耦合，节点N1的电平上升特定的电压(因此，节点N1有时候 也被称为“升压节点”)。因此，即使输出端子OUT的电平上升，晶体 管Q1的栅极-源极之间的电压仍保持为大于阈值电压(Vth)，该晶体 管Q1保持低阻抗，因此，输出信号Gn的电平随着时钟端子CK的电平 迅速变化。特别地，当晶体管Q1的栅极-源极间电压足够大的情况下， 晶体管Q1执行非饱和区的动作(非饱和动作)，因此不会出现阈值电 压大小的损失，输出端子OUT上升至与时钟信号CLK1相同的电平。由 此，输出信号Gn仅在时钟信号CLK1为H电平的期间内保持H电平， 使栅极线GLn激活而进入选择状态。此外，时钟信号CLK1恢复L电平 后，输出信号Gn也随之迅速变为L电平，栅极线GLn被放电，恢复非 选择状态。
其后，复位端子RST的时钟信号CLK3变为H电平，则晶体管Q4 变为ON，因此节点N1变为L电平，晶体管Q7随之变为OFF，因此节 点N2变为H电平。即，恢复到晶体管Q1为OFF、晶体管Q2为ON的 复位状态(因此节点N2有时候也称为“复位节点”)。
对于以上的动作，总而言之，单位移位寄存器电路SR当输入端子 IN中没有信号(开始脉冲或前一级的输出信号Gn-1)输入的期间为复 位状态，晶体管Q1保持OFF、晶体管Q2保持ON，因此，输出端子OUT (栅极线GLn)保持为低阻抗的L电平(VSS)。然后，当输入端子IN 中输入信号时，单位移位寄存器电路SR切换至设定状态。在设定状态 下，由于晶体管Q1为ON、晶体管Q2为OFF，所以在时钟端子CK的信 号(时钟信号CLK1)为H电平的期间内，输出端子OUT(输出信号Gn) 变为H电平。然后，如果复位端子RST中有信号(时钟信号CLK3)输 入，则恢复为原来的复位状态。
如果将依照此种方式动作的多个单位移位寄存器电路SR如图2所 示级联连接构成栅极线驱动电路30，则输入到第1级的单位移位寄存 器电路SR1的输入端子IN的输入信号(开始脉冲)就会如图4所示的 时序图那样按照与时钟信号CLK1、CLK2、CLK3同步的定时偏移，同时 以单位移位寄存器电路SR2、SR3、......的顺序被传递。由此，栅极线 驱动电路30就能够按照预定的扫描周期依次驱动栅极线GL1、GL2、 GL3、......。
在上述实例中表示的是多个单位移位寄存器电路SR基于3相时钟 动作的实例，但也可以使用2相时钟信号进行动作。图5是表示在这 种情况下的栅极线驱动电路30的结构的图。
在这种情况下，栅极线驱动电路30也是由级联连接的多个单位移 位寄存器电路SR构成的。即，各单位移位寄存器电路SR的输入端子 IN上连接其前一级的单位移位寄存器电路SR的输出端子OUT。其中， 第1级的单位移位寄存器电路SR1的输入端子IN中输入开始脉冲作为 输入信号。
这种情况下的时钟发生器31输出相互反相的2相时钟，即时钟信 号CLK、/CLK。各个单位移位寄存器电路SR的时钟端子CK中输入该 时钟信号CLK、/CLK之中的一个，以便使前后相邻的单位移位寄存器 电路SR中输入相互反相的时钟信号。另外，如图5所示，各单位移位 寄存器电路SR的复位端子RST上连接其后一级(在该实例中是下一 级)的单位移位寄存器电路SR的输出端子OUT。
下面说明如图5所示构成的栅极线驱动电路30中的单位移位寄存 器电路SR的动作。这里也是代表性地说明第n段的单位移位寄存器电 路SRn的动作。为了简单起见，在说明中假定该单位移位寄存器电路 SRn的时钟端子CK中输入时钟信号CLK(例如，图5中的单位移位寄 存器电路SR1、SR3等与此相当)。另外，将该单位移位寄存器电路SRn 的输出信号定义为Gn、其前一级(第n-1级)的单位移位寄存器电路 SRn-1和下一级(第n+1级)的单位移位寄存器电路SRn+1的输出信 号分别定义为Gn-1和Gn+1。
首先，假定初始状态是节点N1为L电平(VSS)、节点N2为H电 平(VDD-Vth)的复位状态。另外，假定时钟端子CK(时钟信号CLK)、 复位端子RST(下一级的输出信号Gn+1)、输入端子IN(前一级的输 出信号Gn-1)都是L电平。
从该状态，如果前一级的输出信号Gn-1变为H电平，其输入到相 应的单位移位寄存器电路SRn的输入端子IN，晶体管Q3变为ON，节 点N1的电平上升。由此，晶体管Q7开始导通，节点N2的电平下降。 这样一来，晶体管Q5的电阻升高，节点N1的电平迅速上升，足够使 晶体管Q7导通。其结果是，节点N2变为L电平(VSS)，晶体管Q5变 为OFF，节点N1变为H电平(VDD-Vth)。其结果是，晶体管Q1变为 ON、晶体管Q2变为OFF，成为设定状态。
此外，如果时钟信号CLK变为H电平、输出端子OUT的电平上升， 则通过电容元件C和晶体管Q1的栅极-沟道间电容的耦合，节点N1的 电平上升特定的电压。因此，输出信号Gn的电平随着时钟端子CK的 电平而变化，在时钟信号CLK为H电平的期间内，输出信号Gn也变为 H电平，栅极线GLn被激活(成为选择状态)。其后，当时钟信号CLK 恢复到L电平，输出信号Gn也恢复到L电平，栅极线GLn恢复为非选 择状态。
输出信号Gn被传递到下一级的单位移位寄存器电路SRn+1之后， 从那里输出的输出信号Gn+1变为H电平时，其输入到复位端子RST， 晶体管Q4变为ON，节点N1变为L电平。晶体管Q7随之变为OFF，因 此节点N2变为H电平。即，该单位移位寄存器电路SRn恢复到复位状 态，晶体管Q1变为OFF、晶体管Q2变为ON。
依照此种方式，即使在栅极线驱动电路30如图5所示构成的情况 下，各个单位移位寄存器电路SR的动作除了复位端子RST中输入的信 号是后一级的输出信号Gn+1之外，与图2所示结构的情况大致相同。
图5所示的级联连接的单位移位寄存器电路SR1、SR2、......依次 执行上述动作。由此，第1级的单位移位寄存器电路SR1的输入端子IN 中输入的输入信号(开始脉冲)与时钟信号CLK、/CLK同步偏移，并 同时按顺序传递到单位移位寄存器电路SR2、SR3、......。其结果是， 栅极线驱动电路30能够按照如图6所示的时序图与时钟信号CLK、/CLK 同步地依次驱动栅极线GL1、GL2、GL3、......。
但是，在图5的结构中，各单位移位寄存器电路SR在复位端子RST 中输入下一级的单位移位寄存器电路SR的输出信号Gn+1，因此，至少 要下一级的单位移位寄存器电路SR动作一次后才能变为复位状态(即 上述的初始状态)。各单位移位寄存器电路SR若不经过复位状态，则 不能执行如图6所示的通常动作。因此，在采用图5结构的情况下， 在执行通常动作之前必须执行仿真动作(dummy operation)，将仿真 的输入信号从单位移位寄存器电路SR的第1级传递到最后级。或者， 也可以在各单位移位寄存器电路SR的节点N2与第3电源端子S3(高 电位侧电源)之间另行设置复位用晶体管，在执行通常动作之前执行 对节点N2强制充电的复位动作。但是，在此情况下需要另外的复位用 信号线。
这里详细说明先前叙述的现有的单位移位寄存器电路SR中的误动 作问题。下面假定构成单位移位寄存器电路SR的各晶体管是a-Si TFT。
在图6的最下方表示了图5的栅极线驱动电路30中的单位移位寄 存器电路SR1的节点N2的电压波形。如上所述，输入端子IN的信号(开 始脉冲或前一级的输出信号Gn-1)变为H电平后，节点N2就会迁移至 L电平，但马上就会被复位端子RST的信号(下一级的输出信号Gn+1) 恢复为H电平，之后，在约1帧期间(约16ms)内保持H电平(虽然 在图示中省略了，但该行为在图2的情况下也是这样)。即，晶体管Q2 和晶体管Q5的栅极在约1帧期间内被持续(直流式)正偏压，并在各 帧中重复。由此，当单位移位寄存器电路SR由a-Si TFT构成的情况 下，会出现晶体管Q2、Q5的阈值电压向正向偏移、驱动能力下降的问 题。
在复位状态下的晶体管Q5的驱动能力下降时，例如晶体管Q1的 栅极与源极/漏极之间的叠加电容所导致的节点N1中产生的噪声等引 起的电荷就不能迅速释放掉，节点N1的电平有可能会上升。这样一来， 当处于OFF状态的晶体管Q1的阻抗值会下降而时钟信号CLK变为H电 平时就会对输出端子OUT供给不需要的电荷。进而，如果此时晶体管 Q2的驱动能力下降，就无法将因噪声而产生的输出端子OUT的电荷迅 速释放，导致输出端子OUT的电平上升。即，会产生应处于非选择状 态的栅极线变为选择状态的误动作，导致液晶显示装置10的显示故 障。
如前面所述那样，在非专利文献1中，在单位移位寄存器电路中 设置2个输出下拉晶体管，使该两者按每一帧交替动作/休止，由此避 免使一个输出下拉晶体管的栅电极被持续偏压，这样就可以避免这种 故障。但是，在单位移位寄存器电路内也需要2个对此进行驱动的电 路(下拉驱动电路)，因此忧虑由此引起的电力消耗的上升。下面说明 本发明的移位寄存器电路，其特征是既抑制了电力消耗的上升，又能 够解决上述故障。
图7是表示第1实施方式的单位移位寄存器电路SR的结构的电路 图。在该图中，该单位移位寄存器电路SR的输出级由在输出端子OUT 和时钟端子CK之间进行连接的晶体管Q1、共同在输出端子OUT和第1 电源端子S1之间进行连接的晶体管Q2A、Q2B构成。即，晶体管Q1是 将输入到时钟端子CK的时钟信号供给到输出端子OUT的第1晶体管； 晶体管Q2A、Q2B是分别将第1电源端子S1的电位供给到输出端子OUT 的第2和第3晶体管。这里，如图7所示，将晶体管Q1的栅极(控制 电极)所连接的节点定义为节点N1、将晶体管Q2A的栅极所连接的节 点定义为节点N2A，将晶体管Q2B的栅极所连接的节点定义为节点 N2B。
晶体管Q1的栅极与源极之间、即节点N1与输出端子OUT之间设 置有电容元件C。节点N1与第2电源端子S2之间由栅极连接到输入端 子IN的晶体管Q3连接，节点N1与第1电源端子S1之间由栅极连接 到复位端子RST的晶体管Q4、栅极连接到节点N2A的晶体管Q5A、以 及栅极连接到节点N2B的晶体管Q5B连接。
本实施方式的单位移位寄存器电路SR具有输入预定的第1控制信 号VFR的第1控制端子CTA和输入第2控制信号/VFR的第2控制端子 CTB。第1控制信号VFR与第2控制信号/VFR是互补信号，是由用来 驱动栅极线驱动电路30的驱动控制装置(未图示)生成。该第1控制 信号VFR和第2控制信号/VFR优选是控制为在显示图像的帧之间的空 白(blanking)期间内切换电平(交替)，例如，控制为按显示图像的 每1帧进行电平切换。
在第1控制端子CTA与节点N2A之间连接晶体管Q8A，在第2控 制端子CTB与节点N2B之间连接晶体管Q8B。晶体管Q8A的栅极连接 到晶体管Q8B的漏极(节点N2B)，晶体管Q8B的栅极连接到晶体管Q8A 的漏极(节点N2A)。即，晶体管Q8A和晶体管Q8B各自的主电极(这 里是漏极)交叉连接到对方的控制电极(栅极)，构成所谓的双稳态触 发器电路。
晶体管Q6A以二极管接法连接，在节点N2A与第1控制端子CTA 之间进行连接。晶体管Q7A在节点N2A与第1电源端子S1之间进行连 接，栅极连接到节点N1。这些晶体管Q6A、Q7A构成了以节点N1为输 入端、节点N2A为输出端的比例型反相器，但与通常的反相器不同， 其电源由第1控制信号VFR提供。
另外，晶体管Q6B以二极管接法连接，在节点N2B与第2控制端 子CTB之间进行连接。晶体管Q7B在节点N2B与第1电源端子S1之间 进行连接，栅极连接到节点N1。这些晶体管Q6B、Q7B构成了以节点 N1为输入端、节点N2B为输出端的比例型反相器，但与通常的反相器 不同，其电源由第2控制信号/VFR提供。下面将由晶体管Q6A、Q7A 构成的反相器称为“第1反相器”，将由晶体管Q6B、Q7B构成的反相 器称为“第2反相器”。
图8是表示第1实施方式的单位移位寄存器电路SR的动作的时序 图。下面参照图8说明图7所示的本实施方式中的单位移位寄存器电 路SR的动作。图7的单位移位寄存器电路SR也可以应用于上述图2 和图5的任意一个结构的栅极线驱动电路30，这里表示的是如图5所 示的将移位寄存器SR级联连接构成栅极线驱动电路30的情形下的动 作。此外，第1控制信号VFR和第2控制信号/VFR被输入到级联连接 的全部单位移位寄存器电路SR中。
这里也代表性地说明第n级的单位移位寄存器电路SRn的动作， 说明该单位移位寄存器电路SRn的时钟端子CK中输入时钟信号CLK的 情形。另外，假定该单位移位寄存器电路SRn的输出信号为Gn、其前 一级(第n-1级)的单位移位寄存器电路SRn-1和下一级(第n+1级) 的单位移位寄存器电路SRn+1的输出信号分别为Gn-1和Gn+1。
另外，为了简化说明，假定时钟信号CLK、/CLK的H电平和第1 控制信号VFR及第2控制信号/VFR的H电平全部与高电位侧电源电位 VDD相等。另外，假定第1控制信号VFR和第2控制信号/VFR被控制 为按显示图像的每1帧进行电平切换。进一步，假定构成单位移位寄 存器电路SR的各晶体管的阈值电压全部相等，其值设为Vth。
如图8所示，在帧期间和帧期间之间的空白期间(省略图示)的 时刻t1，第1控制信号VFR为H电平，第2控制信号/VFR为L电平。 第1控制信号VFR输入到单位移位寄存器电路SRn的第1控制端子 CTA，因此，晶体管Q6A的漏极和栅极的电位从VSS变为VDD，该晶体 管Q6A变为ON。即，电源被供给到由晶体管Q6A、Q7A构成的第1反 相器，该第1反相器被激活。此时，晶体管Q5B处于ON状态，节点N1 处于L电平状态(即栅极线GLn的非选择状态)，因此，晶体管Q7A处 于OFF状态，节点N2A的电平上升。
另一方面，第2控制信号/VFR被输入到第2控制端子CTB，因此， 晶体管Q6B的漏极和栅极的单位从VDD变为VSS。即，由晶体管Q6B、 Q7B构成的第2反相器上不提供电源。晶体管Q6B发挥以第2控制端子 CTB至节点N2B的方向为正向的二极管功能，因此，节点N2B的电荷 不会通过晶体管Q6B而放电。但是，如上所述，节点N2A的电平上升， 并且晶体管Q8B的源极(第2控制端子CTB)为VSS，因此，晶体管 Q8B变为ON，将节点N2B置为L电平(VSS)。相应地，晶体管Q8A变 为OFF，节点N2A变为H电平(VDD-Vth)。即，在时刻t1之后，由晶 体管Q8A、Q8B构成的双稳态触发器电路中的电位分布成为图9(a) 所示。
依照此种方式，在第1控制信号VFR为H电平、第2控制信号/VFR 为L电平的期间内，第2反相器不激活，因此节点N2B固定为L电平。 由此，在此期间内的晶体管Q2B和晶体管Q5B，其栅极不会被偏压，从 而处于休止状态。也就是说，在此期间内，该单位移位寄存器电路SR 中通过晶体管Q1、Q2A、Q3、Q4、Q5A、Q6A、Q7A的组合构成了与图3 所示的单位移位寄存器电路SR等效的电路，可以执行同样的动作。
即，在时刻t2，如果前一级的输出信号Gn-1变为H电平，则其输 入到输入端子IN而晶体管Q3变为ON。这时，晶体管Q5A也处于ON 状态，而晶体管Q3的导通电阻设定为比晶体管Q5A的导通电阻充分 低，节点N1变为H电平(VDD-Vth)，晶体管Q1变为ON。
由晶体管Q6A、Q7A构成的第1反相器以节点N1为输入端、以节 点N2A为输出端，因此，节点N1变为H电平时，节点N2A就变为L电 平。相应地，晶体管Q2A、Q5A变为OFF。这里，该第1反相器是比例 型反相器，因此，L电平输出的电位是由晶体管Q6A、Q7A的导通电阻 之比决定的值。即，在将节点N2A置为L电平的期间，晶体管Q6A、Q7A 两者都变为ON，因此，贯通电流从第1控制端子CTA通过晶体管Q6A、 Q7A流向第1电源端子S1，将消耗一定的电力。
其后，前一级的输出信号Gn-1恢复为L电平时，晶体管Q3变为 OFF状态，而节点N1变为浮动状态，因此节点N1的H电平被保持下来。 此外，在时刻t3，当时钟信号CLK变为H电平时，晶体管Q1处于ON 状态，因此，该时钟信号CLK的H电平被供给到输出端子OUT，输出信 号Gn变为H电平。这时，通过经由电容元件C和晶体管Q1的栅极-沟 道间电容的耦合，节点N1的电平随着输出信号Gn的电平上升而上升 特定的电压。因此，晶体管Q1的源极-栅极间电压保持较高值，该晶 体管Q1被保持在低阻抗状态，因此，输出信号Gn的电平迅速追随时 钟信号CLK的电平。因此，其后当时钟信号CLK恢复到L电平时，输 出信号Gn也迅速恢复到L电平。
此外，在时刻t4，下一级的移位寄存器的输出信号Gn+1变为H 电平时，其被输入到复位端子RST，晶体管Q4变为ON。其结果是，节 点N1变为L电平，晶体管Q7A变为OFF，节点N2A恢复到H(VDD-Vth) 状态。其后，该状态一直保持到在下一空白期间的时刻t5第1控制信 号VFR和第2控制信号/VFR的电平发生反转为止。
此外，在时刻t5，第1控制信号VFR变为L电平、第2控制信号 /VFR变为H电平时，与一直以来的情形相反，由晶体管Q6B、Q7B构 成的第2反相器被激活，节点N2B变为H电平。相应地，晶体管Q8A 变为ON，并且晶体管Q6A的漏极(第1控制端子CTA)的电位为VSS， 第1反相器不会被激活，因此，节点N2A变为L电平(VSS)。
即，在时刻t5之后的第1控制信号VFR为L电平、第2控制信号 /VFR为H电平的期间内，由晶体管Q8A、Q8B构成的双稳态触发器电 路中的电位分布成为如图9(b)所示。由此，在此期间内，晶体管Q2A、 Q5A的栅极没有施加偏压，该晶体管Q2A、Q5A处于休止状态。另外， 第1反相器也因为没有电源供应而不产生动作，因此，在该电位移位 寄存器电路SR中，通过晶体管Q1、Q2B、Q3、Q4、Q5B、Q6B、Q7B的 组合构成了与图3所示的单位移位寄存器电路SR等价的电路，由此执 行与上述的时刻t1～t5相同的动作。
依照此种方式，图7的单位移位寄存器电路SR能够执行与图3所 示的现有电路相同的动作。此外，每当第1控制信号VFR和第2控制 信号/VFR反转时，晶体管Q2A、Q5A的配对和晶体管Q2B、Q5B的配对 交替进入休止状态，因此，能够防止这些栅极被直流式偏压(dc- biased)。因此，能够防止a-Si TFT的阈值偏移导致的误动作，提高 动作的可靠性。
另外，本实施方式中的单位移位寄存器电路SR具有由晶体管 Q6A、Q7A构成的第1反相器和由晶体管Q6B、Q7B构成的第2反相器 这2个反相器，该第1和第2反相器在互补信号即第1控制信号VFR 和第2控制信号/VFR每次反转时交替地被激活。即，第1和第2反相 器发挥驱动电路的功能，其根据第1控制信号VFR和第2控制信号/VFR 交替驱动晶体管Q2A、Q2B。第1和第2反相器这两者不会同时被激活， 因此，所消耗的电力与1个反相器的情形相等，抑制了电力消耗的上 升。
另外，本实施方式的单位移位寄存器电路SR中，晶体管Q8A、Q8B 构成了双稳态触发器电路，但其与通常的双稳态触发器电路不同，晶 体管Q8A、Q8B的源极上分别输入第1控制信号VFR和第2控制信号 /VFR。例如，在上述时刻t2，需要通过由晶体管Q7A、Q8A构成的反 相器的输出将晶体管Q8B置为ON，但此时晶体管Q8A的源极电位(第 1控制信号VFR)为VDD。为此，即使从由晶体管Q6A、Q7A构成的反 相器所流出的电流很小，节点N2A的电位充分上升而也能够使晶体管 Q8B变为ON，因此可抑制电力消耗的增加。
如果假定晶体管Q8A、Q8B的源极电位如通常的双稳态触发器电路 那样固定为VSS，则为了使节点N2A的电平充分上升，就必须使晶体管 Q6A的驱动能力比晶体管Q8A充分大，电力消耗也会增大。另外，比例 型反相器的动作是由2个晶体管的导通电阻之比决定的，因此，如果 晶体管Q6A的驱动能力增大，则晶体管Q7A的驱动能力也必须增大， 该反相器的电力消耗也增大。在图7的单位移位寄存器电路SR中也解 决了这个问题。
晶体管Q8A、Q8B的源极上分别输入第1控制信号VFR和第2控制 信号/VFR的做法还有其他优点。即，在第1控制信号VFR为H电平、 第2控制信号/VFR为L电平的期间内，除了栅极线GL的选择期间之 外，晶体管Q8A、Q8B的电位分布成为如图9(a)所示，晶体管Q8A 的栅极相对于源极负偏压。反之，在第1控制信号VFR为L电平、第2 控制信号/VFR为H电平的期间内，除了栅极线GL的选择期间之外，晶 体管Q8A、Q8B的电位分布成为如图9(b)所示，晶体管Q8B的栅极 相对于源极负偏压。
依照此种方式，晶体管Q8A、Q8B的栅极相对于源极定期地负偏压， 因此，能够有效地抑制该晶体管Q8A、Q8B的阈值电压的正向偏移。由 此能够抑制晶体管Q8A、Q8B的驱动能力的下降，能够使节点N2A和节 点N2B以低阻抗提供L电平的电位(VSS)。其结果是，能够获得很好 的抑制晶体管Q2A、Q2B、Q5A、Q5B的阈值电压偏移的效果。
此外，在以上说明中，第1控制信号VFR和第2控制信号/VFR在 每1帧的空白期间内电平发生切换(交替)，但其周期可以是任意的， 例如也可以以2帧以上的周期进行切换。但是，该周期如果过长，则 在此期间晶体管Q2A、Q2B、Q5A、Q5B的阈值电压就有可能大幅度偏移， 本发明的效果难以充分发挥，因此，优选是如本实施方式这样采用1 帧为周期。另外，进行交替的定时也不需要一定是在空白期间内，但 在单位移位寄存器电路SR的动作过程中的切换，有可能在电路中产生 电压变化，因寄生电容而导致动作速度的延迟等故障。因此，优选是 如上述实例那样在空白期间内执行。
第2实施方式
在第1实施方式的单位移位寄存器电路SR中，构成第1反相器的 晶体管Q6A和构成第2反相器的晶体管Q6B分别采用二极管接法连 接。即，其结构是，晶体管Q6A的栅极和漏极这两者连接到第1控制 信号VFR被输入的第1控制端子CTA，晶体管Q6B的栅极和漏极这两 者连接到第2控制信号/VFR被输入的第2控制端子CTB。
图10是表示第2实施方式的单位移位寄存器电路SR的电路图。 如该图所示，晶体管Q6A的栅极连接到第1控制端子CTA，其漏极连接 到有高电位侧电源电位VDD供给的第3电源端子S3。同样地，晶体管 Q6B的栅极连接到第2控制端子CTB，其漏极连接到第3电源端子S3。
即，在本实施方式中，第1反相器是由晶体管Q6A和晶体管Q7A 构成，其中，晶体管Q6A具有在节点N2A与第3电源端子S3之间进行 连接、并输入了第1控制信号VFR的栅极，晶体管Q7A具有在节点N2A 与第1电源端子之间进行连接、并连接到节点N1的栅极。另外，第2 反相器是由晶体管Q6B和晶体管Q7B构成的，其中，晶体管Q6B具有 在节点N2B与第3电源端子S3之间进行连接、并输入了第2控制信号 /VFR的栅极，晶体管Q7B具有在节点N2B与第1电源端子S1之间进 行连接、并连接到节点N1的栅极。
与第1实施方式的单位移位寄存器电路SR(图7)相比，其不同 点在于晶体管Q6A、Q6B的漏极供给有高电位侧电源电位VDD，但其动 作大致相同。因此，通过本实施方式也能够获得与第1实施方式相同 的效果。
另外，根据图10的结构，与图3相比，第1控制信号VFR和第2 控制信号/VFR的负载电容减少，因此其优点是进一步减少了电力消 耗。
第3实施方式
图11是表示本发明的第3实施方式的单位移位寄存器电路SR的 结构的电路图。在本实施方式中，将晶体管Q3的漏极连接到输入端子 IN而不是电源。由此能够减少用于电源供给的布线所占用的面积。但 是也必须注意以下情况，即输入端子IN上连接其前一级的输出端子 OUT，所以对各单位移位寄存器电路SR的输出级的负载变大，因而电 路动作速度下降的情况。
此外，在图11中表示的是将本实施方式应用于第1实施方式(图 7)的电路中的实例，但也可以应用于第2实施方式(图10)的电路。
第4实施方式
包含TFT的场效应晶体管当栅电极上施加阈值电压以上的电压 时，通过隔着半导体基板内的栅极绝缘膜的栅电极正下方所形成的导 电性沟道在漏极-源极之间产生电连接，由此实现导通。因此，处于 导通状态的场效应晶体管在栅极-沟道之间具有一定的静电电容(栅极 电容)。即，能够发挥以半导体基板内的沟道和栅电极作为2个电极、 以栅极绝缘膜作为介质层的电容元件的功能。这种电容元件被称为 “MOS(Metal-Oxide Semiconductor：金属氧化物半导体)电容元件”。
图12是表示第4实施方式的单位移位寄存器电路SR的结构的电 路图。在上述实施方式中，为了有效地实现节点N1的升压而在晶体管 Q1的漏极-源极之间设置了电容元件C，但在本实施方式中，将其置 换为晶体管Q1的栅极电容。在此情况下，如图12的电路图所示，不 再需要电容元件C。
通常，作为在半导体集成电路内形成的电容元件的介质层的绝缘 膜的厚度与晶体管的栅极绝缘膜的厚度相同，因此，在将电容元件置 换为晶体管的栅极电容的情况下，可以使用与该电容元件面积相同的 晶体管代替。即，在图12中，通过将晶体管Q1的栅极宽度做得足够 大，就能够实现与上述实施方式相同的动作。另外，由于是通过加大 晶体管Q1的栅极宽度来提高其驱动能力，因此，其结果是输出信号的 上升和下降速度提高，还具有能够实现动作的高速化的优点。
此外，在图12中表示的是将本实施方式应用于第1实施方式(图 7)的电路中的实例，但也可以应用于第2、3实施方式(图10、图11) 等的电路中。
第5实施方式
在本实施方式中表示的是用来实现上述实施方式中的单位移位寄 存器电路SR动作的高速化的结构。图13是表示第5实施方式的单位 移位寄存器电路SR的结构的电路图。如该图所示，节点N2A与第1控 制端子CTA之间(与晶体管Q6A并列)设置了具有连接到复位端子RST 的栅极的晶体管Q11A，节点N2A与第1电源端子S1之间(与晶体管 Q7A并列)设置了具有连接到输入端子IN的栅极的晶体管Q12A。另外， 节点N2B与第2控制端子CTB之间(与晶体管Q6B并列)设置了具有 连接到复位端子RST的栅极的晶体管Q11B，节点N2B与第1电源端子 S1之间(与晶体管Q7B并列)设置了具有连接到输入端子IN的栅极的 晶体管Q12B。除此之外，与第1实施方式(图7)相同。
例如，针对第1控制信号VFR为H电平、第2控制信号/VFR为L 电平的情形加以考察。这种情况下，前一级的输出信号Gn-1变为H电 平时，晶体管Q12A就会变为ON，因此，第1反相器的输出端即节点 N2A高速迁移至L电平。由此，晶体管Q5A变为OFF，因此节点N1高 速迁移至H电平。另外，下一级的输出信号Gn+1变为H电平时，晶体 管Q11A就会变为ON，因此，节点N2A(作为第1反相器的输出端)高 速迁移至H电平。由此，晶体管Q5A变为ON，节点N1高速迁移至L 电平。
依照此种方式，通过晶体管Q11A、Q12A的作用，节点N1和节点 N2A的电平迁移能够高速实现。同样地，晶体管Q11B、Q12B高速实现 了节点N1和节点N2B的电平迁移。因此，根据本实施方式，能够实现 比第1实施方式更高速的动作。
另外，上述技术也可以应用于第2实施方式(图10)的单位移位 寄存器电路SR。在此情况下，如图14所示，节点N1与第3电源端子 S3之间(与晶体管Q6A并列)设置串联连接的晶体管Q11A、Q13A。晶 体管Q11A的栅极连接到复位端子RST，晶体管Q13A的栅极连接到第1 控制端子CTA。同样地，节点N1与第3电源端子S3之间(与晶体管 Q6B并列)设置串联连接的晶体管Q11B、Q13B。晶体管Q11B的栅极连 接到复位端子RST，晶体管Q13B的栅极连接到第2控制端子CTB。
与图13的情形相同，通过晶体管Q11A、Q12A、Q13A的作用，节 点N1和节点N2A的电平迁移能够高速进行。同样地，晶体管Q11B、 Q12B、Q13B高速实现了节点N1和节点N2B的电平迁移。因此，根据 本实施方式，能够实现比第1实施方式更高速的动作。此外，晶体管 Q13A防止了在第1控制信号VFR处于L电平的期间内应保持在L电平 的节点N2A被晶体管Q11A充电。同样地，晶体管Q13B防止了在第2 控制信号/VFR处于L电平的期间内应保持在L电平的节点N2B被晶体 管Q11B充电。
此外，在本实施方式中，晶体管Q11A、Q12A、Q13A、Q11B、Q12B、 Q13B的驱动能力越大，动作高速化的效果越大。晶体管Q11A、Q12A、 Q11B、Q12B中没有贯通电流流过，因此，即使增大栅极宽度，电力消 耗的增加也很小。因此，既能够抑制电力消耗的增加，又能够实现动 作的高速化。
此外，上述第3、4实施方式也适用于本实施方式。
第6实施方式
图15是第6实施方式的单位移位寄存器电路SR的电路图。在本 实施方式中，将第1实施方式(图7)中晶体管Q8A、Q8B相互连接到 栅极的主电极改为源极。即，在图7的电路中晶体管Q8A、Q8B的ON/OFF 切换分别是利用第1和第2反相器的输出实现的，而在本实施方式中 则是利用第1控制信号VFR和第2控制信号/VFR来实现。除此之外， 电路动作与图7相同。因此，借助于本实施方式也能够获得与第1实 施方式相同的效果。
在图15的单位移位寄存器电路SR中，在第1控制信号VFR为H 电平、第2控制信号/VFR为L电平的期间内，除了栅极线GL的选择期 间之外，晶体管Q8A、Q8B的电位分布成为如图16(a)所示，晶体管 Q8A的栅极相对于源极负偏压。反之，在第1控制信号VFR为L电平、 第2控制信号/VFR为H电平的期间内，除了栅极线GL的选择期间之 外，晶体管Q8A、Q8B的电位分布成为如图16(b)所示，晶体管Q8B 的栅极相对于源极负偏压。
依照此种方式，在本实施方式中，晶体管Q8A、Q8B的栅极相对于 源极定期地负偏压，因此，能够有效地抑制该晶体管Q8A、Q8B的阈值 电压的正向偏移。由此能够抑制晶体管Q8A、Q8B的驱动能力的下降， 能够使节点N2A和节点N2B以低阻抗提供L电平的电位(VSS)。其结 果是，能够获得很好的抑制晶体管Q2A、Q2B、Q5A、Q5B的阈值电压偏 移的效果。
此外，上述第3～第5实施方式也可以应用于本实施方式。
第7实施方式
在上述实施方式中，使用2个反相器实现晶体管Q2A、Q2B的交替 驱动，但在本实施方式中使用1个反相器实现同样的动作。
图17是表示第7实施方式的单位移位寄存器电路SR的结构的电 路图。在该单位移位寄存器电路SR中，将晶体管Q2A、Q2B驱动的驱 动电路由以下部分构成：由晶体管Q6、Q7构成的反相器、在该反相器 的输出端(定义为“节点N3”)与节点N2A之间进行连接的晶体管Q9A、 在节点N3与节点N2B之间进行连接的晶体管Q9B。晶体管Q9A的栅极 连接到有第1控制信号VFR输入的第1控制端子CTA，晶体管Q9B的 栅极连接到有第2控制信号/VFR输入的第2控制端子CTB。另外，在 上述反相器中，晶体管Q6以二极管接法连接在节点N3与第3电源端 子S3之间，晶体管Q7设置在节点N3与第1电源端子S1之间，其栅 极连接到节点N1。
在本实施方式中，当第1控制信号VFR为H电平、第2控制信号 /VFR为L电平的期间时，晶体管Q9A变为ON、晶体管Q9B变为OFF， 因此，反相器的输出端即节点N3被电连接到节点N2A。即，在此期间， 晶体管Q2A被驱动，而晶体管Q2B则处于休止状态。反之，当第1控 制信号VFR为L电平、第2控制信号/VFR为H电平的期间时，晶体管 Q9A变为OFF、晶体管Q9B变为ON，因此，节点N3与节点N2B电连接。 即，在此期间，晶体管Q2B被驱动，而晶体管Q2A则处于休止状态。 依照此种方式，晶体管Q9A、Q9B发挥切换电路的功能，基于第1控制 信号VFR和第2控制信号/VFR将由晶体管Q6、Q7构成的反相器的输 出端(节点N3)交替连接到节点N2A和节点N2B。
在本实施方式中也一样，每当第1控制信号VFR和第2控制信号 /VFR反转时，晶体管Q2A、Q5A的配对和晶体管Q2B、Q5B的配对交替 进入休止状态，因此，能够防止这些栅极被直流式偏压。因而，能够 防止a-Si TFT的阈值偏移导致的误动作，提高动作的可靠性。另外， 在本实施方式中使用1个反相器驱动晶体管Q2A、Q2B，因此抑制了电 力消耗的上升。
另外，例如与第1实施方式相比，栅极连接到节点N1的晶体管很 少，连接到节点N1的晶体管的栅极电容减小。由此降低了节点N1的 寄生电容，能够提高时钟端子CK所产生的节点N1的升压量。其结果 是，提高了输出信号Gn输出时的晶体管Q1的驱动能力，具有可以实 现动作的高速化的优点。
进一步，也可以将第5实施方式应用于由晶体管Q6、Q7构成的反 相器。图18表示在此情况下的电路图。如该图所示，节点N3与第3 电源端子S3之间(与晶体管Q6并列)设置了具有连接到复位端子RST 的栅极的晶体管Q11，节点N3与第1电源端子S1之间(与晶体管Q7 并列)设置了具有连接到输入端子IN的栅极的晶体管Q12。由此，可 以实现更高速的动作。
此外，并不限于第5实施方式，上述第3、4、6实施方式也可以 应用于本实施方式。
第8实施方式
在第1实施方式(图7)的电路中，输出端子OUT(输出信号Gn) 变为H电平时，节点N1成为H电平，因此，晶体管Q7A、Q7B都变为 ON。由此，此时的节点N2A、N2B均以低阻抗成为L电平。然而，在第 7实施方式的电路(图17)中，例如当第1控制信号VFR为H电平、 第2控制信号/VFR为L电平时，节点N2B以高阻抗成为L电平状态。 在此状态下，如果输出信号Gn从L电平迁移至H电平，则通过经由晶 体管Q2B的漏极-栅极之间的叠加电容的耦合，导致节点N2B的电平 上升。其问题是，这样一来，晶体管Q2B导通，输出信号Gn的H电平 的电位有可能会下降。
图19是表示第8实施方式的单位移位寄存器电路的结构的电路 图。如图所示，与第7实施方式的电路(图17)相比，该单位移位寄 存器电路SR的结构中进一步设置了在节点N2A与第1电源端子S1之 间进行连接的晶体管Q10A和在节点N2B与第2电源端子S2之间进行 连接的晶体管Q10B。晶体管Q10A、Q10B的栅极均连接到输出端子OUT。
根据本实施方式的单位移位寄存器电路SR，当输出信号Gn为H 电平的期间内，晶体管Q10A、晶体管Q10B均成为ON，因此，节点N2A、 N2B以低阻抗成为L电平。由此，在此期间内，晶体管Q2A、Q2B能够 可靠地保持在OFF，从而解决了上述问题。
另外，在图19中表示的是对图17的电路设置了晶体管Q10A、Q10B 的结构，但如图20所示，也可以对图18的电路进行设置。由此，能 够与图18的电路同样地获得使单位移位寄存器电路SR的动作高速化 的效果。
另外，在本实施方式中也可以应用上述第3、4、6实施方式。