用于传输数据的线路驱动器

摘要

本发明涉及一种传输数据用线路驱动器。一种以高位速率传输数据，特别是全双工处理中绕线数据传输用之线路驱动器3，其包含具有产生传输脉冲作为待传输数据函数的差分对晶体管14，15的差分对，藉此该传输脉冲可较佳经由各具有形成串联电路的差分对晶体管14，15的串联晶体管16，17被输出至被连接至该线路驱动器3的数据传输线8，9。为了重制差分对的行为，具复本差分对晶体管18，19的复本差分对被提供，产生对应该传输脉冲的复本脉冲，该复本脉冲可经由复本串联晶体管20，21被馈送至拼合集成电路6以经由该数据传输线8，9实施被接收脉冲有关的回音补偿。

权利要求

1.一种具有至少一驱动器级(44)的用于传输数据的线路驱动器， 其包含第一对晶体管，具有被差分驱动为待传输数据函数的两晶体管 (14，15)，使待传输数据函数的特定最大电流经由该第一对晶体管的 其中之一晶体管，而特定最小电流经由该第一对晶体管的另一晶体管 被馈送，且对应传输脉冲被产生于该第一对晶体管(14，15)输出处， 其特征为该至少一驱动器级(44)包含用于回音补偿的第二对晶体管， 可与该第一对晶体管结合以重制该第一对晶体管的行为，可产生重制 该各传输脉冲的复本脉冲，该第二对晶体管包含被与该第一对晶体管 (14，15)调谐差分驱动作为待传输数据函数的两晶体管(18，19)，使 待传输数据函数的特定最小电流是经由该第二对晶体管的其中之一 晶体管，而特定最大电流是经由该第二对晶体管的另一晶体管被馈 送，且针对回音补偿，对应复本脉冲被产生于该第二对晶体管(18， 19)输出处，控制电路(7)被提供以产生两差分控制信号，该两差分控 制信号其中之一被提供至该第一对晶体管及/或该第二对晶体管的其 中之一晶体管，而该两差分控制信号的另一控制信号被提供至该第一 对晶体管及/或该第二对晶体管的另一晶体管。

2.按照权利要求1所述的线路驱动器，其特征在于，第三对晶 体管被提供，该第三对晶体管(16，17)被切换于该线路驱动器的数据 传输输出及该第一对晶体管的对应晶体管(14，15)之间，使该传输脉 冲被产生于该线路驱动器的该数据传输输出处，第四对晶体管被提 供，该第四对晶体管(20，21)被与该第二对晶体管的对应晶体管(18， 19)串联切换，使该复本脉冲被产生于该第四对晶体管(20，21)上。

3.按照权利要求2所述的线路驱动器，其特征在于，该第三对 晶体管的晶体管(16，17)及该第四对晶体管的晶体管(20，21)以共享 偏压被偏移。

4.按照权利要求2所述的线路驱动器，其特征在于，该第三对 晶体管的晶体管(16，17)以不同偏压被偏移，该第四对晶体管的晶体 管(20，21)以不同偏压被偏移。

5.按照权利要求2所述的线路驱动器，其特征在于，用于该第三 对晶体管的晶体管(16，17)的偏压及用于该第四对晶体管的晶体管 (20，21)的偏压从该控制电路(7)被泄放。

6.按照权利要求5所述的线路驱动器，其特征在于，该控制电路 (7)包含被互补切换为该待传输数据函数的两逻辑组件(29，30)，其 中用于该第一对晶体管(14，15)及该第二对晶体管(18，19)的该差分 控制信号被检拾于对应节点(X1，X2)，且电路拓扑(39-42)被提供， 其可接收该控制电路(7)的节点(X1，X2)上的电压且被配置以平均这 些电压作为该第三对晶体管(16，17)及/或该第四对晶体管(20，21) 的偏压。

7.按照权利要求6所述的线路驱动器，其特征在于，该电路拓扑 包含第一线路类型的两晶体管(40，41)，该第一线路类型的两晶体管 其中之一晶体管(40)的控制接口被与这些节点其中之一节点(X2)连 接，而该第一线路类型的两晶体管的另一晶体管(41)的控制接口被与 这些节点的另一节点(X1)连接，且这两晶体管(40，41)的另一接口与 第二线路类型的另一晶体管(42)互连，经由此另一晶体管(42)，该偏 压可用于该第三对晶体管的晶体管(16，17)及/或该第四对晶体管的 晶体管(20，21)。

8.按照权利要求2所述的线路驱动器，其特征在于，该第一对晶 体管(14，15)及该第二对晶体管(18，19)都是经由接口彼此互连，且 都是由共享电源(10)供应电源。

9.按照权利要求8所述的线路驱动器，其特征在于，被与另一电 源(24)一起操作的另一晶体管(22)被与具有线性电压/电流特性的电 路组件(26)串联切换，该电路组件(26)被连接至该共享电源(10)及该 另一晶体管(22)的控制接口及该第三对晶体管的晶体管(16，17)的控 制接口及该第四对晶体管的晶体管(20，21)的控制接口，以施加相对 应的偏压。

10.按照权利要求2所述的线路驱动器，其特征在于，该第一对 晶体管(14，15)经由接口彼此互连且共享第一电源(11)，而该第二对 晶体管(18，19)经由接口彼此互连且共享第二电源(10)。

11.按照权利要求10所述的线路驱动器，其特征在于，被与第一 另一电源(25)一起操作的第一另一晶体管(23)被与具有线性电压/电 流特性的第一电路组件(27)串联切换，该第一电路组件(27)被连接至 该第一电源(11)，而该第一另一晶体管(23)控制接口被连接至该第三 对晶体管(16，17)的控制接口以施加相对应的供给电压，及被与第二 另一电源(24)一起操作的第二另一晶体管(22)被与具有线性电压/电 流特性的第二电路组件(26)串联切换，该第二电路组件(26)被连接至 该第二电源(10)，而该第二另一晶体管(22)被连接至该第四对晶体管 (20，21)的控制接口以施加相对应的偏压。

12.按照权利要求1所述的线路驱动器，其特征在于，电容器(46) 被并联切换至该第一对晶体管(14，15)及该第二对晶体管(18，19)。

13.按照权利要求1所述的线路驱动器，其特征在于，该复本脉 冲被馈送至一拼合集成电路(6)，其被配置以从经由耦合于该线路驱 动器的数据传输线(8，9)所接收的脉冲之内，撷取该复本脉冲。

14.按照权利要求13所述的线路驱动器，其特征在于，该拼合集 成电路(6)被配置于具有该线路驱动器(3)的共享芯片上。

15.按照权利要求1所述的线路驱动器，其特征在于，若干驱动 器级(44)被并联至该线路驱动器(3)的数据传输端口，针对各驱动器 级(44)，独立控制电路(7)产生用于差分控制该各驱动器级(44)的该 第一对晶体管(14，15)及/或该第二对晶体管(18，19)的差分控制信 号。

说明书

技术领域

本发明涉及传输数据用线路驱动器，特别是全双工处理中以高位速率传 输绕线(wire-bound)数据用线路驱动器。

背景技术

为了于全双工处理中传输数据，藉此数据可经由传输线待传输及接收， 对应收发器通常会产生问题，其各收发器所产生必须经由相同数据传输线 待传输之传输脉冲系覆盖及破坏藉由被称为“回音”之交互调变经由相同 数据传输线被接收自该收发器之信号。因此于收发器中产生在此被称为″复 本脉冲″之尽可能忠于各传输脉冲之复本现行技术水准，藉此该复本脉冲接 着可针对收发器之接收器区段上之回音及/或传输脉冲补偿而被注入，所以 藉由从进入信号撷取此复本信号，回音补偿进入信号系可被接收。
图9为显示依据现行技术水准之该收发器传输路径之电路拓扑图例，藉 此依序驱动线路驱动器3之藉由控制位驱动之数字/模拟切换器1系被描绘。 数字/模拟切换器1及线路驱动器3系为结合传输及接收装置及/或收发器之 发送器组件，藉此被检拾于线路驱动器3输出处之传输信号系经由切换器4 被馈入数据传输线，共藉由负载电阻5被简化描绘于图9。为了产生线路驱 动器3之传输脉冲精确重制及/或复制，传输信号通常被外部检拾于发送器 及/或线路驱动器3输出处，并经由外部拼合集成电路被馈送于对应收发器 之接收器输入以便回音补偿。然而，有了现代电路拓扑，此外部拼合集成 电路系被整合于芯片上以便阻抗匹配及/或阻抗修正，所以如图9所示，如 数字/模拟切换器1之复本2系被提供，其输出系与内部拼合集成电路(图9不 显示)结合以便回音补偿，藉此内部拼合集成电路系以线路驱动器3被放置 于相同芯片上。收发器内部组件及外部接线间之边界系以图1中之虚线表 示。除了大尺寸整合外，此拓扑之优点系可降低收发器接收路径之模拟组 件要求，如有关在此被提供之模拟/数字切换器之动态范围或分辨率。
有了低频应用，如ISDN/xSDN数据传输，此复本脉冲系可藉助具低功率 消耗之并联附加线路驱动器3′来制造，其可重制实际线路驱动器3之行为且 被耦合至对应内部拼合集成电路之输出侧。此类电路拓扑例系被描绘于图 10。
然而，在此实际问题为已知“匹配”之复本路径调整。在此共享成份 或直流误差(与偏移及振幅有关)及瞬时误差成份(寄生效应及频带限制效 应)均很重要。被使用此类电路安排之电路拓扑通常被建立于所谓运算放大 器(OPA)结构或大致被建立于如“串并联”或“并联-并联”回授安排之具 回授电路配置基础上。虽然原则上较高线性可因回授而获得，同时因回音 补偿之频宽损失或较高功率消耗而产生。产生复本脉冲亦需相当高之复杂 性，除此之外，特别是具高频系统之高频振荡系因不当电路拓扑之交互调 变而经常发生，其可能限制整个电路之功能性。

发明内容

因此，依据本发明之目的，提供传输数据用之线路驱动器，具备它上述 问题不会产生，且该线路驱动器传输信号之最可能重制及/或复制可以最小 技术电路复杂性来产生。
此目的可依据本发明藉由权利要求1的特征的线路驱动器来达成。各例 中的从属权利要求用于界定本发明的较佳及具有优点实施例。
依据本发明之线路驱动器系包含至少一驱动器级及/或驱动器胞元，藉 助被差别驱动为传输信号函数之第一对晶体管及与该第一对晶体管调谐之 第二对晶体管，传输信号之重制及/或复制系可被产生。因此，复本信号及 传输信号系被同等产生于完全相同驱动器级及/或驱动器胞元内。
线路驱动器于各例中系较佳具有独立第一及第二对晶体管之复数个该 驱动器级，除此之外，各对串联晶体管系可以各驱动器级经由各对串联晶 体管被并联切换于及/或线路驱动器之负载输出处，或被与较佳内部配置之 拼合集成电路及/或具线路驱动器之芯片上一起连接之方式而被与各第一 及第二对晶体管产生关联。这些被并联切换之驱动器数量很大程度地界定 被线路驱动器产生之传输脉冲及经由被与线路驱动器及对应复本脉冲耦合 之数据传输线待传输之传输脉冲之振幅。
亦被已知为差分对之各驱动器级之第一对晶体管系较佳以独立控制电 路及/或初期级以链接情况中特定最大电流永远流经此对晶体管之一路径 及/或分支及特定最小电流流经另一路径及/或分支之方式被差分驱动，所 以从个别第一对晶体管所示，从差分观点来看，负载电阻器并不依赖信号 振幅，结果非线性可再次被显著降低。
各驱动器级之串联晶体管系可藉助共享偏压及独立偏压而被偏向于其 栅极连接。同样地，晶体管对应对之下端或尾端点处之各驱动器之传输及 复本路径亦可被供应独立尾端电流。此变异于结合藉由瞬时脉冲之局部拼 合可特别具有实际优点。
藉由运用被并联切换为第一及第二对晶体管之晶体管漏极源极区段及/ 或输出电导率之附加电容器，边缘陡峭度系因这些藉此被实现之电容器之 低通滤波而被限制。
依据本发明进一步实施例，串联晶体管之偏压亦可从对应驱动器级之初 期级及/或控制电路被摘除。此特别以对应第一及第二对晶体管之漏极源 极电压直接从个别控制电路之共模电压被摘除之方式发生，所以有了适当 制作尺寸，个别及同步电压之温度进展系可被最佳化。
藉由第二对晶体管及/或各驱动器级之差分对产生之复本脉冲相对精确 度系可运用上述特别控制电路及/或初期级来增加。除此之外，复本脉冲相 对精确度系可藉由较佳为完全相同线类类型之对应晶体管之对称安排及这 些晶体管彼此良好匹配来增加。再者，被说明于本发明全文中之线路驱动 器实施系可确保共享上升时间及传输脉冲与复本脉冲之对称边缘陡峭度。
本发明较佳适用于所谓全双工处理中高位速率绕线数据传输。再者，除 了上述高线性之外，依据本发明之线路驱动器亦可满足惯用需要，如有关 低共电电压及最小功率消耗及空间要求。如上述，回音补偿所需之传输信 号复本系较佳被内部产生于线路驱动器之芯片上。本发明范围内所提出之 方法系保证传输信号及/或传输脉冲之线性及传输脉冲对复本脉冲之无功 精确度之忠实重制。
然而，本发明本质上不受绕线数据传输较佳应用范围之限制，而可大致 被用于预期以尽量简单方式来高度精确重制线路驱动器之传输信号及/或 传输脉冲。特别是本发明原则上亦可被用于无线数据传输。

附图说明

本发明在较佳实施例基础上参考附图被更详细说明如下。
图1显示依据本发明第一实施例之线路驱动器，
图2显示依据本发明第二实施例之线路驱动器，
图3显示依据本发明第三实施例之线路驱动器，
图4显示依据本发明第四实施例之线路驱动器，
图5显示依据本发明第五实施例之线路驱动器，
图6显示依据本发明第六实施例之线路驱动器，
图7显示依据本发明第七实施例之线路驱动器，
图8显示依据本发明线路驱动器之快速以太网络应用之模拟线路接口，
图9及10显示依据现行技术水平产生复本脉冲之线路驱动器，
图11显示依据本发明线路驱动器之快速以太网络应用之发送器结构。

具体实施方式

图1显示依据本发明一实施例之线路驱动器之基本胞元及/或驱动器 级。图1所示之若干这些驱动器级通常以并联操作，藉此线路驱动器输出处 之各驱动器级系与对应数据传输线并联操作，其系以外部负载电阻器8，9 型式被标示于图1。
如图1所示，驱动器级系包含以下亦被称为差分对之一对晶体管14，15， 其系藉由控制电路7之差分控制信号以特定最大电流永远流经此差分对之 一晶体管，而特定最小静态电流流经此差分对之另一晶体管，也就是各例 中所谓差分对之尾端电流藉由控制电路7调变后被反转为此差分对之一及/ 或其它路径之方式经由其栅极连接来控制，所以对应传输脉冲可被产生于 被与传输线连接之线路驱动器输出处。代表数据传输线之负载电阻器8，9 之外部安排系被标示为图1之虚线。脉冲振幅系视被并联操作于具有图1结 构之负载电阻器8，9处之驱动器级数量而定。此安排优点系各例中脉冲型 式可视所需标准(如1G以太网络数据传输用之IEEE标准802.3ab-1999)藉 由控制电路7之对应数字驱动来制造。不需额外模拟功能，如预先滤波。同 样地，亦不需复杂模拟电路。驱动以下亦被称为差分对晶体管之差分对之 两晶体管14，15，系可被配置以维持边缘陡峭度及/或可经由并联该差分对 晶体管之电容器附加安排来匹配。
如上述之差分对晶体管14，15行为之重制系可藉由控制电路7来差分驱 动做为待传输数据之函数，为了确保线路驱动器负载输出处之对应传输脉 冲，具差分对晶体管18，19之进一步差分对系被提供，藉此这些差分对晶 体管18，19系被同样控制及/或与差分对晶体管14，15调谐做为待传输数据 之函数，其于图1所示之实施例中系因各例中控制电路7之相同控制信号一 方面被施加至差分对晶体管14，18栅极连接上，另一方面被施加至差分对 晶体管15，19栅极连接上之事实来实施。因为具差分对晶体管18，19之差 分对系被提供来重制具差分对晶体管14，15之差分对行为，所以此差分对 以下亦被称为复本差分对。藉由控制电路7之共享驱动，具差分对晶体管 14，15之差分对及具复本差分对晶体管18，19之复本差分对具有相同边缘 陡峭度及相同温度进程。此代表实际优点，因为差分对晶体管14，15所产 生之传输脉冲及复本差分对晶体管18，19所产生之复本脉冲之间并无额外 延迟(“歪斜”)产生。
如图1所示，进一步晶体管16，17系被切换与差分对晶体管14，15串联， 其与差分时晶体管14，15形成串联电路，因此以下亦被称为串联晶体管。 如上述，传输例中，电压上升系经由外部负载电阻器8，9来产生。电压降 可不需附加串联晶体管16，17来实际模制差分对晶体管14，15之漏极源极 区段。此可能因晶体管之最小输出陡峭度而产生振幅及/或线性之额外误 差。因此，串联晶体管16，17系被用于增加输出陡峭度。
为了确保传输路径及复本路径间不同负载条件下之同步，对应串联晶体 管20，21亦被提供给复本差分对晶体管18，19，其串联晶体管系就复本差 分对晶体管18，19同样互连至串联晶体管16，17。
有关NMOS(n型互补式氧化金属半导体晶体管)之图1所示所有晶体管，其 依据第1图系彼此互连。各例中串联晶体管16，17及/或复本串联晶体管20， 21之栅极连接系以电压源12供应之偏压来偏向。各差分对晶体管14，15及/ 或复本差分对晶体管18，19之源极连接系被与电源10共连。而各传输脉冲 可被检拾于被与线路驱动器之负载输出相连之串联晶体管16，17漏极连接 上，对应复本脉冲可被检拾于复本串联晶体管20，21之漏极连接上。针对 此，如上述复本串联晶体管20，21之漏极连接系被与用于回音补偿之内部 拼合集成电路6相连系可经由对应数据传输线从被接收信号撷取复本信号 以获得回音补偿进入信号。拼合集成电路6之结构及回音补偿系对应已知现 行技术水平，所以此点并不需被进一步详述。然而结合本发明，拼合集成 电路6牵涉内部拼合集成电路系很重要，其与藉由控制电路7实施之初期级 及图1所示剩余组件实施之线路驱动器输出级一起被整合于完全相同芯片 上。
图1所示电路拓扑之进一步优点系为复本路径对传输路径良好调整及/ 或良好匹配。复本差分对晶体管18，19可以最适调谐差分对晶体管14，15 之适当安排被放置于电路拓扑中。传输路径对复本路径之切换及/或降低比 率几乎可被随机挑选，然而有时非常大切换比率因增加传输路径及复本路 径间之失配而不可预期。
图1中，线路驱动器之驱动器级系被显示，其中该驱动器级系被提供参 考符号44。如上述，若干该驱动器级44通常并联操作于线路驱动器负载输 出上。此连接中，例如被设计用于快速以太网络数据传输之收发器之模拟 线路接口结构系以图8p此类之线路驱动器3来描绘。从图8可清楚得知如图1 所示之若干类型驱动器级44系并联操作于线路驱动器3负载输出处。各驱动 器级44系与独立控制电路7产生关联，其于各例中系产生被提供来切换对应 差分对晶体管及/或复本差分对晶体管之作为待传输数据函数之差分控制 信号。传输路径中，亦被提供数字滤波器型式之脉冲成形器，其可实施脉 冲预先扭曲及当作待传输数据函数以产生互补控制信号给控制电路7，使用 于各驱动器级44之差分控制信号可被产生其函数。驱动器级44于各例中系 具有拥有差分对晶体管14，15及串联晶体管16，17之传输路径，及拥有复 本差分对晶体管18，19及复本串联晶体管20，21之复本路径(见图1)。以此 法被产生于各初期级44之复本脉冲系被馈送至内部拼合集成电路6，其针对 回音补偿经由数据传输线从被接收脉冲撷取复本脉冲。以此法被回音补偿 之进入脉冲系藉由(内部)拼合集成电路6馈送至对应收发器之接收器45以 进一步作信号处理。
图1所示实施例中，差分对晶体管14，15及复本差分对晶体管18，19之 源极连接系与上述电源10相连。若流经差分对分支之电流被标示为In，而流 经复本差分对分支之电流被标示为Im，则电源10大小必须以其供应电流2× In+至2×Im之方式被制成。
然而，传输路径及复本路径亦可被供应独立尾端电流。对应实施例系被 描绘于图1。图2所示实施例异于图1所示实施例之处，系为复本差分对晶体 管18，19之源极连接被连接第一电源10，而差分对晶体管14，15之源极连 接被连接第二电源11。因此，电源10系被单独提供复本路径，而电源11单 独提供传输路径。供应图2所示之独立尾端电流给传输及复本路径，系特别 具有优点于传输及复本路径之下端及/或尾端点处之瞬时脉冲局部拼合。
图3显示依据本发明之线路驱动器进一步实施例，藉此继续图2所示实施 例，串联晶体管16，17及复本串联晶体管20，21并不被连接至共享供电电 压，但第一供电电压12系被提供给左手串联晶体管17及左手复本串联晶体 管21，而第二供电电压13系被提供给右手串联晶体管16及右手复本串联晶 体管20。图3显示之串联晶体管及/或复本串联晶体管之独立供电电压，系 可使因各路径彼此交互调变所产生之瞬时寄生感应经由串联及/或复本串 联晶体管之栅极源极区段而得以避免。亦于图3显示实施例中，独立电源 10，11系被提供给复本路径及/或传输路径。
如上述，边缘陡峭度可藉由电容器对差分对晶体管14，15及/或串联差 分对晶体管18，19之并联来限制。对应实施例系被显示于图4，其中被并联 切换至差分对晶体管14，15及/或串联差分对晶体管18，19之输出导体系于 各例中被给定参考符号46。图4所示实施例其它部分系对应图2所示实施 例。
图5显示依据本发明之线路驱动器进一步实施例，其中图5所示实施例系 对应产生串联晶体管16，17及/或复本串联晶体管20，21偏压之变异。图5 所示实施例中系提供附加晶体管22，其系以来自附加电源24之电流Ib来操 作。此附加晶体管22系形成晶体管17，21及/或16，20之电流镜。为了调整 理想操作点，也就是差分对晶体管14，15及/或复本差分对晶体管18，19之 理想漏极源极电压，晶体管22系系被退化为差分对晶体管14，15及复本差 分对晶体管18，19之尾端及/或下端，针对此，电阻器26及/或具有线性电 压/电流特性之电路组件系被切换于晶体管22之源极连接及差分对晶体管 14，15及复本差分对晶体管18，19之共享尾端点之间。电阻器26处之电压 降系同步对应差分对晶体管14，15及复本差分对晶体管18，19之栅极源极 电压。因为供应串联晶体管16，17及/或复本串联晶体管20，21之电位系经 由被连接于与电源10操作期间之差分对及/或复本差分对之尾端点而被摘 除，所以若电路大小已被正确制成则动态操作例中亦确保同步。图5所示实 施例其它部分系对应图1所示实施例，正如在此说明之每个其它实施例，此 实施例可针对传输及/或复本路径仅操作一共享电源10或两独立电源10， 11。
图6所示进一步实施例原则上对应图5所示实施例，然而，复本路径及传 输路径之串联供电电压系因较佳绝缘而被独立供应而避免传输路径对复本 路径之交互调变。因此，被与电源24一起操作及串联切换之晶体管22系被 提供给复本串联晶体管20，21，其源极连接系被与电阻器26串联切换，也 就是再次被与复本差分对晶体管18，19之尾端及/或下端相连。然而针对被 提供独立电源25，独立晶体管23及独立电阻器27之串联晶体管16，17，其 系以类似复本路径中电源24，晶体管22及电阻器26之方式被互连于传输路 径中。因此，晶体管23之漏极连接系被连接至电源25，其源极连接系被连 接至电阻器27。电阻器27之其它连接系被连接至差分对晶体管14，15之源 极连接及电源11。各例中晶体管22，23之栅极漏极区段系如图5所示晶体管 22例被短路。因为一方面用于传输及复本路径之电源11及10系被提供，另 一方面独立串联电压提供传递电流Ib2及Ib1之电源25及/或24，附加晶体管23 及/或22及附加电阻器27及/或26系被提供，所以图6所示实施例原则上对应 图2及图5所示实施例之组合。
最后，图7显示依据本发明之线路驱动器及/或驱动器级44进一步实施 例，藉此串联晶体管及/或复本串联晶体管之供电电压及/或偏压系从对应 驱动器级44之控制电路7被摘除。
如图7所示，各驱动器级之控制电路7系可包含两个由电源28提供较佳为 切换栅极型式之可控制逻辑组件29，30，各例中其逻辑组件系藉由互补控 制信号x及控制为待传输数据函数而可被交替地打开及关闭。例如，控制 信号x及可源自图8所示之脉冲成形器43。各例中逻辑组件29，30系与分 压器相连，其包含可与电源33及/或34操作之电阻器35，36及/或37，38。 用于右手差分对晶体管14及右手复本差分对晶体管18及/或右手差分对晶 体管15及右手复本差分对晶体管19之信号系被检拾于节点X1及/或X2上之 电阻器35，36及/或37，38之间。节点X1及X2亦被与电容器31及/或32耦合， 以获得与这些控制信号有关之低通滤波效应。上述控制电路结构并不受限 于图7所示实施例，而相同地亦可被切换及/或应用至上述实施例。
包含电阻器40-42及电源39之电路系被用于将串联晶体管16，17及复本 串联晶体管20，21之偏压摘除。如同上述晶体管14-23，晶体管42可牵涉 NMOS晶体管，而晶体管40及41较佳地与PMOS晶体管相关。节点X2及/或X1上 之电压系经由晶体管40及41被检拾，而基于图7所示晶体管40及41之电路， 经由晶体管42被施加至串联晶体管16，17及复本串联晶体管20，21之栅极 连接之被检拾于节点X1及X2上之电压平均，系被提供于晶体管40及41之源 极连接间之节点X3处。晶体管42之源极连接系被与电源39相连，而晶体管 42之栅极漏极区段系被短路。类似图5及6所示晶体管22，23之晶体管42及 串联晶体管16，17及/或复本串联晶体管20，21系形成串联电路。图7所示 实施例之优点系包含差分对晶体管14，15及复本差分对晶体管18，19之漏 极源极电压可直接从控制电路7之共享模式电压被摘除且亦对应晶体管40 及41之栅极源极电压，使得若大小适当，个别电压及同步之温度进程可被 最佳化之事实。
基于仿真，藉由本发明不仅上述目的及优点可被实现，而经由本发明应 用可实施之单脉冲及/或总脉冲型式亦可藉由个别标准明确界定脉冲型式 限制。
图11中，依据本发明用于具线路驱动器之另用之发送器结构，其中用于 产生发送器脉冲之传输路径及用于产生复本脉冲之复本路径系可线路实施 于电路块及/或驱动器级内。此例中，图11所示电路块3系包含图1及2所示 之数字/模拟切换器1及依据本发明之线路驱动器之功能。图11亦显示内部 拼合集成电路6。