半导体器件转让专利
申请号 : CN200410056267.9
文献号 : CN100585829C
文献日 : 2010-01-27
发明人 : 李佳媛
申请人 : 海力士半导体有限公司
摘要 :
一种半导体器件，其可抑制当执行浅槽隔离工艺时，由于产生的有源槽沟(active moat)而增加的漏电流者，包括：藉由使用一可提供一微小隔离间距的浅槽隔离工艺来形成的隔离层；以及，多个通过由隔离层所定义的有源区的栅极，其中至少一栅极包含一形成在邻接于在有源区与隔离层之间的边界的栅极的横侧面的副栅极，使得具有副栅极的部分有一较栅极的其余部份为长的长度。
权利要求 :
1、一种半导体器件，包括：
藉由使用一可提供一微小隔离间距的浅槽隔离工艺来形成的隔离层；以 及，多个穿过由隔离层所定义的有源区的栅极，其中至少一栅极包含一形成 在邻接于在有源区与隔离层之间的边界的栅极的横侧面的副栅极，使得具有 副栅极的部分有一较栅极的其余部份更宽的宽度。
2、如权利要求1所述的半导体器件，其中多个副栅极与至少一个栅极 结合，副栅极则形成在邻接至形成于有源区与隔离层之间的边界的栅极的一 个横侧面。
3、如权利要求1所述的半导体器件，其中多个副栅极与至少一个栅极 结合，每个副栅极只形成在邻接至形成于有源区与隔离层之间的边界的栅极 的一个横侧面。
4、如权利要求3所述的半导体器件，其中多个副栅极与至少一个栅极 结合，每个副栅极只形成在邻近栅极的第一横侧面，其中各个第一横侧面彼 此面对。
5、如权利要求3所述的半导体器件，其中多个副栅极与至少一个栅极 结合，每个副栅极只形成在邻近栅极的第二横侧面，其中各个第二横侧面不 彼此相对。
6、如权利要求1所述的半导体器件，其中副栅极分别形成在每个栅极 的彼此相对的两个部份。
说明书 :
技术领域
本发明涉及一种半导体器件，特别是涉及一种半导体器件，其可抑制当 执行浅沟槽隔离工艺时，由于产生的有源槽沟(active moat)而增加的漏电 流。
背景技术
目前，由于半导体器件已变得更为高度集成化，传统的LOCOS(硅局 部氧化，local oxidation of silicon)工艺已被STI(浅槽隔离，shallow trench isolation)工艺取代，以制造具有微小隔离间距的高密度半导体器件。
在LOCOS工艺的情况中，有源区(active region)的大小由于发生在隔 离层的上端边缘的鸟嘴现象(bird’s-beak phenomenon)而减低。然而，在STI 工艺中，有源区会因为隔离层可被以微小的宽度形成而充分地确保，这样即 可得到高度集成化器件。
因此，为了提供一最小的隔离间距，STI工艺业已必要地被要求有一较 佳的平坦表面或增进的抗闩锁性(latch-up immunity)。
同时，当进行传统半导体器件的STI工艺时，如图1与图2所示，一槽 沟20(以下，称之为有源槽沟)，发生在邻接隔离层10之有源区12的边缘， 藉此减少了器件所要求的特性。
例如，如果一电压施加于产生了有源槽沟20之器件的栅极14时，一强 大的边缘电场(fringe-field)可能会被施加至有源槽沟20，如此一开启 (turn-on)路径即可简单的被形成。因此，晶体管的操作特性即被改变，特 别是，为了生产低价且有竞争力的DRAM，对照用来减少单元晶体管的大小 的电流趋势(current tendency)，而由于有源槽沟20，INWE(反向限制宽度 效应，inverse narrow width effect)可能发生在DRAM的单元晶体管中，特 别是使用STI工艺来制造，从而在晶体管的副临界区与闭路区的漏电流即会 增加，而DRAM的刷新(refresh)特性即会降低。
在图2中，参考数目13表示一栅极氧化物层。
同时，为了抑制由于INWE所产生的特征，可应用一种用来增加基板掺 杂密度的方法。然而，此一方法的使用，引起了结漏电流的增加，因此，如 上所述，DRAM的刷新特性同样会降低。
在LOCOS工艺的情况中，有源区(active region)的大小由于发生在隔 离层的上端边缘的鸟嘴现象(bird’s-beak phenomenon)而减低。然而，在STI 工艺中，有源区会因为隔离层可被以微小的宽度形成而充分地确保，这样即 可得到高度集成化器件。
因此，为了提供一最小的隔离间距，STI工艺业已必要地被要求有一较 佳的平坦表面或增进的抗闩锁性(latch-up immunity)。
同时，当进行传统半导体器件的STI工艺时，如图1与图2所示，一槽 沟20(以下，称之为有源槽沟)，发生在邻接隔离层10之有源区12的边缘， 藉此减少了器件所要求的特性。
例如，如果一电压施加于产生了有源槽沟20之器件的栅极14时，一强 大的边缘电场(fringe-field)可能会被施加至有源槽沟20，如此一开启 (turn-on)路径即可简单的被形成。因此，晶体管的操作特性即被改变，特 别是，为了生产低价且有竞争力的DRAM，对照用来减少单元晶体管的大小 的电流趋势(current tendency)，而由于有源槽沟20，INWE(反向限制宽度 效应，inverse narrow width effect)可能发生在DRAM的单元晶体管中，特 别是使用STI工艺来制造，从而在晶体管的副临界区与闭路区的漏电流即会 增加，而DRAM的刷新(refresh)特性即会降低。
在图2中，参考数目13表示一栅极氧化物层。
同时，为了抑制由于INWE所产生的特征，可应用一种用来增加基板掺 杂密度的方法。然而，此一方法的使用，引起了结漏电流的增加，因此，如 上所述，DRAM的刷新特性同样会降低。
发明内容
因此，本发明即为了要解决上述发生于现有技术的问题而创作，故其第 一目的即在提供一种用以制造一半导体器件的方法，该半导体器件可抑制当 执行浅槽隔离工艺时，由于产生的有源槽沟(active moat)而增加的漏电流。
本发明的第二目的在提供一种制造一半导体器件的方法，该半导体器件 可藉由抑制由于一有源槽沟所增加的漏电流而确保一刷新特性。
为了实现这些目的，本发明提供了一种半导体器件，其包括：藉由使用 一可提供一微小隔离间距的浅槽隔离工艺来形成的隔离层；以及，多个通过 由隔离层所定义的有源区的栅极，其中至少一栅极包含一形成在邻接于在有 源区与隔离层之间的边界的栅极的横侧面的副栅极，使得具有副栅极的部分 有一较栅极的其余部份为长的长度。
这里，多个副栅极与至少一个栅极结合，一副栅极则形成在邻接至形成 于有源区与隔离层之间的边界的栅极的一个横侧面。
此副栅极较佳地可选择性地只形成在邻接至形成于有源区与隔离层之 间的边界的栅极的一个横侧面。在此情形中，副栅极可选择性地只形成在邻 近栅极的第一横侧面，以及每个栅极的第一侧面。而且，此副栅极可选择性 地被形成在邻近栅极的第二横侧面，以及不彼此相对的第二侧面。此外，副 栅极可选择性地只形成在两个形成在彼此相邻的栅极中的纵向部的一部份， 如此形成在一个栅极中的副栅极相对着形成在其它相邻栅极中的副栅极。
本发明的第二目的在提供一种制造一半导体器件的方法，该半导体器件 可藉由抑制由于一有源槽沟所增加的漏电流而确保一刷新特性。
为了实现这些目的，本发明提供了一种半导体器件，其包括：藉由使用 一可提供一微小隔离间距的浅槽隔离工艺来形成的隔离层；以及，多个通过 由隔离层所定义的有源区的栅极，其中至少一栅极包含一形成在邻接于在有 源区与隔离层之间的边界的栅极的横侧面的副栅极，使得具有副栅极的部分 有一较栅极的其余部份为长的长度。
这里，多个副栅极与至少一个栅极结合，一副栅极则形成在邻接至形成 于有源区与隔离层之间的边界的栅极的一个横侧面。
此副栅极较佳地可选择性地只形成在邻接至形成于有源区与隔离层之 间的边界的栅极的一个横侧面。在此情形中，副栅极可选择性地只形成在邻 近栅极的第一横侧面，以及每个栅极的第一侧面。而且，此副栅极可选择性 地被形成在邻近栅极的第二横侧面，以及不彼此相对的第二侧面。此外，副 栅极可选择性地只形成在两个形成在彼此相邻的栅极中的纵向部的一部份， 如此形成在一个栅极中的副栅极相对着形成在其它相邻栅极中的副栅极。
附图说明
图1与图2分别为平面图与截面图，解释一传统的STI(浅槽隔离，shallow trench isolation)构造。
图3一平面图，解释依照本发明的一实施例的半导体器件。
图4a至4c一平面图，解释依照本发明的其它实施例的半导体器件。 简单符号说明
10：隔离层
12：有源区
13：栅极氧化物层
14：栅极
20：有源槽沟
30、30c：沟槽型隔离层
32、32c：有源区域
34、34a、34b、34c、34”’：栅极
36、36a、36b、36c、36”’：副栅极
图3一平面图，解释依照本发明的一实施例的半导体器件。
图4a至4c一平面图，解释依照本发明的其它实施例的半导体器件。 简单符号说明
10：隔离层
12：有源区
13：栅极氧化物层
14：栅极
20：有源槽沟
30、30c：沟槽型隔离层
32、32c：有源区域
34、34a、34b、34c、34”’：栅极
36、36a、36b、36c、36”’：副栅极
具体实施方式
以下，依附图说明本发明之较佳具体实施例，在以下依附图所作之说明 中，相同的参考数字与符号，表示相同或近似的器件，因此，相同或近似的 器件将不重复叙述。
以下，叙述本发明的技术原理。依照本发明，栅极设计成具有两倍长度， 藉以抑制在当进行浅槽隔离工艺时有源区的一个边缘的漏电流的增加。
亦即，如图3所示，不同于传统具有固定长度的晶体管，本发明的栅极 34设计成栅极34有一长度为L2的第一部份，其通过了介于一有源区(A/R) 与一隔离层30之间的边界，较栅极34的第二部份的长度L1为长，而此部 份为栅极34去除第一部份以外的部份。
换句话说，在本发明中，依照设计的原则并使得一副栅极36形成在栅 极34的第一部份，栅极34的长度L1予以最佳化。副栅极36通过有源区(A/R) 与隔离层30之间的边界，如此，在一边界区域内，有一L2长度的第一部份， 部份增加，藉此使得栅极可形成约2倍于L1的长度。
此处，图3是一平面图，解释依照本发明的一实施例的半导体器件。参 考数字30代表一通过STI工艺所形成的沟槽型隔离层，参考数字32代表由 隔离层所定义的有源区域，参考数字34代表一通过有源区域的栅极，又， 参考数字36代表一部份形成在有源区域32与沟槽型隔离层30之间的边界 的副栅极。而且，L1与L2分别代表上述的栅极34与包括副栅极36的栅极 部分的长度。
依照本发明的半导体器件，其使用了具有两倍长度的栅极，而在进行 STI工艺时，可抑制发生在有源区边缘的漏电流的增加。
通常，晶体管的短通道效应(short channel effect)可能在由于DIBL(漏 极诱导势垒降低，drain induced barrier lowering)的结果，导致通道的长度减 少而发生，其是发生在当载流子利用漏极电压从一源极被注入一基板中而势 垒降低之时。此一DIBL现象特别地可能在一STI构造的有源区的边缘会发 生，该区域经受强边缘场，因此，漏电流在STI构造的一副临界区可能会严 重地增加。然而，依照本发明，藉由设计栅极有一两倍的长度L2，一个通 道即可以有一长度使得其部份延伸进入有源区边缘，因此在有源区域边缘的 DIBL现象可被防止，从而减少了在晶体管的副临界区的漏电流。
结果，本发明可容易地因为栅极设计成具有一两倍的长度而抑制了漏电 流的增加，于是，可确保稳定的刷新特性。
虽然并未特别叙述，但是已显示于附图中，形成除了栅极的晶体管及形 成例如DRAM的半导体器件的其余元件与形成典型DRAM的元件基本上一 致，在此不另作说明。
而且，在栅极有一两倍长度的晶体管中，通道的长度，亦即是，在不包 括有源区的边缘区域的栅极长度，依照一设计规则被最佳化。因此，一具有 一两倍长度的栅极并不会对不同操作特性的晶体管有任何有害的影响。
图4A至4C是一平面图，解释依照本发明的其它实施例的半导体器件。
依照本发明的其它实施例，使用来部份增加栅极长度的副栅极36a，具 有与前述本发明之第一个实施例不同的形状。而藉由考虑例如接触电阻等特 性，每个开启地区的大小可最佳化，亦即，藉由考虑SNC(存储节点接触， storage node contact)与BLC(位线接触，bit line contact)，可提供额外的最 佳化准则。
例如，如图4A所示，一副栅极36a可选择性地被装设于邻接一BLC地 区的栅极34a的一侧面上，如此SNC的尺寸乃被最大化。在此情况中，邻 近栅极34a的副栅极36a乃彼此面对。
又，如图4B所示的另一个实施例，一副栅极36b可选择性地被装设于 邻接一SNC地区的一侧面上，如此BLC的尺寸乃被最大化。在此情况中， 邻近栅极34b的副栅极36b并不彼此面对。
另外，如图4C所示的又一个实施例，一副栅极36c可以被形成在每一 个栅极34c的两个部份，其彼此相对，并邻接着形成在有源区32c与隔离层 30c之间的边界，如此，SNC的尺寸即与BLC相同。在此情况中，邻近栅 极34”’的副栅极36”’的交互安置即防止了开启地区的尺寸不会减少。
如上述，依照本发明，其可抑制当执行浅槽隔离工艺时，由于产生的有 源槽沟(active moat)而增加的漏电流者，或者，通过改变栅极设计，藉由 部份地增加形成于一有源区与一绝缘层间的边界的通道长度，可补偿漏电 流。
于是，本发明可防止在DRAM的单元晶体管的单元电流损失，藉此增 进刷新特性，因此，可制造具有高效率的DRAM，而使得半导体器件可不断 地高集成化并减少其尺寸。
以上所述是本发明优选具体的实施例，若依本发明的构想所作的改变， 其产生的功能作用，仍未超出说明书与图示所涵盖的精神时，均应在本发明 的范围内。
以下，叙述本发明的技术原理。依照本发明，栅极设计成具有两倍长度， 藉以抑制在当进行浅槽隔离工艺时有源区的一个边缘的漏电流的增加。
亦即，如图3所示，不同于传统具有固定长度的晶体管，本发明的栅极 34设计成栅极34有一长度为L2的第一部份，其通过了介于一有源区(A/R) 与一隔离层30之间的边界，较栅极34的第二部份的长度L1为长，而此部 份为栅极34去除第一部份以外的部份。
换句话说，在本发明中，依照设计的原则并使得一副栅极36形成在栅 极34的第一部份，栅极34的长度L1予以最佳化。副栅极36通过有源区(A/R) 与隔离层30之间的边界，如此，在一边界区域内，有一L2长度的第一部份， 部份增加，藉此使得栅极可形成约2倍于L1的长度。
此处，图3是一平面图，解释依照本发明的一实施例的半导体器件。参 考数字30代表一通过STI工艺所形成的沟槽型隔离层，参考数字32代表由 隔离层所定义的有源区域，参考数字34代表一通过有源区域的栅极，又， 参考数字36代表一部份形成在有源区域32与沟槽型隔离层30之间的边界 的副栅极。而且，L1与L2分别代表上述的栅极34与包括副栅极36的栅极 部分的长度。
依照本发明的半导体器件，其使用了具有两倍长度的栅极，而在进行 STI工艺时，可抑制发生在有源区边缘的漏电流的增加。
通常，晶体管的短通道效应(short channel effect)可能在由于DIBL(漏 极诱导势垒降低，drain induced barrier lowering)的结果，导致通道的长度减 少而发生，其是发生在当载流子利用漏极电压从一源极被注入一基板中而势 垒降低之时。此一DIBL现象特别地可能在一STI构造的有源区的边缘会发 生，该区域经受强边缘场，因此，漏电流在STI构造的一副临界区可能会严 重地增加。然而，依照本发明，藉由设计栅极有一两倍的长度L2，一个通 道即可以有一长度使得其部份延伸进入有源区边缘，因此在有源区域边缘的 DIBL现象可被防止，从而减少了在晶体管的副临界区的漏电流。
结果，本发明可容易地因为栅极设计成具有一两倍的长度而抑制了漏电 流的增加，于是，可确保稳定的刷新特性。
虽然并未特别叙述，但是已显示于附图中，形成除了栅极的晶体管及形 成例如DRAM的半导体器件的其余元件与形成典型DRAM的元件基本上一 致，在此不另作说明。
而且，在栅极有一两倍长度的晶体管中，通道的长度，亦即是，在不包 括有源区的边缘区域的栅极长度，依照一设计规则被最佳化。因此，一具有 一两倍长度的栅极并不会对不同操作特性的晶体管有任何有害的影响。
图4A至4C是一平面图，解释依照本发明的其它实施例的半导体器件。
依照本发明的其它实施例，使用来部份增加栅极长度的副栅极36a，具 有与前述本发明之第一个实施例不同的形状。而藉由考虑例如接触电阻等特 性，每个开启地区的大小可最佳化，亦即，藉由考虑SNC(存储节点接触， storage node contact)与BLC(位线接触，bit line contact)，可提供额外的最 佳化准则。
例如，如图4A所示，一副栅极36a可选择性地被装设于邻接一BLC地 区的栅极34a的一侧面上，如此SNC的尺寸乃被最大化。在此情况中，邻 近栅极34a的副栅极36a乃彼此面对。
又，如图4B所示的另一个实施例，一副栅极36b可选择性地被装设于 邻接一SNC地区的一侧面上，如此BLC的尺寸乃被最大化。在此情况中， 邻近栅极34b的副栅极36b并不彼此面对。
另外，如图4C所示的又一个实施例，一副栅极36c可以被形成在每一 个栅极34c的两个部份，其彼此相对，并邻接着形成在有源区32c与隔离层 30c之间的边界，如此，SNC的尺寸即与BLC相同。在此情况中，邻近栅 极34”’的副栅极36”’的交互安置即防止了开启地区的尺寸不会减少。
如上述，依照本发明，其可抑制当执行浅槽隔离工艺时，由于产生的有 源槽沟(active moat)而增加的漏电流者，或者，通过改变栅极设计，藉由 部份地增加形成于一有源区与一绝缘层间的边界的通道长度，可补偿漏电 流。
于是，本发明可防止在DRAM的单元晶体管的单元电流损失，藉此增 进刷新特性，因此，可制造具有高效率的DRAM，而使得半导体器件可不断 地高集成化并减少其尺寸。
以上所述是本发明优选具体的实施例，若依本发明的构想所作的改变， 其产生的功能作用，仍未超出说明书与图示所涵盖的精神时，均应在本发明 的范围内。