半导体存储装置转让专利
申请号 : CN200710161728.2
文献号 : CN100590734C
文献日 : 2010-02-17
发明人 : 神田和重
申请人 : 株式会社东芝
摘要 :
本发明半导体存储装置，具有从共同连接的输入输出焊盘和控制焊盘输入控制信号的多个半导体芯片。半导体芯片具有存储表示自身的地址的自身芯片地址的自身地址存储部、将上述自身芯片地址与通过上述输入输出焊盘从外部输入的选择地址比较而进行一致判断的判断部和根据该一致判断而将上述控制信号设定为有效或无效的控制信号设定部。
权利要求 :
1.一种具有多个半导体芯片的半导体存储装置，该多个半导体 芯片从共同连接的输入输出焊盘进行数据信号的收发并且从共同连接的控 制焊盘输入控制信号，其特征在于，上述半导体芯片具有：
存储表示自身的地址的自身芯片地址的自身地址存储部；
将上述自身芯片地址与通过上述输入输出焊盘从外部输入的选择地 址比较而进行一致判断的判断部；和控制信号设定部，其根据被输入了复位信号的情况和上述一致判断的 结果，在上述自身芯片地址与上述选择地址一致的情况下，将上述控制信 号设定为有效，在上述自身芯片地址与上述选择地址不一致的情况下，将 上述控制信号设定为无效。
2.按权利要求1所述的半导体存储装置，其特征在于：上述复 位信号从上述控制焊盘输入。
3.按权利要求1所述的半导体存储装置，其特征在于：还具有 检测到切换了用于使上述半导体芯片活性化的芯片使能信号的逻辑后发生 上述复位信号的复位信号发生电路。
4.按权利要求1所述的半导体存储装置，其特征在于：上述自 身地址存储部由激光熔断型的熔断元件或非易失性存储器型的熔断元件构 成。
5.按权利要求1所述的半导体存储装置，其特征在于：上述控 制信号设定部是根据上述判断部的上述一致判断的结果而将输入的上述控 制信号设定为有效或无效的缓冲器。
6.按权利要求5所述的半导体存储装置，其特征在于，
上述缓冲器具有：
将用于使上述半导体芯片活性化的芯片使能信号作为上述控制信号之 一而输入，根据上述判断部的一致判断的结果将上述芯片使能信号设定为 有效或无效的第1缓冲器；和根据上述芯片使能信号为有效或无效而将其他的上述控制信号设定为 有效或无效的第2缓冲器。
7.按权利要求1所述的半导体存储装置，其特征在于：上述半 导体芯片通过从最上层到最下层贯通的贯通孔、经由上述输入输出焊盘和 上述控制焊盘共同连接。
8.按权利要求1所述的半导体存储装置，其特征在于：上述输 入输出焊盘和控制焊盘形成在上述半导体芯片的平面方向中心部。
9.按权利要求1所述的半导体存储装置，其特征在于：上述控 制焊盘包含独立地输入有选择地使多个上述半导体芯片中的一个活性化的 多种芯片使能信号的多个芯片使能信号用输入焊盘。
10.按权利要求9所述的半导体存储装置，其特征在于：具有与 上述多个芯片使能信号用的各个输入焊盘对应地设置的在上述自身芯片地 址与上述选择地址一致时将上述芯片使能信号设定为有效的缓冲器。
11.按权利要求9所述的半导体存储装置，其特征在于：上述复 位信号被从上述控制焊盘输入。
12.按权利要求9所述的半导体存储装置，其特征在于：还具有 检测到切换了用于使上述半导体芯片活性化的芯片使能信号的逻辑后发生 上述复位信号的复位信号发生电路。
13.按权利要求1所述的半导体存储装置，其特征在于：上述输 入输出焊盘和控制焊盘形成在上述半导体芯片的平面方向端部。
14.按权利要求1所述的半导体存储装置，其特征在于：上述半 导体芯片是NAND型闪速存储器。
说明书 :
相关申请的交叉引用
本申请基于并要求2006年9月22日申请的日本专利申请2006-256684 的优先权的权益，其全部内容通过参考结合于此。
技术领域
本发明涉及具有通过贯通孔而联结的叠层存储芯片的半导体存储装 置。
背景技术
近年来，随着半导体存储装置的大容量化的进展，半导体存储装置已 开始采用取代硬盘的2次存储装置。特别是由将存储单元纵列连接的NAND 单元构成的NAND型EEPROM适用于高集成化，因此，已广泛地使用于手机 等便携式终端的2次存储装置及存储卡等。
另外，在这样的半导体存储装置中，已知的有在封装的内部叠层多个 存储芯片，设置从叠层的存储芯片的最下层贯通到最上层的贯通孔，将所 有的存储芯片的焊盘共同布线到存储芯片的最上层而实现更大容量化的半 导体存储装置(特开2005-209814号公报)。但是，在该半导体存储装置中， 在共同布线的存储芯片的最上层设置芯片选择焊盘，从而选择从焊盘输入 芯片选择信号而选择想使之动作的存储芯片。因此，对2n个存储芯片就必 须从n个芯片选择焊盘输入选择信号。因此，随着叠层的存储芯片增多， 在存储芯片的最上层出现的选择焊盘的数量就增加，从而难于实现存储器 的小型化。
另外，在这样的半导体存储装置中，已知的有在封装的内部叠层多个 存储芯片，设置从叠层的存储芯片的最下层贯通到最上层的贯通孔，将所 有的存储芯片的焊盘共同布线到存储芯片的最上层而实现更大容量化的半 导体存储装置(特开2005-209814号公报)。但是，在该半导体存储装置中， 在共同布线的存储芯片的最上层设置芯片选择焊盘，从而选择从焊盘输入 芯片选择信号而选择想使之动作的存储芯片。因此，对2n个存储芯片就必 须从n个芯片选择焊盘输入选择信号。因此，随着叠层的存储芯片增多， 在存储芯片的最上层出现的选择焊盘的数量就增加，从而难于实现存储器 的小型化。
发明内容
本发明的半导体存储装置是具有从共同连接的输入输出焊盘和控制 焊盘输入控制信号的多个半导体芯片的半导体存储装置，其特征在于：上 述半导体芯片具有存储表示自身的地址的自身芯片地址的自身地址存储 部、将上述自身芯片地址与通过上述输入输出焊盘从外部输入的选择地址 比较而进行一致判断的判断部和根据该一致判断而将上述控制信号设定为 有效或无效的控制信号设定部。
一种具有多个半导体芯片的半导体存储装置，该多个半导体芯片从共 同连接的输入输出焊盘进行数据信号的收发并且从共同连接的控制焊盘输 入控制信号，其特征在于，上述半导体芯片具有：存储表示自身的地址的自 身芯片地址的自身地址存储部；将上述自身芯片地址与通过上述输入输出 焊盘从外部输入的选择地址比较而进行一致判断的判断部；和控制信号设 定部，其根据被输入了复位信号的情况和上述一致判断的结果，在上述自 身芯片地址与上述选择地址一致的情况下，将上述控制信号设定为有效， 在上述自身芯片地址与上述选择地址不一致的情况下，将上述控制信号设 定为无效。
上述复位信号从上述控制焊盘输入。
上述半导体存储装置，还具有检测到切换了用于使上述半导体芯片活 性化的芯片使能信号的逻辑后发生上述复位信号的复位信号发生电路。
上述自身地址存储部由激光熔断型的熔断元件或非易失性存储器型的 熔断元件构成。
上述控制信号设定部是根据上述判断部的上述一致判断的结果而将输 入的上述控制信号设定为有效或无效的缓冲器。
上述缓冲器具有：将用于使上述半导体芯片活性化的芯片使能信号作 为上述控制信号之一而输入，根据上述判断部的一致判断的结果将上述芯 片使能信号设定为有效或无效的第1缓冲器；和根据上述芯片使能信号为 有效或无效而将其他的上述控制信号设定为有效或无效的第2缓冲器。
上述半导体芯片通过从最上层到最下层贯通的贯通孔、经由上述输入 输出焊盘和上述控制焊盘共同连接。
上述输入输出焊盘和控制焊盘形成在上述半导体芯片的平面方向中心 部。
上述控制焊盘包含独立地输入有选择地使多个上述半导体芯片中的一 个活性化的多种芯片使能信号的多个芯片使能信号用输入焊盘。
上述半导体存储装置，具有与上述多个芯片使能信号用的各个输入焊 盘对应地设置的在上述自身芯片地址与上述选择地址一致时将上述芯片使 能信号设定为有效的缓冲器。
上述复位信号被从上述控制焊盘输入。
上述半导体存储装置，还具有检测到切换了用于使上述半导体芯片活 性化的芯片使能信号的逻辑后发生上述复位信号的复位信号发生电路。
上述输入输出焊盘和控制焊盘形成在上述半导体芯片的平面方向端 部。
上述半导体芯片是NAND型闪速存储器。
一种具有多个半导体芯片的半导体存储装置，该多个半导体芯片从共 同连接的输入输出焊盘进行数据信号的收发并且从共同连接的控制焊盘输 入控制信号，其特征在于，上述半导体芯片具有：存储表示自身的地址的自 身芯片地址的自身地址存储部；将上述自身芯片地址与通过上述输入输出 焊盘从外部输入的选择地址比较而进行一致判断的判断部；和控制信号设 定部，其根据被输入了复位信号的情况和上述一致判断的结果，在上述自 身芯片地址与上述选择地址一致的情况下，将上述控制信号设定为有效， 在上述自身芯片地址与上述选择地址不一致的情况下，将上述控制信号设 定为无效。
上述复位信号从上述控制焊盘输入。
上述半导体存储装置，还具有检测到切换了用于使上述半导体芯片活 性化的芯片使能信号的逻辑后发生上述复位信号的复位信号发生电路。
上述自身地址存储部由激光熔断型的熔断元件或非易失性存储器型的 熔断元件构成。
上述控制信号设定部是根据上述判断部的上述一致判断的结果而将输 入的上述控制信号设定为有效或无效的缓冲器。
上述缓冲器具有：将用于使上述半导体芯片活性化的芯片使能信号作 为上述控制信号之一而输入，根据上述判断部的一致判断的结果将上述芯 片使能信号设定为有效或无效的第1缓冲器；和根据上述芯片使能信号为 有效或无效而将其他的上述控制信号设定为有效或无效的第2缓冲器。
上述半导体芯片通过从最上层到最下层贯通的贯通孔、经由上述输入 输出焊盘和上述控制焊盘共同连接。
上述输入输出焊盘和控制焊盘形成在上述半导体芯片的平面方向中心 部。
上述控制焊盘包含独立地输入有选择地使多个上述半导体芯片中的一 个活性化的多种芯片使能信号的多个芯片使能信号用输入焊盘。
上述半导体存储装置，具有与上述多个芯片使能信号用的各个输入焊 盘对应地设置的在上述自身芯片地址与上述选择地址一致时将上述芯片使 能信号设定为有效的缓冲器。
上述复位信号被从上述控制焊盘输入。
上述半导体存储装置，还具有检测到切换了用于使上述半导体芯片活 性化的芯片使能信号的逻辑后发生上述复位信号的复位信号发生电路。
上述输入输出焊盘和控制焊盘形成在上述半导体芯片的平面方向端 部。
上述半导体芯片是NAND型闪速存储器。
附图说明
图1是表示本发明的实施例1的NAND型闪速存储器的结构的剖面图。
图2是图1的存储器的平面图。
图3是表示叠层的各存储芯片2的电气结构的框图。
图4是表示焊盘3的详细结构和焊盘3与各存储芯片2的内部电路之 间的连接关系的详细情况的框图。
图5是表示缓冲器25～30的具体的结构例的图。
图6是表示芯片地址比较器24的结构例的框图。
图7是实施例1的存储器的时间图。
图8是表示各存储芯片2的动作的时间图。
图9是表示实施例2的存储器的焊盘3的详细结构和焊盘3与各存储 芯片2的内部电路之间的连接关系的详细情况的框图。
图10是实施例2的存储器的时间图。
图11是表示实施例3的存储器的最上层的存储芯片2B的平面图。
图12是表示实施例3的存储器所具有的存储芯片的电气结构的框图。
图13是表示CE缓冲器26B的结构例的电路图。
图14是表示本发明的实施例4的存储器的结构的剖面图。
图15是表示实施例4的存储器的最上层的存储芯片的平面图。
图2是图1的存储器的平面图。
图3是表示叠层的各存储芯片2的电气结构的框图。
图4是表示焊盘3的详细结构和焊盘3与各存储芯片2的内部电路之 间的连接关系的详细情况的框图。
图5是表示缓冲器25～30的具体的结构例的图。
图6是表示芯片地址比较器24的结构例的框图。
图7是实施例1的存储器的时间图。
图8是表示各存储芯片2的动作的时间图。
图9是表示实施例2的存储器的焊盘3的详细结构和焊盘3与各存储 芯片2的内部电路之间的连接关系的详细情况的框图。
图10是实施例2的存储器的时间图。
图11是表示实施例3的存储器的最上层的存储芯片2B的平面图。
图12是表示实施例3的存储器所具有的存储芯片的电气结构的框图。
图13是表示CE缓冲器26B的结构例的电路图。
图14是表示本发明的实施例4的存储器的结构的剖面图。
图15是表示实施例4的存储器的最上层的存储芯片的平面图。
具体实施方式
下面，参照附图说明本发明的实施例。
实施例1.
图1是表示本发明的实施例1的NAND型闪速存储器(以下，称为存储 器)的结构的剖面图。另外，图2是图1的存储器的平面图。在该NAND型 闪速存储器中，在由树脂等构成的封装1的内部叠层了多个存储芯片2。 这里，叠层的存储芯片2从上顺序定义为Chip1、Chip2、Chip3、Chip4。 在叠层的所有的存储芯片2的平面方向中心，分别形成与存储芯片2的外 部进行信号的收发的焊盘3。另外，叠层的存储芯片2分别具有的焊盘3 通过从存储芯片2的最下层到最上层纵向贯通的多个贯通孔4而共同连接。
如图2所示，在最上层的Chip1上形成的各焊盘3通过布线5与从封 装1内部向外部突出而配置的引线6连接。这样，Chip1的焊盘3通过引 线6与外部进行信号的收发。并且，可以通过贯通孔4进行所有的Chip1～ 4(存储芯片2)分别具有的焊盘3与引线6之间的信号的收发。
如后面所述，多个芯片Chip1～4提供各不相同的自身芯片地址 INTCA1～4，在从引线6输入的选择地址EXTCA1～4与其一致时而动作。
图3是表示叠层的各存储芯片2的电气结构的框图。
焊盘3由输入电源电压的电源焊盘10、进行数据信号的收发的输入输 出焊盘11和输入控制信号的控制焊盘12构成。存储芯片2除了这样的电 源焊盘10、输入输出焊盘11和控制焊盘12外，还具有存储单元阵列13、 行译码器14及读出放大器15等。
存储单元阵列13包含多个位线和字线。并且，在位线与字线的交点 处，可以电气方式改写数据的存储单元排列成矩阵状。行译码器14按照行 地址选择驱动字线和选择栅极线，它包含字线驱动器和选择栅极线驱动器。 读出放大器15与位线连接，检测数据并放大。
存储芯片2内部与输入输出焊盘11之间的数据收发通过输入输出缓 冲器16、数据总线、地址缓冲器17、列译码器18和指令缓冲器19而进行。 从输入输出焊盘11输入的数据输入读出放大器15。另外，通过输入输出 焊盘11输入的地址Add，通过输入输出缓冲器16、数据总线和地址缓冲器 17向行译码器14和列译码器18转发。此外，通过输入输出焊盘11输入 的指令Com通过输入输出缓冲器16、数据总线和指令缓冲器19向控制电 路20转发。
控制电路20根据输入的指令Com进行数据的写入、读出和删除的控 制。电压生成电路21由控制电路20所控制，发生写入、读出和删除所需 要的各种内部电压。电压生成电路21为了发生比从电源焊盘10供给的电 源电压高的内部电压，包含升压电路。
电源接通复位电路22检测向存储芯片2接通的电源，使控制电路20 进行初始化动作。自身芯片地址INTCAi存储在熔断电路23中。芯片 Chip1～4提供各不相同的自身芯片地址INTCAi。这里，存储自身的芯片地 址INTCAi的熔断电路23可以由例如激光熔断型的熔断元件或非易失性存 储器型的熔断元件构成。芯片地址比较器24将从熔断电路23输入的自身 芯片地址INTCAi与从地址缓冲器17输入的选择芯片地址EXTCAi比较，作 为表示是否一致的一致判断信号而输出地址标志信号CAFLG。
图4是表示焊盘3的详细结构和焊盘3与各存储芯片2的内部电路之 间的连接关系的详细情况的框图。
电源电压VCC和接地电压VSS分别输入2个电源焊盘10，供给例如电 压生成电路21等所需要的电压。
输入输出焊盘11上输入例如8位的数据I/O0～7，这些数据I/O0～7 与输入输出缓冲器16连接。
控制焊盘12由例如6个焊盘3构成，向各个焊盘3输入不同的控制 信号。
这里，作为一例，输入以下的控制信号。
(1)复位信号/RST
将作为可选择状态(进行选择而成为可以存取的状态)或非可选择状 态(不进行选择而不能进行存取的状态)的存储芯片2复位为可选择状态。
(2)芯片使能信号/CE
将存储芯片2设定为可以进行存取的状态。
(3)写入使能信号/WE
对存储芯片2进行数据的写入。
(4)读出使能信号/RE
串行输出存储芯片2内的数据。
(5)指令锁存使能信号CLE
可以将数据I/O0～7作为指令而输入。
(6)地址锁存使能信号ALE
可以将数据I/O0～7作为地址而输入。
输入控制焊盘12的这样的信号分别向RST缓冲器25、CE缓冲器26、 WE缓冲器27、RE缓冲器28、CLE缓冲器29和ALE缓冲器30输出。这些 缓冲器25～30通过输入到缓冲器输入端子INBUFen的信号而成为活性状态 或非活性状态。即，缓冲器25～30根据该缓冲器输入端子INBUFen的信号 而起将输入的控制信号设定为有效或无效的控制信号设定部的功能。
图5(A)表示RST缓冲器25、CE缓冲器26、WE缓冲器27、RE缓冲器 28的具体的结构例，图5(B)表示CLE缓冲器29和ALE缓冲器30的具体的 结构例。
如图5(A)所示，缓冲器25～28可以由例如P型MOS晶体管MP0、MP1 和N型MOS晶体管MN1、MN2构成。P型MOS晶体管MP0的源极与电源电压 VCC连接，栅极通过反相器INV0与缓冲器输入端子INBUFen连接。
输入缓冲器输入端子INBUFen的信号在RST缓冲器25中总是设定为 “H”。另一方面，在CE缓冲器26中，作为输入缓冲器输入端子INBUFen 的信号，地址标志信号CAFLG被输入。另外，在WE缓冲器27和RE缓冲器 28中，如后面所述，从CE缓冲器26输出的芯片使能信号CE′作为输入缓 冲器输入端子INBUFen的信号被输入。
P型MOS晶体管MP1的源极与P型MOS晶体管MP0的漏极连接，栅极 被输入来自各控制焊盘12的控制信号(复位信号/RST、芯片使能信号/CE、 写入使能信号WE、读出使能信号RE)。N型MOS晶体管NM1的漏极节点N1 与P型MOS晶体管MP1的漏极连接，源极与接地电压VSS连接，栅极被输 入来自各控制焊盘12的控制信号。控制信号为“H”时，设节点N1的输出 为“L”，控制信号为“L”时将节点N1的输出设定为“H”。即，用晶体管 MP1和MN1构成一个MOS反相器INVc。
该N型MOS晶体管MN1的漏极输出通过反相器INV1、INV2与缓冲器 输出端子INBUFout连接。从缓冲器输出端子INBUFout输出的信号，在RST 缓冲器25中为复位信号RST。另外，在CE缓冲器26中为芯片使能信号CE ′，在WE缓冲器27中为写入使能信号WE，在RE缓冲器28中为读出使能 信号RE。
N型MOS晶体管MN2的源极与接地电压VSS连接，输入缓冲器输入端 子INBUFen的信号的反相信号(/INBUFen)通过反相器INV0输入栅极。由于 缓冲器25～28具有这样的结构，所以，在输入缓冲器输入端子INBUFen 的信号为“H”时可以将从各控制焊盘12输入的控制信号设定为有效，在 输入缓冲器输入端子INBUFen的信号为“L”时可以将从各控制焊盘12输 入的控制信号设定为无效。
另外，如图5(B)所示，缓冲器29、30具有例如P型MOS晶体管MP0、 MP1、N型MOS晶体管MN0、MN1。
P型MOS晶体管MP0的源极与电源电压VCC连接，漏极与节点N2连接， 栅极与缓冲器输入端子INBUFen连接。
P型MOS晶体管MP1的源极与电源电压VCC连接，漏极与节点N2连接， 栅极被输入来自控制焊盘12的控制信号(ALE或CLE)。
N型MOS晶体管MN1的源极通过N型MOS晶体管MN0与接地电源VSS 连接，漏极与节点N2连接，栅极被输入来自控制焊盘12的控制信号(ALE 或CLE)。
N型MOS晶体管MN0的源极与接地电源VSS连接，漏极与N型MOS晶 体管MN1的源极连接，栅极与缓冲器输入端子INBUFen连接。
这里，P型MOS晶体管MP1和N型MOS晶体管MN1构成一个反相器INVd。 作为该反相器INVd的输出的节点N2通过反相器INV1与缓冲器输出端子 INBUFout连接。
如上所述，缓冲器29、30在输入缓冲器输入端子INBUFen的信号为 “H”时可以将从各控制焊盘12输入的控制信号ALE、CLE设定为有效，在 输入缓冲器输入端子INBUFen的信号为“L”时可以设定为无效。
下面，使用图4进一步说明各缓冲器25～30与存储芯片2的内部电 路的连接关系。
RST缓冲器25总是向缓冲器输入端子INBUFen输入状态为“H”的信号。 RST缓冲器25由反相器(INVc、INV1、INV2)将从控制焊盘12输入的复位 信号/RST反相，从缓冲器输出端子INBUFout将复位信号RST向芯片地址 比较器24输出。芯片地址比较器24构成为在输入的复位信号RST为“H” 状态时将芯片地址标志信号CAFLG复位。
由芯片地址比较器24生成的地址标志信号CAFLG输入CE缓冲器26 的缓冲器输入端子INBUFen。如前所述，地址标志信号CAFLG在芯片地址 比较器24判定自身芯片地址INTCAi与选择芯片地址EXTCAi一致时输出 “H”。CE缓冲器26在该地址标志信号CAFLG为“H”的状态时将从控制焊 盘12输入的芯片使能信号/CE设定为有效。这时，由反相器(INVc、INV1、 INV2)将芯片使能信号/CE反相，CE缓冲器26将其作为芯片使能信号CE′ 向WE缓冲器27、RE缓冲器28、CLE缓冲器29和ALE缓冲器30输出。
该芯片使能信号CE′输入WE缓冲器27、RE缓冲器28、CLE缓冲器 29和ALE缓冲器30的缓冲器输入端子INBUFen。在芯片使能信号CE′为 “H”状态时，输入各缓冲器27～30的控制信号(写入使能信号WE、读出 使能信号RE、指令锁存使能信号CLE和地址锁存使能信号ALE)有效。另一 方面，在芯片使能信号CE′为“L”状态时，输入各缓冲器27～30的控制 信号无效。
WE缓冲器27与输入输出缓冲器16、指令缓冲器19和地址缓冲器17 连接，在芯片使能信号CE′为“H”状态时，将从控制焊盘12输入的写入 使能信号/WE作为内部时钟信号WE而输入。即，写入使能信号WE从WE缓 冲器27的缓冲器输出端子INBUFout向输入输出缓冲器16、指令缓冲器19 和地址缓冲器17输出。
RE缓冲器28与输入输出缓冲器16连接。这样，RE缓冲器28在芯片 使能信号/CE′为“H”的状态时将从控制焊盘12输入的读出使能信号/RE 作为内部时钟信号RE而取得。即，读出使能信号RE从RE缓冲器28的缓 冲器输出端子INBUFout向输入输出缓冲器16输出。
CLE缓冲器29与指令缓冲器19连接，在芯片使能信号CE′为“H” 状态时，将指令锁存使能信号CLE向指令缓冲器19输出。ALE缓冲器30 与地址缓冲器17连接，在芯片使能信号CE′为“H”状态时，将地址锁存 使能信号ALE向地址缓冲器17输出。
图6是表示芯片地址比较器24的结构例的框图。
该芯片地址比较器24由地址比较器32、锁存电路33、地址变化检测 部34和脉冲生成部35构成。
地址比较器32由例如EX-OR电路构成。地址比较器32输入自身芯片 地址INTCAi和选择芯片地址EXTCAi并进行比较，如果一致就将输出信号 的状态设定为“H”，并向锁存电路33输出。地址变化检测部34监测所选 择的地址EXTCAi，在所选择的地址EXTCAi变化时，将检测信号向脉冲生 成部35输出。脉冲生成部35在从地址变化检测部34输入检测信号时将脉 冲信号向锁存电路33输出。锁存电路33将该脉冲信号作为触发信号TRIG 而取得，读取从地址比较器32输出的信号的状态H/L，作为地址标志信号 CAFLG而输出。另外，锁存电路33在输入复位信号RST时将地址标志信号 CAFLG复位，状态设定为“H”。
下面，说明实施例1的存储器的动作。
图7是实施例1的存储器的时间图。
在复位信号/RST为“H”的状态，从最上层的存储芯片2(Chip1)具有 的焊盘3将芯片使能信号/CE以“L”的状态输入时，所有的存储芯片 2(Chip1～4)设定为可暂时选择状态。接着，从共同输入所有的存储芯片 2(Chip1～4)的数据I/O0～7中，将表示选择的存储芯片2的地址的选择芯 片地址EXTCAi锁存到地址缓冲器17中。这里，在锁存了选择芯片地址 EXTCAi时，各个存储芯片2由自身所具有的芯片地址比较器24将熔断电 路23存储的自身的芯片地址INTCAi与选择芯片地址EXTCAi进行比较，并 作为一致检测信号而输出地址标志信号CAFLG。这里，如果选择芯片地址 EXTCAi指定Chip1，则Chip1的地址标志信号CAFLG的状态成为“H”，结 果，芯片使能信号CE′设定为“H”。另一方面，未选择的Chi p2～4的地 址标志信号CAFLG的状态成为“L”，结果，芯片使能信号CE′设定为“L”。 这样，在选择了一个存储芯片2的状态下，从控制焊盘12和输入输出焊盘 11输入进行数据的读出的控制信号和数据I/O0～7时，仅芯片使能信号CE ′为“H”的状态的Chip1动作，从而仅从Chip1读出存储单元阵列13内 的数据。在其他Chip2～4中，由于芯片使能信号CE′为“L”，所以，缓 冲器25～30不动作，从而不进行读出。
在Chip1的读出动作结束后，通过向控制焊盘12的/RST输入成为复 位状态的“L”，所有的存储芯片2(Chip1～4)从可选择状态或非可选择状 态成为可选择状态。在该状态下，选择Chip4的芯片地址EXTCAi从控制焊 盘12和I/O0～7取入到各存储芯片2时，Chip4的芯片使能信号CE′成为 “H”，而未选择的Chip1～3的芯片使能信号CE′成为“L”。这里，进行 数据的读出的控制信号从控制焊盘12和I/O0～7输入Chip1～4时，仅芯 片使能信号CE′为“H”的状态的Chip4动作，并读出数据。
以下，同样在该读出动作结束后，通过再次将复位状态“L”输入控 制焊盘12的/RST，Chip1～4从可选择状态或非可选择状态成为可选择状 态。
下面，说明存储芯片2根据输入各存储芯片2的控制焊盘12的控制 信号的动作。图8是表示各存储芯片2的动作的时间图。
(1)指令输入(2)地址输入(3)数据输入和(4)数据输出这样的存 储芯片的所有动作，在许可对存储芯片2进行存取的芯片使能信号/CE为 “L”的状态时进行。
(1)指令Com的输入，是在芯片使能信号/CE和指令锁存使能信号 CLE分别为“L”、“H”的状态下输入写入使能信号/WE的触发信号时，数据 I/O0～7通过输入输出缓冲器16作为指令存储到指令缓冲器19中，并向 控制电路20输出。
(2)地址Add的输入，是在芯片使能信号/CE和地址锁存使能信号 ALE分别为“L”、“H”的状态下输入写入使能信号/WE的触发信号时，数据 I/O0～7通过输入输出缓冲器16作为地址存储到地址缓冲器17中。
(3)数据的输入，是在芯片使能信号/CE、指令锁存使能信号CLE 和地址锁存使能信号ALE分别为“L”、“L”、“L”的状态下输入写入使能信 号/WE的触发信号时，通过取得数据I/O0～7而进行。如果是写入模式， 该数据I/O0～7就通过输入输出缓冲器16作为输入数据而向读出放大器 15输出。另外，在变更存储芯片内部设置的定时器的周期及电压等的各种 设定数据的参量设定模式中，该数据I/O0～7存储到控制电路内部的各种 设定数据用的锁存器内。
(4)读出，是在芯片使能信号/CE和读出使能信号/RE为“L、L” 的状态下，存储单元阵列13存储的数据通过输入输出缓冲器16向I/O0～ 7输出而进行。
这样，各存储芯片2(Chip1～4)将自身芯片地址INTCAi与选择芯片地 址EXTCAi比较而进行一致检测。然后，仅对具有与选择芯片地址EXTCAi 一致的自身芯片地址IBTCAi的存储芯片2进行写入、读出和删除等控制。 这样，就可以实现具有贯通孔4的叠层存储芯片的多芯片动作。另外，由 于输入各控制信号的焊盘3通过叠层的存储芯片2共同连接，所以，可以 减少在最上层的存储芯片上形成的焊盘3的数目，从而可以实现存储器的 小型化。
实施例2.
下面，说明本发明的实施例2。全体结构要素与图1～图3所示的实 施例1相同，所以，省略其说明。图9是表示实施例2的存储器的焊盘3 的详细结构和焊盘3与各存储芯片2的内部电路之间的连接关系的详细情 况的框图。
在实施例2中，与实施例1不同的地方是，不通过焊盘3输入复位信 号/RST，由存储芯片2内设置的RST缓冲器25A生成复位信号RST。该RST 缓冲器25A构成为在芯片使能信号/CE成为“H”的状态时一定向芯片地址 比较器24输出复位信号RST。如图10所示，这样构成的复位信号RST通 过切换从控制缓冲器12输入的芯片使能信号/CE的逻辑而发生，这样，就 将所有的存储芯片2(Chip1～4)从可选择状态或非可选择状态设定为可选 择状态。其他的动作与实施例1相同。
这样，在存储芯片2内部，通过根据芯片使能信号/CE的切换而发生 复位信号RST，可以进一步减少控制焊盘12的数目，从而可以实现存储器 的小型化。
实施例3.
下面，说明本发明的实施例3的存储器。图11是表示实施例3的存 储器的最上层的存储芯片2B的平面图。其剖面图与实施例1(图1)相同， 所以，省略了该图。
在实施例3中，与实施例1不同的地方是，从在存储芯片2的最上层 形成的焊盘3输入分别选择存储芯片2B(Chip1～4)的芯片使能信号/CE1～ 4，取代使用芯片地址比较器。在存储芯片2的最上层形成分别输入芯片使 能信号/CE1～4的4个焊盘3，分别通过贯通孔4与所有的存储芯片 2B(Chip1～4)共同连接。
图12是表示实施例3的存储器所具有的存储芯片的电气结构的框图。 分别输入芯片使能信号/CE1～4的4个焊盘3与各个存储芯片2B(Chip1～ 4)内的CE缓冲器26B连接。
图13是表示CE缓冲器26B的结构例的电路图。CE缓冲器26B可以由 地址译码器36、P型MOS晶体管MP0、MP1和N型MOS晶体管MN1、MN2构 成。
地址译码器36一方面输入熔断电路23存储的自身芯片地址INTCAi， 另一方面输入选择芯片地址EXTCAi，进行一致检测并输出地址标志信号 CAFLG。该地址标志信号CAFLG与实施例1一样(图5)，通过反相器INV0 输入P型MOS晶体管MP0的栅极。其他结构与实施例1相同，所以，标以 相同的符号，并省略其说明。
这样，各存储芯片2B所具有的4个CE缓冲器26B，起着进行自身芯 片地址INTCAi与选择芯片地址EXTCAi的一致检测的判断单元的功能。
如图12所示，这样构成的4个CE缓冲器26B与一个OR电路36的输 入端连接，在地址标志信号CAFLG以“H”的状态从某个CE缓冲器26B输 入时，就向WE缓冲器27、RE缓冲器28、CLE缓冲器29和ALE缓冲器30 输出芯片使能信号CE′，从而从控制焊盘12输入的控制信号成为有效。 这样，即使像实施例1和2那样不使用芯片地址比较器24，只要在各存储 芯片2内进行自身芯片地址INTCAi与选择芯片地址EXTCAi的一致检测， 就可以实现具有贯通孔的叠层存储芯片的多芯片动作。
实施例4.
图14是表示本发明的实施例4的存储器的结构的剖面图。另外，图 15是表示该存储器的最上层的存储芯片的平面图。
实施例4与实施例1不同的地方是，在存储芯片2C的最上层形成的 焊盘3形成在存储芯片的平面方向端部。该存储器的电气结构与实施例3 相同，所以，省略其说明。这样，形成焊盘3的位置可以配置在存储芯片 2C的平面方向的任何位置，从而可以提高存储器的设计的自由度。
在以上的实施例中，作为实施例，以NAND型闪速存储器为例进行了 说明，但是，本发明不限定如此，只要是多个存储芯片通过贯通孔共同连 接的半导体存储装置，就可以在任何半导体存储装置中实施本发明。
实施例1.
图1是表示本发明的实施例1的NAND型闪速存储器(以下，称为存储 器)的结构的剖面图。另外，图2是图1的存储器的平面图。在该NAND型 闪速存储器中，在由树脂等构成的封装1的内部叠层了多个存储芯片2。 这里，叠层的存储芯片2从上顺序定义为Chip1、Chip2、Chip3、Chip4。 在叠层的所有的存储芯片2的平面方向中心，分别形成与存储芯片2的外 部进行信号的收发的焊盘3。另外，叠层的存储芯片2分别具有的焊盘3 通过从存储芯片2的最下层到最上层纵向贯通的多个贯通孔4而共同连接。
如图2所示，在最上层的Chip1上形成的各焊盘3通过布线5与从封 装1内部向外部突出而配置的引线6连接。这样，Chip1的焊盘3通过引 线6与外部进行信号的收发。并且，可以通过贯通孔4进行所有的Chip1～ 4(存储芯片2)分别具有的焊盘3与引线6之间的信号的收发。
如后面所述，多个芯片Chip1～4提供各不相同的自身芯片地址 INTCA1～4，在从引线6输入的选择地址EXTCA1～4与其一致时而动作。
图3是表示叠层的各存储芯片2的电气结构的框图。
焊盘3由输入电源电压的电源焊盘10、进行数据信号的收发的输入输 出焊盘11和输入控制信号的控制焊盘12构成。存储芯片2除了这样的电 源焊盘10、输入输出焊盘11和控制焊盘12外，还具有存储单元阵列13、 行译码器14及读出放大器15等。
存储单元阵列13包含多个位线和字线。并且，在位线与字线的交点 处，可以电气方式改写数据的存储单元排列成矩阵状。行译码器14按照行 地址选择驱动字线和选择栅极线，它包含字线驱动器和选择栅极线驱动器。 读出放大器15与位线连接，检测数据并放大。
存储芯片2内部与输入输出焊盘11之间的数据收发通过输入输出缓 冲器16、数据总线、地址缓冲器17、列译码器18和指令缓冲器19而进行。 从输入输出焊盘11输入的数据输入读出放大器15。另外，通过输入输出 焊盘11输入的地址Add，通过输入输出缓冲器16、数据总线和地址缓冲器 17向行译码器14和列译码器18转发。此外，通过输入输出焊盘11输入 的指令Com通过输入输出缓冲器16、数据总线和指令缓冲器19向控制电 路20转发。
控制电路20根据输入的指令Com进行数据的写入、读出和删除的控 制。电压生成电路21由控制电路20所控制，发生写入、读出和删除所需 要的各种内部电压。电压生成电路21为了发生比从电源焊盘10供给的电 源电压高的内部电压，包含升压电路。
电源接通复位电路22检测向存储芯片2接通的电源，使控制电路20 进行初始化动作。自身芯片地址INTCAi存储在熔断电路23中。芯片 Chip1～4提供各不相同的自身芯片地址INTCAi。这里，存储自身的芯片地 址INTCAi的熔断电路23可以由例如激光熔断型的熔断元件或非易失性存 储器型的熔断元件构成。芯片地址比较器24将从熔断电路23输入的自身 芯片地址INTCAi与从地址缓冲器17输入的选择芯片地址EXTCAi比较，作 为表示是否一致的一致判断信号而输出地址标志信号CAFLG。
图4是表示焊盘3的详细结构和焊盘3与各存储芯片2的内部电路之 间的连接关系的详细情况的框图。
电源电压VCC和接地电压VSS分别输入2个电源焊盘10，供给例如电 压生成电路21等所需要的电压。
输入输出焊盘11上输入例如8位的数据I/O0～7，这些数据I/O0～7 与输入输出缓冲器16连接。
控制焊盘12由例如6个焊盘3构成，向各个焊盘3输入不同的控制 信号。
这里，作为一例，输入以下的控制信号。
(1)复位信号/RST
将作为可选择状态(进行选择而成为可以存取的状态)或非可选择状 态(不进行选择而不能进行存取的状态)的存储芯片2复位为可选择状态。
(2)芯片使能信号/CE
将存储芯片2设定为可以进行存取的状态。
(3)写入使能信号/WE
对存储芯片2进行数据的写入。
(4)读出使能信号/RE
串行输出存储芯片2内的数据。
(5)指令锁存使能信号CLE
可以将数据I/O0～7作为指令而输入。
(6)地址锁存使能信号ALE
可以将数据I/O0～7作为地址而输入。
输入控制焊盘12的这样的信号分别向RST缓冲器25、CE缓冲器26、 WE缓冲器27、RE缓冲器28、CLE缓冲器29和ALE缓冲器30输出。这些 缓冲器25～30通过输入到缓冲器输入端子INBUFen的信号而成为活性状态 或非活性状态。即，缓冲器25～30根据该缓冲器输入端子INBUFen的信号 而起将输入的控制信号设定为有效或无效的控制信号设定部的功能。
图5(A)表示RST缓冲器25、CE缓冲器26、WE缓冲器27、RE缓冲器 28的具体的结构例，图5(B)表示CLE缓冲器29和ALE缓冲器30的具体的 结构例。
如图5(A)所示，缓冲器25～28可以由例如P型MOS晶体管MP0、MP1 和N型MOS晶体管MN1、MN2构成。P型MOS晶体管MP0的源极与电源电压 VCC连接，栅极通过反相器INV0与缓冲器输入端子INBUFen连接。
输入缓冲器输入端子INBUFen的信号在RST缓冲器25中总是设定为 “H”。另一方面，在CE缓冲器26中，作为输入缓冲器输入端子INBUFen 的信号，地址标志信号CAFLG被输入。另外，在WE缓冲器27和RE缓冲器 28中，如后面所述，从CE缓冲器26输出的芯片使能信号CE′作为输入缓 冲器输入端子INBUFen的信号被输入。
P型MOS晶体管MP1的源极与P型MOS晶体管MP0的漏极连接，栅极 被输入来自各控制焊盘12的控制信号(复位信号/RST、芯片使能信号/CE、 写入使能信号WE、读出使能信号RE)。N型MOS晶体管NM1的漏极节点N1 与P型MOS晶体管MP1的漏极连接，源极与接地电压VSS连接，栅极被输 入来自各控制焊盘12的控制信号。控制信号为“H”时，设节点N1的输出 为“L”，控制信号为“L”时将节点N1的输出设定为“H”。即，用晶体管 MP1和MN1构成一个MOS反相器INVc。
该N型MOS晶体管MN1的漏极输出通过反相器INV1、INV2与缓冲器 输出端子INBUFout连接。从缓冲器输出端子INBUFout输出的信号，在RST 缓冲器25中为复位信号RST。另外，在CE缓冲器26中为芯片使能信号CE ′，在WE缓冲器27中为写入使能信号WE，在RE缓冲器28中为读出使能 信号RE。
N型MOS晶体管MN2的源极与接地电压VSS连接，输入缓冲器输入端 子INBUFen的信号的反相信号(/INBUFen)通过反相器INV0输入栅极。由于 缓冲器25～28具有这样的结构，所以，在输入缓冲器输入端子INBUFen 的信号为“H”时可以将从各控制焊盘12输入的控制信号设定为有效，在 输入缓冲器输入端子INBUFen的信号为“L”时可以将从各控制焊盘12输 入的控制信号设定为无效。
另外，如图5(B)所示，缓冲器29、30具有例如P型MOS晶体管MP0、 MP1、N型MOS晶体管MN0、MN1。
P型MOS晶体管MP0的源极与电源电压VCC连接，漏极与节点N2连接， 栅极与缓冲器输入端子INBUFen连接。
P型MOS晶体管MP1的源极与电源电压VCC连接，漏极与节点N2连接， 栅极被输入来自控制焊盘12的控制信号(ALE或CLE)。
N型MOS晶体管MN1的源极通过N型MOS晶体管MN0与接地电源VSS 连接，漏极与节点N2连接，栅极被输入来自控制焊盘12的控制信号(ALE 或CLE)。
N型MOS晶体管MN0的源极与接地电源VSS连接，漏极与N型MOS晶 体管MN1的源极连接，栅极与缓冲器输入端子INBUFen连接。
这里，P型MOS晶体管MP1和N型MOS晶体管MN1构成一个反相器INVd。 作为该反相器INVd的输出的节点N2通过反相器INV1与缓冲器输出端子 INBUFout连接。
如上所述，缓冲器29、30在输入缓冲器输入端子INBUFen的信号为 “H”时可以将从各控制焊盘12输入的控制信号ALE、CLE设定为有效，在 输入缓冲器输入端子INBUFen的信号为“L”时可以设定为无效。
下面，使用图4进一步说明各缓冲器25～30与存储芯片2的内部电 路的连接关系。
RST缓冲器25总是向缓冲器输入端子INBUFen输入状态为“H”的信号。 RST缓冲器25由反相器(INVc、INV1、INV2)将从控制焊盘12输入的复位 信号/RST反相，从缓冲器输出端子INBUFout将复位信号RST向芯片地址 比较器24输出。芯片地址比较器24构成为在输入的复位信号RST为“H” 状态时将芯片地址标志信号CAFLG复位。
由芯片地址比较器24生成的地址标志信号CAFLG输入CE缓冲器26 的缓冲器输入端子INBUFen。如前所述，地址标志信号CAFLG在芯片地址 比较器24判定自身芯片地址INTCAi与选择芯片地址EXTCAi一致时输出 “H”。CE缓冲器26在该地址标志信号CAFLG为“H”的状态时将从控制焊 盘12输入的芯片使能信号/CE设定为有效。这时，由反相器(INVc、INV1、 INV2)将芯片使能信号/CE反相，CE缓冲器26将其作为芯片使能信号CE′ 向WE缓冲器27、RE缓冲器28、CLE缓冲器29和ALE缓冲器30输出。
该芯片使能信号CE′输入WE缓冲器27、RE缓冲器28、CLE缓冲器 29和ALE缓冲器30的缓冲器输入端子INBUFen。在芯片使能信号CE′为 “H”状态时，输入各缓冲器27～30的控制信号(写入使能信号WE、读出 使能信号RE、指令锁存使能信号CLE和地址锁存使能信号ALE)有效。另一 方面，在芯片使能信号CE′为“L”状态时，输入各缓冲器27～30的控制 信号无效。
WE缓冲器27与输入输出缓冲器16、指令缓冲器19和地址缓冲器17 连接，在芯片使能信号CE′为“H”状态时，将从控制焊盘12输入的写入 使能信号/WE作为内部时钟信号WE而输入。即，写入使能信号WE从WE缓 冲器27的缓冲器输出端子INBUFout向输入输出缓冲器16、指令缓冲器19 和地址缓冲器17输出。
RE缓冲器28与输入输出缓冲器16连接。这样，RE缓冲器28在芯片 使能信号/CE′为“H”的状态时将从控制焊盘12输入的读出使能信号/RE 作为内部时钟信号RE而取得。即，读出使能信号RE从RE缓冲器28的缓 冲器输出端子INBUFout向输入输出缓冲器16输出。
CLE缓冲器29与指令缓冲器19连接，在芯片使能信号CE′为“H” 状态时，将指令锁存使能信号CLE向指令缓冲器19输出。ALE缓冲器30 与地址缓冲器17连接，在芯片使能信号CE′为“H”状态时，将地址锁存 使能信号ALE向地址缓冲器17输出。
图6是表示芯片地址比较器24的结构例的框图。
该芯片地址比较器24由地址比较器32、锁存电路33、地址变化检测 部34和脉冲生成部35构成。
地址比较器32由例如EX-OR电路构成。地址比较器32输入自身芯片 地址INTCAi和选择芯片地址EXTCAi并进行比较，如果一致就将输出信号 的状态设定为“H”，并向锁存电路33输出。地址变化检测部34监测所选 择的地址EXTCAi，在所选择的地址EXTCAi变化时，将检测信号向脉冲生 成部35输出。脉冲生成部35在从地址变化检测部34输入检测信号时将脉 冲信号向锁存电路33输出。锁存电路33将该脉冲信号作为触发信号TRIG 而取得，读取从地址比较器32输出的信号的状态H/L，作为地址标志信号 CAFLG而输出。另外，锁存电路33在输入复位信号RST时将地址标志信号 CAFLG复位，状态设定为“H”。
下面，说明实施例1的存储器的动作。
图7是实施例1的存储器的时间图。
在复位信号/RST为“H”的状态，从最上层的存储芯片2(Chip1)具有 的焊盘3将芯片使能信号/CE以“L”的状态输入时，所有的存储芯片 2(Chip1～4)设定为可暂时选择状态。接着，从共同输入所有的存储芯片 2(Chip1～4)的数据I/O0～7中，将表示选择的存储芯片2的地址的选择芯 片地址EXTCAi锁存到地址缓冲器17中。这里，在锁存了选择芯片地址 EXTCAi时，各个存储芯片2由自身所具有的芯片地址比较器24将熔断电 路23存储的自身的芯片地址INTCAi与选择芯片地址EXTCAi进行比较，并 作为一致检测信号而输出地址标志信号CAFLG。这里，如果选择芯片地址 EXTCAi指定Chip1，则Chip1的地址标志信号CAFLG的状态成为“H”，结 果，芯片使能信号CE′设定为“H”。另一方面，未选择的Chi p2～4的地 址标志信号CAFLG的状态成为“L”，结果，芯片使能信号CE′设定为“L”。 这样，在选择了一个存储芯片2的状态下，从控制焊盘12和输入输出焊盘 11输入进行数据的读出的控制信号和数据I/O0～7时，仅芯片使能信号CE ′为“H”的状态的Chip1动作，从而仅从Chip1读出存储单元阵列13内 的数据。在其他Chip2～4中，由于芯片使能信号CE′为“L”，所以，缓 冲器25～30不动作，从而不进行读出。
在Chip1的读出动作结束后，通过向控制焊盘12的/RST输入成为复 位状态的“L”，所有的存储芯片2(Chip1～4)从可选择状态或非可选择状 态成为可选择状态。在该状态下，选择Chip4的芯片地址EXTCAi从控制焊 盘12和I/O0～7取入到各存储芯片2时，Chip4的芯片使能信号CE′成为 “H”，而未选择的Chip1～3的芯片使能信号CE′成为“L”。这里，进行 数据的读出的控制信号从控制焊盘12和I/O0～7输入Chip1～4时，仅芯 片使能信号CE′为“H”的状态的Chip4动作，并读出数据。
以下，同样在该读出动作结束后，通过再次将复位状态“L”输入控 制焊盘12的/RST，Chip1～4从可选择状态或非可选择状态成为可选择状 态。
下面，说明存储芯片2根据输入各存储芯片2的控制焊盘12的控制 信号的动作。图8是表示各存储芯片2的动作的时间图。
(1)指令输入(2)地址输入(3)数据输入和(4)数据输出这样的存 储芯片的所有动作，在许可对存储芯片2进行存取的芯片使能信号/CE为 “L”的状态时进行。
(1)指令Com的输入，是在芯片使能信号/CE和指令锁存使能信号 CLE分别为“L”、“H”的状态下输入写入使能信号/WE的触发信号时，数据 I/O0～7通过输入输出缓冲器16作为指令存储到指令缓冲器19中，并向 控制电路20输出。
(2)地址Add的输入，是在芯片使能信号/CE和地址锁存使能信号 ALE分别为“L”、“H”的状态下输入写入使能信号/WE的触发信号时，数据 I/O0～7通过输入输出缓冲器16作为地址存储到地址缓冲器17中。
(3)数据的输入，是在芯片使能信号/CE、指令锁存使能信号CLE 和地址锁存使能信号ALE分别为“L”、“L”、“L”的状态下输入写入使能信 号/WE的触发信号时，通过取得数据I/O0～7而进行。如果是写入模式， 该数据I/O0～7就通过输入输出缓冲器16作为输入数据而向读出放大器 15输出。另外，在变更存储芯片内部设置的定时器的周期及电压等的各种 设定数据的参量设定模式中，该数据I/O0～7存储到控制电路内部的各种 设定数据用的锁存器内。
(4)读出，是在芯片使能信号/CE和读出使能信号/RE为“L、L” 的状态下，存储单元阵列13存储的数据通过输入输出缓冲器16向I/O0～ 7输出而进行。
这样，各存储芯片2(Chip1～4)将自身芯片地址INTCAi与选择芯片地 址EXTCAi比较而进行一致检测。然后，仅对具有与选择芯片地址EXTCAi 一致的自身芯片地址IBTCAi的存储芯片2进行写入、读出和删除等控制。 这样，就可以实现具有贯通孔4的叠层存储芯片的多芯片动作。另外，由 于输入各控制信号的焊盘3通过叠层的存储芯片2共同连接，所以，可以 减少在最上层的存储芯片上形成的焊盘3的数目，从而可以实现存储器的 小型化。
实施例2.
下面，说明本发明的实施例2。全体结构要素与图1～图3所示的实 施例1相同，所以，省略其说明。图9是表示实施例2的存储器的焊盘3 的详细结构和焊盘3与各存储芯片2的内部电路之间的连接关系的详细情 况的框图。
在实施例2中，与实施例1不同的地方是，不通过焊盘3输入复位信 号/RST，由存储芯片2内设置的RST缓冲器25A生成复位信号RST。该RST 缓冲器25A构成为在芯片使能信号/CE成为“H”的状态时一定向芯片地址 比较器24输出复位信号RST。如图10所示，这样构成的复位信号RST通 过切换从控制缓冲器12输入的芯片使能信号/CE的逻辑而发生，这样，就 将所有的存储芯片2(Chip1～4)从可选择状态或非可选择状态设定为可选 择状态。其他的动作与实施例1相同。
这样，在存储芯片2内部，通过根据芯片使能信号/CE的切换而发生 复位信号RST，可以进一步减少控制焊盘12的数目，从而可以实现存储器 的小型化。
实施例3.
下面，说明本发明的实施例3的存储器。图11是表示实施例3的存 储器的最上层的存储芯片2B的平面图。其剖面图与实施例1(图1)相同， 所以，省略了该图。
在实施例3中，与实施例1不同的地方是，从在存储芯片2的最上层 形成的焊盘3输入分别选择存储芯片2B(Chip1～4)的芯片使能信号/CE1～ 4，取代使用芯片地址比较器。在存储芯片2的最上层形成分别输入芯片使 能信号/CE1～4的4个焊盘3，分别通过贯通孔4与所有的存储芯片 2B(Chip1～4)共同连接。
图12是表示实施例3的存储器所具有的存储芯片的电气结构的框图。 分别输入芯片使能信号/CE1～4的4个焊盘3与各个存储芯片2B(Chip1～ 4)内的CE缓冲器26B连接。
图13是表示CE缓冲器26B的结构例的电路图。CE缓冲器26B可以由 地址译码器36、P型MOS晶体管MP0、MP1和N型MOS晶体管MN1、MN2构 成。
地址译码器36一方面输入熔断电路23存储的自身芯片地址INTCAi， 另一方面输入选择芯片地址EXTCAi，进行一致检测并输出地址标志信号 CAFLG。该地址标志信号CAFLG与实施例1一样(图5)，通过反相器INV0 输入P型MOS晶体管MP0的栅极。其他结构与实施例1相同，所以，标以 相同的符号，并省略其说明。
这样，各存储芯片2B所具有的4个CE缓冲器26B，起着进行自身芯 片地址INTCAi与选择芯片地址EXTCAi的一致检测的判断单元的功能。
如图12所示，这样构成的4个CE缓冲器26B与一个OR电路36的输 入端连接，在地址标志信号CAFLG以“H”的状态从某个CE缓冲器26B输 入时，就向WE缓冲器27、RE缓冲器28、CLE缓冲器29和ALE缓冲器30 输出芯片使能信号CE′，从而从控制焊盘12输入的控制信号成为有效。 这样，即使像实施例1和2那样不使用芯片地址比较器24，只要在各存储 芯片2内进行自身芯片地址INTCAi与选择芯片地址EXTCAi的一致检测， 就可以实现具有贯通孔的叠层存储芯片的多芯片动作。
实施例4.
图14是表示本发明的实施例4的存储器的结构的剖面图。另外，图 15是表示该存储器的最上层的存储芯片的平面图。
实施例4与实施例1不同的地方是，在存储芯片2C的最上层形成的 焊盘3形成在存储芯片的平面方向端部。该存储器的电气结构与实施例3 相同，所以，省略其说明。这样，形成焊盘3的位置可以配置在存储芯片 2C的平面方向的任何位置，从而可以提高存储器的设计的自由度。
在以上的实施例中，作为实施例，以NAND型闪速存储器为例进行了 说明，但是，本发明不限定如此，只要是多个存储芯片通过贯通孔共同连 接的半导体存储装置，就可以在任何半导体存储装置中实施本发明。