数据存取时间降低的半导体存储装置转让专利
申请号 : CN200310103611.0
文献号 : CN100590736C
文献日 : 2010-02-17
发明人 : 安进弘 , 洪祥熏 , 金世俊 , 高在范
申请人 : 海力士半导体有限公司
摘要 :
一种存储装置，包括以下部分：至少两个单元块，该单元块与响应指令输出数据的全局位线相连；至少一个全局位线连接单元，该连接单元在一个控制块的控制下有选择的连接全局位线与每个单元块，全局位线连接单元位于两个单元块之间；如上所述的控制块，该控制块用于控制将每个单元块内的数据输出到全局位线上及将全局位线上的数据恢复到原来的单元块或另一单元块，具体的选择由响应下一指令的数据是由原来的单元块输出还是由另一单元块输出来决定。
权利要求 :
1.一种存储装置，包括：
至少两个单元块，所述单元块与响应指令输出数据的全局位线相连；
至少一个全局位线连接单元，用于在一控制块的控制下有选择地将 该全局位线连接至每个单元块，一个全局位线连接单元被分配在所述两 个单元块之间；且所述控制块用于控制将存储在每个单元块内的数据输出到该全局位 线上，及控制将该全局位线上的输出数据恢复到原始单元块或另一单元 块，其由响应下一指令的数据是由该原始单元块输出还是由另一单元块 输出来决定。
2.根据权利要求1所述的存储装置，其中，每个单元块包括：包含多个单元并输出数据的第一单元阵列；
用于放大由该第一单元阵列输出的数据并将该放大数据输出到该全 局位线的第一位线读出放大器块；
第一位线读出放大器连接单元，用于在第一位线读出放大器块一读 出到该数据时就立即接通或断开第一单元阵列与第一位线读出放大器块 的连接。
3.根据权利要求2所述的存储装置，其中，每个单元块包括：第二位线读出放大器块，用于放大由该全局位线输入的数据；
第二位线读出放大器连接单元，用于接通或断开第一单元阵列与第 二位线读出放大器块的连接。
4.根据权利要求3所述的存储装置，进一步包括用于暂时锁存响应 该指令提供给该全局位线的数据的锁存装置。
5.根据权利要求4所述的存储装置，其中，所述控制块控制恢复由 第一单元块中的锁存装置锁存的数据并响应于下一指令以基本同步的定 时周期读取第一单元块或另一单元块中存储的另一数据。
6.根据权利要求5所述的存储装置，其中，该控制块响应读出指令 控制输出由该锁存装置锁存的数据。
说明书 :
技术领域
本项发明涉及半导体存储装置，更具体地，本发明涉及能够提供缩 短的数据存取时间的半导体存储装置。
背景技术
一般说来，半导体存储装置可分为随机存取存储装置(RAM)和只读 存储装置(ROM)。
随机存取存储装置(RAM)包括动态随机存取存储装置(DRAM)和静 态随机存取存储装置(SRAM)。动态随机存取存储装置(DRAM)的每个单 元具有1个晶体管和1个电容器，而静态随机存取存储装置(SRAM)的 每个单元则具有4个晶体管和2个负载电阻。在芯片集成和制造工艺方 面存储装置DRAM比存储装置SRAM更加高效，所以前者的应用比后者更 加广泛。
目前，中央处理器(CPU)的运算速度比动态随机存取存储装置(DRAM) 的运算速度快得超乎人的想象。因此由于存储装置的速度比中央处理器 (CPU)的速度慢，结果就出现了许多问题。为了解决这些问题，已开发 出几种用于高速数据传输的存储装置中的设计方案。
图1示出传统存储装置的结构图。
如图所示，存储装置配置了一个指令控制器200，一个以上的存储体 100和一个数据输入/输出(I/O)缓冲器300。指令控制器200以不同运 行模式对存储体100进行控制，如读、写和刷新模式，对从外部输入(没 有显示)的指令/RAS、/CAS、/WE、/CS、CKE、CK等做出反应。存储体 100包括许多片段120A-120H，每个片段由一个行地址解码器121和一 个列地址解码器122组成，这样可以将存入单元块根据输入的地址和输 入的数据而读出的单元块内的数据，写入片段120A的单元块内。数据输 入/输出(I/O)缓冲器300为存储体100单元块缓冲输入或输出的数据。
比较典型的是存储装置具有例如4个存储体。然而，由于每个存储 体具有相同的结构，所以图1只详细提供了一个存储体100的结构。为 了方便起见，图1简化了常规存储装置的元件，但常规存储装置还可以 包括另外一个元件。
一个存储体具有输入/输出(I/O)读出放大器块110A和110B，对例 如从八个片段120A-120D和120E-120H输出的读出数据进行放大，来 为数据I/O缓冲器300提供放大的数据。每个片段由几个单元块组成。 并且输入/输出(I/O)读出放大器块110A和110B向八个片段120A-120H 提供从数据I/O缓冲器300输入的数据。
第一片段120A包括行地址解码器121，列地址解码器122和一个存 储单元区120A_1。行地址解码器121对一个行地址进行解码，向存储单 元120A_1输出经过解码的行地址。列地址解码器122对一个列地址进行 解码，向存储单元120A_1输出经过解码的列地址。
存储单元区120A_1由许多单元块组成，每个单元块包括许多单元。 单元块124A与一对位线读出放大器块相连，如123A和123B，来读出和 放大从单元块(如124A)中输出的数据。
例如，典型的256MB存储装置包括4个64Mb存储体。在这种情况下， 片段长度为8MB，因为每个存储体由8个片段120A-120H组成。每个片 段(如120A)包括8个单元块124A-124B，每个单元块(如124A)包括 256个字线和4Kb(4×1024)位线。这样每个单元块(如124A)有256×4KB 个单元组成。在下文中，我们假设片段长度为8MB，每个单元块包括256 个字线。
如上所述，如果将每个单元块(如124a)与两个读出放大器块(如 123A和123B)相连，则需要具有8个单元块124A-124H的片段具有16 个位线读出放大器块。然而，以常规存储装置的片段120A通过9个位线 读出放大器块123A-123I来执行。一般情况下，每个位线读出放大器块 (如123B)与2个相邻单元块相连(如124A和124B)。也就是两个相邻 的单元块(如124A和124B)一般情况下控制一个位线读出放大块(如 123B)以提供芯片集成的效率。在这种情况下，位线读出放大器块(如 123B)在指令控制器200的控制下可以有选择地与单元块124A和124B 相连。
图2为图1所示的位线读出放大器块和单元块的电路图。也就是说， 对两个单元块124A和124B及位线读出放大器块123B进行了说明。
如图所示，第一单元块124A有256×4Kb个单元，每个单元包括一 个MOS晶体管和一个电容器，其中一个字线与MOS晶体管的栅极相连， 每个位线BL和/BL与MOS晶体管的漏极相连。MOS晶体管的源极与电容 器的一个电极相连，电容器的其它电极与一个单元平板电源连接(如地 电压)。为了方便起见，由于第二个单元块124B与第一单元块124A的结 构相同，所以没有对第二单元块124B的结构进行详细说明。
位线读出放大器块123B配置了一个位线读出放大器12B_4，一个预 充电块123B_3，一个平衡块123B_2，一个数据输出块123B_5及第一和 第二位线读出放大器连接单元123B_1和123B_6。
位线读出放大器123B_4通过位线读出放大器启用信号RTO和/S来启 用，用以对向位线线对BL0和/BL0供应的两个电压电平之间的差别进行 放大，作为读出数据。根据预充电启用信号BLEQ′，预充电块123B_3对 位线对BL0和/BL0进行预充电达到位线预充电电压Vblp。预充电启用信 号BLEQ’在位线读出放大器123B_4禁用时启用。平衡块123B_2通过一 个平衡信号BLEQ来启用，对位线线对BL0和BL1上的电压电平进行平衡， 该线对与第一单元块124A相连。数据输出块123B_5向数据线对DB0和 /DB0传送经过位线读出放大器读出或放大的数据，这一过程是通过利用 一个列地址而产生的列控制信号(如CD0)来完成的。如果第一连接单元 123B_1通过第一读出放大器连接信号BISH来启用，则位线读出放大器 123B_4与第一单元块124A相连。另外，如果第二读出位线读出放大器连 接单元123B_6通过第二连接信号BISL来启用，则位线读出放大器123B_4 与第二单元块124B相连。
因此，第一单元块124A配置了许多单元，这些单元与N个位线线对相 连(如BL0和/BL0)……，BLN-1和/BLN-1)和M个字线(如WL0……，WLM-1)。 由于第一单元块124A与第一和第二位线读出放大器块123A和123B相连， 每个位线读出放大器块123A或123B中的读出放大器的数量为N/2。因 而，在第一单元块123A中，与位线线对相连一些数据(如BL1和/BL1，……) 被连到第二位线读出放大器块123B。
此外，第二位线读出放大器块123B可以有选择性在连接到第一和第 二单元块124A和124B中的一个，对第一和第二读出放大器连接信号BISH 和BISL做出反应。
图3和图4为时序图，对图1和图2中的常规存储装置的动作进行说明。
在下文中，图1至图4对常规存储装置进行了详细描述。
首先，当一个地址输入到存储装置中时，该地址被分为一个存储体 地址，一个列地址和一个行地址。行地址进一步分裂为一个单元块地址 和一个局部地址。存储体地址用于从四个存储体中选出一个存储体。局 部地址用于从被选择的单元块中选择一个字线，列地址用于通过字线从 4KB单元中选出一个单元。
对读写模式中的存储装置进行连续的描述。
首先，通过存储地址选择一个存储体(如100)，以对读出指令RD0做 出反应。然后一个行地址被输入到一个行地址解码器121，该解码器包含 在各个选择的存储体100片段中。
其次，行地址解码器121对单元块地址和输入的行地址中的局部地址 进行解码，在存储体100中，一个被选择的片段120A中的单元块124A通过 单元块地址和局部地址来选择。
其次，当位线线对BL0和/BL0……，第一单元块中的BLN-1和/BLN-1 通过预充电块123A_3和123B_3(见图2)进行预充电时，第一单元块124A 中256字线(如WL0)通过从行地址解码器121中输出的局部地址激活。
然后，存储在被激活的字线WL0上的单元中的4KB每个字节被分别提 供给各个位线线对BL0和/BL0……，BLN-1和/BLN-1。这时如果第一个读 出放大器连接信号BISH启用，第一个读出放大器连接信号禁止，位线读 出放大器块123A和123B就被连接到被选择的第一个单元块124A。
接着，位线读出放大器123A_4和123B_4对位线线对BL0和/BL0，……， BLN-1和_BLN-1处提供的数据进行读出或放大处理。
也就是说，位线读出放大器123B对向一些位线线对向BL0和 /BL0，……，BLN-1和/BLN-1提供的数据进行读出或放大处理。同时，位 线读出放大器123B对向其它位线线对BL1和/BL1，BL3和/BL3……，BLN-1 和/BLN-1提供的数据进行读出或放大处理。当然，在由指令/RAS，/CAS， /WE，_CS，CKE和CK等决定的时序图中，两个单元块124A和124B间分配的 位线读出放大器块有选择性地连接到两个相邻的单元块124A和124B，来 达到存储装置高度集成和高度运算速度的目的。
于是，列地址解码器122对输入的列地址进行解码，对读出指令RD0 做出反应输出列选择信号(如CD0，CD1，CD2……。4KB数据由位线读出 放大器块123A和123B进行放大，并且列选择信号选择的数据通过数据线 对DB和/DB被输出到I/O读出放大器块110A中。
I/O读出放大器块(如110A)对被选择的数据信号进行放大来补偿相 对较长数据线对DB和/DB中的损失，并向数据I/O缓冲器300输出被放大的 数据信号。数据I/O缓冲器暂时存放和输出从各个存储体向外部(没有显 示)输出的被放大的数据。
同时，经过位线读出放大器块123A和123B读出和放大锁存的选择4KB 数据应在被选择的4KB单元中进行复原，该单元连接在被读出指令RD0激 活的字线WL0上。
在常规存储装置中，单元在电容器的电容为几毫微法拉，电容器中 的充电量非常小。结果，在电容器中的电荷作为读出数据向位线放出后， 要在由读出放大器进行放大，并应在电容器中复原。通过上述复原操作 电容器能够充满其90％电容器容量
并且由于一小部分存储在电容器中的电荷可能会随着时间而失去， 为了定时对电容器进行充电，存储装置需要进行刷新操作。因而，存储 装置花费一些额外的时间来进行刷新或数据复原操作来防止电容器中的 数据丢失，这一点是非常必要的。
图3为一个时序图，显示图1中的存储装置一个存储体中至少两个数 据的连续和随后操作。此后，连续和有次序地复原一个存储体中的至少 两个数据，以作为内部存储体数据存取进行参考。
如图所示，如果第一个读出指令RD0被输入到存储装置，则被输入的 行地址在第一个定时段t0内被分配到单元地址和局部地址。在这里，单 元块地址和局部地址为分别用于选择一个单元块和一个字线(如第一单 元块124A和和字线WL0。然后在第一时间段t0内存储在单元内的4KB数据 经过读出和放大，对由位线读出放大器块123A和123B激活的字线WL0做出 反应，读出放大器被连接到第一单元块124A。
其次，在第二个定时时间段t1中，被放大的4KB数据中一个被选择的 数据D0被由输入的列地址产生的列选择信号CD0进行选择和放大，同时， 被放大的4KB数据在原来的单元中进行复原，该单元被连接在激活的字线 WL0上。据上所述，一个读出操作在两个时间段t0和t1中完成。
同样，在两个时间段t0和t1后，如果输入第二个读出指令RD1，由第 二个读出指令RD1进行的第二次读出操作在第二和第三时间段t2和t3中 完成。
由于一个字线被激活对目前行地址或一个指令做出反应，直到下一 个字线被下一个行地址或下一个指令激活，图3中所示的标准行周期时间 被定义为一个定时周期。
下文对数据写入模式进行了详细描述。
像数据读出模式一样，写入操作也包括4KB数据在一个被选择的字线 被激活后由位线读出放大器块进行读出和放大的步骤。
在第一个定时周期t0内，字线被行地址激活接着对激活字线做出反 应的4KB数据被位线读出放大器块(如123A和123B)读出或放大。
在第二个定时周期t1内，从外部输入的数据在被选择的位线读出放 大器中被锁存，对列选择信号(如CD0做出反应。在这里对新数据进行存 储的列选择信号CD0被从列地址中解码。然后，4KB数据通过被激活的字 线存储在单元中。对输入数据进行读出和放大是非常必要的，这些数据 在位线读出放大器中被锁存，这是因为输入数据的电压电平足以被读出 和存储。如上所述，写入操作也在两个定时周期t0+t1中完成。
据上所述，具有电容器的存储装置需要两个定时周期来完成数据读 出或写入操作，电容器作为其一个存储元件。首先，存储在单元内的数 据被读出或放大，或从外部输入的数据在第一个定时周期内被读出；其 次，被放大的数据被输出到外部，或从外部输入的数据在第二个定时周 期中被存储在各个单元中。
在一个高度集成的存储装置中，作为数据信号存储的存储电荷数量 非常小，这是因为电容器的尺寸非常小的缘故。结果，如果电容器中的 电荷不定时放大，电容器中存储的电荷就可能损失而使存储的数据产生 问题。也就是包括数据复原操作的刷新操作应定期进行，在所述读出或 写入操作模式后保存单元的数据。
在常规存储装置中，数据被一个指令存取后，下一个数据不能立即 进行存取，这是因为最初存取的数据应复原到最初的单元中。
另一方面，常规存储装置使用一个存储体交叉模式来降低在内部存 储体中的数据复原时间，也就是提高存储装置的运算速度。内部存储体 数据存取表示存储在不同的存储体中，至少两个数据为连续或有次序地 存取。
在存储体交叉模式中，常规存储装置可以连续向外部输出数据，对 输入的指令做出反应，而不需要任何额外的数据存取时间进行复原操作。 也就是说，在目前数据存储在最初的存储体期间，下一个数据可以从相 邻存储体中存取或输出。
图4是为时序图，描述图1中所示的常规存储装置的存储体交叉模式。
如图所示，在存储装置存储体交叉模式中，第一个存储体(如WL0) 中的第一个字线在第一个定时周期t0内由第一个读出指令RD0激活，对第 一个激活字线WL0做出反应的第一个数据D0在第二个定时周期t1中被输 出和复原。同时，在第二个定时周期t1中，下一个读出指令RD1被连续输 入到第一个存储体B1中。第二个存储体(如B1中的WL0)的第二个字线被 激活，被第二个激活的字线WL0做出反应的第二个数据D1在第二个定时周 期t1中被输出。这样，在存储体交叉模式中，第一至第三个数据D0、D1、 D2被连续输出，对第一至第三个读出指令RD0、RD1、RD2做出反应。
如上所述，当前数据存储在目前的存储体中时，如果从相邻存储体 中输出的数据被下一个输入的相邻存储体内的指令进行读出或放大，数 据存取时间就可以减少。
然而，如上所述，在常规存储装置的内部存储体数据存取中很难应 用存储体交叉模式在常规存储装置获得较高的数据存储时间。也就是说， 在常规存储装置外部存储体数据存储中，常规存储装置能够在当前输出 的数据存储在最初的单元中存储后接收下一个指令。
因而，即使常规存储装置可以运用存储体交叉模式，存储装置数据 存取速度大大依赖于数据存取模式，也就是存储体间的数据存取或存储 体内的数据存取。
如果一个系统使用常规存储装置，这种存储装置的数据存取速度严 重依赖于数据存储模式，系统操作可靠性就会出现问题，这是因为系统 的运算速度不稳定。
因而，研制一种能够高速存取对数据存储模式要求不是很高的存储 装置是很必要的。
随机存取存储装置(RAM)包括动态随机存取存储装置(DRAM)和静 态随机存取存储装置(SRAM)。动态随机存取存储装置(DRAM)的每个单 元具有1个晶体管和1个电容器，而静态随机存取存储装置(SRAM)的 每个单元则具有4个晶体管和2个负载电阻。在芯片集成和制造工艺方 面存储装置DRAM比存储装置SRAM更加高效，所以前者的应用比后者更 加广泛。
目前，中央处理器(CPU)的运算速度比动态随机存取存储装置(DRAM) 的运算速度快得超乎人的想象。因此由于存储装置的速度比中央处理器 (CPU)的速度慢，结果就出现了许多问题。为了解决这些问题，已开发 出几种用于高速数据传输的存储装置中的设计方案。
图1示出传统存储装置的结构图。
如图所示，存储装置配置了一个指令控制器200，一个以上的存储体 100和一个数据输入/输出(I/O)缓冲器300。指令控制器200以不同运 行模式对存储体100进行控制，如读、写和刷新模式，对从外部输入(没 有显示)的指令/RAS、/CAS、/WE、/CS、CKE、CK等做出反应。存储体 100包括许多片段120A-120H，每个片段由一个行地址解码器121和一 个列地址解码器122组成，这样可以将存入单元块根据输入的地址和输 入的数据而读出的单元块内的数据，写入片段120A的单元块内。数据输 入/输出(I/O)缓冲器300为存储体100单元块缓冲输入或输出的数据。
比较典型的是存储装置具有例如4个存储体。然而，由于每个存储 体具有相同的结构，所以图1只详细提供了一个存储体100的结构。为 了方便起见，图1简化了常规存储装置的元件，但常规存储装置还可以 包括另外一个元件。
一个存储体具有输入/输出(I/O)读出放大器块110A和110B，对例 如从八个片段120A-120D和120E-120H输出的读出数据进行放大，来 为数据I/O缓冲器300提供放大的数据。每个片段由几个单元块组成。 并且输入/输出(I/O)读出放大器块110A和110B向八个片段120A-120H 提供从数据I/O缓冲器300输入的数据。
第一片段120A包括行地址解码器121，列地址解码器122和一个存 储单元区120A_1。行地址解码器121对一个行地址进行解码，向存储单 元120A_1输出经过解码的行地址。列地址解码器122对一个列地址进行 解码，向存储单元120A_1输出经过解码的列地址。
存储单元区120A_1由许多单元块组成，每个单元块包括许多单元。 单元块124A与一对位线读出放大器块相连，如123A和123B，来读出和 放大从单元块(如124A)中输出的数据。
例如，典型的256MB存储装置包括4个64Mb存储体。在这种情况下， 片段长度为8MB，因为每个存储体由8个片段120A-120H组成。每个片 段(如120A)包括8个单元块124A-124B，每个单元块(如124A)包括 256个字线和4Kb(4×1024)位线。这样每个单元块(如124A)有256×4KB 个单元组成。在下文中，我们假设片段长度为8MB，每个单元块包括256 个字线。
如上所述，如果将每个单元块(如124a)与两个读出放大器块(如 123A和123B)相连，则需要具有8个单元块124A-124H的片段具有16 个位线读出放大器块。然而，以常规存储装置的片段120A通过9个位线 读出放大器块123A-123I来执行。一般情况下，每个位线读出放大器块 (如123B)与2个相邻单元块相连(如124A和124B)。也就是两个相邻 的单元块(如124A和124B)一般情况下控制一个位线读出放大块(如 123B)以提供芯片集成的效率。在这种情况下，位线读出放大器块(如 123B)在指令控制器200的控制下可以有选择地与单元块124A和124B 相连。
图2为图1所示的位线读出放大器块和单元块的电路图。也就是说， 对两个单元块124A和124B及位线读出放大器块123B进行了说明。
如图所示，第一单元块124A有256×4Kb个单元，每个单元包括一 个MOS晶体管和一个电容器，其中一个字线与MOS晶体管的栅极相连， 每个位线BL和/BL与MOS晶体管的漏极相连。MOS晶体管的源极与电容 器的一个电极相连，电容器的其它电极与一个单元平板电源连接(如地 电压)。为了方便起见，由于第二个单元块124B与第一单元块124A的结 构相同，所以没有对第二单元块124B的结构进行详细说明。
位线读出放大器块123B配置了一个位线读出放大器12B_4，一个预 充电块123B_3，一个平衡块123B_2，一个数据输出块123B_5及第一和 第二位线读出放大器连接单元123B_1和123B_6。
位线读出放大器123B_4通过位线读出放大器启用信号RTO和/S来启 用，用以对向位线线对BL0和/BL0供应的两个电压电平之间的差别进行 放大，作为读出数据。根据预充电启用信号BLEQ′，预充电块123B_3对 位线对BL0和/BL0进行预充电达到位线预充电电压Vblp。预充电启用信 号BLEQ’在位线读出放大器123B_4禁用时启用。平衡块123B_2通过一 个平衡信号BLEQ来启用，对位线线对BL0和BL1上的电压电平进行平衡， 该线对与第一单元块124A相连。数据输出块123B_5向数据线对DB0和 /DB0传送经过位线读出放大器读出或放大的数据，这一过程是通过利用 一个列地址而产生的列控制信号(如CD0)来完成的。如果第一连接单元 123B_1通过第一读出放大器连接信号BISH来启用，则位线读出放大器 123B_4与第一单元块124A相连。另外，如果第二读出位线读出放大器连 接单元123B_6通过第二连接信号BISL来启用，则位线读出放大器123B_4 与第二单元块124B相连。
因此，第一单元块124A配置了许多单元，这些单元与N个位线线对相 连(如BL0和/BL0)……，BLN-1和/BLN-1)和M个字线(如WL0……，WLM-1)。 由于第一单元块124A与第一和第二位线读出放大器块123A和123B相连， 每个位线读出放大器块123A或123B中的读出放大器的数量为N/2。因 而，在第一单元块123A中，与位线线对相连一些数据(如BL1和/BL1，……) 被连到第二位线读出放大器块123B。
此外，第二位线读出放大器块123B可以有选择性在连接到第一和第 二单元块124A和124B中的一个，对第一和第二读出放大器连接信号BISH 和BISL做出反应。
图3和图4为时序图，对图1和图2中的常规存储装置的动作进行说明。
在下文中，图1至图4对常规存储装置进行了详细描述。
首先，当一个地址输入到存储装置中时，该地址被分为一个存储体 地址，一个列地址和一个行地址。行地址进一步分裂为一个单元块地址 和一个局部地址。存储体地址用于从四个存储体中选出一个存储体。局 部地址用于从被选择的单元块中选择一个字线，列地址用于通过字线从 4KB单元中选出一个单元。
对读写模式中的存储装置进行连续的描述。
首先，通过存储地址选择一个存储体(如100)，以对读出指令RD0做 出反应。然后一个行地址被输入到一个行地址解码器121，该解码器包含 在各个选择的存储体100片段中。
其次，行地址解码器121对单元块地址和输入的行地址中的局部地址 进行解码，在存储体100中，一个被选择的片段120A中的单元块124A通过 单元块地址和局部地址来选择。
其次，当位线线对BL0和/BL0……，第一单元块中的BLN-1和/BLN-1 通过预充电块123A_3和123B_3(见图2)进行预充电时，第一单元块124A 中256字线(如WL0)通过从行地址解码器121中输出的局部地址激活。
然后，存储在被激活的字线WL0上的单元中的4KB每个字节被分别提 供给各个位线线对BL0和/BL0……，BLN-1和/BLN-1。这时如果第一个读 出放大器连接信号BISH启用，第一个读出放大器连接信号禁止，位线读 出放大器块123A和123B就被连接到被选择的第一个单元块124A。
接着，位线读出放大器123A_4和123B_4对位线线对BL0和/BL0，……， BLN-1和_BLN-1处提供的数据进行读出或放大处理。
也就是说，位线读出放大器123B对向一些位线线对向BL0和 /BL0，……，BLN-1和/BLN-1提供的数据进行读出或放大处理。同时，位 线读出放大器123B对向其它位线线对BL1和/BL1，BL3和/BL3……，BLN-1 和/BLN-1提供的数据进行读出或放大处理。当然，在由指令/RAS，/CAS， /WE，_CS，CKE和CK等决定的时序图中，两个单元块124A和124B间分配的 位线读出放大器块有选择性地连接到两个相邻的单元块124A和124B，来 达到存储装置高度集成和高度运算速度的目的。
于是，列地址解码器122对输入的列地址进行解码，对读出指令RD0 做出反应输出列选择信号(如CD0，CD1，CD2……。4KB数据由位线读出 放大器块123A和123B进行放大，并且列选择信号选择的数据通过数据线 对DB和/DB被输出到I/O读出放大器块110A中。
I/O读出放大器块(如110A)对被选择的数据信号进行放大来补偿相 对较长数据线对DB和/DB中的损失，并向数据I/O缓冲器300输出被放大的 数据信号。数据I/O缓冲器暂时存放和输出从各个存储体向外部(没有显 示)输出的被放大的数据。
同时，经过位线读出放大器块123A和123B读出和放大锁存的选择4KB 数据应在被选择的4KB单元中进行复原，该单元连接在被读出指令RD0激 活的字线WL0上。
在常规存储装置中，单元在电容器的电容为几毫微法拉，电容器中 的充电量非常小。结果，在电容器中的电荷作为读出数据向位线放出后， 要在由读出放大器进行放大，并应在电容器中复原。通过上述复原操作 电容器能够充满其90％电容器容量
并且由于一小部分存储在电容器中的电荷可能会随着时间而失去， 为了定时对电容器进行充电，存储装置需要进行刷新操作。因而，存储 装置花费一些额外的时间来进行刷新或数据复原操作来防止电容器中的 数据丢失，这一点是非常必要的。
图3为一个时序图，显示图1中的存储装置一个存储体中至少两个数 据的连续和随后操作。此后，连续和有次序地复原一个存储体中的至少 两个数据，以作为内部存储体数据存取进行参考。
如图所示，如果第一个读出指令RD0被输入到存储装置，则被输入的 行地址在第一个定时段t0内被分配到单元地址和局部地址。在这里，单 元块地址和局部地址为分别用于选择一个单元块和一个字线(如第一单 元块124A和和字线WL0。然后在第一时间段t0内存储在单元内的4KB数据 经过读出和放大，对由位线读出放大器块123A和123B激活的字线WL0做出 反应，读出放大器被连接到第一单元块124A。
其次，在第二个定时时间段t1中，被放大的4KB数据中一个被选择的 数据D0被由输入的列地址产生的列选择信号CD0进行选择和放大，同时， 被放大的4KB数据在原来的单元中进行复原，该单元被连接在激活的字线 WL0上。据上所述，一个读出操作在两个时间段t0和t1中完成。
同样，在两个时间段t0和t1后，如果输入第二个读出指令RD1，由第 二个读出指令RD1进行的第二次读出操作在第二和第三时间段t2和t3中 完成。
由于一个字线被激活对目前行地址或一个指令做出反应，直到下一 个字线被下一个行地址或下一个指令激活，图3中所示的标准行周期时间 被定义为一个定时周期。
下文对数据写入模式进行了详细描述。
像数据读出模式一样，写入操作也包括4KB数据在一个被选择的字线 被激活后由位线读出放大器块进行读出和放大的步骤。
在第一个定时周期t0内，字线被行地址激活接着对激活字线做出反 应的4KB数据被位线读出放大器块(如123A和123B)读出或放大。
在第二个定时周期t1内，从外部输入的数据在被选择的位线读出放 大器中被锁存，对列选择信号(如CD0做出反应。在这里对新数据进行存 储的列选择信号CD0被从列地址中解码。然后，4KB数据通过被激活的字 线存储在单元中。对输入数据进行读出和放大是非常必要的，这些数据 在位线读出放大器中被锁存，这是因为输入数据的电压电平足以被读出 和存储。如上所述，写入操作也在两个定时周期t0+t1中完成。
据上所述，具有电容器的存储装置需要两个定时周期来完成数据读 出或写入操作，电容器作为其一个存储元件。首先，存储在单元内的数 据被读出或放大，或从外部输入的数据在第一个定时周期内被读出；其 次，被放大的数据被输出到外部，或从外部输入的数据在第二个定时周 期中被存储在各个单元中。
在一个高度集成的存储装置中，作为数据信号存储的存储电荷数量 非常小，这是因为电容器的尺寸非常小的缘故。结果，如果电容器中的 电荷不定时放大，电容器中存储的电荷就可能损失而使存储的数据产生 问题。也就是包括数据复原操作的刷新操作应定期进行，在所述读出或 写入操作模式后保存单元的数据。
在常规存储装置中，数据被一个指令存取后，下一个数据不能立即 进行存取，这是因为最初存取的数据应复原到最初的单元中。
另一方面，常规存储装置使用一个存储体交叉模式来降低在内部存 储体中的数据复原时间，也就是提高存储装置的运算速度。内部存储体 数据存取表示存储在不同的存储体中，至少两个数据为连续或有次序地 存取。
在存储体交叉模式中，常规存储装置可以连续向外部输出数据，对 输入的指令做出反应，而不需要任何额外的数据存取时间进行复原操作。 也就是说，在目前数据存储在最初的存储体期间，下一个数据可以从相 邻存储体中存取或输出。
图4是为时序图，描述图1中所示的常规存储装置的存储体交叉模式。
如图所示，在存储装置存储体交叉模式中，第一个存储体(如WL0) 中的第一个字线在第一个定时周期t0内由第一个读出指令RD0激活，对第 一个激活字线WL0做出反应的第一个数据D0在第二个定时周期t1中被输 出和复原。同时，在第二个定时周期t1中，下一个读出指令RD1被连续输 入到第一个存储体B1中。第二个存储体(如B1中的WL0)的第二个字线被 激活，被第二个激活的字线WL0做出反应的第二个数据D1在第二个定时周 期t1中被输出。这样，在存储体交叉模式中，第一至第三个数据D0、D1、 D2被连续输出，对第一至第三个读出指令RD0、RD1、RD2做出反应。
如上所述，当前数据存储在目前的存储体中时，如果从相邻存储体 中输出的数据被下一个输入的相邻存储体内的指令进行读出或放大，数 据存取时间就可以减少。
然而，如上所述，在常规存储装置的内部存储体数据存取中很难应 用存储体交叉模式在常规存储装置获得较高的数据存储时间。也就是说， 在常规存储装置外部存储体数据存储中，常规存储装置能够在当前输出 的数据存储在最初的单元中存储后接收下一个指令。
因而，即使常规存储装置可以运用存储体交叉模式，存储装置数据 存取速度大大依赖于数据存取模式，也就是存储体间的数据存取或存储 体内的数据存取。
如果一个系统使用常规存储装置，这种存储装置的数据存取速度严 重依赖于数据存储模式，系统操作可靠性就会出现问题，这是因为系统 的运算速度不稳定。
因而，研制一种能够高速存取对数据存储模式要求不是很高的存储 装置是很必要的。
发明内容
因而，目前发明的方向就是提供一种存储装置方法或装置来高速对 数据进行存取，这样数据复原时间不会对数据存取时间产生严重影响。
另外，还提供了存储装置的一个方案和一种装置用于高速数据存取， 与数据存取模式不相关，这是通过存储体间或内部单元块交叉模式来实 现的，这种模式可以使存储装置高度动作，而不需要当一个存储体中顺 序地出现至少两个数据存取时减少数据存取时间。
根据当前发明的一部分，还设计了一种存储装置，包括至少两个单 元块与共用位线，根据指令对数据进行输出至少有一个共用位线连接单 元可以在控制模块的控制下有选择地连接在各个单元块上，一个共同位 线连单元被分配在两个单元块之间。上述控制模块对存储在各个单元块 的数据进行输出控制，和对共用位线的输出的数据进行复原，这取决于 数据是否对下一个指令做出反应，从最初单元块或另一个单元块中输出。
根据当前发明的另一部分技术，设计了一种存储装置，包括许多单 元块，每个单元块具有许多单元，第一个局部位线读出放大器块对来自 单元的数据进行读出或放大操作，第二个当地位线读出放大器块对另一 外单元的数据进行读出或放大；第一个共用位线读出放大器块对从第一 个局部位线读出放大器读出或放大的数据进行锁存；第二个位线读出放 大器块对从第二个局部位线读出放大器块读出或放大的数据进行锁存。 第一个共用位线连接单元，向第一个控制信号做出反应，可以连接把第 一个单元块中的第二个局部位线读出放大器块连接到第二个共用位线读 出放大器块；第二个共用位线连接单元，对第二个控制信号做出反应， 可以有选择地把第二个单元块中的第二个局部位线读出放大器块连接到 第二个共用位线读出放大器块或把第四个中的第一个局部位线读出放大 器连接到第一个共用位线读出放大器块上；一个控制单元产生控制信号 来控制在第一或第二共用位线读出放大器块中锁存的数据存储操作。
根据当前发明的另一部分技术，设计了一种存储装置，包括许多第 一单元块，第一单元块具有很多单元，第一个局部位线读出放大器块对 来自一个单元的数据进行读出和放大操作，第二个局部位线读出放大器 块对另一个单元中的数据进行读出或放大；第一个共用位线读出放大器 块通过第一个局部位线读出放大器块读出或放大的数据进行锁存操作； 第二个共用位线读出放大器块对由第二个局部位线读出放大器块读出和 放大的数据进行锁存操作；一个控制单元对在第一个和第二个共用位线 中锁存的数据进行复原操作。
根据当前发明的另外一部分，设计了一种存储装置，包括多个单元 块，每个单元块具有许多单位单元并具有一个局部位线读出放大器块对 许多单元中存储的数据进行读出和放大；一个共用位线读出放大器块对 由局部位线读出放大器块读出或放大的数据进行锁存；一个控制单元对 复原操作中的被锁存的数据的应用进行控制。
根据当前发明的另一部分技术，设计了一种存储装置，包括具有N+1 个单元块的存储单元区，每个单元区有M个字线对输入的行地址做出反 应；一个控制单元对存储单元区进行控制，对存储在第一个单元中的数 据进行复原，这些单元块从第一单元块或第二个单元块中的N+1个单元 块中选出。
根据当前发明的另一部分技术，设计了一种存储装置，包括一个具 有N+1个单元块的存储单元区，每个存储单元区包括M个字线对输入的行 地址做出反应；一个预定的单元块表对信息进行复原，在这里，(N+1) ×M个字线中间至少有一个以上的字线被指定为定的可复原的字线，这是 通过使用信息来完成的；一个标签块对输入的逻辑单元块地址进行读出 操作来指定一个待复原的单元块；一个控制单元对标签块和定的单元块 表进行控制来对从物理单元块地址中选出的单元块中的一个字线进行激 活。
根据当前发明的另一部分技术，设计了一种存储装置，包括一个具 有N+1个单元块的存储单元区，分别添加N个单元块，这些单元块有M个 字线，对输入的行地址和具有M个字线的额外的单元块做出反应；一个数 据存取控制单元对操作进行控制，存取在从N+1个单元块中选择的第一 个单元块中的数据在第一个单元块或第二个单元块中进行复原，一个指 令控制单元对操作进行控制，该操作可以对在下一个时序中的第二个指 令做出反应，以及使一个对第一个指令做出反应的位线在存储数据期间 进行预充电，以便对第一个目前激活的指令做出反应。
根据当前发明的另一部分技术，设计了一种方案对存储装置进行操 作，该存储装置具有第一和第二单元块，每个单元块有许多单元，包括 下列步骤：(A)在第一个单元块中读出或放大第一个数据；(B)在第二 个单元块中复原第一个数据；(C)在第一个单元块中读出或放大第二 个数据；在这里，步骤(B)和(C)以基本相同的定时周期进行。
根据当前发明的另一部分技术，设计了一种存储装置，包括一个具 有N+1个单元块的存储装置，即N个单元块和一附加的单元块，两者各 对应于一输入行地址，且具有M个字线，其中N和M为正整数，包括以 下步骤：(A)读出并放大从N+1个单元块中选出的第一个单元块中的第 一数据；(B)恢复从该N+1个单元块中选出的第二个单元块中的第一数 据；(C)读出并放大第一个单元块中的第二数据；其中步骤(B)和步骤 (C)两步骤以基本同步的定时周期来执行。
根据当前发明的另一部分技术，提供了一种方案，对存储装置进行 操作，该存储装置包括N+1个单元块，即N个单元块和一个附加单元块， 两者对一个输入的行地址做出反应，具有M个字线，N个和M为正整数，由 下列步骤组成：(A)激活从N+1个单元块中选出的第一个单元块中的第 一个字线；(B)读出或放大K个数据对第一个字线做出反应；(C)把经 过读出并放大的K个数据移动到一个单元块中，该单元块中有一个预定的 字线对第一个字线进行复原；(D)激活第一个单元块中的第二个字线；(E) 对K个数据进行读出和放大，对第二个字线做出反应，中这些步骤中，(C) 和(E)以基本相同的定时周期进行。
根据当前发明的另一部分技术，设计了一种方案对存储装置进行操 作，具有一个存储单元区，该单元区包括N+1个单元块，即N个单元块和 一个附加单元块，两者都与一个输入的行地址相一致，有M个字线，N和M 个正整数，包括下列步骤：(A)通过一个逻辑单元块对数据进行读出操 作来选取N个逻辑单元块，通过一个局部地址对数据进行复原从M个包含 在选择的单元块中的M个字线中选择一个；(B)把逻辑单元块地址转换到 一个物理单元块地址中来从N+1个物理单元块地址中选择一个；(C)激 活第一个字线，对从第一个单元块中的局部地址做出反应，第一个单元 块对被转换的物理单元块地址做出反应；(D)对数据进行读出和放大操 作，对第一个字线做出反应；(E)第一个数据移动到第二个单元块中， 一个预定字线被指定对第一个字线做出反应；(F)激活第二个单元块对 从下一个指令中输入的局部地址做出反应；(G)对第二个数据进行读出 或放大，对第二个字线做出反应。这些步骤中(E)和(G)以基本相同 的定时周期进行。
根据当前发明的另一部分技术，设计了一种方案，对存储装置进行 操作，包括一个存储单元区，该单元区具有N+1个单元块，即N个单元 块和一个附加单元块，分别对一个输入的逻辑单元块地址做出反应，具 有N个字线，N和M为正整数，包括下列步骤：(A)接收第一个逻辑单元 块地址对第一个指令做出反应，转换到第一个物理单元块地址从N+1个 物理单元地址选择一个；(B)对第一单元块中的第一个数据进行读出和 放大，对第一个物理单元块地址做出反应；(C)移动第一个数据并锁存； (D)对第一个单元块中读出或放大的第一个数据进行预充电；(E)收到 第二个单元块地址后转成第二个物理单元块地址；(F)把第一个经过锁 存的数据移动到从N+1个单元块中选出的第二个单元块中，并进行复原； (G)对第二个单元块中的第二个数据进行读出或放大，对第二个物理单 元地址做出反应，这些步骤中F和G以基本相同的定时周期进行。
另外，还提供了存储装置的一个方案和一种装置用于高速数据存取， 与数据存取模式不相关，这是通过存储体间或内部单元块交叉模式来实 现的，这种模式可以使存储装置高度动作，而不需要当一个存储体中顺 序地出现至少两个数据存取时减少数据存取时间。
根据当前发明的一部分，还设计了一种存储装置，包括至少两个单 元块与共用位线，根据指令对数据进行输出至少有一个共用位线连接单 元可以在控制模块的控制下有选择地连接在各个单元块上，一个共同位 线连单元被分配在两个单元块之间。上述控制模块对存储在各个单元块 的数据进行输出控制，和对共用位线的输出的数据进行复原，这取决于 数据是否对下一个指令做出反应，从最初单元块或另一个单元块中输出。
根据当前发明的另一部分技术，设计了一种存储装置，包括许多单 元块，每个单元块具有许多单元，第一个局部位线读出放大器块对来自 单元的数据进行读出或放大操作，第二个当地位线读出放大器块对另一 外单元的数据进行读出或放大；第一个共用位线读出放大器块对从第一 个局部位线读出放大器读出或放大的数据进行锁存；第二个位线读出放 大器块对从第二个局部位线读出放大器块读出或放大的数据进行锁存。 第一个共用位线连接单元，向第一个控制信号做出反应，可以连接把第 一个单元块中的第二个局部位线读出放大器块连接到第二个共用位线读 出放大器块；第二个共用位线连接单元，对第二个控制信号做出反应， 可以有选择地把第二个单元块中的第二个局部位线读出放大器块连接到 第二个共用位线读出放大器块或把第四个中的第一个局部位线读出放大 器连接到第一个共用位线读出放大器块上；一个控制单元产生控制信号 来控制在第一或第二共用位线读出放大器块中锁存的数据存储操作。
根据当前发明的另一部分技术，设计了一种存储装置，包括许多第 一单元块，第一单元块具有很多单元，第一个局部位线读出放大器块对 来自一个单元的数据进行读出和放大操作，第二个局部位线读出放大器 块对另一个单元中的数据进行读出或放大；第一个共用位线读出放大器 块通过第一个局部位线读出放大器块读出或放大的数据进行锁存操作； 第二个共用位线读出放大器块对由第二个局部位线读出放大器块读出和 放大的数据进行锁存操作；一个控制单元对在第一个和第二个共用位线 中锁存的数据进行复原操作。
根据当前发明的另外一部分，设计了一种存储装置，包括多个单元 块，每个单元块具有许多单位单元并具有一个局部位线读出放大器块对 许多单元中存储的数据进行读出和放大；一个共用位线读出放大器块对 由局部位线读出放大器块读出或放大的数据进行锁存；一个控制单元对 复原操作中的被锁存的数据的应用进行控制。
根据当前发明的另一部分技术，设计了一种存储装置，包括具有N+1 个单元块的存储单元区，每个单元区有M个字线对输入的行地址做出反 应；一个控制单元对存储单元区进行控制，对存储在第一个单元中的数 据进行复原，这些单元块从第一单元块或第二个单元块中的N+1个单元 块中选出。
根据当前发明的另一部分技术，设计了一种存储装置，包括一个具 有N+1个单元块的存储单元区，每个存储单元区包括M个字线对输入的行 地址做出反应；一个预定的单元块表对信息进行复原，在这里，(N+1) ×M个字线中间至少有一个以上的字线被指定为定的可复原的字线，这是 通过使用信息来完成的；一个标签块对输入的逻辑单元块地址进行读出 操作来指定一个待复原的单元块；一个控制单元对标签块和定的单元块 表进行控制来对从物理单元块地址中选出的单元块中的一个字线进行激 活。
根据当前发明的另一部分技术，设计了一种存储装置，包括一个具 有N+1个单元块的存储单元区，分别添加N个单元块，这些单元块有M个 字线，对输入的行地址和具有M个字线的额外的单元块做出反应；一个数 据存取控制单元对操作进行控制，存取在从N+1个单元块中选择的第一 个单元块中的数据在第一个单元块或第二个单元块中进行复原，一个指 令控制单元对操作进行控制，该操作可以对在下一个时序中的第二个指 令做出反应，以及使一个对第一个指令做出反应的位线在存储数据期间 进行预充电，以便对第一个目前激活的指令做出反应。
根据当前发明的另一部分技术，设计了一种方案对存储装置进行操 作，该存储装置具有第一和第二单元块，每个单元块有许多单元，包括 下列步骤：(A)在第一个单元块中读出或放大第一个数据；(B)在第二 个单元块中复原第一个数据；(C)在第一个单元块中读出或放大第二 个数据；在这里，步骤(B)和(C)以基本相同的定时周期进行。
根据当前发明的另一部分技术，设计了一种存储装置，包括一个具 有N+1个单元块的存储装置，即N个单元块和一附加的单元块，两者各 对应于一输入行地址，且具有M个字线，其中N和M为正整数，包括以 下步骤：(A)读出并放大从N+1个单元块中选出的第一个单元块中的第 一数据；(B)恢复从该N+1个单元块中选出的第二个单元块中的第一数 据；(C)读出并放大第一个单元块中的第二数据；其中步骤(B)和步骤 (C)两步骤以基本同步的定时周期来执行。
根据当前发明的另一部分技术，提供了一种方案，对存储装置进行 操作，该存储装置包括N+1个单元块，即N个单元块和一个附加单元块， 两者对一个输入的行地址做出反应，具有M个字线，N个和M为正整数，由 下列步骤组成：(A)激活从N+1个单元块中选出的第一个单元块中的第 一个字线；(B)读出或放大K个数据对第一个字线做出反应；(C)把经 过读出并放大的K个数据移动到一个单元块中，该单元块中有一个预定的 字线对第一个字线进行复原；(D)激活第一个单元块中的第二个字线；(E) 对K个数据进行读出和放大，对第二个字线做出反应，中这些步骤中，(C) 和(E)以基本相同的定时周期进行。
根据当前发明的另一部分技术，设计了一种方案对存储装置进行操 作，具有一个存储单元区，该单元区包括N+1个单元块，即N个单元块和 一个附加单元块，两者都与一个输入的行地址相一致，有M个字线，N和M 个正整数，包括下列步骤：(A)通过一个逻辑单元块对数据进行读出操 作来选取N个逻辑单元块，通过一个局部地址对数据进行复原从M个包含 在选择的单元块中的M个字线中选择一个；(B)把逻辑单元块地址转换到 一个物理单元块地址中来从N+1个物理单元块地址中选择一个；(C)激 活第一个字线，对从第一个单元块中的局部地址做出反应，第一个单元 块对被转换的物理单元块地址做出反应；(D)对数据进行读出和放大操 作，对第一个字线做出反应；(E)第一个数据移动到第二个单元块中， 一个预定字线被指定对第一个字线做出反应；(F)激活第二个单元块对 从下一个指令中输入的局部地址做出反应；(G)对第二个数据进行读出 或放大，对第二个字线做出反应。这些步骤中(E)和(G)以基本相同 的定时周期进行。
根据当前发明的另一部分技术，设计了一种方案，对存储装置进行 操作，包括一个存储单元区，该单元区具有N+1个单元块，即N个单元 块和一个附加单元块，分别对一个输入的逻辑单元块地址做出反应，具 有N个字线，N和M为正整数，包括下列步骤：(A)接收第一个逻辑单元 块地址对第一个指令做出反应，转换到第一个物理单元块地址从N+1个 物理单元地址选择一个；(B)对第一单元块中的第一个数据进行读出和 放大，对第一个物理单元块地址做出反应；(C)移动第一个数据并锁存； (D)对第一个单元块中读出或放大的第一个数据进行预充电；(E)收到 第二个单元块地址后转成第二个物理单元块地址；(F)把第一个经过锁 存的数据移动到从N+1个单元块中选出的第二个单元块中，并进行复原； (G)对第二个单元块中的第二个数据进行读出或放大，对第二个物理单 元地址做出反应，这些步骤中F和G以基本相同的定时周期进行。
附图说明
结合附图通过以下对所述实施例的说明可以明确本发明的以上和或 其他功能特点，阳图包括：
图1所示为传统存储装置的框图；
图2所示为图1所示的位线读出放大器块和单元块的电路原理图；
图3和图4所示为用于说明图1所示的传统存储装置的数据存取操 作的时序图；
图5所示为根据本发明的优选实施例所述的半导体存储装置的框图；
图6所示为根据本发明的优选实施例所述的半导体存储装置的片段 的框图；
图7所示为根据本发明的另外一个实施例所述的半导体存储装置内 的片段的框图；
图8和图9所示为根据数据存取模式对半存储装置运行进行说明的 时序图；
图10所示为用于说明根据本发明的另一种实施例所述的存储装置中 的片段的框图；
图11所示为说明图10所示的存储单元区的电路原理图；
图12所示为说明图11所示的存储单元区的电路原理图；
图13A至图13D为用于说明图11所示的存储单元区操作的示意图；
图14所示为根据本发明的另一种实施例所述的存储装置的片段的框 图；
图15所示为说明图14所示的存储体的单元块的电路原理图；
图16所示为根据本发明的另一种实施例所述的存储装置的片段的框 图；
图17所示为对图16所示的存储装置的操作进行说明的时序图；
图18所示为根据本发明的另一种实施例所述的发明的存储装置的片 段的框图；
图19所示为说明图18中所示的预定的单元块表的示意性的框图；
图20所示为说明图18所示的标签块的示意性框图；
图21所示为图18所示的控制块的部件的框图；
图22和图23所示为图20所示的标签块的详细示意图存储装置；
图24所示为说明图18所示的存储装置的操作的时序图；
图25所示为说明使用图18中所示的标签块的存储装置的操作的时 序图；
图26所示为根据本发明的另一种优选实施例所述的半导体存储装置 的框图；
图27所示为说明图26所示的存储装置内的单元块间交叉存取模式 的时序图；
图28所示为说明图26所示的读出模式下的存储装置的操作的时序 图；
图29所示为说明图26所示的写入模式下的存储装置的操作的时序 图；
图30所示说明图26所示的读出模式下的存储装置的操作的模拟波 形图；
图31所示为说明根据图24所示的电路产生的信号而进行的操作的 电路原理图；
图32所示为根据图31所示的电路产生的信号而进行的存储装置操 作的时序图；
图33所示为具有减少的行循环时间的存储装置的框图；
图34所示为详细说明图33所示的存储装置的框图；
图35所示为说明对响应连续输入读出指令而进行的图34所示的存 储装置操作的时序图；
图36所示为对比图34和图18所示的存储装置的操作的时序图。
图1所示为传统存储装置的框图；
图2所示为图1所示的位线读出放大器块和单元块的电路原理图；
图3和图4所示为用于说明图1所示的传统存储装置的数据存取操 作的时序图；
图5所示为根据本发明的优选实施例所述的半导体存储装置的框图；
图6所示为根据本发明的优选实施例所述的半导体存储装置的片段 的框图；
图7所示为根据本发明的另外一个实施例所述的半导体存储装置内 的片段的框图；
图8和图9所示为根据数据存取模式对半存储装置运行进行说明的 时序图；
图10所示为用于说明根据本发明的另一种实施例所述的存储装置中 的片段的框图；
图11所示为说明图10所示的存储单元区的电路原理图；
图12所示为说明图11所示的存储单元区的电路原理图；
图13A至图13D为用于说明图11所示的存储单元区操作的示意图；
图14所示为根据本发明的另一种实施例所述的存储装置的片段的框 图；
图15所示为说明图14所示的存储体的单元块的电路原理图；
图16所示为根据本发明的另一种实施例所述的存储装置的片段的框 图；
图17所示为对图16所示的存储装置的操作进行说明的时序图；
图18所示为根据本发明的另一种实施例所述的发明的存储装置的片 段的框图；
图19所示为说明图18中所示的预定的单元块表的示意性的框图；
图20所示为说明图18所示的标签块的示意性框图；
图21所示为图18所示的控制块的部件的框图；
图22和图23所示为图20所示的标签块的详细示意图存储装置；
图24所示为说明图18所示的存储装置的操作的时序图；
图25所示为说明使用图18中所示的标签块的存储装置的操作的时 序图；
图26所示为根据本发明的另一种优选实施例所述的半导体存储装置 的框图；
图27所示为说明图26所示的存储装置内的单元块间交叉存取模式 的时序图；
图28所示为说明图26所示的读出模式下的存储装置的操作的时序 图；
图29所示为说明图26所示的写入模式下的存储装置的操作的时序 图；
图30所示说明图26所示的读出模式下的存储装置的操作的模拟波 形图；
图31所示为说明根据图24所示的电路产生的信号而进行的操作的 电路原理图；
图32所示为根据图31所示的电路产生的信号而进行的存储装置操 作的时序图；
图33所示为具有减少的行循环时间的存储装置的框图；
图34所示为详细说明图33所示的存储装置的框图；
图35所示为说明对响应连续输入读出指令而进行的图34所示的存 储装置操作的时序图；
图36所示为对比图34和图18所示的存储装置的操作的时序图。
具体实施方式
下文将结合附图对本发明的半导体存储装置加以详细说明。
参见图5，所示为根据本发明的优选实施例所述的半导体存储装置。
如图所示，半导体存储装置包括许多存储体，每个存储体具有至少 一个片段510A-510D，一个输入/输出读出放大器块590。片段(如510A) 包括一个存储单元区520，一个控制块580，一个行地址解码器560和一 个列地址解码器565。其中，由于行地址解码器和列地址解码器560和 565与图1所示的行和列地址解码器存储装置是相似的，为了方便起见略 去对行地址解码器和列地址解码器560和565进行详细说明。
参见图6，存储单元区520包括至少两个单元块(如610和620)， 至少一个共用位线连接单元(如550)。单元块(如610)通过使用一个 共用位线505根据指令输出数据。共用位线连接分配在610和620之间 的单元550，用以有选择地把共用位线505连接到每个单元块(如610或 620)。为了方便起见，对于与图5所示相似的行地址解码器和列地址解 码器，所有下文没有对片段实施例进行详细说明。
存储装置能够支持“单元块内交叉存取模式”。在下文中，将单元 块间交叉存取模式定义为一种操作，在根据当前指令将当前数据在原始 单元块或另一个单元块中恢复的过程中，根据后续指令将下一个数据同 步地从同一个单元块中输出。
为了执行单元块内交叉存取模式，控制块580以某种方式对存储单 元区进行控制，在这种方式中，在单元块(如610)根据指令向共用位线 505中输出第一数据后，第一数据复原到原始单元块(如610)，根据下 一个指令第二数据同时地从同一个单元块(如610)中输出单元块。
具体地说，第一单元块610包括第一单元阵列616，第一局部读出放 大器单元612A和第一局部读出放大器连接单元614A。第一个单元块610 还包括第二局部读出放大器单元612B和第二局部读出放大器连接单元 614B。
第一单元阵列616有多个单元，通过第一和第二局部读出放大器连 接单元614A和614B连接在第一和第二局部读出放大器单元612A和612B 上。第一局部读出放大器块612A放大从第一单元阵列616输出的第一数 据，并将其输出到共用位线505。第一局部读出放大器连接单元614A可 以有选择地连接第一单元阵列616到第一局部读出放大器块612A。当将 来自第一单元阵列616的第一数据供应到第一局部读出放大器单元616 后，第一局部读出放大器连接单元614A随即将第一单元阵列616与第一 局部读出放大器块612A中隔离。
在第一数据连接到I/O读出放大器块590后，第一数据应复原。这 样共用位线连接单元550把共用位线505连接到第二局部读出放大器单 元612B上。然后，第一数据通过第二局部读出放大器单元612B进行放 大；经过放大的第一数据在原始单元中被复原。在经过局部读出放大器 单元(如612A或622A)放大后，同时根据下一个指令第二数据能够从同 一个单元阵列616或另一个单元阵列(如626)中输出。
这样，发明的存储装置的数据存取时间不依赖于在单元块内数据存 取中第一和第二数据是否在同一个单元块或每个不同的单元块进行存 取。
图7所示为根据本发明的另一种实施例所述的半导体存储装置中的 片段的框图。
如图所示，半导体存储装置中的片段包括第一单元块710，第二单元 块720，一个连接单元790和一个控制块。片段还包括一个锁存器770， 存储单元区连接在一个控制块780上，该模块与图6中所示的控制块相 似。
第一和第二单元块710和720中，每个都有许多单位单元和一个局 部读出放大器单元712或722。连接单元790用于有选择性地将第一和第 二单元块710和720的二者择一的连接到共用位线705或断开与其的连 接单元块。锁存器770暂时将提供的数据锁存在共用位线705中。控制 块780支持单元块内交叉存取模式。
在第一单元块(如710)向共用位线705输出第一数据后，为了支持 单元块间交叉存取方式，控制块780以某种方式对存储单元区进行控制， 在这种方式中，当第一单元块(如710)根据指令向共用位线705输出第 一数据之后，来自第一单元块710的第一数据被复原到另一个单元块中 (如720)，根据下一指令，同时从同一个单元块(如710)中输出第二 数据。
具体地说，如果根据当前指令在相同单元块710中存取第一数据后， 根据下一个指令随后在第一单元块710中存取第二数据，则将第一数据 复原到第二单元块720中，而不是复原到原始单元块710中。这时，锁 存器770临时用于对向共用位线705提供的第一数据进行锁存。
也就是，首先，连接单元790把第一单元块710连接到共用位线705 中来输出第一数据。第一数据输出到外部电路中并在锁存器770中进行 锁存。然后，当第二数据通过第一单元块710的局部读出放大器单元712 存取和放大后连接单元790把第二单元块720连接到共用位线705上来 对经过锁存的第一数据进行复原。
如果第二数据从第二单元块中存取和输出，当第二数据经过第一单 元块720中的局部读出放大器单元722进行放大时，经过锁存的第一数 据在原单元块710中进行复原。
这样本发明的创新的存储装置的数据存取时间不依赖于第一和第一 数据是否从同一个单元块或一个不同的单元块中进行输出。也就是创新 的存储装置能够保证一个对数据存取方式具有更少敏感度的稳定的运算 速度。
图8和图9所示为用于说明根据数据存取方式半导体存储装置的操 作的时序图。
如图7至9所示，本文对根据本发明所述的存储装置的操作进行了 说明。首先，参见图8，对以单元块内数据存取方式的的存储装置的操作 进行了说明。
如图所示，通过按顺序输入的指令CD0至CD2，第一数据在第一定时 周期t0在第一单元模块710中被读出和放大。其中，在第二定时周期t1 内，第一数据在第二单元块中进行复原，第二数据在同一个单元块710 中被读出和放大。
其中，在第三个定时周期t2本发明内，第二数据在第二单元块720 中被复原，第三个数据在相同的第一单元块710中被读出并放大。接着， 在第四定时周期t3，第三个数据在第二单元块720中被复原。
在第一数据由第一单元块710中的局部读出放大器712读出和放大 后，经过锁存器770锁存的第一数据在第一数据的复原时间内移到第二 单元块720中。
锁存器770和第一或第二单元块710或720通过共用位线705进行 数据交换。共用位线705可以通过连接单元790有选择地连接在第一或 第二单元块710或720上。
参见图9，在一个存储体间单元块数据存取中，在第一数据存取在第 一单元块710后，第二数据被存取在第二单元块720中。
当根据连续输入的指令CD0至CD2，第一至第三个数据在第一和第二 单元块710和720中进行检索时，第一数据在第一定时周期t0中在第一 单元模块710中进行读出和放大；然后，在第二定时周期t1内，第一数 据在第一单元块710中被复原，同时第二数据在第二单元块720中被读 出和放大。
其次，在第三定时周期t2，第二数据在第二单元块720中进行复原； 同时第三个数据在第一单元块710中被读出和放大。然后，在第四时序 周期t3，第三个数据在第一单元块710中进行复原。
例如，在第一数据被读出和放大后，经过锁存器770锁存的第一数 据在数据复原时间中移到第一或第二单元块710或720中。也就是说， 当数据从第一和第二单元块710和720中以单元块间单元块数据存取方 式被检索时，单元块间交叉存取模式以某种模式进行，在这种模式中， 由下一个指令存取的另一个数据在第一数据在原单元块770中复原期间 被读出和放大。
当输入的指令为读出指令时，在锁存器770中锁存的数据被输出到 外部；否则，在写入模式中，来自外部的数据被经过锁存的数据进行替 换。
由于在本发明的存储装置中，数据存取操作与复原操作在同一个行 循环时间内同时进行，数据存取时间能够大大减少。
图10为根据本发明的另一种实施例所述的存储装置的片段的框图。
如图所示，存储装置的片段包括N+1个单元块(如1010至1050)， N/2+1共用位线连接单元(如1090A至1090C)，第一和第二共用位线读 出放大器单元1075A和1075B，和一个控制块1080。
每个单元块(如1010)包括一个单元阵列1016，该阵列有许多单元， 一个第一局部位线读出放大器块(如1012A)和一个第二局部位线读出放 大器块(如1012B)。第一共用位线读出放大器单元1075A用来对由第一 局部位线读出放大器块(如1012A)读出和放大的数据进行锁存。第二共 用位线读出放大器单元1075B用于对由第二局部位线读出放大器块(如 1012B)读出并放大的数据进行锁存。各个共用位线连接单元(如1090) 用于有选择性地把共用位线1005连接到第二局部位线读出放大器单元 (如一个单元块(如1010)中的1212B)和第一局部位线读出放大器块 (如其它单元块(如1020)中的1022A。控制块1080用于对来自每个单 元模块的数据进行输入和输出操作，在原单元或其它单元中对输出的数 据进行复原。
控制块80支持下列操作，在单元块内数据存取中，当第二数据在第 一单元模块1010中存取时，第一数据复原在另一个单元块(如1050)中 而不是复原在第一单元块1010中。
另外，控制块80还支持这个操作，在单元块间数据存取中，当第二 数据在另一个单元块(如1020)中进行存取时，第一数据在第一单元块 1010中进行复原。
图11为图10所示的存储单元区1020的电路图。
如图所示，存储单元区1020包括第一至第五单元块1180A-1180E， 每个单元块有许多单元，第一和第二共用位线读出放大器块1175A和 1175B通过共用位线1005与各个单元块进行连接。
每个第一和第二共用位线读出放大器单元1175A和1175B有许多共 用位线读出放大器GSA。第一共用位线读出放大器单元1075A中的共用位 线读出放大器1170A通过第一共用位线线对GBL0和/GBL0连接在共用位 线读出放大器1170上。被第一和第二共用位线读出放大器单元1075A和 1075B放大的数据通过共用读出放大器线1105A和1105B进行输出。
共用位线读出放大器GSA对来自局部位线读出放大器LSA中的数据 进行锁存和放大。共用位线读出放大器GSA的配置可以与局部位线读出 放大器LSA的配置相同。
共用位线连接单元(如1090A)可以有选择性在把共用位线1005连 接到两个相邻的局部位线读出放大器(如1212B和1022B)上。每个共用 位线连接单元如(1090A)配置在两个单元块1010和1020之间。如果单 元块的个数为5(如图11所示)，则可以提供3个共用位线连接单元。如 果数量为9，则提供5个共用位线连接单元。
如上所述，每个单元块(如1010)包括单元阵列(如1216)和第一 和第二局部位线读出放大器(如1012A和1012B)。第一和第二局部位线 读出放大器有许多位线读出放大器。每个第一局部位线读出放大器(如 1012A)通过一个开关晶体管连接到共用位线1005上。
第一至第五单元块控制块1180A至1180E可以分别输出一个开关控 制信号(如GBIS12或GBIS34)，通过共用位线连接单元(如1090A、1090B、 1090C)来有选择性地将包含在每个单元块(如1010)局部位线读出放大 器LSA(如1212A或1212B)连接到共用位线1005。
通过连接到第一和第二共用位线读出放大器1070A和1070B上的共 用位线1005，在第一和第二共用位线读出放大器块1070A和1070B中经 过锁存的数据可以输出到外部，或者从外部输入的数据可以提供到第一 和第二共用位线读出放大器块1070A和1070B。
图12为图10中所示的存储单元区的单元块的部分电路的电路原理 图。
包含在每个第二单元块(如1010)中的每个单元阵列(如1016)有 许多字线WL0，WL1……，和WLN，许多位线线对(如DB0和/BL0)……BLN 和/BLN，许多单元。在这里，单元包括一个电容器和一个MOS晶体管， 相应地连接地每个字线和每个位线线对。
如图所示，第一单元块1010中的第二局部位线读出放大器块1012B 包括一个位线读出放大器1230B，一个预充电块1210B，一个位线读出放 大器连接块1040B和一个平衡块1220B。由于这些块1210B，1220B，1040B 和1230B与图2中所示大体相同，为了方便起见，没有对其进行详细说 明。然而，特别是防止在每个共用位线对GBL0和/GBL0中的数据冲突， 与一单元阵列相关的第一局部位线读出放大器LSA被连接到共用位线读 出放大器对GSA的一个，并且与同一单元阵列相关的第二局部位线读出 放大器LSA被连接到共用位线读出放大器对GSA的另一个。
在单元块控制器(如1180A)的控制下，每个位线读出放大器(如 1012A和1012B)有选择地连接到共用位线1005或共用位线连接单元(如 1090A)上。
图13A至13D为用于单元块中的数据存取方法和向共用读出放大器 块输出存取数据的方法的电路图。
图13A至13D对局部位线读出放大器LSA和共用位线读出放大器GSA 之间的数据传输进行了说明。特别是分别从第一和第二局部位线读出放 大器块输出的两个数据通过共用位线对GBL0和/GBL0向共用位线读出放 大器1170A和1170B中传输。
在下文中，参见图10至12和图13A至13D，对图10中所示的存储 装置进行了详细的说明。
参见图13A和13C，在读出模式下，对存储在单元块(如1020和1040) 的数据读出操作进行了说明。指令输入到存储装置后，响应于指令存储 在单元块(如1020)的数据通过输入的地址进行选择。然后，被选择的 数据通过两个局部位线读出放大器(如1320A和1320B)进行读出和放大。 被读出和放大的数据被移动，接着被锁存到共用位线读出放大器1170A 和1170B(如图13A至13C所示，由粗线标明的部分)。
为了方便起见，一位数据传输在图13A至13D中进行说明。然而， 根据对激活的字线(如WL0)，几个位的数据(如4KB数据)可以在同一 时间中输出多位数据。
参见图13B和13D，对存储在单元块(如1010和1050)的数据的写 入操作进行了说明。在指令输入到存储装置后，从外部输入的数据在共 用位线读出放大器1170A和1170B中被锁存。然后，被锁存的数据移到 两个局部位线读出放大器(如1350A和1350B)中。同样写入操作在共用 位线读出放大器1170A和1170B及其它单元块(如1010、1020、1030和 1040)之间进行(如图13B至13D所示，由粗线标明的部分)。
另外，在发明的存储装置中，每个单元块有两个局部位线读出放大 器对数据进行读出或放大。也就是当根据字线4KB数据被输出后，一些 数据(如2KB数据)被第一局部位线读出放大器块读出和放大。结果， 存储体应有两个共用位线读出放大器块(如1170A和1170B)。
图14为根据本发明的另一种实施例所述的存储装置中的片段的框 图，图15为图14中所示的存储体的单元块的电路原理图。
如果片段单元块(如1410)有一个局部位线读出放大器块(如1412)， 所有对被激活的字线做出的数据(如4KB数据)被局部位线读出放大器 1412)读出和放大反应，则不需要共用位线连接单元，仅需要一个共用 位线读出放大器块。
因而，图14和图15只对单元块(如1410)有一个局部位线读出放 大器块(如1412)的情况下的存储体进行了说明。在此，为了方便起见， 因为局部位线读出放大器块(如1412)中的每个块(如1510、1520、1530 和1540)对于每个块(如1210B、1220B、1230B和1240B)(见图12)是 相同的，所以对单元块(如1410)的操作说明就省略了。
如图15所示，字线(如WL0)选择的数据被位线读出放大器1412读 出。然后被读出和放大的数据通过一个位线读出放大器1412的连接单元 1540连接到共用位线线对GBL0和/GBL0。在这里，位线读出放大器包括 一个平衡单元1510，一个预充电单元1520，一个读出放大器1530和连 接单元1540。
图16为根据本发明的另一种实施例创新的存储装置的存储体的框 图。
如图所示，存储体包括一个存储单元区1620和一个控制块1680。存 储单元区1620有N+1个单元块(如1630_1……1630_N+1)，一个数据 锁存器1670。在每个单元块中，M个字线被连接到许多单元上。N和M为 正整数。在这里，存储装置的大小，也就是存储能力计算不含附加单元 块。也就是说，在图16中，存储体大小为M(字线数)×N(单元块数) ×(位线数)。
控制块1680支持内单元块交叉模式。在根据当前指令第一数据从第 一单元块1630_1中输出后，第一数据在数据锁存器1670中被锁存。然 后，如果根据下一个指令第二数据从第一单元块1630_1中输出，第一数 据在另一个单元块(如1630_N+1)中进行复原。这时，由于存储装置能 够使用一个附加的单元块和数据锁存器，第一数据的行地址没有改变。
图17为时序图说明图16中所述的存储装置的操作的时序图；特别 是当第一和第二数据按顺序被存取在N+1个图16所示的单元块当中的 同一个单元块时的单元块内交叉存取模式进行了说明。
下文中，参见图16和17，对图16所示的根据本发明的存储装置的 操作进行了说明。
附加单元块用于当第二数据在同一个单元块中被存取时对第一数据 进行复原。图17所示，第一数据被存储在与第一字线WL0相连的单元上， 第二数据在与同个单元块的第二字线WL1相连的单元中存储。
首先，在第一定时周期t0内，第一字线WL0被激活对第一指令CD0 做出反应，然后根据第一字线WL0第一数据被读出和放大。被放大的第 一数据被移动到数据锁存器1670中。
在第二定时周期t1内，第一单元块1630_1的第二字线WL1被激活 对第二指令CD1做出反应，同时第三个单元块1630_3的第一字线WL0被 激活。然后根据第二字线WL1第二数据被读出和放大，同时，第一数据 被复原到单元中，对第三单元块1630_1的第一字线WL0做出反应。
如上所述，依照本发明设计的存储装置的数据存取时间可以排除数 据复原时间，因为第二数据可以在根据当前指令第一数据被复原的期间 由下一个指令进行读出和放大。这样，数据存取时间大大减少，从而实 现了高速存取。另外，在本发明的存储装置中，数据复原操作可以通过 改变数据单元地址就可以大大简化。
图18为根据本发明的另一种实施例的创新的存储装置的片段的框 图。图18中的片段的配置结构与图16中所示的片段的配置结构非常相 似，只是预定的单元块表1810和标签块1830被连接在一个控制块1880 上。
预定单元块表1810包括许多寄存器对预定复原单元块地址信息进行 存储。标签块1830基于预定复原单元块地址信息产生一个目标复原单元 块地址，其与的存取单元块地址相应。控制块1880对预定单元块表1810， 存储单元区1820和标签块1830进行控制，来实现对内单元块交叉模式 的支持。
图19为图18所示的预定单元块表1810的框图。
如图所示，预定单元块表1810包括N×(N+1)个寄存器，每个寄 存器都有预定复原单元块地址信息。预定复原单元块地址信息包括一个 预定复原单元块地址和状况信息。预定复原单元块地址包括3位及如包 括1位的其状况信息。预定复原单元块地址信息表示与被存取的单元块 的字线相应的需要复原的目标单元块，。其状况信息表示要复原的目标单 元块是否有效。
预定复原单元块表1810接收一个当前行地址CUR_RA，一个前行地址 PRE RA和一个前复原物理单元块地址PRE_PBA，预定复原单元块表1810 向标签块1830输出一个复原单元块地址EXTRA_BA。
图20为图18中所示的标签块1830的框图。
如图所示，标签块1830包括N+1个单元标签表1910至19I0(在这 里，如N等于8)，N+1个比较器1912A至1912B(在这里，如N等于8)， 一个单元块地址解码器1832，一个单元块地址编码器1834和一个标签控 制块1838。
单元块地址解码器1832接收从预定复原单元块表1810中输出的复 原单元块地址EXTRA_BA，在单元标识表中选择一个，对有效复原单元块 地址EXTRA_BA做出反应。然后，比较器(如1912A)对基于选择单元标 识表转化现行地址CUR PA的地址和逻辑单元块地址CUR_LBA进行比较。 最后，单元块地址解码器1934输出一个现复原物理单元块地址CUR_PBA， 该地址被编码对比较结果做出反应。在这里，每个单元标识表19A0至19I0 存储一个与N×256字线相应的复原单元块地址信息。
标签块1830还包括一个延迟元件1836，用于将当前复原的物理单元 块CUR_PBA延迟一个时钟周期以存取一个复原单元块。
其中，每个单元标识表19A0至19I0有256个寄存器，一个寄存器 LBA由三个位组成。例如，第一单元标识表19A0存储逻辑单元块与第一 单元块中的每个字线相对应的信息，第二单元标识表432B存储逻辑单元 块与第二单元块中的每个字线相对应的信息上。
另外，在每个标识表19A0至19I0中，根据每个单元块的字线“WL0” 第一寄存器0存储单元块逻辑单元块地址，根据每个单元块的字线 “WL1”第二寄存器1存储单元块逻辑单元块地址。根据每个单元块的字 线WL255第256个寄存器255存储单元块逻辑单元块地址。
图21为图18中所示的控制块420的部分框图。
如图所示，控制块1880有信号输入块2110接收指令EXT_CMD，一个 逻辑单元块地址EXT_LBA和一个局部地址EXT_RA，来输出一个当前指令 CUR_CMD，一个当前逻辑单元块地址CUR_LBA和当前行地址CUR_RA，前一 指令PRE_CMD，前一逻辑单元块地址PRE_LBA，前一行地址PRE_RA。
另外，控制块1880中的地址转换控制块2120接收指令CUR_CMD，逻 辑单元块地址CUR_LBA和局部地址CUR_RA和指令PRE_CMD，逻辑单元块 地址PRE_LBA和局部地址PRE_RA。然后，地址转换控制块2120输出预定 单元块更新信号(EBT_UPDATE，预充电有源信号PC_ACT[0:8]，指令删除 符号_CMD_KILL和一个内部复原信号INTW[0:8]。
当复原物理单元块地址CUR_PBA与前一工作时钟的PRE_PBA同相同 时，预定复原单元块更新信号EBT_UPDATE用于更新存储在预定复原单元 块表1810中的信息。
另外，当单元块的字线被连续存取时，指令删除信号CMD_KILL终止 下一个指令的操作。当单元块的字线被连续存取时，如果标识信息在与 物理单元块地址的信息没有对前一个指令做出正确反应的情况下，就会 出现错误。
预充电有源信号PC_ACT[0:8]用于选择物理单元块地址对输入的指 令做出反应。在当前执行时钟的物理单元块地址Cur_PBA与前一个执行 时钟的Pre_PBA相同时，内部复原信号INTW[0:8]用于传送通过当前有效 指令存储在单元块中从而在数据锁存器中被锁存到单元块中的数据，该 单元块中的字线被指定，从而对数据进行复原。
时钟延迟块2121延迟内部复原信号INTW[0:8]，使内部复原信号 INTW[0:8]比预充电有源信号PC_AC[0:8]时间推迟一个时钟。预充电信号 PC_ACT[0:8]选择单元块后，用内部复原信号INTW[0:8]复原数据时，在 被选择的单元块中选择一个字线，或读出或放大被选择的字线数据时， 需要这一步骤。
图22为示出图19中所示的各个单元标识表19A0至19I0的第一至 第三位的电路图，图23为图19中所示的各个标识表19A0至19I0的第 四位的电路图。
如图所示，第一至第三位为动态单元，第四字节为静态单元，这是 为了满足保持操作速度的需要。静态单元用于第四位，这是因为第四位 比第一至第三位相对更新较快。
图24为用于说明图18中所示的创新的存储装置的存储体操作的时 序图。
下文中，请参见图18至24，对根据本发明设计的存储装置的操作进 行了详细说明。
首先，指令CD0在第一定时周期被输入，要运行一个指令(如CD0) 需要两个定时周期。例如，在第一和第二定时周期t0和t1中进行第一 指令CD0的运行。每个定时周期(如t0、t1……)被分为两个时序集(如 a0和b0)。在时序集a0中，运行与标识相关的块；在另一计时序集中， 运行存储单元区1820的块。
首先要详细说明a0的时序集。
在a0-1的时序集中，控制块1480要接收到逻辑单元区地址以从包含 在单元区域1820中的8组单元区中选出一组，还要接收局部地址从256 条字线中选出一条来。
然后，在a0-2的时序集中，标签区1830把逻辑单元区地址转化为物 理单元区地址
在a0-3的时序集中，预定的分区表1810会读出响应当前的输入的局 部地址Cur_RA的字线WL0含有的预定字线的一组单元的区地址。于是就 把含有预定的字线的单元区地址Extra_BA输出到控制区420和标志区 430来作为对比较结果的响应。
然后，在a0-4的时序集中，就把用第一条指令CD0选中的这组单元区 与用先前的指令选中的那组单元区比较的结果来更新预设的单元区410。
接着，就说明响应第一定时周期t0的第一条指令CD0的单元区域 1820的操作。
在b0-1的时序集当中，在响应转换过来的物理单元区单元地址 Cur_PBA的第一组单元区中，响应局部地址的第一条字线被激活。
然后，在b0-2的时序集当中，响应第一条字线的K位位第一数据被读 出并被放大。
在b0-3的时序集当中，K位的第一数据就被锁存在数据锁存区1870 中。
于是，在读模式下，即第一条指令CD0是一条“读”指令的模式下， 当输入第二条指令CD1时，就输出用锁存在数据锁存器1870中的K位数 据列地址选中的数据。然而，在写模式下，即第一条指令CD0时一个“写” 指令的模式下，从外部单元输入的数据就会覆盖用锁存在数据锁存器 1870中的K位数据列地址选中的数据。
在第二定时周期t1中，即当响应第一条指令CD0的K位第一数据确 实被输出到存储设施的外部单元的时序集中，可以在另一个响应第二条 指令CD1的4K位数据被锁存在数据锁存区1870之前输出K位第一数据。
接着，当与标志有关的区在第二定时周期t1操作时，就会在每个时 序集中，例如，a0，a1，…中说明。
在a1-1时序集中，响应第二条指令CD1而输入的行地址CD1就被分割 成局部地址和全局单元区地址。
在a1-2时序集中，标志区430把逻辑单元区地址Cur_LBA转化为物理 单元区地址Cur_PBA。
在a1-3时序集中，预定的分区表1810读出响应由第二条指令CD1输 入的局部地址Cur_RA的第二条字线WL3，从而把含有预定字线的单元区 地址Extra_BA输出到控制区1880和标志区1830。在这里，选中的寄存 器就被更新了。
然后，在a1-4时序集中，由第二条指令CD1选中的这组单元区地址就 与由第一条指令CD0选中的那组单元区地址进行比较。
作为比较的一个结果，如果用第一条指令CD0和第二条指令CD1连 续地得到的是同一组单元区，由第一条指令CD0选中的第一条字线的预 定的这组单元区就要被响应第一条指令CD0的那组单元区代替。在这里， 代替预定的字线是指更新存储在预定的单元分区表1810中的信息。
例如，响应第一条指令CD0的字线“WL1”的这组预定的单元区被指 定为输入第二条指令的计时点开始的第四组单元区；并且在更新了预定 的单元分区表1810之后，响应第一条指令CD0的字线“WL1”的预定的 那组单元区就从第四组单元区改变到第一组单元区。也就是说，在预定 的单元分区表1810中，响应字线“WL1”的寄存器是“011”。而在更新 预定的单元分区表1810之后，该寄存器就被改为“000”了。
接着，就要说明响应第二定时周期t1的第二条指令CD1的单元区 1820的操作了。
在b1-1时序集中，响应由第二条指令CD1输入的局部地址的第二条字 线被激活。同时，响应在第一定时周期t0的a0-3时序集内的由第一条指 令CD0选中的第一条字线的预定的那组单元区被激活。
然后，在b1-2的时序集中，K位寄存在数据锁存区1870的第一数据被 存储在响应第一条字线的预定的那组单元区中。响应第二条激活的字线 的K位的第二位数据也同时被读出并被放大。
在b1-3的时序集中，响应第二条字线并被读出和放大的K位第二位数 据被锁存在数据寄存器1870中。
然后，在读模式下，即第二条指令CD1是一条“读”指令的模式下， 当输入第二条指令CD1时，就输出由锁存在数据锁存区1870中的K位数 据中的列地址选中的数据。同时，在写模式下，即第二条指令CD1是一 条“写”指令的模式下，从外部单元输入的数据就会覆盖由寄存在数据 锁存区1870中的K位数据中的列地址所选中的数据。
在单元块内数据存取模式下，本发明的存储装置并不存储第一数据 但却可以存取本组单元区中的第二数据，并且第一数据的恢复操作是由 预定的那组单元区来完成的。
同时，还要说明在单元块间的数据存取模式下的存储装置操作。
首先，第一数据被读出并且在第一组单元区被放大，储存在数据锁 存区1870里面。在这里，第一数据被存储在第一组单元区中，而实际上 在同一个定时周期内，第二数据被读出并且在另外一组单元区中放大后 存储在数据锁存区中。
因此，本发明的存储装置在单元区内部存取模式下支持单元区间交 错模式，在单元区间存取模式下支持单元区内存取模式。结果存储装置 就可以稳定的高速存取数据而不必依赖数据存取的模式。
图25就是一个说明图18中的存储装置操作的时序图。
如图所示，在与标志有关的区的操作时序中，存储装置的操作包括 下列步骤：输入局部地址的步骤和由此读出预定的字线A；把逻辑单元区 地址转化为带有标志块430B的物理单元区地址；然后比较两组可以被当 前起作用的指令和前一个指令F存取的单元；用比较他们后的结果G来更 新预定的单元区。这里，单元区可以激活选中的字线，等等，来更新预 定的单元区G。
图26展示了一个与当前发明的另一个优选实施例相一致的半导体存 储装置。
与当前实施例相一致的存储装置有很多的存储体，但是图26中仅说 明了其中的一个存储体2600，这是因为每个都有相同的结构和配置。
如图所示，一个存储体2650总共有从2640A到2640H的8个段，和用于 放大和传输从2640A到2640H输出的数据或将从数据输入/输出缓冲器 2690输出的数据传输到从2640A到2640H的段的输入/输出读出放大器区 的2580A和2680B。
另外，数据段2640A有一个低位地址解码器2660来解码从控制块2700 输出的地址并将它输出到单元区域2650，还有一个列地址解码器2670， 用于把输入的列地址输出到单元区域2650。
在图26中显示的存储装置的大小是256Mb。如果存储装置由四个存 储体组成，每个存储体就有64Mb的单位单元。如果一个存储体含有8段， 每段的大小就是8Mb。
包括在每个段中的单元区域2650包含从2710到2790的9个单位单元 区，每一个单位单元区有256条字线，4Kb(4×1024)字节线，和256×4Kb 单位单元。
控制块2700包含了一个把从2710到2790的9个单位单元区的逻辑单 元区地址转化为物理单元块地址的标志块2730，一个用来储存关于256条 预定字线的信息的预定单元分区表，一个用来控制标志块2830和预定单 元块2810的标志控制器2820。
由于除了响应输入的单元区地址区的单位单元区外，单元区域2650 还有另一个单位单元区，输入的单元区地址就被当作逻辑单元区地址， 而控制块2700的标志区2830则江逻辑单元区地址转化位物理单元区地 址。控制块2700也搜索那些响应由输入行地址选中的字线的单位单元区。
另外，包含在单元区域2650中的9个单位单元区中的任何一个，例如 2710，有局部位线读出放大器块，例如2712A和2712B，一个局部位线读 出放大区2712A读出和放大响应选中的字线的K个数据中的一部分，而另 一个局部位线读出放大器块2712B读出和放大K位数据中的其他部分。
单元区域2650有一个全局位线读出放大器块2705A和另一个全局位 线读出放大器块2705B用于锁存从包含在从2710到2790的每一个单位单 元中的局部位线读出放大区输出的数据；一个全局位线2707，用于在每 一个单位单元区，例如2710和第一个，第二个全局位线读出放大区2705A 和2705B之间传输数据；还有从2718到2758的五个全局位线连接设备，用 于把全局位线2707连接到从2710到2790的九个设备单元区。
第一个和第二个全局位线读出放大器块2705A和2705B主要是提供给 局部位线读出放大器和锁存从局部位线读出放大器区输出的数据以及放 大通过全局位线传输时减弱的数据信号的读出放大器。
图27是一个说明图26中展示的存储装置在单元块间交叉数据存取 中，从单元区间存取数据的一个的单元区的时序图。图28是一个说明在 读模式下从单元区内部存储装置操作的时序图，而图29则是一个说明图 26中的存储装置在写模式下，从单元区内存取数据的一个的单元区的时 序图
首先，参考图27，在那里说明了单元块间交叉数据存取中与当前实 施例相一致的存储装置。
响应一条指令输入的行地址有具有：要指定存储体、段，和段内的 单位单元块的单元块地址；用于在选中的单位单元区中选中一条字线的 局部地址。作为对指令的响应，要输出用于从包含在一个单位单元区中 的4K条位线里面选出一条的列地址。
在第一个定时周期t0，响应第一条读指令RD0的逻辑单元区地址被转 化为物理单元区地址，并且第一个单位单元区BL0被转换后的物理单元区 地址选中。
首先，第一个单元区BL0的字线WL0被响应第一条读操作指令RD0的局 部地址激活。这储存在响应激活的字线的4K个单位单元中的4K位数据被 局部位线读出放大器区，例如2712A和2712B读出并放大。
这4K位读出并放大的数据就被移动到第一个和第二个全局位线读出 放大器区2705A和2705B，并且在那里锁存。于是，用响应第一条读指令 RD0的列地址从锁存在第一个和第二个全局位线读出放大器区2705A和 2705B中的4Kb数据选出的一个数据读取指令D0被输出到输入/输出读出 放大区2680A。在这里，当实际数据D0被输出到存储装置的外围电路的时 间是第二个定时周期t1。
在第二个定时周期t1内，这4Kb的锁存在响应第一条读指令RD0的第 一条和第二条全局位线读出放大器区2705A和2705B里面的数据就被移动 到响应第一个单位单元区BL0的字线WL0的4K个单位单元中。
换句话说，在响应第一条读操作RD0的数据存储过程中，作为对第二 条读指令RD1响应的选中的第二个单位单元区BL1在这里被激活，而作为 对激活的字线WL0的响应的4Kb数据被读出，并且被包含在第二个单位单 元区(BL1)2720中的局部位线读出放大区2722A和2722B读出和放大。
然后，这4Kb响应第二条读操作指令RD1的被读出并放大的数据就通 过全局位线2707被移动到第一个和第二个全局位线读出放大器区2705A 和2705B并且从此锁存在那里。
被列地址选中的，锁存在第一个和第二个全局位线读出放大器区171 和173中的作为对第二条读指令RD1响应的4Kb数据就被输出到输入/输出 读出放大器区180A。在这里，当实际数据D1被输出到存储装置的外围电 路时的定时周期是第三个定时周期t2。
于是，在第三个定时周期t3内，这寄存在第一个和第二个全局位线 读出放大器区2705A和2705B中作为对第二条读指令RD0的响应的4Kb数据 就被移动到响应第二个单位单元区(BL1)152的字线WL0的4Kb的单位单 元中。
因此，在单元间块数据读取模式中，与当前实施例相一致的存储装 置读出并放大储存在另一个单位单元区中的其他数据。
在单元间块数据存取模式中，读数据的时间被减少下来留给了通过 在交叉存取模式下的数据恢复时间，并且因此存储装置就可以高速执行。 图27中所示的单位单元区交叉存取的行周期时间称作通过输入一条指令 而激活的字线之后激活响应下一一条指令的字线的时间集。
另外，没有说明数据在单位单元块间依次写入的执行，因为它和读 执行在除以下之外是相同的：以响应写指令而输入的数据覆盖响应写指 令而在锁存在第一和第二全局位线读出放大器块2705A和2705B中的4Kb 数据中选择的数据。
接下来，参考图28，其说明了在单元区内存取模式下的存储装置操 作。
假定如图28所示输入从RD0到RD7的8条读指令，每一条读指令标记过 的内容就是在读数据的地方的单位单元区的字线。这里就是假定响应从 RD0到RD7的8条读指令的字线的预定字线在第二条单位单元区(BL1)2720 中。
在第一个定时周期t0，响应第一个输入的读指令RD0的逻辑单元区地 址被转换为物理单元区地址。每一个定时周期的斜线部分就是当逻辑单 元区被转换成为物理单元区地址时的时间集。在这里，假定被转换后的 物理单元区地址选中的单位单元区和用逻辑单元区地址选中的相同。
第一个单位单元区BL0的字线WL0被响应第一个读指令RD0而转换的 物理单元区地址激活。然后，储存在响应激活的字线WL0的4K个单位单元 中的数据被包含在第一个单位单元区BL0中的局部读出放大器区读出并 放大.
然后，这4Kb被局部读出放大器读出并放大的数据就要移动到第一个 和第二个全局位线读出放大器区2705A和2705B并因此通过全局位线2707 储存。从4K位储存在作为对第一条读指令CD0的响应而输入的列地址所选 的第一个和第二个全局位线读出放大器区2705A和2705B中的数据将输出 到输入/输出读出放大器区2680A。在这里，数据D0在第二个定时周期t1 内通过输入/输出读出放大器区2680A和数据输入/输出缓冲区2690输出 到存储装置的外围电路
在第一个定时周期t0内，第二个单位单元区BL1的字线WL0也被读出 为字线WL0的预定的字线。
然后，局部位线读出放大器区和位线在第二个定时周期t1内也被强 迫预充电，在作为对第一条读指令的响应被读出并放大后，储存在第一 个单位单元区BL0的局部位线读出放大器区中的4Kb数据就消失了。
于是，第一个单位单元区BL0的字线WL1就被作为对第二条读指令RD1 响应的地址激活了。储存在作为对激活的字线WL1的响应的4Kb单位单元 就本地被包含存第一个单位单元区BL0的位线读出放大器区中读出并放 大。
换句话说，在此定时周期t1，假定这4K位数据是由第一条读指令RD0 所储存的，这4K不锁存在第一个和第二个全局读出放大器区2705A和 2705B中的数据，就被移动到并且储存在作为对指定为字线WL0的预定字 线的第二个单位单元区BL1的响应的4Kb单位单元中。数据就通过全局位 线2705B移动，并且在图28中所示的“INTW0”就表示了前述的过程。
也就是说，当这4Kb作为对第二条读指令RD1响应的数据在第一个单 位单元区BL0被读出并且放大的时候，这4Kb锁存在作为对第一条读指令 RD0响应的第一个和第二个全局位线读出放大器2705A和2705B中的的数 据就被移动到第二个单位单元区BL1的局部位线读出放大器区，并且响应 字线WL0的4Kb单位单元被储存。
偶尔，第二个单位单元区BL1的字线WL0就是逻辑第一个单位单元区 BL0，而第一个单位单元区BL0的字线WL0被指定为字线WL0的预定字线。 这里就单独更新在预定的单元分区表2710和标志区2730的相关信息，并 且在图26中显示“EBT_UP1”来说明该更新操作。
然后，作为对第二条读指令RD1的响应，这4Kb被读出并且放大的数 据就被移动并且寄存在第一个和第二个全局位线读出放大器区2705A和 2705B中，而从寄存在作为对第二个读指令RD1决定的列地址响应而选出 来的数据D1则被输出到输入/输出读出放大器区2680A上。
于是，在第三个定时周期t2，作为对第三条读指令RD2的响应，第一 个单位单元区BL0的字线WL2被激活，这4Kb响应激活的字线WL2而移动到 第一个和第二个位线读出放大器区2705A和2705B的数据也因此在他们被 读出和放大后锁存在这里。
换句话说，关于第二个读指令RD1的恢复的执行发生在响应第二个单 位区BL1的字线WL1的4K个单位单元中，并且在图28中以“INTW1”来表示。 这时就在这里更新预定的单元分区表2710和标志区2730，而“EBT_UP2” 则表示该更新的执行。
在第四个定时周期t3，关于第三个读指令RD2的恢复执行发生在响应 第二个单位区BL1的字线WL1的4K个单位单元中，并且在图26中以“INTW2” 来表示。这时就在这里更新预定的单元分区表2710和标志区2730，而 “EBT_UP3”则表示该更新的执行。
换句话说，作为对第四条读指令RD3响应的第一个单位单元区BL0的 字线WL3就被激活了。而这4Kb的响应已激活的字线WL3的数据就被读出并 且放大。
然后，在第五个定时周期t4，关于第四个读指令RD3的恢复执行并不 把数据移动到已经有了字线WL3的预定字线的第二个单位单元区BL1，但 是发生在响应第一个单位区BL0的字线WL3的4K个单位单元中。
关于为何响应第五条读指令RD4的字线WL0马上被激活，有一个原因。 那就是关于第五个读操作RD4作为下一个指令的执行发生在第一个单位 单元区BL0。因此，必须更新预定的单元分区表2710，因为这次字线WL3 的预定字线没有改变，并且用更新信号“EBT_UPN”来表示。
为了参考的连续性，如果在每个定时周期t4和t5内输入第五和第六 个读指令RD4和RD5，如前所述，响应读指令的4Kb数据就在第一个定时周 期被读出和放大，然后从这4Kb锁存的数据中选出一位来输出。然后，在 第二个定时周期内，已激活的字线的预定的字线使得数据移动到指定的 单位单元，并且也执行恢复操作。
参考图28，存储装置以单元区内数据存取法操作。
尽管在每个定时周期内的虚线部件中，读指令实际上已经执行了， 数据被移动并且储存在预定的恢复单位单元区内，这里还要在时间集内 更新预定的单元分区表2710和标志表2730。更新信号“EBT_UP1”到 “EBT_UP5”表示标志区2730的更新，而更新信号“EBT_UPN1”到 “EBT_UPN5”表示预定的标志表没有更新。
另外，斜线部分，例如“X”时间集，表示当有强制性预充电时通过 连续用同样的单位单元区来读数据，并且把逻辑单元区地址转化成为物 理单元区地址时，锁存在与前一指令相一致的单位单元区局部位线读出 放大器区的时间集。
总之，当连续用同样的单位单元区读的时候，在第一个定时周期， 与当前的实施例相一致的存储装置放大做为输入的读指令的响应的数 据，在第二个定时周期移动和锁存到全局位线读出放大区，例如2705A和 2705B，以及锁存在全局位线读出放大器区被移动到的那些字线中的预定 的字线被读指令激活并锁存的单元区。
于是，当数据用同一单位单元区连续存取时，数据可以以高速来存 取，因为下列的读指令没有经过数据恢复操作。
参考图29，这里说明了在一个单位单元区连续写数据的执行。
在第一个定时周期t0，响应第一个写指令WR0的输入的逻辑单元区地 址被转化为物理单元区地址，并且第二个单位单元区BL1的字线WL0被激 活。
在这里，尽管作为对第一个写指令WR0的响应的单元区地址选择第一 个逻辑单位单元区BL0的字线WL0，实际上作为对第一个逻辑单位单元区 BL0的响应的数据被储存在作为第二个物理单位单元去卡BL1的字线WL0 的单位单元中。在图29中所示的“指令操作时间集”中，说明了在转换 单元区地址后选中作为对写指令的响应的由单元区地址转换操作输入的 的逻辑单位单元区字线和物理单位单元区的信息。
然后，作为对被激活的字线WL0的响应的4Kb数据被读出并被放大， 移动到第一个和第二个全局位线读出放大器区2705A和2705B，并且在此 寄存。
接着，响应被作为第一条写指令WR0的响应而输入的列地址所激活的 字线WL0的4Kb数据中选择的一位数据就被删除了，而从外部电路输入的 作为对写指令WR0的响应的数据D0就代替出去的数据被锁存起来。
在第二个定时周期t1中，被第一个写指令WR0读出并且放大的4Kb数 据在响应第二个单位单元区BL0的字线WL0的4K个单位单元中复原。因此， 除了在读出放大和寄存数据后用外部电路输入的数据代替锁存的数据 外，写操作和读操作基本上是相同的。
换句话说，在这个定时周期t1中，逻辑单元区地址被转换为物理单 元区地址以响应第二个写指令WR1，而为了与转换的物理单元区地址相一 致，第三个单位单元区BL2的字线WL1被激活。于是，这4Kb响应激活的字 线WL1的数据就被读出，并放大和寄存在第一个和第二个全局位线读出放 大器区710和730中。
接着，响应第二个写指令WR1而输入的列地址所选中的数据就被清 除，而作为对第二个写指令WR1的响应而从外部电路输入的数据D1就代替 清除的数据而被锁存起来。
在第三个定时周期t2，这4Kb锁存在第一个和第二个全局位线读出放 大器区2705A和2705B中的响应第二个写指令WR1的数据就被存储在4K个 与第三个单位单元区BL2结合的单位单元中。
换句话说，为了响应第三个写指令WR2，要激活第二个单位单元区BL1 的字线WL2、那么这4Kb响应激活的字线WL2的数据就被读出并放大，然后 寄存在第一个和第二个全局位线读出放大器区2705A和2705B中。
接下来，就要清除由响应第三个写指令WR2而输入的列地址选中的一 个数据，并把为了响应第三个写指令WR2而从外部电路输入的数据D0代替 那个清除的数据而寄存起来。
在第四个定时周期t3，这4Kb寄存在第一个和第二个全局位线读出放 大器区2705A和2705B中的响应第三个写指令WR2的数据就不存储在第二 个单位单元区BL1中，而是存储在4K个响应指定为字线WL2的预定字线的 第一个单位单元区BL0的单位单元中。
这时候，字线WL2的预定字线就把第一个单位单元区BL0变成了第二 个单位单元区BL1的字线WL2，而关于此的信息就在预定的单元分区表 2710中更新。标志表2730也会更新，因为关于逻辑单元区地址的更改信 息和这个都在“EBT_UP1”中做了说明。
这次之后，字线WL2的预定字线就是第二个单位单元区BL0的字线 WL2。第二个单位单元区BL1的字线WL2就是上一步中的逻辑单元区地址 “BL0“的字线WL2，而第一个单位单元区BL0的字线WL2就是这次之后的 逻辑单元区地址”BL0“。
此后，关于第四个写指令WR3的操作就跟关于第一个写指令WR0的操 作相同。
那么，当第五条写指令WR4和第六条写指令WR5被执行的时候，与上 面操作类似，由于必须在第一单位单元块BL0中连续写入数据，这4Kb的 响应第五条写指令WR4的锁存数据在第六个定时周期t5就恢复到响应指 定为字线WL0的预定字线的第二个单位单元区BL1的字线WL0的4Kb单位单 元中，图29中所示的“INTW1“就说明了这个过程。
如图29所示虚线部分的激活时间集说明了当响应先前指令的数据被 移到那些字线指定为预定的字线的单位单元区中，并且在此复原。因为 响应下一条指令的数据要写入同一个单位单元区中。
总之，当数据被写入每一个单位单元区中时，本实施例的存储装置 使用单元块交叉存取模式写入数据，并且在当数据被连续地写入同一个 单位单元区中时，通过把数据移动到那些字线被指定为预定的字线的单 位单元区恢复数据。因为存储装置有256个指定字线，所以通过包含除了 响应输入的单元区地址的单位单元区以外的另一个单位单元区就是可能 的。
因此，在写模式下，数据可以以高速写入，因为下一条写指令不用 依赖当前数据的恢复时间就可操作。
另外，也可以高速的写数据，因为数据恢复时间总是被减少到不用 依靠写数据模式，不管数据是被连续的写入同一个单位单元区还是写入 每一个单位单元区中。
图30是一个显示了在读模式下的单元区内的数据存取操作的模拟波 形。
如图所示，由于当读指令RD0到RD2和RD4到RD5被激活时，后面的读 指令连续在同一个单位单元区内读数据，所以关于读数据的恢复操作在 其字线被指定为预定字线的单位单元区中发生，并且总共发生了5次的数 据传送和恢复操作，例如图30中所给的“INTW”。也由于当从读指令RD3， RD6和RD7执行时下一条指令存取其他的单位单元区，如图30中所示的 “ACT”数据恢复操作，就会发生在一个选中的单位单元区中。
图31是说明一个产生用于全局位线连接单元，例如图26中的2718， 2728，…和2758上，产生连接控制信号的原理电路图。
由于图29中描述的是一个用于控制全局位线连接单元，例如，2718 的电路，第一个或非门NOR1接收信号PCG-ACT[2n]和PCG-ACT[2n+1]来读 出和放大响应指令选中的字线的数据，然后另一个或非门NOR2接收信号 INTW[2n]和INTW[2n+1]，以便在同一个单位单元区被连续存取时，来 移动和恢复数据，并且输出一个全局位线控制信号GBIS来控制全局位线 连接单元。τ1，τ2，τ3表示被从Delay1到Delay3的每一个延迟块所 延迟的时间。
图32是一个表示响应从图31中的电路图所产生的信号的存储装置操 作时序图
图32中显示的斜线部件表示当在每个定时周期内的逻辑单元区地址 被转换成物理单元区地址时的时间。图32中所示的延迟时间τ1，τ2， and τ3被图31中的延迟块Delay1到Delay3确定。
图32显示的“LSA_EN”是一个局部位线读出放大器的使能信号， “GBIS”为一个全局位线读出放大器的使能信号，“GSA_EN”是一个全局 读出放大器的使能信号
当下一个激活的第二指令在同一个单位单元块内存取被第一指令激 活的字线时“Δ”被强制失效，并且”INTW“表示响应第一个指令预定 的字线就移动数据到那些位线被指定位的预定字线并且在那里锁存数据 的单位单元区。在如图32所示的在本发明的存储装置中，可以理解单元 区地址转换时间和强制性预充电时间占一个时序周期的40％。
参考上述说法，为了实施根据本发明的存储装置，在段内的每个单 元区域，存储装置必须包含一个单位单元区，预定的单元分区表，标志 区，等等。另外，因为全局位线读出放大器和全局位线被进一步包含， 除了典型的存储装置以外还有很多附加的区域。
但是，当前制造的存储装置可以高速存取比先前的存储装置多的东 西，因为存储装置的执行时间为了数据的恢复而通过增加上面规定的区 域获得大幅度降低。
假定存储装置的行周期是tRC，根据本发明的行周期是 MAX{0.5×(tBAT，+tRP+tRC)，tINTW}。也就是说，在 “0.5×(tBAT，+tRP+tRC)“和”tINTW“中，哪一个的时间更长就决定了 存储装置的行周期时间。
在这里，“tBAT“就是单元区地址的转换时间，”tRP“是预充电时 间，“tRC”是前一个行周期时间，“tINTW”则是通过将内部寄存数据移 动到其字线被指定为预定字线的单元块的数据复原时间。
在这里，为了实施优选实施例，由于“tRP”是强制预先充电，所以 当每一个指令被操作时就会发生。为了在数据在同一个段内为单元区存 取时，马上可以存取下一个数据。这意味着，在前一个时间读出和放大 数据，禁止局部位线读出放大器，并给局部的位线预充电。
根据本发明的存储装置的行周期时间是由哪一个时间更长决定的存 储装置的行周期时间而确定的，并且典型的，一般会确定为 “0.5×(tBAT，+tRP+tRC)”，因为0.5×(tBAT，+tRP+tRC)大于“tINTW”。
如果存储装置的行周期时间是“0.5×(tBAT，+tRP+tRC)”，因为数据 恢复时间的缩小尽管进一步增加了强制性预充电时间和当逻辑单元区地 址被转换位物理单元区地址时，行周期时间就被减少了大约30％到40％， 参考图28和图29中给出本发明的行周期时间与传统的存储装置的常规行 周期时间相比的情况。
例如，如果一个指令执行了15纳秒，在常规的存储装置中，行周期 时间是两个定时周期，也就是30纳秒。然而，在本发明中，假定单元区 转化时间时3纳秒，强制预充电时间为3纳秒，行周期时间是21纳秒，其 是一个定时周期15纳秒加上6纳秒的附加时间。
换句话说，如果被下一条指令存取的单位单元区与前一条指令存取 的单位单元区等同的，那么根据优选实施例的存储装置的单位单元就移 动数据，并且在数据移动时更新标志。
但是，为了实施本发明的存储装置，激活在当前时序存取的单位单 元区的字线和移动到包括所选字线的预定字线的单位单元区，并且二者 可以在存储装置上同时发生。在这种情况下，数据就总是储存在两个单 位单元区中，储存实际数据的单位单元区由标志表决定。在这种情况下， 如果在单位单元区中读出并被放大的数据就寄存在全局位线读出放大器 区上无论何时只要指令被执行了，存储装置就被强制实施对寄存在单位 单元区的局部位线读出放大器区预充电。
另外，在优选的实施例中，存储装置在第一时间读出和放大接收数 据之后的寄存时间输出数据，但是不可能实施存储装置的响应数据恢复 的指令操作，当指令有效时，已经是第二时序了。
从上述方法中适当地根据存储装置的设计技巧选择一种，数据就可 以高速存取访问但却与使用上面地存储装置方法中哪一个来实施数据恢 复时间无关。
根据优选实施例的存储装置以高速执行是可以的。因为数据存取时 间地减少，但是增加了tBAT转换逻辑单元块地址为物理单元快递之，以 及先前的存储装置中所没有的强制预充电时间tRP。
为了在本发明下高速执行，提供的条件是具有行周期的存储装置要 减少，以用于强制预充电时间tPR以及来自图26中所示的存储装置的单元 块地址的转换时间tBAT。
图33是一个说明一个减小的行周期时间的存储装置的方框图。
如上所示，本发明的存储装置直接从控制块3380接收指令CD，并且 产生第二条指令CD_D，延迟指令CD以满足强制充电时间tRP和从延迟块 3382输出地单元块地址转换时间tBAT。控制块3380把逻辑单元块地址转 换为物理单元块地址并且执行强制性预充电，延迟地指令CD_D控制单元 区域3320来执行其他在数据存取过程中需要地操作。
图34是一个详细说明在图33中的存储装置的方框图。
如图所示，存储装置包括一个单元区域包括了N+1个单位单元块， 即N个单位单元区，有M个字线相应输入的行地址和有M个字线地辅助单位 单元区，以及一附加的单位单元块，也有M个字线；一个数据存取控制块 来控制被储存在一个在N+1个单位单元区地第一个单位单元区或者另外 的单位单元块中；一个指令控制块，控制以下操作：响应处于有效的下 一时序周期的第二指令来转换单元块地址，在响应第一当前有效指令存 取数据期间对响应第一指令的位线强制性预充电。当在第一单位单元块 中连续存取第一和第二数据时，存取控制块控制如下操作：不在第一单 位单元块中复原第一数据而是在第一单位单元块中存取第二数据并且在 第一单位单元块中复原第一数据。
当一个数据可以存贮在本地的单位单元区中，数据存取控制块控制 那些在多余的数据操作单位单元区内可以存取多余的数据的操作。当第 一和第二个数据可以在第一和第二单位单元区间依次操作。
图35是一个时序图，它说明了在图34中列出来的可以响应不断输入 的读操作的存储装置。在此，请参考图33和图35，里面有存储装置操作 的说明.
首先，该存储装置将响应第一个输入的读指令RD0的逻辑单元地址转 换为物理单元，并且执行强制性预充电操作。这里，如果响应先前指令 存取的单位单元区和响应现在生效的读指令RD0一样，预充电操作就不执 行恢复先前读指令的操作，但是操作强制预充电操作的执行。然而，像 这样，也有在存储装置的第一个读指令执行实际的强制性预充电操作， 因为没有先前的操作。
于是，当本发明的存储装置执行第一条指令时，存在一个等待时间， 例如，图35页的“X“时间集，以用于单元区地址的强制预充电时间tRP 和转变时间tBAT。
换句话说，指令时间控制块3450的延迟块3382产生第一个为了强制 性的预充电时间tPR和转变时间tBAT而延迟的指令RD0_D。
然后，在第一定时周期t0，数据存取控制块3380被控之来激活第一 个单位单元区BL0的字线WL0来响应从指令控制块3420输出的第一个延迟 指令RD0_D。响应激活字线WL04Kb的数据就被局部的位线读出放大器读出 并放大。
那么，这4K被读出和放大了的数据就被移动并锁存到数据寄存区 3470。从4K位读出并且放大的数据中选出的一个数据D0就被输入的列地 址以响应第一个读指令CD0，该数据还将输出到输入/输出读出放大器 区，参见表26的2600。这里，如前所述，输出数据D0通过输入/输出缓冲 器等输出到存储装置的外部电路。
另一方面，在第一个时间t0内，指令控制区3420接受到第二条读指 令RD1并把逻辑单元区地址转化为物理单元区地址来响应第二个读指令。 然后，指令控制块3420比较第一条读指令RD0和被第二条读指令RD1存取 的单位单元分区的数据。这里，因为数据在同一个单位单元区被第一条 读指令RD0和第二条读指令RD1读出，所以在被读出和放大以后，作为响 应第一条读指令RD0，需要强制性的预充电这4Kb的寄存在局部位线读出 和放大器分区上的数据，例如，在图35的“Y“时序集.
另外，在“Y“时序集，指令时间控制区3450产生第二条延迟指令 RD1_D，延迟第二条读指令RD1来强制预充电时间tPR和转变单元分区地址 的时间tBAT。
那么，在第二定时周期t1内，第一个单位单元分区BL0的字线Wl1就 作为对第二个延时读指令RD1_D的响应而被激活。而这4Kb响应生效的字 线WL1的数据就被局部的位线读出和放大，然后移动到数据寄存区3470。 然后从这4Kb寄存在数据西存取450中的响应第二个读指令RD1的数据中 选择一个D1并将其输出到输入/输出读出放大器。
换句话说，在这个定时周期t1中，要激活第二个单位单元区BL1的字 线WL0，该字线被指定为响应第一个读指令而激活的字线WL0的预定的字 线。锁存在数据锁存区3470的数据就移动到响应第二个单位单元区BL1的 4K个单位单元中，并寄存进去。“INTW0“说明了该操作。
然后，在第二个定时周期t1，第三个读指令RD2被输入到指令控制区 3420，响应第三个读指令的逻辑单元区地址被转换成为物理单元区地址。 并且，指令的时间控制区3450把第二个读指令RD1和这组有数据可以被第 三个指令RD2存取的单元区进行比较。这里，因为数据被第二条读指令RD1 和第三条读指令RD2在同一个单元区读出，这4Kb的锁存在局部位线读出 放大器分区上的数据在被读出和放大后响应第二条读指令RD1被强制性 的预充电，例如，图35中的“Z”时间集。另外，在“Z“时间集中，指 令时间控制块3450产生第三个延迟指令RD2_D延迟第三个读指令RD2以用 于强制性预时间tRP和单元区地址的转换时间tBAT。
在第三个定时周期t2，第一组单元区BL0的字线WL2就被第三个延迟 的读指令RD2_D激活，该指令被延迟以用于强制充电的时间tRP和延迟区 440开始的单元区地址的转换时间tBAT。
响应激活字线WL2的4Kb数据就被局部的位线读出放大器读出并且被 放大，然后移到数据寄存区3470。这时候就由响应第三个读指令RD2的列 地址从这4Kb寄存在数据锁存区3470的数据中选出一个数据D2来输出到 输入/输出的读出放大器上。
换句话说，在这个定时周期t2中的第二个单元区BL1上有一个激活的 字线WL1，这个字线已经被指定为响应第二条读指令RD1有效的预定的字 线。而寄存在数据寄存器3470中的数据就要移动到4Kb个响应第二个单元 区BL1上的字线WL1的单元区，并在此锁存。“INTW1”说明了该操作。
如前所述，图34中所显示的存储装置的操作和图26中相似。但是除 了在存储装置使用输入的读指令来转化单元区地址，完成激活字线相关 的操作，在单位上的读出和放大，储存等等有所不同以外，两者基本类 似。而在执行了强制性预充电以后也因此延迟了读指令RD_D为强制性预 充电时间tRP和单元区地址的转化时间tBAT。
这样，在存储装置的初始化操作时，行周期时间就有了具有强制性 预充电时间以及响应第一激活的读指令的等待反映时间，例如，图35中 的“X”，但是由于第二读指令被激活，该等待时间减少以用于强制性的 预充电时间tRP和单元块地址转换时间tBAT。
有个原因，那就是行周期时间不受影响，因为响应下列读指令的操 作，包括强制性充电，和单元区地址转换，会在数据读出和放大已响应 先前的读指令。
在上面的说明中，说明了图34中的读操作，关于写操作被忽略的原 因是因为写操作和读操作很接近。也就是说，在实施写的过程中，不用 从锁存在数据寄存区3470中选出要输出的数据，因为对预存储装置来 说，用从外部电路输入的数据覆盖锁存在寄存区3470中的数据是不同的。
图36是一个时序图，它说明了显示在图39中的存储装置，同在图18 中显示的存储装置设备的操作进行比较，为了易于理解根据本发明的存 储装置的操作。
如图所示，第一个指令CD0在a0时序集中操作来转换单元区地址和强 制性预充电，将第一指令CD0延迟‘tRP+tBAT’的第一延迟的指令 CD0_D操作，以在b0时序集中激活字线并读出/放大响应激活字线的的数 据。并且下一个时序操作的第二指令CD1被输入，以在b0周期的a1时序集 中转换单元区地址，然后实施强制性预充电。在b1时间集中，将第一个 指令CD0延迟“tRP+tBA”的第二个延迟的指令CD1_D操作，以激活字线 以及读出/放大数据来响应对在b0时序集中激活的字线。
因此，在图34中显示的行周期时间为MAX{0.5×tRC，tINTW}。这一次， “tRC“时间前一个行周期b0+b1，而“tINTW”是执行以下操作的时间， 响应一个激活一个字线的预定的字线来作为对操作指令的，并把数据移 动到那些字线都从数据锁存器指定了预定的字线的单元区，并在那里复 原。
如前所述，在图34中所示的存储装置的行周期时间 MAX{0.5×tRC，tINTW}，消除了前述中描述的存储装置的MAX{0.5× (tRC，+tRP+tRC)，tINTW}中的用于转换单元块地址的‘tBAT’和用于强制 性预充电的‘tRP’。
因为‘“tINTW”典型的比“tRP”要长很多，行周期时间大体上就 是0.5×tRC，于是如图34中所示，把存储装置的行周期时间缩短到最 大值的一半也是可能的。也就是说如图36所示，现有技术的存储装置的 行周期时间是b0+b1，但是根据本发明的是b0.
在本发明当中，实现了以高速存取数据的存储装置，其免除肯定会 占用使用电容器作为存储器单元元件的存储装置的大部分数据存取时间 的数据复原时间。
另外，还要提供存储装置的方法和设备以便高速数据存取，而与数 据在一个单元区内连续存取还是在每个单元区内轮流存取这样的数据存 取模式无关。所以，在包括本发明的存储装置的系统中，系统总的速度 由于与存取模式无关地获得大幅提升。
本发明已经描述了特殊的实施方式，很显然对于那些熟悉本领域技 术的人员来说，可以在不违背本发明权利要求的精神和范围的情况下， 作出各种修改和更正。
参见图5，所示为根据本发明的优选实施例所述的半导体存储装置。
如图所示，半导体存储装置包括许多存储体，每个存储体具有至少 一个片段510A-510D，一个输入/输出读出放大器块590。片段(如510A) 包括一个存储单元区520，一个控制块580，一个行地址解码器560和一 个列地址解码器565。其中，由于行地址解码器和列地址解码器560和 565与图1所示的行和列地址解码器存储装置是相似的，为了方便起见略 去对行地址解码器和列地址解码器560和565进行详细说明。
参见图6，存储单元区520包括至少两个单元块(如610和620)， 至少一个共用位线连接单元(如550)。单元块(如610)通过使用一个 共用位线505根据指令输出数据。共用位线连接分配在610和620之间 的单元550，用以有选择地把共用位线505连接到每个单元块(如610或 620)。为了方便起见，对于与图5所示相似的行地址解码器和列地址解 码器，所有下文没有对片段实施例进行详细说明。
存储装置能够支持“单元块内交叉存取模式”。在下文中，将单元 块间交叉存取模式定义为一种操作，在根据当前指令将当前数据在原始 单元块或另一个单元块中恢复的过程中，根据后续指令将下一个数据同 步地从同一个单元块中输出。
为了执行单元块内交叉存取模式，控制块580以某种方式对存储单 元区进行控制，在这种方式中，在单元块(如610)根据指令向共用位线 505中输出第一数据后，第一数据复原到原始单元块(如610)，根据下 一个指令第二数据同时地从同一个单元块(如610)中输出单元块。
具体地说，第一单元块610包括第一单元阵列616，第一局部读出放 大器单元612A和第一局部读出放大器连接单元614A。第一个单元块610 还包括第二局部读出放大器单元612B和第二局部读出放大器连接单元 614B。
第一单元阵列616有多个单元，通过第一和第二局部读出放大器连 接单元614A和614B连接在第一和第二局部读出放大器单元612A和612B 上。第一局部读出放大器块612A放大从第一单元阵列616输出的第一数 据，并将其输出到共用位线505。第一局部读出放大器连接单元614A可 以有选择地连接第一单元阵列616到第一局部读出放大器块612A。当将 来自第一单元阵列616的第一数据供应到第一局部读出放大器单元616 后，第一局部读出放大器连接单元614A随即将第一单元阵列616与第一 局部读出放大器块612A中隔离。
在第一数据连接到I/O读出放大器块590后，第一数据应复原。这 样共用位线连接单元550把共用位线505连接到第二局部读出放大器单 元612B上。然后，第一数据通过第二局部读出放大器单元612B进行放 大；经过放大的第一数据在原始单元中被复原。在经过局部读出放大器 单元(如612A或622A)放大后，同时根据下一个指令第二数据能够从同 一个单元阵列616或另一个单元阵列(如626)中输出。
这样，发明的存储装置的数据存取时间不依赖于在单元块内数据存 取中第一和第二数据是否在同一个单元块或每个不同的单元块进行存 取。
图7所示为根据本发明的另一种实施例所述的半导体存储装置中的 片段的框图。
如图所示，半导体存储装置中的片段包括第一单元块710，第二单元 块720，一个连接单元790和一个控制块。片段还包括一个锁存器770， 存储单元区连接在一个控制块780上，该模块与图6中所示的控制块相 似。
第一和第二单元块710和720中，每个都有许多单位单元和一个局 部读出放大器单元712或722。连接单元790用于有选择性地将第一和第 二单元块710和720的二者择一的连接到共用位线705或断开与其的连 接单元块。锁存器770暂时将提供的数据锁存在共用位线705中。控制 块780支持单元块内交叉存取模式。
在第一单元块(如710)向共用位线705输出第一数据后，为了支持 单元块间交叉存取方式，控制块780以某种方式对存储单元区进行控制， 在这种方式中，当第一单元块(如710)根据指令向共用位线705输出第 一数据之后，来自第一单元块710的第一数据被复原到另一个单元块中 (如720)，根据下一指令，同时从同一个单元块(如710)中输出第二 数据。
具体地说，如果根据当前指令在相同单元块710中存取第一数据后， 根据下一个指令随后在第一单元块710中存取第二数据，则将第一数据 复原到第二单元块720中，而不是复原到原始单元块710中。这时，锁 存器770临时用于对向共用位线705提供的第一数据进行锁存。
也就是，首先，连接单元790把第一单元块710连接到共用位线705 中来输出第一数据。第一数据输出到外部电路中并在锁存器770中进行 锁存。然后，当第二数据通过第一单元块710的局部读出放大器单元712 存取和放大后连接单元790把第二单元块720连接到共用位线705上来 对经过锁存的第一数据进行复原。
如果第二数据从第二单元块中存取和输出，当第二数据经过第一单 元块720中的局部读出放大器单元722进行放大时，经过锁存的第一数 据在原单元块710中进行复原。
这样本发明的创新的存储装置的数据存取时间不依赖于第一和第一 数据是否从同一个单元块或一个不同的单元块中进行输出。也就是创新 的存储装置能够保证一个对数据存取方式具有更少敏感度的稳定的运算 速度。
图8和图9所示为用于说明根据数据存取方式半导体存储装置的操 作的时序图。
如图7至9所示，本文对根据本发明所述的存储装置的操作进行了 说明。首先，参见图8，对以单元块内数据存取方式的的存储装置的操作 进行了说明。
如图所示，通过按顺序输入的指令CD0至CD2，第一数据在第一定时 周期t0在第一单元模块710中被读出和放大。其中，在第二定时周期t1 内，第一数据在第二单元块中进行复原，第二数据在同一个单元块710 中被读出和放大。
其中，在第三个定时周期t2本发明内，第二数据在第二单元块720 中被复原，第三个数据在相同的第一单元块710中被读出并放大。接着， 在第四定时周期t3，第三个数据在第二单元块720中被复原。
在第一数据由第一单元块710中的局部读出放大器712读出和放大 后，经过锁存器770锁存的第一数据在第一数据的复原时间内移到第二 单元块720中。
锁存器770和第一或第二单元块710或720通过共用位线705进行 数据交换。共用位线705可以通过连接单元790有选择地连接在第一或 第二单元块710或720上。
参见图9，在一个存储体间单元块数据存取中，在第一数据存取在第 一单元块710后，第二数据被存取在第二单元块720中。
当根据连续输入的指令CD0至CD2，第一至第三个数据在第一和第二 单元块710和720中进行检索时，第一数据在第一定时周期t0中在第一 单元模块710中进行读出和放大；然后，在第二定时周期t1内，第一数 据在第一单元块710中被复原，同时第二数据在第二单元块720中被读 出和放大。
其次，在第三定时周期t2，第二数据在第二单元块720中进行复原； 同时第三个数据在第一单元块710中被读出和放大。然后，在第四时序 周期t3，第三个数据在第一单元块710中进行复原。
例如，在第一数据被读出和放大后，经过锁存器770锁存的第一数 据在数据复原时间中移到第一或第二单元块710或720中。也就是说， 当数据从第一和第二单元块710和720中以单元块间单元块数据存取方 式被检索时，单元块间交叉存取模式以某种模式进行，在这种模式中， 由下一个指令存取的另一个数据在第一数据在原单元块770中复原期间 被读出和放大。
当输入的指令为读出指令时，在锁存器770中锁存的数据被输出到 外部；否则，在写入模式中，来自外部的数据被经过锁存的数据进行替 换。
由于在本发明的存储装置中，数据存取操作与复原操作在同一个行 循环时间内同时进行，数据存取时间能够大大减少。
图10为根据本发明的另一种实施例所述的存储装置的片段的框图。
如图所示，存储装置的片段包括N+1个单元块(如1010至1050)， N/2+1共用位线连接单元(如1090A至1090C)，第一和第二共用位线读 出放大器单元1075A和1075B，和一个控制块1080。
每个单元块(如1010)包括一个单元阵列1016，该阵列有许多单元， 一个第一局部位线读出放大器块(如1012A)和一个第二局部位线读出放 大器块(如1012B)。第一共用位线读出放大器单元1075A用来对由第一 局部位线读出放大器块(如1012A)读出和放大的数据进行锁存。第二共 用位线读出放大器单元1075B用于对由第二局部位线读出放大器块(如 1012B)读出并放大的数据进行锁存。各个共用位线连接单元(如1090) 用于有选择性地把共用位线1005连接到第二局部位线读出放大器单元 (如一个单元块(如1010)中的1212B)和第一局部位线读出放大器块 (如其它单元块(如1020)中的1022A。控制块1080用于对来自每个单 元模块的数据进行输入和输出操作，在原单元或其它单元中对输出的数 据进行复原。
控制块80支持下列操作，在单元块内数据存取中，当第二数据在第 一单元模块1010中存取时，第一数据复原在另一个单元块(如1050)中 而不是复原在第一单元块1010中。
另外，控制块80还支持这个操作，在单元块间数据存取中，当第二 数据在另一个单元块(如1020)中进行存取时，第一数据在第一单元块 1010中进行复原。
图11为图10所示的存储单元区1020的电路图。
如图所示，存储单元区1020包括第一至第五单元块1180A-1180E， 每个单元块有许多单元，第一和第二共用位线读出放大器块1175A和 1175B通过共用位线1005与各个单元块进行连接。
每个第一和第二共用位线读出放大器单元1175A和1175B有许多共 用位线读出放大器GSA。第一共用位线读出放大器单元1075A中的共用位 线读出放大器1170A通过第一共用位线线对GBL0和/GBL0连接在共用位 线读出放大器1170上。被第一和第二共用位线读出放大器单元1075A和 1075B放大的数据通过共用读出放大器线1105A和1105B进行输出。
共用位线读出放大器GSA对来自局部位线读出放大器LSA中的数据 进行锁存和放大。共用位线读出放大器GSA的配置可以与局部位线读出 放大器LSA的配置相同。
共用位线连接单元(如1090A)可以有选择性在把共用位线1005连 接到两个相邻的局部位线读出放大器(如1212B和1022B)上。每个共用 位线连接单元如(1090A)配置在两个单元块1010和1020之间。如果单 元块的个数为5(如图11所示)，则可以提供3个共用位线连接单元。如 果数量为9，则提供5个共用位线连接单元。
如上所述，每个单元块(如1010)包括单元阵列(如1216)和第一 和第二局部位线读出放大器(如1012A和1012B)。第一和第二局部位线 读出放大器有许多位线读出放大器。每个第一局部位线读出放大器(如 1012A)通过一个开关晶体管连接到共用位线1005上。
第一至第五单元块控制块1180A至1180E可以分别输出一个开关控 制信号(如GBIS12或GBIS34)，通过共用位线连接单元(如1090A、1090B、 1090C)来有选择性地将包含在每个单元块(如1010)局部位线读出放大 器LSA(如1212A或1212B)连接到共用位线1005。
通过连接到第一和第二共用位线读出放大器1070A和1070B上的共 用位线1005，在第一和第二共用位线读出放大器块1070A和1070B中经 过锁存的数据可以输出到外部，或者从外部输入的数据可以提供到第一 和第二共用位线读出放大器块1070A和1070B。
图12为图10中所示的存储单元区的单元块的部分电路的电路原理 图。
包含在每个第二单元块(如1010)中的每个单元阵列(如1016)有 许多字线WL0，WL1……，和WLN，许多位线线对(如DB0和/BL0)……BLN 和/BLN，许多单元。在这里，单元包括一个电容器和一个MOS晶体管， 相应地连接地每个字线和每个位线线对。
如图所示，第一单元块1010中的第二局部位线读出放大器块1012B 包括一个位线读出放大器1230B，一个预充电块1210B，一个位线读出放 大器连接块1040B和一个平衡块1220B。由于这些块1210B，1220B，1040B 和1230B与图2中所示大体相同，为了方便起见，没有对其进行详细说 明。然而，特别是防止在每个共用位线对GBL0和/GBL0中的数据冲突， 与一单元阵列相关的第一局部位线读出放大器LSA被连接到共用位线读 出放大器对GSA的一个，并且与同一单元阵列相关的第二局部位线读出 放大器LSA被连接到共用位线读出放大器对GSA的另一个。
在单元块控制器(如1180A)的控制下，每个位线读出放大器(如 1012A和1012B)有选择地连接到共用位线1005或共用位线连接单元(如 1090A)上。
图13A至13D为用于单元块中的数据存取方法和向共用读出放大器 块输出存取数据的方法的电路图。
图13A至13D对局部位线读出放大器LSA和共用位线读出放大器GSA 之间的数据传输进行了说明。特别是分别从第一和第二局部位线读出放 大器块输出的两个数据通过共用位线对GBL0和/GBL0向共用位线读出放 大器1170A和1170B中传输。
在下文中，参见图10至12和图13A至13D，对图10中所示的存储 装置进行了详细的说明。
参见图13A和13C，在读出模式下，对存储在单元块(如1020和1040) 的数据读出操作进行了说明。指令输入到存储装置后，响应于指令存储 在单元块(如1020)的数据通过输入的地址进行选择。然后，被选择的 数据通过两个局部位线读出放大器(如1320A和1320B)进行读出和放大。 被读出和放大的数据被移动，接着被锁存到共用位线读出放大器1170A 和1170B(如图13A至13C所示，由粗线标明的部分)。
为了方便起见，一位数据传输在图13A至13D中进行说明。然而， 根据对激活的字线(如WL0)，几个位的数据(如4KB数据)可以在同一 时间中输出多位数据。
参见图13B和13D，对存储在单元块(如1010和1050)的数据的写 入操作进行了说明。在指令输入到存储装置后，从外部输入的数据在共 用位线读出放大器1170A和1170B中被锁存。然后，被锁存的数据移到 两个局部位线读出放大器(如1350A和1350B)中。同样写入操作在共用 位线读出放大器1170A和1170B及其它单元块(如1010、1020、1030和 1040)之间进行(如图13B至13D所示，由粗线标明的部分)。
另外，在发明的存储装置中，每个单元块有两个局部位线读出放大 器对数据进行读出或放大。也就是当根据字线4KB数据被输出后，一些 数据(如2KB数据)被第一局部位线读出放大器块读出和放大。结果， 存储体应有两个共用位线读出放大器块(如1170A和1170B)。
图14为根据本发明的另一种实施例所述的存储装置中的片段的框 图，图15为图14中所示的存储体的单元块的电路原理图。
如果片段单元块(如1410)有一个局部位线读出放大器块(如1412)， 所有对被激活的字线做出的数据(如4KB数据)被局部位线读出放大器 1412)读出和放大反应，则不需要共用位线连接单元，仅需要一个共用 位线读出放大器块。
因而，图14和图15只对单元块(如1410)有一个局部位线读出放 大器块(如1412)的情况下的存储体进行了说明。在此，为了方便起见， 因为局部位线读出放大器块(如1412)中的每个块(如1510、1520、1530 和1540)对于每个块(如1210B、1220B、1230B和1240B)(见图12)是 相同的，所以对单元块(如1410)的操作说明就省略了。
如图15所示，字线(如WL0)选择的数据被位线读出放大器1412读 出。然后被读出和放大的数据通过一个位线读出放大器1412的连接单元 1540连接到共用位线线对GBL0和/GBL0。在这里，位线读出放大器包括 一个平衡单元1510，一个预充电单元1520，一个读出放大器1530和连 接单元1540。
图16为根据本发明的另一种实施例创新的存储装置的存储体的框 图。
如图所示，存储体包括一个存储单元区1620和一个控制块1680。存 储单元区1620有N+1个单元块(如1630_1……1630_N+1)，一个数据 锁存器1670。在每个单元块中，M个字线被连接到许多单元上。N和M为 正整数。在这里，存储装置的大小，也就是存储能力计算不含附加单元 块。也就是说，在图16中，存储体大小为M(字线数)×N(单元块数) ×(位线数)。
控制块1680支持内单元块交叉模式。在根据当前指令第一数据从第 一单元块1630_1中输出后，第一数据在数据锁存器1670中被锁存。然 后，如果根据下一个指令第二数据从第一单元块1630_1中输出，第一数 据在另一个单元块(如1630_N+1)中进行复原。这时，由于存储装置能 够使用一个附加的单元块和数据锁存器，第一数据的行地址没有改变。
图17为时序图说明图16中所述的存储装置的操作的时序图；特别 是当第一和第二数据按顺序被存取在N+1个图16所示的单元块当中的 同一个单元块时的单元块内交叉存取模式进行了说明。
下文中，参见图16和17，对图16所示的根据本发明的存储装置的 操作进行了说明。
附加单元块用于当第二数据在同一个单元块中被存取时对第一数据 进行复原。图17所示，第一数据被存储在与第一字线WL0相连的单元上， 第二数据在与同个单元块的第二字线WL1相连的单元中存储。
首先，在第一定时周期t0内，第一字线WL0被激活对第一指令CD0 做出反应，然后根据第一字线WL0第一数据被读出和放大。被放大的第 一数据被移动到数据锁存器1670中。
在第二定时周期t1内，第一单元块1630_1的第二字线WL1被激活 对第二指令CD1做出反应，同时第三个单元块1630_3的第一字线WL0被 激活。然后根据第二字线WL1第二数据被读出和放大，同时，第一数据 被复原到单元中，对第三单元块1630_1的第一字线WL0做出反应。
如上所述，依照本发明设计的存储装置的数据存取时间可以排除数 据复原时间，因为第二数据可以在根据当前指令第一数据被复原的期间 由下一个指令进行读出和放大。这样，数据存取时间大大减少，从而实 现了高速存取。另外，在本发明的存储装置中，数据复原操作可以通过 改变数据单元地址就可以大大简化。
图18为根据本发明的另一种实施例的创新的存储装置的片段的框 图。图18中的片段的配置结构与图16中所示的片段的配置结构非常相 似，只是预定的单元块表1810和标签块1830被连接在一个控制块1880 上。
预定单元块表1810包括许多寄存器对预定复原单元块地址信息进行 存储。标签块1830基于预定复原单元块地址信息产生一个目标复原单元 块地址，其与的存取单元块地址相应。控制块1880对预定单元块表1810， 存储单元区1820和标签块1830进行控制，来实现对内单元块交叉模式 的支持。
图19为图18所示的预定单元块表1810的框图。
如图所示，预定单元块表1810包括N×(N+1)个寄存器，每个寄 存器都有预定复原单元块地址信息。预定复原单元块地址信息包括一个 预定复原单元块地址和状况信息。预定复原单元块地址包括3位及如包 括1位的其状况信息。预定复原单元块地址信息表示与被存取的单元块 的字线相应的需要复原的目标单元块，。其状况信息表示要复原的目标单 元块是否有效。
预定复原单元块表1810接收一个当前行地址CUR_RA，一个前行地址 PRE RA和一个前复原物理单元块地址PRE_PBA，预定复原单元块表1810 向标签块1830输出一个复原单元块地址EXTRA_BA。
图20为图18中所示的标签块1830的框图。
如图所示，标签块1830包括N+1个单元标签表1910至19I0(在这 里，如N等于8)，N+1个比较器1912A至1912B(在这里，如N等于8)， 一个单元块地址解码器1832，一个单元块地址编码器1834和一个标签控 制块1838。
单元块地址解码器1832接收从预定复原单元块表1810中输出的复 原单元块地址EXTRA_BA，在单元标识表中选择一个，对有效复原单元块 地址EXTRA_BA做出反应。然后，比较器(如1912A)对基于选择单元标 识表转化现行地址CUR PA的地址和逻辑单元块地址CUR_LBA进行比较。 最后，单元块地址解码器1934输出一个现复原物理单元块地址CUR_PBA， 该地址被编码对比较结果做出反应。在这里，每个单元标识表19A0至19I0 存储一个与N×256字线相应的复原单元块地址信息。
标签块1830还包括一个延迟元件1836，用于将当前复原的物理单元 块CUR_PBA延迟一个时钟周期以存取一个复原单元块。
其中，每个单元标识表19A0至19I0有256个寄存器，一个寄存器 LBA由三个位组成。例如，第一单元标识表19A0存储逻辑单元块与第一 单元块中的每个字线相对应的信息，第二单元标识表432B存储逻辑单元 块与第二单元块中的每个字线相对应的信息上。
另外，在每个标识表19A0至19I0中，根据每个单元块的字线“WL0” 第一寄存器0存储单元块逻辑单元块地址，根据每个单元块的字线 “WL1”第二寄存器1存储单元块逻辑单元块地址。根据每个单元块的字 线WL255第256个寄存器255存储单元块逻辑单元块地址。
图21为图18中所示的控制块420的部分框图。
如图所示，控制块1880有信号输入块2110接收指令EXT_CMD，一个 逻辑单元块地址EXT_LBA和一个局部地址EXT_RA，来输出一个当前指令 CUR_CMD，一个当前逻辑单元块地址CUR_LBA和当前行地址CUR_RA，前一 指令PRE_CMD，前一逻辑单元块地址PRE_LBA，前一行地址PRE_RA。
另外，控制块1880中的地址转换控制块2120接收指令CUR_CMD，逻 辑单元块地址CUR_LBA和局部地址CUR_RA和指令PRE_CMD，逻辑单元块 地址PRE_LBA和局部地址PRE_RA。然后，地址转换控制块2120输出预定 单元块更新信号(EBT_UPDATE，预充电有源信号PC_ACT[0:8]，指令删除 符号_CMD_KILL和一个内部复原信号INTW[0:8]。
当复原物理单元块地址CUR_PBA与前一工作时钟的PRE_PBA同相同 时，预定复原单元块更新信号EBT_UPDATE用于更新存储在预定复原单元 块表1810中的信息。
另外，当单元块的字线被连续存取时，指令删除信号CMD_KILL终止 下一个指令的操作。当单元块的字线被连续存取时，如果标识信息在与 物理单元块地址的信息没有对前一个指令做出正确反应的情况下，就会 出现错误。
预充电有源信号PC_ACT[0:8]用于选择物理单元块地址对输入的指 令做出反应。在当前执行时钟的物理单元块地址Cur_PBA与前一个执行 时钟的Pre_PBA相同时，内部复原信号INTW[0:8]用于传送通过当前有效 指令存储在单元块中从而在数据锁存器中被锁存到单元块中的数据，该 单元块中的字线被指定，从而对数据进行复原。
时钟延迟块2121延迟内部复原信号INTW[0:8]，使内部复原信号 INTW[0:8]比预充电有源信号PC_AC[0:8]时间推迟一个时钟。预充电信号 PC_ACT[0:8]选择单元块后，用内部复原信号INTW[0:8]复原数据时，在 被选择的单元块中选择一个字线，或读出或放大被选择的字线数据时， 需要这一步骤。
图22为示出图19中所示的各个单元标识表19A0至19I0的第一至 第三位的电路图，图23为图19中所示的各个标识表19A0至19I0的第 四位的电路图。
如图所示，第一至第三位为动态单元，第四字节为静态单元，这是 为了满足保持操作速度的需要。静态单元用于第四位，这是因为第四位 比第一至第三位相对更新较快。
图24为用于说明图18中所示的创新的存储装置的存储体操作的时 序图。
下文中，请参见图18至24，对根据本发明设计的存储装置的操作进 行了详细说明。
首先，指令CD0在第一定时周期被输入，要运行一个指令(如CD0) 需要两个定时周期。例如，在第一和第二定时周期t0和t1中进行第一 指令CD0的运行。每个定时周期(如t0、t1……)被分为两个时序集(如 a0和b0)。在时序集a0中，运行与标识相关的块；在另一计时序集中， 运行存储单元区1820的块。
首先要详细说明a0的时序集。
在a0-1的时序集中，控制块1480要接收到逻辑单元区地址以从包含 在单元区域1820中的8组单元区中选出一组，还要接收局部地址从256 条字线中选出一条来。
然后，在a0-2的时序集中，标签区1830把逻辑单元区地址转化为物 理单元区地址
在a0-3的时序集中，预定的分区表1810会读出响应当前的输入的局 部地址Cur_RA的字线WL0含有的预定字线的一组单元的区地址。于是就 把含有预定的字线的单元区地址Extra_BA输出到控制区420和标志区 430来作为对比较结果的响应。
然后，在a0-4的时序集中，就把用第一条指令CD0选中的这组单元区 与用先前的指令选中的那组单元区比较的结果来更新预设的单元区410。
接着，就说明响应第一定时周期t0的第一条指令CD0的单元区域 1820的操作。
在b0-1的时序集当中，在响应转换过来的物理单元区单元地址 Cur_PBA的第一组单元区中，响应局部地址的第一条字线被激活。
然后，在b0-2的时序集当中，响应第一条字线的K位位第一数据被读 出并被放大。
在b0-3的时序集当中，K位的第一数据就被锁存在数据锁存区1870 中。
于是，在读模式下，即第一条指令CD0是一条“读”指令的模式下， 当输入第二条指令CD1时，就输出用锁存在数据锁存器1870中的K位数 据列地址选中的数据。然而，在写模式下，即第一条指令CD0时一个“写” 指令的模式下，从外部单元输入的数据就会覆盖用锁存在数据锁存器 1870中的K位数据列地址选中的数据。
在第二定时周期t1中，即当响应第一条指令CD0的K位第一数据确 实被输出到存储设施的外部单元的时序集中，可以在另一个响应第二条 指令CD1的4K位数据被锁存在数据锁存区1870之前输出K位第一数据。
接着，当与标志有关的区在第二定时周期t1操作时，就会在每个时 序集中，例如，a0，a1，…中说明。
在a1-1时序集中，响应第二条指令CD1而输入的行地址CD1就被分割 成局部地址和全局单元区地址。
在a1-2时序集中，标志区430把逻辑单元区地址Cur_LBA转化为物理 单元区地址Cur_PBA。
在a1-3时序集中，预定的分区表1810读出响应由第二条指令CD1输 入的局部地址Cur_RA的第二条字线WL3，从而把含有预定字线的单元区 地址Extra_BA输出到控制区1880和标志区1830。在这里，选中的寄存 器就被更新了。
然后，在a1-4时序集中，由第二条指令CD1选中的这组单元区地址就 与由第一条指令CD0选中的那组单元区地址进行比较。
作为比较的一个结果，如果用第一条指令CD0和第二条指令CD1连 续地得到的是同一组单元区，由第一条指令CD0选中的第一条字线的预 定的这组单元区就要被响应第一条指令CD0的那组单元区代替。在这里， 代替预定的字线是指更新存储在预定的单元分区表1810中的信息。
例如，响应第一条指令CD0的字线“WL1”的这组预定的单元区被指 定为输入第二条指令的计时点开始的第四组单元区；并且在更新了预定 的单元分区表1810之后，响应第一条指令CD0的字线“WL1”的预定的 那组单元区就从第四组单元区改变到第一组单元区。也就是说，在预定 的单元分区表1810中，响应字线“WL1”的寄存器是“011”。而在更新 预定的单元分区表1810之后，该寄存器就被改为“000”了。
接着，就要说明响应第二定时周期t1的第二条指令CD1的单元区 1820的操作了。
在b1-1时序集中，响应由第二条指令CD1输入的局部地址的第二条字 线被激活。同时，响应在第一定时周期t0的a0-3时序集内的由第一条指 令CD0选中的第一条字线的预定的那组单元区被激活。
然后，在b1-2的时序集中，K位寄存在数据锁存区1870的第一数据被 存储在响应第一条字线的预定的那组单元区中。响应第二条激活的字线 的K位的第二位数据也同时被读出并被放大。
在b1-3的时序集中，响应第二条字线并被读出和放大的K位第二位数 据被锁存在数据寄存器1870中。
然后，在读模式下，即第二条指令CD1是一条“读”指令的模式下， 当输入第二条指令CD1时，就输出由锁存在数据锁存区1870中的K位数 据中的列地址选中的数据。同时，在写模式下，即第二条指令CD1是一 条“写”指令的模式下，从外部单元输入的数据就会覆盖由寄存在数据 锁存区1870中的K位数据中的列地址所选中的数据。
在单元块内数据存取模式下，本发明的存储装置并不存储第一数据 但却可以存取本组单元区中的第二数据，并且第一数据的恢复操作是由 预定的那组单元区来完成的。
同时，还要说明在单元块间的数据存取模式下的存储装置操作。
首先，第一数据被读出并且在第一组单元区被放大，储存在数据锁 存区1870里面。在这里，第一数据被存储在第一组单元区中，而实际上 在同一个定时周期内，第二数据被读出并且在另外一组单元区中放大后 存储在数据锁存区中。
因此，本发明的存储装置在单元区内部存取模式下支持单元区间交 错模式，在单元区间存取模式下支持单元区内存取模式。结果存储装置 就可以稳定的高速存取数据而不必依赖数据存取的模式。
图25就是一个说明图18中的存储装置操作的时序图。
如图所示，在与标志有关的区的操作时序中，存储装置的操作包括 下列步骤：输入局部地址的步骤和由此读出预定的字线A；把逻辑单元区 地址转化为带有标志块430B的物理单元区地址；然后比较两组可以被当 前起作用的指令和前一个指令F存取的单元；用比较他们后的结果G来更 新预定的单元区。这里，单元区可以激活选中的字线，等等，来更新预 定的单元区G。
图26展示了一个与当前发明的另一个优选实施例相一致的半导体存 储装置。
与当前实施例相一致的存储装置有很多的存储体，但是图26中仅说 明了其中的一个存储体2600，这是因为每个都有相同的结构和配置。
如图所示，一个存储体2650总共有从2640A到2640H的8个段，和用于 放大和传输从2640A到2640H输出的数据或将从数据输入/输出缓冲器 2690输出的数据传输到从2640A到2640H的段的输入/输出读出放大器区 的2580A和2680B。
另外，数据段2640A有一个低位地址解码器2660来解码从控制块2700 输出的地址并将它输出到单元区域2650，还有一个列地址解码器2670， 用于把输入的列地址输出到单元区域2650。
在图26中显示的存储装置的大小是256Mb。如果存储装置由四个存 储体组成，每个存储体就有64Mb的单位单元。如果一个存储体含有8段， 每段的大小就是8Mb。
包括在每个段中的单元区域2650包含从2710到2790的9个单位单元 区，每一个单位单元区有256条字线，4Kb(4×1024)字节线，和256×4Kb 单位单元。
控制块2700包含了一个把从2710到2790的9个单位单元区的逻辑单 元区地址转化为物理单元块地址的标志块2730，一个用来储存关于256条 预定字线的信息的预定单元分区表，一个用来控制标志块2830和预定单 元块2810的标志控制器2820。
由于除了响应输入的单元区地址区的单位单元区外，单元区域2650 还有另一个单位单元区，输入的单元区地址就被当作逻辑单元区地址， 而控制块2700的标志区2830则江逻辑单元区地址转化位物理单元区地 址。控制块2700也搜索那些响应由输入行地址选中的字线的单位单元区。
另外，包含在单元区域2650中的9个单位单元区中的任何一个，例如 2710，有局部位线读出放大器块，例如2712A和2712B，一个局部位线读 出放大区2712A读出和放大响应选中的字线的K个数据中的一部分，而另 一个局部位线读出放大器块2712B读出和放大K位数据中的其他部分。
单元区域2650有一个全局位线读出放大器块2705A和另一个全局位 线读出放大器块2705B用于锁存从包含在从2710到2790的每一个单位单 元中的局部位线读出放大区输出的数据；一个全局位线2707，用于在每 一个单位单元区，例如2710和第一个，第二个全局位线读出放大区2705A 和2705B之间传输数据；还有从2718到2758的五个全局位线连接设备，用 于把全局位线2707连接到从2710到2790的九个设备单元区。
第一个和第二个全局位线读出放大器块2705A和2705B主要是提供给 局部位线读出放大器和锁存从局部位线读出放大器区输出的数据以及放 大通过全局位线传输时减弱的数据信号的读出放大器。
图27是一个说明图26中展示的存储装置在单元块间交叉数据存取 中，从单元区间存取数据的一个的单元区的时序图。图28是一个说明在 读模式下从单元区内部存储装置操作的时序图，而图29则是一个说明图 26中的存储装置在写模式下，从单元区内存取数据的一个的单元区的时 序图
首先，参考图27，在那里说明了单元块间交叉数据存取中与当前实 施例相一致的存储装置。
响应一条指令输入的行地址有具有：要指定存储体、段，和段内的 单位单元块的单元块地址；用于在选中的单位单元区中选中一条字线的 局部地址。作为对指令的响应，要输出用于从包含在一个单位单元区中 的4K条位线里面选出一条的列地址。
在第一个定时周期t0，响应第一条读指令RD0的逻辑单元区地址被转 化为物理单元区地址，并且第一个单位单元区BL0被转换后的物理单元区 地址选中。
首先，第一个单元区BL0的字线WL0被响应第一条读操作指令RD0的局 部地址激活。这储存在响应激活的字线的4K个单位单元中的4K位数据被 局部位线读出放大器区，例如2712A和2712B读出并放大。
这4K位读出并放大的数据就被移动到第一个和第二个全局位线读出 放大器区2705A和2705B，并且在那里锁存。于是，用响应第一条读指令 RD0的列地址从锁存在第一个和第二个全局位线读出放大器区2705A和 2705B中的4Kb数据选出的一个数据读取指令D0被输出到输入/输出读出 放大区2680A。在这里，当实际数据D0被输出到存储装置的外围电路的时 间是第二个定时周期t1。
在第二个定时周期t1内，这4Kb的锁存在响应第一条读指令RD0的第 一条和第二条全局位线读出放大器区2705A和2705B里面的数据就被移动 到响应第一个单位单元区BL0的字线WL0的4K个单位单元中。
换句话说，在响应第一条读操作RD0的数据存储过程中，作为对第二 条读指令RD1响应的选中的第二个单位单元区BL1在这里被激活，而作为 对激活的字线WL0的响应的4Kb数据被读出，并且被包含在第二个单位单 元区(BL1)2720中的局部位线读出放大区2722A和2722B读出和放大。
然后，这4Kb响应第二条读操作指令RD1的被读出并放大的数据就通 过全局位线2707被移动到第一个和第二个全局位线读出放大器区2705A 和2705B并且从此锁存在那里。
被列地址选中的，锁存在第一个和第二个全局位线读出放大器区171 和173中的作为对第二条读指令RD1响应的4Kb数据就被输出到输入/输出 读出放大器区180A。在这里，当实际数据D1被输出到存储装置的外围电 路时的定时周期是第三个定时周期t2。
于是，在第三个定时周期t3内，这寄存在第一个和第二个全局位线 读出放大器区2705A和2705B中作为对第二条读指令RD0的响应的4Kb数据 就被移动到响应第二个单位单元区(BL1)152的字线WL0的4Kb的单位单 元中。
因此，在单元间块数据读取模式中，与当前实施例相一致的存储装 置读出并放大储存在另一个单位单元区中的其他数据。
在单元间块数据存取模式中，读数据的时间被减少下来留给了通过 在交叉存取模式下的数据恢复时间，并且因此存储装置就可以高速执行。 图27中所示的单位单元区交叉存取的行周期时间称作通过输入一条指令 而激活的字线之后激活响应下一一条指令的字线的时间集。
另外，没有说明数据在单位单元块间依次写入的执行，因为它和读 执行在除以下之外是相同的：以响应写指令而输入的数据覆盖响应写指 令而在锁存在第一和第二全局位线读出放大器块2705A和2705B中的4Kb 数据中选择的数据。
接下来，参考图28，其说明了在单元区内存取模式下的存储装置操 作。
假定如图28所示输入从RD0到RD7的8条读指令，每一条读指令标记过 的内容就是在读数据的地方的单位单元区的字线。这里就是假定响应从 RD0到RD7的8条读指令的字线的预定字线在第二条单位单元区(BL1)2720 中。
在第一个定时周期t0，响应第一个输入的读指令RD0的逻辑单元区地 址被转换为物理单元区地址。每一个定时周期的斜线部分就是当逻辑单 元区被转换成为物理单元区地址时的时间集。在这里，假定被转换后的 物理单元区地址选中的单位单元区和用逻辑单元区地址选中的相同。
第一个单位单元区BL0的字线WL0被响应第一个读指令RD0而转换的 物理单元区地址激活。然后，储存在响应激活的字线WL0的4K个单位单元 中的数据被包含在第一个单位单元区BL0中的局部读出放大器区读出并 放大.
然后，这4Kb被局部读出放大器读出并放大的数据就要移动到第一个 和第二个全局位线读出放大器区2705A和2705B并因此通过全局位线2707 储存。从4K位储存在作为对第一条读指令CD0的响应而输入的列地址所选 的第一个和第二个全局位线读出放大器区2705A和2705B中的数据将输出 到输入/输出读出放大器区2680A。在这里，数据D0在第二个定时周期t1 内通过输入/输出读出放大器区2680A和数据输入/输出缓冲区2690输出 到存储装置的外围电路
在第一个定时周期t0内，第二个单位单元区BL1的字线WL0也被读出 为字线WL0的预定的字线。
然后，局部位线读出放大器区和位线在第二个定时周期t1内也被强 迫预充电，在作为对第一条读指令的响应被读出并放大后，储存在第一 个单位单元区BL0的局部位线读出放大器区中的4Kb数据就消失了。
于是，第一个单位单元区BL0的字线WL1就被作为对第二条读指令RD1 响应的地址激活了。储存在作为对激活的字线WL1的响应的4Kb单位单元 就本地被包含存第一个单位单元区BL0的位线读出放大器区中读出并放 大。
换句话说，在此定时周期t1，假定这4K位数据是由第一条读指令RD0 所储存的，这4K不锁存在第一个和第二个全局读出放大器区2705A和 2705B中的数据，就被移动到并且储存在作为对指定为字线WL0的预定字 线的第二个单位单元区BL1的响应的4Kb单位单元中。数据就通过全局位 线2705B移动，并且在图28中所示的“INTW0”就表示了前述的过程。
也就是说，当这4Kb作为对第二条读指令RD1响应的数据在第一个单 位单元区BL0被读出并且放大的时候，这4Kb锁存在作为对第一条读指令 RD0响应的第一个和第二个全局位线读出放大器2705A和2705B中的的数 据就被移动到第二个单位单元区BL1的局部位线读出放大器区，并且响应 字线WL0的4Kb单位单元被储存。
偶尔，第二个单位单元区BL1的字线WL0就是逻辑第一个单位单元区 BL0，而第一个单位单元区BL0的字线WL0被指定为字线WL0的预定字线。 这里就单独更新在预定的单元分区表2710和标志区2730的相关信息，并 且在图26中显示“EBT_UP1”来说明该更新操作。
然后，作为对第二条读指令RD1的响应，这4Kb被读出并且放大的数 据就被移动并且寄存在第一个和第二个全局位线读出放大器区2705A和 2705B中，而从寄存在作为对第二个读指令RD1决定的列地址响应而选出 来的数据D1则被输出到输入/输出读出放大器区2680A上。
于是，在第三个定时周期t2，作为对第三条读指令RD2的响应，第一 个单位单元区BL0的字线WL2被激活，这4Kb响应激活的字线WL2而移动到 第一个和第二个位线读出放大器区2705A和2705B的数据也因此在他们被 读出和放大后锁存在这里。
换句话说，关于第二个读指令RD1的恢复的执行发生在响应第二个单 位区BL1的字线WL1的4K个单位单元中，并且在图28中以“INTW1”来表示。 这时就在这里更新预定的单元分区表2710和标志区2730，而“EBT_UP2” 则表示该更新的执行。
在第四个定时周期t3，关于第三个读指令RD2的恢复执行发生在响应 第二个单位区BL1的字线WL1的4K个单位单元中，并且在图26中以“INTW2” 来表示。这时就在这里更新预定的单元分区表2710和标志区2730，而 “EBT_UP3”则表示该更新的执行。
换句话说，作为对第四条读指令RD3响应的第一个单位单元区BL0的 字线WL3就被激活了。而这4Kb的响应已激活的字线WL3的数据就被读出并 且放大。
然后，在第五个定时周期t4，关于第四个读指令RD3的恢复执行并不 把数据移动到已经有了字线WL3的预定字线的第二个单位单元区BL1，但 是发生在响应第一个单位区BL0的字线WL3的4K个单位单元中。
关于为何响应第五条读指令RD4的字线WL0马上被激活，有一个原因。 那就是关于第五个读操作RD4作为下一个指令的执行发生在第一个单位 单元区BL0。因此，必须更新预定的单元分区表2710，因为这次字线WL3 的预定字线没有改变，并且用更新信号“EBT_UPN”来表示。
为了参考的连续性，如果在每个定时周期t4和t5内输入第五和第六 个读指令RD4和RD5，如前所述，响应读指令的4Kb数据就在第一个定时周 期被读出和放大，然后从这4Kb锁存的数据中选出一位来输出。然后，在 第二个定时周期内，已激活的字线的预定的字线使得数据移动到指定的 单位单元，并且也执行恢复操作。
参考图28，存储装置以单元区内数据存取法操作。
尽管在每个定时周期内的虚线部件中，读指令实际上已经执行了， 数据被移动并且储存在预定的恢复单位单元区内，这里还要在时间集内 更新预定的单元分区表2710和标志表2730。更新信号“EBT_UP1”到 “EBT_UP5”表示标志区2730的更新，而更新信号“EBT_UPN1”到 “EBT_UPN5”表示预定的标志表没有更新。
另外，斜线部分，例如“X”时间集，表示当有强制性预充电时通过 连续用同样的单位单元区来读数据，并且把逻辑单元区地址转化成为物 理单元区地址时，锁存在与前一指令相一致的单位单元区局部位线读出 放大器区的时间集。
总之，当连续用同样的单位单元区读的时候，在第一个定时周期， 与当前的实施例相一致的存储装置放大做为输入的读指令的响应的数 据，在第二个定时周期移动和锁存到全局位线读出放大区，例如2705A和 2705B，以及锁存在全局位线读出放大器区被移动到的那些字线中的预定 的字线被读指令激活并锁存的单元区。
于是，当数据用同一单位单元区连续存取时，数据可以以高速来存 取，因为下列的读指令没有经过数据恢复操作。
参考图29，这里说明了在一个单位单元区连续写数据的执行。
在第一个定时周期t0，响应第一个写指令WR0的输入的逻辑单元区地 址被转化为物理单元区地址，并且第二个单位单元区BL1的字线WL0被激 活。
在这里，尽管作为对第一个写指令WR0的响应的单元区地址选择第一 个逻辑单位单元区BL0的字线WL0，实际上作为对第一个逻辑单位单元区 BL0的响应的数据被储存在作为第二个物理单位单元去卡BL1的字线WL0 的单位单元中。在图29中所示的“指令操作时间集”中，说明了在转换 单元区地址后选中作为对写指令的响应的由单元区地址转换操作输入的 的逻辑单位单元区字线和物理单位单元区的信息。
然后，作为对被激活的字线WL0的响应的4Kb数据被读出并被放大， 移动到第一个和第二个全局位线读出放大器区2705A和2705B，并且在此 寄存。
接着，响应被作为第一条写指令WR0的响应而输入的列地址所激活的 字线WL0的4Kb数据中选择的一位数据就被删除了，而从外部电路输入的 作为对写指令WR0的响应的数据D0就代替出去的数据被锁存起来。
在第二个定时周期t1中，被第一个写指令WR0读出并且放大的4Kb数 据在响应第二个单位单元区BL0的字线WL0的4K个单位单元中复原。因此， 除了在读出放大和寄存数据后用外部电路输入的数据代替锁存的数据 外，写操作和读操作基本上是相同的。
换句话说，在这个定时周期t1中，逻辑单元区地址被转换为物理单 元区地址以响应第二个写指令WR1，而为了与转换的物理单元区地址相一 致，第三个单位单元区BL2的字线WL1被激活。于是，这4Kb响应激活的字 线WL1的数据就被读出，并放大和寄存在第一个和第二个全局位线读出放 大器区710和730中。
接着，响应第二个写指令WR1而输入的列地址所选中的数据就被清 除，而作为对第二个写指令WR1的响应而从外部电路输入的数据D1就代替 清除的数据而被锁存起来。
在第三个定时周期t2，这4Kb锁存在第一个和第二个全局位线读出放 大器区2705A和2705B中的响应第二个写指令WR1的数据就被存储在4K个 与第三个单位单元区BL2结合的单位单元中。
换句话说，为了响应第三个写指令WR2，要激活第二个单位单元区BL1 的字线WL2、那么这4Kb响应激活的字线WL2的数据就被读出并放大，然后 寄存在第一个和第二个全局位线读出放大器区2705A和2705B中。
接下来，就要清除由响应第三个写指令WR2而输入的列地址选中的一 个数据，并把为了响应第三个写指令WR2而从外部电路输入的数据D0代替 那个清除的数据而寄存起来。
在第四个定时周期t3，这4Kb寄存在第一个和第二个全局位线读出放 大器区2705A和2705B中的响应第三个写指令WR2的数据就不存储在第二 个单位单元区BL1中，而是存储在4K个响应指定为字线WL2的预定字线的 第一个单位单元区BL0的单位单元中。
这时候，字线WL2的预定字线就把第一个单位单元区BL0变成了第二 个单位单元区BL1的字线WL2，而关于此的信息就在预定的单元分区表 2710中更新。标志表2730也会更新，因为关于逻辑单元区地址的更改信 息和这个都在“EBT_UP1”中做了说明。
这次之后，字线WL2的预定字线就是第二个单位单元区BL0的字线 WL2。第二个单位单元区BL1的字线WL2就是上一步中的逻辑单元区地址 “BL0“的字线WL2，而第一个单位单元区BL0的字线WL2就是这次之后的 逻辑单元区地址”BL0“。
此后，关于第四个写指令WR3的操作就跟关于第一个写指令WR0的操 作相同。
那么，当第五条写指令WR4和第六条写指令WR5被执行的时候，与上 面操作类似，由于必须在第一单位单元块BL0中连续写入数据，这4Kb的 响应第五条写指令WR4的锁存数据在第六个定时周期t5就恢复到响应指 定为字线WL0的预定字线的第二个单位单元区BL1的字线WL0的4Kb单位单 元中，图29中所示的“INTW1“就说明了这个过程。
如图29所示虚线部分的激活时间集说明了当响应先前指令的数据被 移到那些字线指定为预定的字线的单位单元区中，并且在此复原。因为 响应下一条指令的数据要写入同一个单位单元区中。
总之，当数据被写入每一个单位单元区中时，本实施例的存储装置 使用单元块交叉存取模式写入数据，并且在当数据被连续地写入同一个 单位单元区中时，通过把数据移动到那些字线被指定为预定的字线的单 位单元区恢复数据。因为存储装置有256个指定字线，所以通过包含除了 响应输入的单元区地址的单位单元区以外的另一个单位单元区就是可能 的。
因此，在写模式下，数据可以以高速写入，因为下一条写指令不用 依赖当前数据的恢复时间就可操作。
另外，也可以高速的写数据，因为数据恢复时间总是被减少到不用 依靠写数据模式，不管数据是被连续的写入同一个单位单元区还是写入 每一个单位单元区中。
图30是一个显示了在读模式下的单元区内的数据存取操作的模拟波 形。
如图所示，由于当读指令RD0到RD2和RD4到RD5被激活时，后面的读 指令连续在同一个单位单元区内读数据，所以关于读数据的恢复操作在 其字线被指定为预定字线的单位单元区中发生，并且总共发生了5次的数 据传送和恢复操作，例如图30中所给的“INTW”。也由于当从读指令RD3， RD6和RD7执行时下一条指令存取其他的单位单元区，如图30中所示的 “ACT”数据恢复操作，就会发生在一个选中的单位单元区中。
图31是说明一个产生用于全局位线连接单元，例如图26中的2718， 2728，…和2758上，产生连接控制信号的原理电路图。
由于图29中描述的是一个用于控制全局位线连接单元，例如，2718 的电路，第一个或非门NOR1接收信号PCG-ACT[2n]和PCG-ACT[2n+1]来读 出和放大响应指令选中的字线的数据，然后另一个或非门NOR2接收信号 INTW[2n]和INTW[2n+1]，以便在同一个单位单元区被连续存取时，来 移动和恢复数据，并且输出一个全局位线控制信号GBIS来控制全局位线 连接单元。τ1，τ2，τ3表示被从Delay1到Delay3的每一个延迟块所 延迟的时间。
图32是一个表示响应从图31中的电路图所产生的信号的存储装置操 作时序图
图32中显示的斜线部件表示当在每个定时周期内的逻辑单元区地址 被转换成物理单元区地址时的时间。图32中所示的延迟时间τ1，τ2， and τ3被图31中的延迟块Delay1到Delay3确定。
图32显示的“LSA_EN”是一个局部位线读出放大器的使能信号， “GBIS”为一个全局位线读出放大器的使能信号，“GSA_EN”是一个全局 读出放大器的使能信号
当下一个激活的第二指令在同一个单位单元块内存取被第一指令激 活的字线时“Δ”被强制失效，并且”INTW“表示响应第一个指令预定 的字线就移动数据到那些位线被指定位的预定字线并且在那里锁存数据 的单位单元区。在如图32所示的在本发明的存储装置中，可以理解单元 区地址转换时间和强制性预充电时间占一个时序周期的40％。
参考上述说法，为了实施根据本发明的存储装置，在段内的每个单 元区域，存储装置必须包含一个单位单元区，预定的单元分区表，标志 区，等等。另外，因为全局位线读出放大器和全局位线被进一步包含， 除了典型的存储装置以外还有很多附加的区域。
但是，当前制造的存储装置可以高速存取比先前的存储装置多的东 西，因为存储装置的执行时间为了数据的恢复而通过增加上面规定的区 域获得大幅度降低。
假定存储装置的行周期是tRC，根据本发明的行周期是 MAX{0.5×(tBAT，+tRP+tRC)，tINTW}。也就是说，在 “0.5×(tBAT，+tRP+tRC)“和”tINTW“中，哪一个的时间更长就决定了 存储装置的行周期时间。
在这里，“tBAT“就是单元区地址的转换时间，”tRP“是预充电时 间，“tRC”是前一个行周期时间，“tINTW”则是通过将内部寄存数据移 动到其字线被指定为预定字线的单元块的数据复原时间。
在这里，为了实施优选实施例，由于“tRP”是强制预先充电，所以 当每一个指令被操作时就会发生。为了在数据在同一个段内为单元区存 取时，马上可以存取下一个数据。这意味着，在前一个时间读出和放大 数据，禁止局部位线读出放大器，并给局部的位线预充电。
根据本发明的存储装置的行周期时间是由哪一个时间更长决定的存 储装置的行周期时间而确定的，并且典型的，一般会确定为 “0.5×(tBAT，+tRP+tRC)”，因为0.5×(tBAT，+tRP+tRC)大于“tINTW”。
如果存储装置的行周期时间是“0.5×(tBAT，+tRP+tRC)”，因为数据 恢复时间的缩小尽管进一步增加了强制性预充电时间和当逻辑单元区地 址被转换位物理单元区地址时，行周期时间就被减少了大约30％到40％， 参考图28和图29中给出本发明的行周期时间与传统的存储装置的常规行 周期时间相比的情况。
例如，如果一个指令执行了15纳秒，在常规的存储装置中，行周期 时间是两个定时周期，也就是30纳秒。然而，在本发明中，假定单元区 转化时间时3纳秒，强制预充电时间为3纳秒，行周期时间是21纳秒，其 是一个定时周期15纳秒加上6纳秒的附加时间。
换句话说，如果被下一条指令存取的单位单元区与前一条指令存取 的单位单元区等同的，那么根据优选实施例的存储装置的单位单元就移 动数据，并且在数据移动时更新标志。
但是，为了实施本发明的存储装置，激活在当前时序存取的单位单 元区的字线和移动到包括所选字线的预定字线的单位单元区，并且二者 可以在存储装置上同时发生。在这种情况下，数据就总是储存在两个单 位单元区中，储存实际数据的单位单元区由标志表决定。在这种情况下， 如果在单位单元区中读出并被放大的数据就寄存在全局位线读出放大器 区上无论何时只要指令被执行了，存储装置就被强制实施对寄存在单位 单元区的局部位线读出放大器区预充电。
另外，在优选的实施例中，存储装置在第一时间读出和放大接收数 据之后的寄存时间输出数据，但是不可能实施存储装置的响应数据恢复 的指令操作，当指令有效时，已经是第二时序了。
从上述方法中适当地根据存储装置的设计技巧选择一种，数据就可 以高速存取访问但却与使用上面地存储装置方法中哪一个来实施数据恢 复时间无关。
根据优选实施例的存储装置以高速执行是可以的。因为数据存取时 间地减少，但是增加了tBAT转换逻辑单元块地址为物理单元快递之，以 及先前的存储装置中所没有的强制预充电时间tRP。
为了在本发明下高速执行，提供的条件是具有行周期的存储装置要 减少，以用于强制预充电时间tPR以及来自图26中所示的存储装置的单元 块地址的转换时间tBAT。
图33是一个说明一个减小的行周期时间的存储装置的方框图。
如上所示，本发明的存储装置直接从控制块3380接收指令CD，并且 产生第二条指令CD_D，延迟指令CD以满足强制充电时间tRP和从延迟块 3382输出地单元块地址转换时间tBAT。控制块3380把逻辑单元块地址转 换为物理单元块地址并且执行强制性预充电，延迟地指令CD_D控制单元 区域3320来执行其他在数据存取过程中需要地操作。
图34是一个详细说明在图33中的存储装置的方框图。
如图所示，存储装置包括一个单元区域包括了N+1个单位单元块， 即N个单位单元区，有M个字线相应输入的行地址和有M个字线地辅助单位 单元区，以及一附加的单位单元块，也有M个字线；一个数据存取控制块 来控制被储存在一个在N+1个单位单元区地第一个单位单元区或者另外 的单位单元块中；一个指令控制块，控制以下操作：响应处于有效的下 一时序周期的第二指令来转换单元块地址，在响应第一当前有效指令存 取数据期间对响应第一指令的位线强制性预充电。当在第一单位单元块 中连续存取第一和第二数据时，存取控制块控制如下操作：不在第一单 位单元块中复原第一数据而是在第一单位单元块中存取第二数据并且在 第一单位单元块中复原第一数据。
当一个数据可以存贮在本地的单位单元区中，数据存取控制块控制 那些在多余的数据操作单位单元区内可以存取多余的数据的操作。当第 一和第二个数据可以在第一和第二单位单元区间依次操作。
图35是一个时序图，它说明了在图34中列出来的可以响应不断输入 的读操作的存储装置。在此，请参考图33和图35，里面有存储装置操作 的说明.
首先，该存储装置将响应第一个输入的读指令RD0的逻辑单元地址转 换为物理单元，并且执行强制性预充电操作。这里，如果响应先前指令 存取的单位单元区和响应现在生效的读指令RD0一样，预充电操作就不执 行恢复先前读指令的操作，但是操作强制预充电操作的执行。然而，像 这样，也有在存储装置的第一个读指令执行实际的强制性预充电操作， 因为没有先前的操作。
于是，当本发明的存储装置执行第一条指令时，存在一个等待时间， 例如，图35页的“X“时间集，以用于单元区地址的强制预充电时间tRP 和转变时间tBAT。
换句话说，指令时间控制块3450的延迟块3382产生第一个为了强制 性的预充电时间tPR和转变时间tBAT而延迟的指令RD0_D。
然后，在第一定时周期t0，数据存取控制块3380被控之来激活第一 个单位单元区BL0的字线WL0来响应从指令控制块3420输出的第一个延迟 指令RD0_D。响应激活字线WL04Kb的数据就被局部的位线读出放大器读出 并放大。
那么，这4K被读出和放大了的数据就被移动并锁存到数据寄存区 3470。从4K位读出并且放大的数据中选出的一个数据D0就被输入的列地 址以响应第一个读指令CD0，该数据还将输出到输入/输出读出放大器 区，参见表26的2600。这里，如前所述，输出数据D0通过输入/输出缓冲 器等输出到存储装置的外部电路。
另一方面，在第一个时间t0内，指令控制区3420接受到第二条读指 令RD1并把逻辑单元区地址转化为物理单元区地址来响应第二个读指令。 然后，指令控制块3420比较第一条读指令RD0和被第二条读指令RD1存取 的单位单元分区的数据。这里，因为数据在同一个单位单元区被第一条 读指令RD0和第二条读指令RD1读出，所以在被读出和放大以后，作为响 应第一条读指令RD0，需要强制性的预充电这4Kb的寄存在局部位线读出 和放大器分区上的数据，例如，在图35的“Y“时序集.
另外，在“Y“时序集，指令时间控制区3450产生第二条延迟指令 RD1_D，延迟第二条读指令RD1来强制预充电时间tPR和转变单元分区地址 的时间tBAT。
那么，在第二定时周期t1内，第一个单位单元分区BL0的字线Wl1就 作为对第二个延时读指令RD1_D的响应而被激活。而这4Kb响应生效的字 线WL1的数据就被局部的位线读出和放大，然后移动到数据寄存区3470。 然后从这4Kb寄存在数据西存取450中的响应第二个读指令RD1的数据中 选择一个D1并将其输出到输入/输出读出放大器。
换句话说，在这个定时周期t1中，要激活第二个单位单元区BL1的字 线WL0，该字线被指定为响应第一个读指令而激活的字线WL0的预定的字 线。锁存在数据锁存区3470的数据就移动到响应第二个单位单元区BL1的 4K个单位单元中，并寄存进去。“INTW0“说明了该操作。
然后，在第二个定时周期t1，第三个读指令RD2被输入到指令控制区 3420，响应第三个读指令的逻辑单元区地址被转换成为物理单元区地址。 并且，指令的时间控制区3450把第二个读指令RD1和这组有数据可以被第 三个指令RD2存取的单元区进行比较。这里，因为数据被第二条读指令RD1 和第三条读指令RD2在同一个单元区读出，这4Kb的锁存在局部位线读出 放大器分区上的数据在被读出和放大后响应第二条读指令RD1被强制性 的预充电，例如，图35中的“Z”时间集。另外，在“Z“时间集中，指 令时间控制块3450产生第三个延迟指令RD2_D延迟第三个读指令RD2以用 于强制性预时间tRP和单元区地址的转换时间tBAT。
在第三个定时周期t2，第一组单元区BL0的字线WL2就被第三个延迟 的读指令RD2_D激活，该指令被延迟以用于强制充电的时间tRP和延迟区 440开始的单元区地址的转换时间tBAT。
响应激活字线WL2的4Kb数据就被局部的位线读出放大器读出并且被 放大，然后移到数据寄存区3470。这时候就由响应第三个读指令RD2的列 地址从这4Kb寄存在数据锁存区3470的数据中选出一个数据D2来输出到 输入/输出的读出放大器上。
换句话说，在这个定时周期t2中的第二个单元区BL1上有一个激活的 字线WL1，这个字线已经被指定为响应第二条读指令RD1有效的预定的字 线。而寄存在数据寄存器3470中的数据就要移动到4Kb个响应第二个单元 区BL1上的字线WL1的单元区，并在此锁存。“INTW1”说明了该操作。
如前所述，图34中所显示的存储装置的操作和图26中相似。但是除 了在存储装置使用输入的读指令来转化单元区地址，完成激活字线相关 的操作，在单位上的读出和放大，储存等等有所不同以外，两者基本类 似。而在执行了强制性预充电以后也因此延迟了读指令RD_D为强制性预 充电时间tRP和单元区地址的转化时间tBAT。
这样，在存储装置的初始化操作时，行周期时间就有了具有强制性 预充电时间以及响应第一激活的读指令的等待反映时间，例如，图35中 的“X”，但是由于第二读指令被激活，该等待时间减少以用于强制性的 预充电时间tRP和单元块地址转换时间tBAT。
有个原因，那就是行周期时间不受影响，因为响应下列读指令的操 作，包括强制性充电，和单元区地址转换，会在数据读出和放大已响应 先前的读指令。
在上面的说明中，说明了图34中的读操作，关于写操作被忽略的原 因是因为写操作和读操作很接近。也就是说，在实施写的过程中，不用 从锁存在数据寄存区3470中选出要输出的数据，因为对预存储装置来 说，用从外部电路输入的数据覆盖锁存在寄存区3470中的数据是不同的。
图36是一个时序图，它说明了显示在图39中的存储装置，同在图18 中显示的存储装置设备的操作进行比较，为了易于理解根据本发明的存 储装置的操作。
如图所示，第一个指令CD0在a0时序集中操作来转换单元区地址和强 制性预充电，将第一指令CD0延迟‘tRP+tBAT’的第一延迟的指令 CD0_D操作，以在b0时序集中激活字线并读出/放大响应激活字线的的数 据。并且下一个时序操作的第二指令CD1被输入，以在b0周期的a1时序集 中转换单元区地址，然后实施强制性预充电。在b1时间集中，将第一个 指令CD0延迟“tRP+tBA”的第二个延迟的指令CD1_D操作，以激活字线 以及读出/放大数据来响应对在b0时序集中激活的字线。
因此，在图34中显示的行周期时间为MAX{0.5×tRC，tINTW}。这一次， “tRC“时间前一个行周期b0+b1，而“tINTW”是执行以下操作的时间， 响应一个激活一个字线的预定的字线来作为对操作指令的，并把数据移 动到那些字线都从数据锁存器指定了预定的字线的单元区，并在那里复 原。
如前所述，在图34中所示的存储装置的行周期时间 MAX{0.5×tRC，tINTW}，消除了前述中描述的存储装置的MAX{0.5× (tRC，+tRP+tRC)，tINTW}中的用于转换单元块地址的‘tBAT’和用于强制 性预充电的‘tRP’。
因为‘“tINTW”典型的比“tRP”要长很多，行周期时间大体上就 是0.5×tRC，于是如图34中所示，把存储装置的行周期时间缩短到最 大值的一半也是可能的。也就是说如图36所示，现有技术的存储装置的 行周期时间是b0+b1，但是根据本发明的是b0.
在本发明当中，实现了以高速存取数据的存储装置，其免除肯定会 占用使用电容器作为存储器单元元件的存储装置的大部分数据存取时间 的数据复原时间。
另外，还要提供存储装置的方法和设备以便高速数据存取，而与数 据在一个单元区内连续存取还是在每个单元区内轮流存取这样的数据存 取模式无关。所以，在包括本发明的存储装置的系统中，系统总的速度 由于与存取模式无关地获得大幅提升。
本发明已经描述了特殊的实施方式，很显然对于那些熟悉本领域技 术的人员来说，可以在不违背本发明权利要求的精神和范围的情况下， 作出各种修改和更正。