具有锁存器的非易失性存储器装置转让专利
申请号 : CN200680010776.5
文献号 : CN100590743C
文献日 : 2010-02-17
发明人 : 李彦 , 若尔-安德里安·瑟尼
申请人 : 桑迪士克股份有限公司
摘要 :
一种非易失性存储器装置包含用于管制非易失性存储器中多阶段编程过程的电路。示范性实施例使用快速通过写入技术，其中使用单个编程通过，但改变选定存储器单元的偏压以随着所述存储器单元接近其目标值而通过升高所述选定存储器单元的沟道的电压电平来减慢编程。本发明的原理性方面引入与读取/写入电路相关联的锁存器，所述读取/写入电路可沿着相应位线连接到每一选定存储器单元以用于存储处于此较低电平的检验的结果。
权利要求 :
1.一种非易失性存储器装置，其包括：
一个或一个以上存储器单元，其中所述存储器单元中每一者均能够存储N位数据， 其中N大于或等于一；以及可连接到所述存储器单元的读取/写入电路，其包括：
编程电路，用以向所述存储器单元施加单调地不减小的编程波形；
偏压电路，用以在所述编程波形被施加到所述存储器单元的同时设定所述存储 器单元中的偏压条件，其中在第一编程阶段期间使用第一组偏压条件且在第二编 程阶段期间使用第二组偏压条件；以及一个或一个以上组锁存器，其中所述组锁存器中每一者均与所述存储器单元中 与所述读取/写入电路连接的相应一者相关联，其中所述组锁存器中每一者的第一 锁存器管制所述第一编程阶段和第二编程阶段中的哪一阶段有效。
2.根据权利要求1所述的非易失性存储器装置，其中在所述第一编程阶段期间将选定 存储器单元的沟道设定为接地，且在所述第二编程阶段期间允许所述选定存储器单 元的沟道处于比所述第一阶段期间高的电压。
3.根据权利要求1所述的非易失性存储器装置，其中每一所述组锁存器中的锁存器数 目为N+1。
4.根据权利要求3所述的非易失性存储器装置，其中每一所述组锁存器中除第一锁存 器以外的N个锁存器用于保持待编程到相应存储器单元中的数据。
5.根据权利要求4所述的非易失性存储器装置，其中基于所述待编程到相应存储器单 元中的数据来初始化所述第一锁存器。
6.根据权利要求1所述的非易失性存储器装置，其中所述读取/写入电路进一步包括：读出电路，用以在编程操作过程期间针对所述存储器单元中的选定存储器单元的 所述N位数据中的一者或一者以上执行检验操作，其中针对所述位数据中至少一者 的检验包含处于第一电平和第二较高电平的检验，处于所述第一电平的所述检验的 结果存储在所述第一锁存器中用于管制所述第一编程阶段和第二编程阶段中的哪 一阶段有效。
7.根据权利要求6所述的非易失性存储器装置，其中每一所述组锁存器中的锁存器数 目为N+1。
8.根据权利要求7所述的非易失性存储器装置，其中每一所述组锁存器中除第一锁存 器以外的N个锁存器用于保持待编程到相应存储器单元中的数据。
9.根据权利要求8所述的非易失性存储器装置，基于针对相应存储器单元的处于所述 第二电平的检验的结果来更新用于保持待编程到所述相应存储器单元中的数据的 所述锁存器的值。
10.根据权利要求6所述的非易失性存储器装置，其中N大于一，且针对所述位数据中 至少一者的检验包含处于仅单个电平的检验。
11.根据权利要求1所述的非易失性存储器装置，其中所述一个或一个以上存储器单元 为沿着多个位线和多个字线形成在阵列中的多个存储器单元，其中在写入操作期间 通过正施加到选定字线的所述波形同时编程多个选定存储器单元。
12.根据权利要求11所述的非易失性存储器装置，其中每一所述存储器单元可沿着所述 位线中的一者连接到相应组的锁存器，每一所述组锁存器均包含管制所述编程阶段 中哪一阶段有效的第一锁存器。
13.根据权利要求12所述的非易失性存储器装置，其中所述存储器装置通过改变所述 位线上的偏压电平而从所述第一编程阶段改变到所述第二编程阶段。
14.根据权利要求13所述的非易失性存储器装置，其中所述存储器单元可通过相应的 箝位元件沿着所述位线中的一者连接到相应组的锁存器，所述箝位元件受共同控 制，且其中通过控制所述箝位元件来实现所述位线上的偏压从所述第一编程阶段到 所述第二编程阶段的改变。
15.根据权利要求11所述的非易失性存储器装置，其中所述存储器装置具有NAND型 结构。
16.根据权利要求15所述的非易失性存储器装置，其中所述存储器装置具有使用全位 线布置的NAND型结构。
17.根据权利要求15所述的非易失性存储器装置，其中N等于二，且根据下部页/上部 页格式存储数据。
说明书 :
技术领域
本发明大体上涉及例如电可擦除可编程只读存储器(EEPROM)和快闪EEPROM的 非易失性半导体存储器，且具体来说涉及实施快速通过写入或其它多阶段编程技术的方 法。
背景技术
能够非易失性存储电荷、尤其是具有封装为小形状因数卡的EEPROM和快闪 EEPROM形式的固态存储器近年来已变为各种移动和手持装置、特别是信息家电和消费 电子元件产品中的优选存储。与同样为固态存储器的RAM(随机存取存储器)不同，快 闪存储器是非易失性的，甚至在断电之后仍保持其存储的数据。尽管成本较高，但在大 量存储应用中越来越多地使用快闪存储器。基于旋转磁性媒体(例如硬盘驱动器和软磁 盘)的常规大量存储装置不适合于移动和手持环境。这是因为磁盘驱动器倾向于体积较 大，容易出现机械故障且具有高等待时间和高功率要求。这些不合意的属性使得基于磁 盘的存储装置在多数移动和便携式应用中不切实际。另一方面，嵌入式以及可移除卡形 式的快闪存储器由于其小尺寸、低功耗、高速度和高可靠性特征而理想地适合于移动和 手持环境。
EEPROM和电可编程只读存储器(EPROM)是非易失性存储器，其可被擦除且具有 写入或“编程”到其存储器单元中的新数据。两者均利用在半导体衬底中定位于源极与 漏极区之间的沟道区上的在场效晶体管结构中的浮动(未连接)导电栅极。接着在浮动 栅极上提供控制栅极。晶体管的阈值电压特性由保留在浮动栅极上的电荷的量控制。也 就是说，对于浮动栅极上给定的电荷电平，存在必须在晶体管“接通”之前施加到控制 栅极以允许其源极与漏极区之间的传导的相应电压(阈值)。
浮动栅极可保持一定范围的电荷且因此可编程到阈值电压窗内的任何阈值电压电 平。阈值电压窗的大小由装置的最小和最大阈值电平定界，所述阈值电平又对应于可编 程到浮动栅极上的电荷的范围。阈值窗通常取决于存储器装置的特性、工作条件和历史。 原则上可使用窗内的每一相异、可解析的阈值电压电平范围来指定单元的明确存储器状 态。
用作存储器单元的晶体管通常通过两种机制之一编程到“经编程”状态。在“热电 子注入”中，施加到漏极的高电压加速了越过衬底沟道区的电子。同时，施加到控制栅 极的高电压将热电子拉过薄栅极电介质而到达浮动栅极上。在“穿隧注入”中，相对于 衬底将高电压施加到控制栅极。以此方式，将电子从衬底拉到介入的浮动栅极。
可通过许多机制擦除存储器装置。对于EPROM，通过以紫外线辐射从浮动栅极移除 电荷可整体擦除存储器。对于EEPROM，通过相对于控制栅极向衬底施加高电压以便引 起浮动栅极中的电子隧穿过薄氧化物而到达衬底沟道区(即，Fowler-Nordheim隧穿)， 可电擦除存储器单元。通常，EEPROM可逐个字节地擦除。对于快闪EEPROM，可一次 性全部或每次一个或一个以上区块电擦除存储器，其中一区块可由512字节或512字节 以上的存储器组成。
非易失性存储器单元的实例
存储器装置通常包括一个或一个以上可安装在卡上的存储器芯片。每一存储器芯片 包括由例如解码器和擦除、写入与读取电路的外围电路支持的存储器单元阵列。更复杂 的存储器装置还具有执行智能和较高级存储器操作和介接的控制器。存在许多当今正使 用的商业上成功的非易失性固态存储器装置。这些存储器装置可采用不同类型的存储器 单元，每一类型均具有一个或一个以上电荷存储元件。
图1A-1E示意性说明非易失性存储器单元的不同的实例。
图1A示意性说明具有用于存储电荷的浮动栅极的EEPROM单元形式的非易失性存 储器。电可擦除和可编程只读存储器(EEPROM)与EPROM具有类似的结构，但另外 提供用于在施加适当电压时从其浮动栅极电载入和电移除电荷而不需要暴露于UV辐射 的机制。此类单元及其制造方法的实例在第5,595,924号美国专利中给出。
图1B示意性说明具有选择栅极和控制或导引栅极两者的快闪EEPROM单元。存储 器单元10在源极14与漏极16扩散之间具有“分裂沟道”12。单元有效地形成有串联的 两个晶体管T1和T2。T1用作存储器晶体管，其具有浮动栅极20和控制栅极30。浮动 栅极能够存储可选择量的电荷。可流过T1的沟道部分的电流量取决于控制栅极30上的 电压以及驻留在介入的浮动栅极20上的电荷量。T2用作选择晶体管，其具有选择栅极 40。当T2由选择栅极40处的电压接通时，其允许T1的沟道部分中的电流在源极与漏极 之间通过。选择晶体管提供与控制栅极处电压无关的沿着源极-漏极沟道的切换。一个优 点在于其可用于断开由于其浮动栅极处的电荷耗尽(正)而在零控制栅极电压下仍传导 的那些单元。另一优点在于其允许更容易实施源极侧注入编程。
分裂沟道存储器单元的一个简单实施例是选择栅极和控制栅极连接到同一字线，如 图1B所示的虚线示意性指示。这是通过使电荷存储元件(浮动栅极)位于沟道的一个部 分上且使控制栅极结构(字线的一部分)位于另一沟道部分上以及电荷存储元件上来完 成。这有效地形成具有串联的两个晶体管的单元，一个(存储器晶体管)具有在电荷存 储元件上的电荷量与控制可流过其沟道部分的电流量的字线上电压的组合，且另一个(选 择晶体管)具有单独用作其栅极的字线。此类单元、其在存储器系统中的使用及其制造 方法的实例在第5,070,032、5,095,344、5,315,541、5,343,063和5,661,053号美国专利中 给出。
图1B中展示的分裂沟道单元的更精细的实施例为当选择栅极和控制栅极独立且其 间没有由虚线连接时。一种实施方案将单元阵列中一列的控制栅极连接到垂直于字线的 控制(或导引)线。作用是使字线不必在对选定单元进行读取或编程时同时执行两个功 能。这两个功能是(1)用作选择晶体管的栅极，因此需要适当的电压来接通和断开选择 晶体管，以及(2)通过字线与电荷存储元件之间的电场(电容性)耦合将电荷存储元件 的电压驱动到期望电平。常常难以用单个电压以最佳方式执行这两种功能。通过单独控 制控制栅极和选择栅极，字线仅需要执行功能(1)，而添加的控制线执行功能(2)。此 能力允许较高性能编程的设计，其中编程电压适合于目标数据。例如在第5,313,421和 6,222,762号美国专利中描述快闪EEPROM阵列中独立控制(或导引)栅极的使用。
图1C示意性说明另一快闪EEPROM单元，其具有双浮动栅极以及独立的选择和控 制栅极。存储器单元10类似于图1B的存储器单元，不同的是其有效地具有串联的三个 晶体管。在此类型的单元中，在其源极与漏极扩散之间的沟道上包含两个存储元件(即， T1-左和T1-右存储元件)，其中选择晶体管T1位于其间。存储器晶体管分别具有浮动栅 极20和20′以及控制栅极30和30′。选择晶体管T2由选择栅极40控制。在任何一个时 间，存取所述对存储器晶体管中的仅一者进行读取或写入。当存取存储单元T1-左时， T2与T1-右两者接通以允许T1-左的沟道部分中的电流在源极与漏极之间通过。类似地， 当存取存储单元T1-右时，T2和T1-左接通。通过使选择栅极多晶硅的一部分紧密邻近 浮动栅极并向选择栅极施加实质为正的电压(例如，20V)以使得存储在浮动栅极内的 电子可隧穿到选择栅极多晶硅，来实现擦除。
图1D示意性说明组织成NAND单元的存储器单元串。NAND单元50由通过其源极 和漏极菊形链接的一系列存储器晶体管M1、M2、...、Mn(n＝4、8、16或更大)。一对 选择晶体管S1、S2控制存储器晶体管链经由NAND单元的源极端子54和漏极端子56 到外部的连接。在存储器阵列中，当源极选择晶体管S1接通时，源极端子耦合到源极线。 类似地，当漏极选择晶体管S2接通时，NAND单元的漏极端子耦合到存储器阵列的位线。 链中的每一存储器晶体管均具有用以存储给定量电荷以便表示既定存储器状态的电荷存 储元件。每一存储器晶体管的控制栅极提供对读取和写入操作的控制。每一选择晶体管 S1、S2的控制栅极提供分别经由其源极端子54和漏极端子56对NAND单元的存取。
当在编程期间读取和检验NAND单元内的经定址存储器晶体管时，向其控制栅极供 以适当的电压。同时，NAND单元50中的其余未定址存储器晶体管通过在其控制栅极上 施加足够的电压而完全接通。以此方式，有效产生从各个存储器晶体管的源极到NAND 单元的源极端子54以及类似的从各个存储器晶体管的漏极到单元的漏极端子56的传导 路径。在第5,570,315、5,903,495、6,046,935号美国专利中描述具有此类NAND单元结 构的存储器装置。
图1E示意性说明具有用于存储电荷的介电层的非易失性存储器。使用介电层代替先 前描述的传导浮动栅极元件。在Eitan等人在IEEE Electron Device Letters的2000年11 月第11期卷21第543-545页的“NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell”中已描述此类利用介电存储元件的存储器装置。ONO介电层在源极与漏 极扩散之间的沟道上延伸。用于一个数据位的电荷局部化于介电层中邻近于漏极，且用 于另一数据位的电荷局部化于介电层中邻近于源极。举例来说，第5,768,192和6,011,725 号美国专利揭示一种具有夹在两个二氧化硅层之间的捕集电介质的非易失性存储器单 元。通过单独读取电介质内空间分离的电荷存储区的二元状态来实施多状态数据存储。
存储器阵列
存储器装置通常包括排列成行和列且可通过字线和位线定址的二维存储器单元阵 列。所述阵列可根据NOR型或NAND型结构来形成。
NOR阵列
图2说明NOR存储器单元阵列的实例。用图1B或1C中说明的类型的单元来实施 具有NOR型结构的存储器装置。每行存储器单元以菊链方式通过其源极和漏极连接起 来。这种设计有时被称为虚拟接地设计。每个存储器单元10具有源极14、漏极16、控 制栅极30和选择栅极40。一行中的单元的选择栅极连接到字线42。一列中的单元的源 极和漏极分别连接到选出的位线34和36。在存储器单元的控制栅极和选择栅极被独立 控制的一些实施例中，导引线36也连接列中的单元的控制栅极。
许多快闪EEPROM装置用存储器单元来实施，其中每一者形成为其控制栅极和选择 栅极连接在一起。在此情况下不需要导引线，且字线简单地连接沿着每行的单元的所有 控制栅极和选择栅极。第5,172,338和5,418,752号美国专利中揭示了这些设计的实例。 在这些设计中，字线本质上执行两种功能：行选择以及将控制栅极电压供应到行中的所 有单元以用于读取或编程。
NAND阵列
图3说明NAND存储器单元阵列的实例，例如图1D中展示的。位线沿着每列NAND 单元耦合到每个NAND单元的漏极端子56。源极线可沿着每行NAND单元连接其所有 源极端子54。同样，沿着行的NAND单元的控制栅极连接到一系列相应的字线。可通过 经由连接的字线用其控制栅极上的适当电压接通成对的选择晶体管(见图1D)而为整行 NAND单元定址。当正在读取NAND单元链内的存储器晶体管时，链中的其余存储器晶 体管经由其相关字线被硬接通，使得流动通过所述链的电流本质上取决于存储在正被读 取的单元中的电荷的电平。NAND结构阵列及其作为存储器系统的一部分的操作的实例 见第5,570,315、5,774,397和6,046,935号美国专利。
区块擦除
对电荷存储存储器装置编程只可能导致向其电荷存储元件中添加更多的电荷。因此， 在编程操作之前，必须移除(或擦除)电荷存储元件中的现有电荷。提供擦除电路(未 图示)以擦除存储器单元的一个或一个以上区块。当整个阵列的单元或阵列中实质群组 的单元被一起(即，快闪)电擦除时，将如EEPROM等非易失性存储器称为“快闪” EEPROM。一旦被擦除，单元群组于是便可被重新编程。可一起擦除的单元群组可由一 个或一个以上可定址的擦除单位组成。擦除单位或区块通常存储一个或一个以上数据页， 页为编程和读取单位，但是在单个操作中可编程或读取一个以上页。每个页通常存储一 个或一个以上数据扇区，扇区的大小由主机系统界定。一个实例是具有以下内容的扇区： 遵循通过磁盘驱动器建立的标准的512字节的用户数据，加上某一数目的字节的关于用 户数据和/或其存储区块的开销信息。
读取/写入电路
在通常的两状态EEPROM单元中，至少建立一个电流断点电平，以便将传导窗划分 成两个区。当通过施加预定的固定电压读取单元时，其源极/漏极电流通过与断点电平(或 参考电流IREF)比较而变成存储器状态。如果读取的电流高于断点电平的电流，那么确 定单元处于一种逻辑状态(例如，“零”状态)。另一方面，如果电流低于断点电平的电 流，那么确定单元处于另一种逻辑状态(例如，“一”状态)。因此，此种两状态单元存 储一个位的数字信息。通常提供可为可外部编程的参考电流源作为存储器系统的一部分， 以便产生断点电平电流。
为了增加存储器容量，随着半导体技术现状的进步，正在用越来越高的密度制造快 闪EEPROM装置。另一用于增加存储容量的方法是使得每个存储器单元存储两个以上状 态。
对于多状态或多电平EEPROM存储器单元，通过一个以上断点将传导窗划分成两个 以上区，使得每个单元能够存储一个以上的数据位。因此，给定EEPROM阵列可存储的 信息随着每个单元可存储的状态数目的增加而增加。第5,172,338号美国专利中描述了具 有多状态或多电平存储器单元的EEPROM或快闪EEPROM。
在实践中，通常通过在向控制栅极施加参考电压时感测单元的源极和漏极电极上的 传导电流，来读取单元的存储器状态。因此，对于单元的浮动栅极上的每个给定电荷， 可检测到相对于固定参考控制栅极电压的相应传导电流。类似地，可编程到浮动栅极上 的电荷的范围界定相应的阈值电压窗或相应的传导电流窗。
或者，代替于在划分的电流窗中检测传导电流，可在控制栅极处设置测试下的给定 存储器状态的阈值电压，并检测传导电流是低于还是高于阈值电流。在一个实施方案中， 通过检查传导电流通过位线电容放电的速率来实现相对于阈值电流对传导电流的检测。
图4说明浮动栅极可在任何一个时间选择性存储的四个不同电荷Q1-Q4的源极-漏 极电流ID与控制栅极电压VCG之间的关系。四个ID与VCG实线曲线代表可在存储器单元 的浮动栅极上被编程的四个可能的电荷电平，其分别对应于四种可能的存储器状态。作 为一个实例，一群单元的阈值电压窗的范围可为从0.5V到3.5V。可通过将阈值窗划分 成各自具有0.5V间隔的五个区来将六种存储器状态分界。举例来说，如果如图所示使用 2μA的参考电流IREF，那么用Q1编程的单元可被视为处于存储器状态“1”，因为其曲 线在由VCG＝0.5V和1.0V分界的阈值窗的区中与IREF交叉。类似地，Q4处于存储器状 态“5”。
如同根据以上描述可看出的，使得存储器单元存储的状态越多，其阈值窗划分得越 细致。这在编程和读取操作中将要求更高的精确性，以便能够实现所需的分辨率。
第4,357,685号美国专利揭示了一种编程2状态EPROM的方法，其中当将单元编程 为给定状态时，其会经受连续的编程电压脉冲，每次向浮动栅极添加递增的电荷。在脉 冲之间，回读或检验所述单元，以相对于断点电平确定其源极-漏极电流。当已经检验 出当前状态达到所要状态时，编程停止。所使用的编程脉冲串可具有增加的周期或振幅。
现有技术编程电路简单地施加编程脉冲，以从擦除或接地状态开始逐步穿过阈值窗 直到到达目标状态。实践上，为了允许充分的分辨率，每个划分或分界出的区将需要至 少约五个编程步骤来横穿。所述性能对于2状态存储器单元是可接受的。然而，对于多 状态单元，所需要的步骤数目随着划分的数目的增加而增加，且因此，必须提高编程精 确性或分辨率。举例来说，16状态的单元可能需要平均至少40个编程脉冲以编程为目 标状态。
图5示意性说明具有存储器阵列100的典型布置的存储器装置，读取/写入电路170 可经由行解码器130和列解码器160来存取所述存储器阵列100。如结合图2和3描述 的，存储器阵列100中的存储器单元的存储器晶体管可经由一组选定的字线和位线来定 址。行解码器130选择一个或一个以上字线，且列解码器160选择一个或一个以上位线， 以便向定址出的存储器晶体管的各自栅极施加适当电压。提供读取/写入电路170以读取 或写入(编程)经定址的存储器晶体管的存储器状态。读取/写入电路170包括许多可经 由位线连接到阵列中的存储器元件的读取/写入模块。
图6A是单个读取/写入模块190的示意性方框图。本质上，在读取或检验期间，读 出放大器确定流过经由选定位线连接的经定址存储器晶体管的漏极的电流。电流取决于 存储在存储器晶体管中的电荷及其控制栅极电压。举例来说，在多状态EEPROM单元中， 其浮动栅极可充电到若干不同电平中的一者。对于4电平单元，其可用于存储两位数据。 由读出放大器检测的电平由电平-位转换逻辑转换为将存储在数据锁存器中的一组数据 位。
影响读取/写入性能和准确性的因素
为了改进读取和编程性能，并行地读取或编程阵列中的多个电荷存储元件或存储器 晶体管。因此，存储器单元的逻辑“页”被一起读取或编程。在现有的存储器结构中， 行通常含有若干交错的页。页的所有存储器单元将被一起读取或编程。列解码器将选择 性地将每个交错的页连接到相应数目的读取/写入模块。举例来说，在一个实施方案中， 存储器阵列经设计以具有532字节大小的页(512个字节加上20个字节的开销)。如果 每个列含有漏极位线，且每行存在两个交错页，则这总共有8512个列，每页与4256个 列相关。将有4256个读出模块，其可连接以并行地读取或写入所有偶数位线或奇数位线。 以此方式，并行地从存储器单元的页中读取4256位(即，532个字节)的数据的页，或 者并行地将4256位(即，532个字节)的数据的页编程到存储器单元的页中。形成读取 /写入电路170的读取/写入模块可排列成各种结构。
参看图5，读取/写入电路170组织成读取/写入堆栈180的库。每一读取/写入堆栈 180均为读取/写入模块190的堆栈。在存储器阵列中，列间距由占据其的一个或两个晶 体管的大小决定。然而，如图6A可见，读取/写入模块的电路将可能实施有多出许多的 晶体管和电路元件且因此将占据超过许多列的空间。为了服务经占据的列中的一个以上 列，多个模块堆栈在彼此之上。
图6B展示通过读取/写入模块190的堆栈常规实施的图5的读取/写入堆栈。举例来 说，读取/写入模块可在十六个列上延伸，接着具有八个读取/写入模块的读取/写入堆栈 180可用于并行地服务八个列。读取/写入堆栈可经由列解码器耦合到库中的八个奇数(1、 3、5、7、9、11、13、15)列或八个偶数(2、4、6、8、10、12、14、16)列。
如先前提到，常规的存储器装置通过每次对所有偶数或所有奇数位线以整体并行方 式操作来改进读取/写入操作。由两个交错页组成的一行的此结构将有助于减轻配合读取 /写入电路区块的问题。还通过考虑控制位线到位线电容性耦合来对其进行控制。区块解 码器用于将读取/写入模块的集合多路复用到偶数页或奇数页。以此方式，每当读取或编 程一组位线，交错的组便可接地以最小化直接相邻耦合。
然而，交错页结构在至少三个方面中是不利的。第一，其需要额外的多路复用电路。 第二，其性能上缓慢。为完成通过字线连接或连接成行的存储器单元的读取或编程，需 要两次读取或两次编程操作。第三，其在处理其它干扰效应时也不是最佳的，所述干扰 效应例如当在不同时间编程两个相邻电荷存储元件(例如单独地在奇数和偶数页中)时 处于浮动栅极电平的相邻电荷存储元件之间的场耦合。
当存储器晶体管之间的间距一直缩小时，相邻场耦合的问题变得更显著。在存储器 晶体管中，电荷存储元件夹在沟道区与控制栅极之间。在沟道区中流动的电流是由控制 栅极和电荷存储元件处的场贡献的所得电场的函数。通过一直增加的密度，存储器晶体 管形成为越来越靠近在一起。来自相邻电荷存储元件的场便变为对受影响单元的所得场 的显著贡献因素。相邻场取决于编程到相邻者的电荷存储元件中的电荷。此扰动场本质 上是动态的，因为其随着相邻者的编程状态而改变。因此，可依据相邻者的改变状态在 不同时间不同地读取受影响的单元。
交错页的常规结构加剧了由相邻浮动栅极耦合造成的错误。由于偶数页和奇数页彼 此无关地编程和读取，因此可在一组条件下编程一页且在完全不同的一组条件下读回所 述页，这取决于在同时对介入的页发生了什么。读取错误随着增加的密度将变得更严重， 从而需要更准确的读取操作和针对多状态实施方案的阈值窗的更粗略分割。性能将受到 损害且多状态实施方案中的潜在能力受到限制。
第US-2004-0060031-A1号美国专利公开案揭示一种高性能且紧致的非易失性存储 器装置，其具有用以并行地读取和写入相应的存储器单元区块的较大读取/写入电路区 块。特定来说，存储器装置具有将读取/写入电路区块中的冗余减少到最小的结构。通过 将读取/写入模块的区块重新分布到并行操作同时以时间多路复用方式与实质上较小的 一组共用部分相互作用的区块读取/写入模块核心部分中，来实现空间以及功率的显著节 省。特定来说，由共享的处理器执行多个读出放大器与数据锁存器之间的读取/写入电路 之间的数据处理。
因此一般需要高性能和高容量非易失性存储器。特定来说，需要一种具有增强的读 取和编程性能的紧致非易失性存储器，其具有紧致并有效且仍非常通用以用于在读取/写 入电路之间处理数据的改进处理器。
EEPROM和电可编程只读存储器(EPROM)是非易失性存储器，其可被擦除且具有 写入或“编程”到其存储器单元中的新数据。两者均利用在半导体衬底中定位于源极与 漏极区之间的沟道区上的在场效晶体管结构中的浮动(未连接)导电栅极。接着在浮动 栅极上提供控制栅极。晶体管的阈值电压特性由保留在浮动栅极上的电荷的量控制。也 就是说，对于浮动栅极上给定的电荷电平，存在必须在晶体管“接通”之前施加到控制 栅极以允许其源极与漏极区之间的传导的相应电压(阈值)。
浮动栅极可保持一定范围的电荷且因此可编程到阈值电压窗内的任何阈值电压电 平。阈值电压窗的大小由装置的最小和最大阈值电平定界，所述阈值电平又对应于可编 程到浮动栅极上的电荷的范围。阈值窗通常取决于存储器装置的特性、工作条件和历史。 原则上可使用窗内的每一相异、可解析的阈值电压电平范围来指定单元的明确存储器状 态。
用作存储器单元的晶体管通常通过两种机制之一编程到“经编程”状态。在“热电 子注入”中，施加到漏极的高电压加速了越过衬底沟道区的电子。同时，施加到控制栅 极的高电压将热电子拉过薄栅极电介质而到达浮动栅极上。在“穿隧注入”中，相对于 衬底将高电压施加到控制栅极。以此方式，将电子从衬底拉到介入的浮动栅极。
可通过许多机制擦除存储器装置。对于EPROM，通过以紫外线辐射从浮动栅极移除 电荷可整体擦除存储器。对于EEPROM，通过相对于控制栅极向衬底施加高电压以便引 起浮动栅极中的电子隧穿过薄氧化物而到达衬底沟道区(即，Fowler-Nordheim隧穿)， 可电擦除存储器单元。通常，EEPROM可逐个字节地擦除。对于快闪EEPROM，可一次 性全部或每次一个或一个以上区块电擦除存储器，其中一区块可由512字节或512字节 以上的存储器组成。
非易失性存储器单元的实例
存储器装置通常包括一个或一个以上可安装在卡上的存储器芯片。每一存储器芯片 包括由例如解码器和擦除、写入与读取电路的外围电路支持的存储器单元阵列。更复杂 的存储器装置还具有执行智能和较高级存储器操作和介接的控制器。存在许多当今正使 用的商业上成功的非易失性固态存储器装置。这些存储器装置可采用不同类型的存储器 单元，每一类型均具有一个或一个以上电荷存储元件。
图1A-1E示意性说明非易失性存储器单元的不同的实例。
图1A示意性说明具有用于存储电荷的浮动栅极的EEPROM单元形式的非易失性存 储器。电可擦除和可编程只读存储器(EEPROM)与EPROM具有类似的结构，但另外 提供用于在施加适当电压时从其浮动栅极电载入和电移除电荷而不需要暴露于UV辐射 的机制。此类单元及其制造方法的实例在第5,595,924号美国专利中给出。
图1B示意性说明具有选择栅极和控制或导引栅极两者的快闪EEPROM单元。存储 器单元10在源极14与漏极16扩散之间具有“分裂沟道”12。单元有效地形成有串联的 两个晶体管T1和T2。T1用作存储器晶体管，其具有浮动栅极20和控制栅极30。浮动 栅极能够存储可选择量的电荷。可流过T1的沟道部分的电流量取决于控制栅极30上的 电压以及驻留在介入的浮动栅极20上的电荷量。T2用作选择晶体管，其具有选择栅极 40。当T2由选择栅极40处的电压接通时，其允许T1的沟道部分中的电流在源极与漏极 之间通过。选择晶体管提供与控制栅极处电压无关的沿着源极-漏极沟道的切换。一个优 点在于其可用于断开由于其浮动栅极处的电荷耗尽(正)而在零控制栅极电压下仍传导 的那些单元。另一优点在于其允许更容易实施源极侧注入编程。
分裂沟道存储器单元的一个简单实施例是选择栅极和控制栅极连接到同一字线，如 图1B所示的虚线示意性指示。这是通过使电荷存储元件(浮动栅极)位于沟道的一个部 分上且使控制栅极结构(字线的一部分)位于另一沟道部分上以及电荷存储元件上来完 成。这有效地形成具有串联的两个晶体管的单元，一个(存储器晶体管)具有在电荷存 储元件上的电荷量与控制可流过其沟道部分的电流量的字线上电压的组合，且另一个(选 择晶体管)具有单独用作其栅极的字线。此类单元、其在存储器系统中的使用及其制造 方法的实例在第5,070,032、5,095,344、5,315,541、5,343,063和5,661,053号美国专利中 给出。
图1B中展示的分裂沟道单元的更精细的实施例为当选择栅极和控制栅极独立且其 间没有由虚线连接时。一种实施方案将单元阵列中一列的控制栅极连接到垂直于字线的 控制(或导引)线。作用是使字线不必在对选定单元进行读取或编程时同时执行两个功 能。这两个功能是(1)用作选择晶体管的栅极，因此需要适当的电压来接通和断开选择 晶体管，以及(2)通过字线与电荷存储元件之间的电场(电容性)耦合将电荷存储元件 的电压驱动到期望电平。常常难以用单个电压以最佳方式执行这两种功能。通过单独控 制控制栅极和选择栅极，字线仅需要执行功能(1)，而添加的控制线执行功能(2)。此 能力允许较高性能编程的设计，其中编程电压适合于目标数据。例如在第5,313,421和 6,222,762号美国专利中描述快闪EEPROM阵列中独立控制(或导引)栅极的使用。
图1C示意性说明另一快闪EEPROM单元，其具有双浮动栅极以及独立的选择和控 制栅极。存储器单元10类似于图1B的存储器单元，不同的是其有效地具有串联的三个 晶体管。在此类型的单元中，在其源极与漏极扩散之间的沟道上包含两个存储元件(即， T1-左和T1-右存储元件)，其中选择晶体管T1位于其间。存储器晶体管分别具有浮动栅 极20和20′以及控制栅极30和30′。选择晶体管T2由选择栅极40控制。在任何一个时 间，存取所述对存储器晶体管中的仅一者进行读取或写入。当存取存储单元T1-左时， T2与T1-右两者接通以允许T1-左的沟道部分中的电流在源极与漏极之间通过。类似地， 当存取存储单元T1-右时，T2和T1-左接通。通过使选择栅极多晶硅的一部分紧密邻近 浮动栅极并向选择栅极施加实质为正的电压(例如，20V)以使得存储在浮动栅极内的 电子可隧穿到选择栅极多晶硅，来实现擦除。
图1D示意性说明组织成NAND单元的存储器单元串。NAND单元50由通过其源极 和漏极菊形链接的一系列存储器晶体管M1、M2、...、Mn(n＝4、8、16或更大)。一对 选择晶体管S1、S2控制存储器晶体管链经由NAND单元的源极端子54和漏极端子56 到外部的连接。在存储器阵列中，当源极选择晶体管S1接通时，源极端子耦合到源极线。 类似地，当漏极选择晶体管S2接通时，NAND单元的漏极端子耦合到存储器阵列的位线。 链中的每一存储器晶体管均具有用以存储给定量电荷以便表示既定存储器状态的电荷存 储元件。每一存储器晶体管的控制栅极提供对读取和写入操作的控制。每一选择晶体管 S1、S2的控制栅极提供分别经由其源极端子54和漏极端子56对NAND单元的存取。
当在编程期间读取和检验NAND单元内的经定址存储器晶体管时，向其控制栅极供 以适当的电压。同时，NAND单元50中的其余未定址存储器晶体管通过在其控制栅极上 施加足够的电压而完全接通。以此方式，有效产生从各个存储器晶体管的源极到NAND 单元的源极端子54以及类似的从各个存储器晶体管的漏极到单元的漏极端子56的传导 路径。在第5,570,315、5,903,495、6,046,935号美国专利中描述具有此类NAND单元结 构的存储器装置。
图1E示意性说明具有用于存储电荷的介电层的非易失性存储器。使用介电层代替先 前描述的传导浮动栅极元件。在Eitan等人在IEEE Electron Device Letters的2000年11 月第11期卷21第543-545页的“NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell”中已描述此类利用介电存储元件的存储器装置。ONO介电层在源极与漏 极扩散之间的沟道上延伸。用于一个数据位的电荷局部化于介电层中邻近于漏极，且用 于另一数据位的电荷局部化于介电层中邻近于源极。举例来说，第5,768,192和6,011,725 号美国专利揭示一种具有夹在两个二氧化硅层之间的捕集电介质的非易失性存储器单 元。通过单独读取电介质内空间分离的电荷存储区的二元状态来实施多状态数据存储。
存储器阵列
存储器装置通常包括排列成行和列且可通过字线和位线定址的二维存储器单元阵 列。所述阵列可根据NOR型或NAND型结构来形成。
NOR阵列
图2说明NOR存储器单元阵列的实例。用图1B或1C中说明的类型的单元来实施 具有NOR型结构的存储器装置。每行存储器单元以菊链方式通过其源极和漏极连接起 来。这种设计有时被称为虚拟接地设计。每个存储器单元10具有源极14、漏极16、控 制栅极30和选择栅极40。一行中的单元的选择栅极连接到字线42。一列中的单元的源 极和漏极分别连接到选出的位线34和36。在存储器单元的控制栅极和选择栅极被独立 控制的一些实施例中，导引线36也连接列中的单元的控制栅极。
许多快闪EEPROM装置用存储器单元来实施，其中每一者形成为其控制栅极和选择 栅极连接在一起。在此情况下不需要导引线，且字线简单地连接沿着每行的单元的所有 控制栅极和选择栅极。第5,172,338和5,418,752号美国专利中揭示了这些设计的实例。 在这些设计中，字线本质上执行两种功能：行选择以及将控制栅极电压供应到行中的所 有单元以用于读取或编程。
NAND阵列
图3说明NAND存储器单元阵列的实例，例如图1D中展示的。位线沿着每列NAND 单元耦合到每个NAND单元的漏极端子56。源极线可沿着每行NAND单元连接其所有 源极端子54。同样，沿着行的NAND单元的控制栅极连接到一系列相应的字线。可通过 经由连接的字线用其控制栅极上的适当电压接通成对的选择晶体管(见图1D)而为整行 NAND单元定址。当正在读取NAND单元链内的存储器晶体管时，链中的其余存储器晶 体管经由其相关字线被硬接通，使得流动通过所述链的电流本质上取决于存储在正被读 取的单元中的电荷的电平。NAND结构阵列及其作为存储器系统的一部分的操作的实例 见第5,570,315、5,774,397和6,046,935号美国专利。
区块擦除
对电荷存储存储器装置编程只可能导致向其电荷存储元件中添加更多的电荷。因此， 在编程操作之前，必须移除(或擦除)电荷存储元件中的现有电荷。提供擦除电路(未 图示)以擦除存储器单元的一个或一个以上区块。当整个阵列的单元或阵列中实质群组 的单元被一起(即，快闪)电擦除时，将如EEPROM等非易失性存储器称为“快闪” EEPROM。一旦被擦除，单元群组于是便可被重新编程。可一起擦除的单元群组可由一 个或一个以上可定址的擦除单位组成。擦除单位或区块通常存储一个或一个以上数据页， 页为编程和读取单位，但是在单个操作中可编程或读取一个以上页。每个页通常存储一 个或一个以上数据扇区，扇区的大小由主机系统界定。一个实例是具有以下内容的扇区： 遵循通过磁盘驱动器建立的标准的512字节的用户数据，加上某一数目的字节的关于用 户数据和/或其存储区块的开销信息。
读取/写入电路
在通常的两状态EEPROM单元中，至少建立一个电流断点电平，以便将传导窗划分 成两个区。当通过施加预定的固定电压读取单元时，其源极/漏极电流通过与断点电平(或 参考电流IREF)比较而变成存储器状态。如果读取的电流高于断点电平的电流，那么确 定单元处于一种逻辑状态(例如，“零”状态)。另一方面，如果电流低于断点电平的电 流，那么确定单元处于另一种逻辑状态(例如，“一”状态)。因此，此种两状态单元存 储一个位的数字信息。通常提供可为可外部编程的参考电流源作为存储器系统的一部分， 以便产生断点电平电流。
为了增加存储器容量，随着半导体技术现状的进步，正在用越来越高的密度制造快 闪EEPROM装置。另一用于增加存储容量的方法是使得每个存储器单元存储两个以上状 态。
对于多状态或多电平EEPROM存储器单元，通过一个以上断点将传导窗划分成两个 以上区，使得每个单元能够存储一个以上的数据位。因此，给定EEPROM阵列可存储的 信息随着每个单元可存储的状态数目的增加而增加。第5,172,338号美国专利中描述了具 有多状态或多电平存储器单元的EEPROM或快闪EEPROM。
在实践中，通常通过在向控制栅极施加参考电压时感测单元的源极和漏极电极上的 传导电流，来读取单元的存储器状态。因此，对于单元的浮动栅极上的每个给定电荷， 可检测到相对于固定参考控制栅极电压的相应传导电流。类似地，可编程到浮动栅极上 的电荷的范围界定相应的阈值电压窗或相应的传导电流窗。
或者，代替于在划分的电流窗中检测传导电流，可在控制栅极处设置测试下的给定 存储器状态的阈值电压，并检测传导电流是低于还是高于阈值电流。在一个实施方案中， 通过检查传导电流通过位线电容放电的速率来实现相对于阈值电流对传导电流的检测。
图4说明浮动栅极可在任何一个时间选择性存储的四个不同电荷Q1-Q4的源极-漏 极电流ID与控制栅极电压VCG之间的关系。四个ID与VCG实线曲线代表可在存储器单元 的浮动栅极上被编程的四个可能的电荷电平，其分别对应于四种可能的存储器状态。作 为一个实例，一群单元的阈值电压窗的范围可为从0.5V到3.5V。可通过将阈值窗划分 成各自具有0.5V间隔的五个区来将六种存储器状态分界。举例来说，如果如图所示使用 2μA的参考电流IREF，那么用Q1编程的单元可被视为处于存储器状态“1”，因为其曲 线在由VCG＝0.5V和1.0V分界的阈值窗的区中与IREF交叉。类似地，Q4处于存储器状 态“5”。
如同根据以上描述可看出的，使得存储器单元存储的状态越多，其阈值窗划分得越 细致。这在编程和读取操作中将要求更高的精确性，以便能够实现所需的分辨率。
第4,357,685号美国专利揭示了一种编程2状态EPROM的方法，其中当将单元编程 为给定状态时，其会经受连续的编程电压脉冲，每次向浮动栅极添加递增的电荷。在脉 冲之间，回读或检验所述单元，以相对于断点电平确定其源极-漏极电流。当已经检验 出当前状态达到所要状态时，编程停止。所使用的编程脉冲串可具有增加的周期或振幅。
现有技术编程电路简单地施加编程脉冲，以从擦除或接地状态开始逐步穿过阈值窗 直到到达目标状态。实践上，为了允许充分的分辨率，每个划分或分界出的区将需要至 少约五个编程步骤来横穿。所述性能对于2状态存储器单元是可接受的。然而，对于多 状态单元，所需要的步骤数目随着划分的数目的增加而增加，且因此，必须提高编程精 确性或分辨率。举例来说，16状态的单元可能需要平均至少40个编程脉冲以编程为目 标状态。
图5示意性说明具有存储器阵列100的典型布置的存储器装置，读取/写入电路170 可经由行解码器130和列解码器160来存取所述存储器阵列100。如结合图2和3描述 的，存储器阵列100中的存储器单元的存储器晶体管可经由一组选定的字线和位线来定 址。行解码器130选择一个或一个以上字线，且列解码器160选择一个或一个以上位线， 以便向定址出的存储器晶体管的各自栅极施加适当电压。提供读取/写入电路170以读取 或写入(编程)经定址的存储器晶体管的存储器状态。读取/写入电路170包括许多可经 由位线连接到阵列中的存储器元件的读取/写入模块。
图6A是单个读取/写入模块190的示意性方框图。本质上，在读取或检验期间，读 出放大器确定流过经由选定位线连接的经定址存储器晶体管的漏极的电流。电流取决于 存储在存储器晶体管中的电荷及其控制栅极电压。举例来说，在多状态EEPROM单元中， 其浮动栅极可充电到若干不同电平中的一者。对于4电平单元，其可用于存储两位数据。 由读出放大器检测的电平由电平-位转换逻辑转换为将存储在数据锁存器中的一组数据 位。
影响读取/写入性能和准确性的因素
为了改进读取和编程性能，并行地读取或编程阵列中的多个电荷存储元件或存储器 晶体管。因此，存储器单元的逻辑“页”被一起读取或编程。在现有的存储器结构中， 行通常含有若干交错的页。页的所有存储器单元将被一起读取或编程。列解码器将选择 性地将每个交错的页连接到相应数目的读取/写入模块。举例来说，在一个实施方案中， 存储器阵列经设计以具有532字节大小的页(512个字节加上20个字节的开销)。如果 每个列含有漏极位线，且每行存在两个交错页，则这总共有8512个列，每页与4256个 列相关。将有4256个读出模块，其可连接以并行地读取或写入所有偶数位线或奇数位线。 以此方式，并行地从存储器单元的页中读取4256位(即，532个字节)的数据的页，或 者并行地将4256位(即，532个字节)的数据的页编程到存储器单元的页中。形成读取 /写入电路170的读取/写入模块可排列成各种结构。
参看图5，读取/写入电路170组织成读取/写入堆栈180的库。每一读取/写入堆栈 180均为读取/写入模块190的堆栈。在存储器阵列中，列间距由占据其的一个或两个晶 体管的大小决定。然而，如图6A可见，读取/写入模块的电路将可能实施有多出许多的 晶体管和电路元件且因此将占据超过许多列的空间。为了服务经占据的列中的一个以上 列，多个模块堆栈在彼此之上。
图6B展示通过读取/写入模块190的堆栈常规实施的图5的读取/写入堆栈。举例来 说，读取/写入模块可在十六个列上延伸，接着具有八个读取/写入模块的读取/写入堆栈 180可用于并行地服务八个列。读取/写入堆栈可经由列解码器耦合到库中的八个奇数(1、 3、5、7、9、11、13、15)列或八个偶数(2、4、6、8、10、12、14、16)列。
如先前提到，常规的存储器装置通过每次对所有偶数或所有奇数位线以整体并行方 式操作来改进读取/写入操作。由两个交错页组成的一行的此结构将有助于减轻配合读取 /写入电路区块的问题。还通过考虑控制位线到位线电容性耦合来对其进行控制。区块解 码器用于将读取/写入模块的集合多路复用到偶数页或奇数页。以此方式，每当读取或编 程一组位线，交错的组便可接地以最小化直接相邻耦合。
然而，交错页结构在至少三个方面中是不利的。第一，其需要额外的多路复用电路。 第二，其性能上缓慢。为完成通过字线连接或连接成行的存储器单元的读取或编程，需 要两次读取或两次编程操作。第三，其在处理其它干扰效应时也不是最佳的，所述干扰 效应例如当在不同时间编程两个相邻电荷存储元件(例如单独地在奇数和偶数页中)时 处于浮动栅极电平的相邻电荷存储元件之间的场耦合。
当存储器晶体管之间的间距一直缩小时，相邻场耦合的问题变得更显著。在存储器 晶体管中，电荷存储元件夹在沟道区与控制栅极之间。在沟道区中流动的电流是由控制 栅极和电荷存储元件处的场贡献的所得电场的函数。通过一直增加的密度，存储器晶体 管形成为越来越靠近在一起。来自相邻电荷存储元件的场便变为对受影响单元的所得场 的显著贡献因素。相邻场取决于编程到相邻者的电荷存储元件中的电荷。此扰动场本质 上是动态的，因为其随着相邻者的编程状态而改变。因此，可依据相邻者的改变状态在 不同时间不同地读取受影响的单元。
交错页的常规结构加剧了由相邻浮动栅极耦合造成的错误。由于偶数页和奇数页彼 此无关地编程和读取，因此可在一组条件下编程一页且在完全不同的一组条件下读回所 述页，这取决于在同时对介入的页发生了什么。读取错误随着增加的密度将变得更严重， 从而需要更准确的读取操作和针对多状态实施方案的阈值窗的更粗略分割。性能将受到 损害且多状态实施方案中的潜在能力受到限制。
第US-2004-0060031-A1号美国专利公开案揭示一种高性能且紧致的非易失性存储 器装置，其具有用以并行地读取和写入相应的存储器单元区块的较大读取/写入电路区 块。特定来说，存储器装置具有将读取/写入电路区块中的冗余减少到最小的结构。通过 将读取/写入模块的区块重新分布到并行操作同时以时间多路复用方式与实质上较小的 一组共用部分相互作用的区块读取/写入模块核心部分中，来实现空间以及功率的显著节 省。特定来说，由共享的处理器执行多个读出放大器与数据锁存器之间的读取/写入电路 之间的数据处理。
因此一般需要高性能和高容量非易失性存储器。特定来说，需要一种具有增强的读 取和编程性能的紧致非易失性存储器，其具有紧致并有效且仍非常通用以用于在读取/写 入电路之间处理数据的改进处理器。
发明内容
根据本发明的一个方面，提供一种用于在非易失性存储器中管制多阶段编程过程的 方法和相应电路。更具体来说，示范性实施例使用快速通过写入技术，其中使用单个编 程通过，但选定存储器单元的偏压经改变以随着存储器单元接近其目标值而减慢编程。 在每一编程脉冲之后，以第一较低检验值检验存储器，随后是第二较高电平的第二检验。 第二电平用于锁定选定单元以防止其进一步编程。第一较低检验电平用于改变编程阶段。 在示范性实施例中，升高选定存储器单元的沟道的电压电平完成此操作。本发明的原理 性方面引入与读取/写入电路相关联的锁存器，所述读取/写入电路可沿着相应位线连接到 每一选定存储器单元以用于存储处于此较低电平的检验的结果。在N状态存储器中，为 编程而选择的每一存储器单元将具有与其关联的N+1个锁存器，其中N个锁存器用以跟 踪目标数据且第(N+1)个锁存器用于管制编程阶段。
示范性实施例是具体来说采用全位线结构的NAND型存储器。沿着选定字线施加具 有上升阶梯形式的编程波形。在初始编程阶段中，选定存储器单元通过将其相应位线设 定为接地来将其沟道设定为接地，以便便于编程。一旦存在成功的处于较低检验电平的 检验，位线电压就在示范性实施例中通过一组位线箝位上的电平而升高，使得允许选定 存储器单元的沟道达到较高电压电平，借此减慢编程。示范性实施例利用位线箝位来调 节位线上的偏压电平。与每一位线相关联的读取/写入堆栈具有可用于管制写入过程的一 组数据锁存器，其中这些锁存器中的一者用于存储处于较低电平的检验的结果且借此管 制编程阶段，以及具有充足的用以监视标准编程过程的锁存器。
通过以下对本发明的优选实施例的描述将了解本发明的额外特征和优点，所述描述 应结合附图理解。
示范性实施例是具体来说采用全位线结构的NAND型存储器。沿着选定字线施加具 有上升阶梯形式的编程波形。在初始编程阶段中，选定存储器单元通过将其相应位线设 定为接地来将其沟道设定为接地，以便便于编程。一旦存在成功的处于较低检验电平的 检验，位线电压就在示范性实施例中通过一组位线箝位上的电平而升高，使得允许选定 存储器单元的沟道达到较高电压电平，借此减慢编程。示范性实施例利用位线箝位来调 节位线上的偏压电平。与每一位线相关联的读取/写入堆栈具有可用于管制写入过程的一 组数据锁存器，其中这些锁存器中的一者用于存储处于较低电平的检验的结果且借此管 制编程阶段，以及具有充足的用以监视标准编程过程的锁存器。
通过以下对本发明的优选实施例的描述将了解本发明的额外特征和优点，所述描述 应结合附图理解。
附图说明
图1A-1E示意性说明非易失性存储器单元的不同实例。
图2说明存储器单元的NOR阵列的实例。
图3说明例如图1D所示的NAND存储器单元阵列的实例。
图4说明用于浮动栅极可在任何一个时间存储的四个不同电荷Q1-Q4的源极-漏极电 流与控制栅极电压之间的联系。
图5示意性说明可由读取/写入电路经由行和列解码器存取的存储器阵列的典型布 置。
图6A是单个读取/写入模块的示意方框图。
图6B展示通过读取/写入模块堆栈常规实施的图5的读取/写入堆栈。
图7A示意性说明具有经分割读取/写入堆栈库的紧致存储器装置，其中实施本发明 的改进处理器。
图7B说明图7A所示的紧致存储器装置的优选布置。
图8示意性说明图7A所示的读取/写入堆栈中基本组件的一般布置。
图9说明图7A和7B所示的读取/写入电路之间读取/写入堆栈的一个优选布置。
图10说明图9所示的共用处理器的改进实施例。
图11A说明图10所示的共用处理器的输入逻辑的优选实施例。
图11B说明图11A的输入逻辑的真值表。
图12A说明图10所示的共用处理器的输出逻辑的优选实施例。
图12B说明图12A的输出逻辑的真值表。
图13展示针对低检验电平和高检验电平的对应于相同存储器状态的存储元件的两 个分布。
图14说明在双通过写入技术中使用的编程波形的实例。
图15说明在快速通过写入技术中使用的编程波形的实例。
图16展示全位线结构中的NAND型阵列及其外围电路的一部分。
图17描述使用图10的数据锁存器实施针对下部数据页的快速通过写入。
图18展示示范性检验波形以说明两个检验电平。
图19为快速通过写入算法的流程图。
图20展示用于常规两页编码的存储器单元的分布。
图21描述使用图10的数据锁存器在常规编码中实施针对上部数据页的快速通过写 入。
图22描述使用图10的数据锁存器实施针对完全序列编程的快速通过写入。
图23和24展示用于交替的两页编码的存储器单元的分布。
图25描述使用图10的数据锁存器在交替的两页编码中实施针对上部数据页的快速 通过写入。
图2说明存储器单元的NOR阵列的实例。
图3说明例如图1D所示的NAND存储器单元阵列的实例。
图4说明用于浮动栅极可在任何一个时间存储的四个不同电荷Q1-Q4的源极-漏极电 流与控制栅极电压之间的联系。
图5示意性说明可由读取/写入电路经由行和列解码器存取的存储器阵列的典型布 置。
图6A是单个读取/写入模块的示意方框图。
图6B展示通过读取/写入模块堆栈常规实施的图5的读取/写入堆栈。
图7A示意性说明具有经分割读取/写入堆栈库的紧致存储器装置，其中实施本发明 的改进处理器。
图7B说明图7A所示的紧致存储器装置的优选布置。
图8示意性说明图7A所示的读取/写入堆栈中基本组件的一般布置。
图9说明图7A和7B所示的读取/写入电路之间读取/写入堆栈的一个优选布置。
图10说明图9所示的共用处理器的改进实施例。
图11A说明图10所示的共用处理器的输入逻辑的优选实施例。
图11B说明图11A的输入逻辑的真值表。
图12A说明图10所示的共用处理器的输出逻辑的优选实施例。
图12B说明图12A的输出逻辑的真值表。
图13展示针对低检验电平和高检验电平的对应于相同存储器状态的存储元件的两 个分布。
图14说明在双通过写入技术中使用的编程波形的实例。
图15说明在快速通过写入技术中使用的编程波形的实例。
图16展示全位线结构中的NAND型阵列及其外围电路的一部分。
图17描述使用图10的数据锁存器实施针对下部数据页的快速通过写入。
图18展示示范性检验波形以说明两个检验电平。
图19为快速通过写入算法的流程图。
图20展示用于常规两页编码的存储器单元的分布。
图21描述使用图10的数据锁存器在常规编码中实施针对上部数据页的快速通过写 入。
图22描述使用图10的数据锁存器实施针对完全序列编程的快速通过写入。
图23和24展示用于交替的两页编码的存储器单元的分布。
图25描述使用图10的数据锁存器在交替的两页编码中实施针对上部数据页的快速 通过写入。
具体实施方式
图7A示意性说明具有经分割读取/写入堆栈库的紧致存储器装置，其中实施本发明 的改进处理器。存储器装置包含二维存储器单元阵列300、控制电路310以及读取/写入 电路370。存储器阵列300可经由行解码器330通过字线定址，和经由列解码器360通 过位线定址。读取/写入电路370实施为经分割读取/写入堆栈库400且允许并行读取或编 程存储器单元的区块(也称为“页”)。在优选实施例中，由邻接的一行存储器单元构成 页。在另一实施例中，其中一行存储器单元分割为多个区块或页，提供区块多路复用器 350以将读取/写入电路370多路复用到各个区块。
控制电路310与读取/写入电路370协作以对存储器阵列300执行存储器操作。控制 电路310包含状态机312、芯片上地址解码器314以及功率控制模块316。状态机312提 供存储器操作的芯片电平控制。芯片上地址解码器314提供由主机或存储器控制器使用 的地址与由解码器330和370使用的硬件地址之间的地址接口。功率控制模块316控制 在存储器操作期间供应到字线和位线的功率和电压。
图7B说明图7A所示的紧致存储器装置的优选布置。在阵列的相对侧上以对称方式 实施各种外围电路对存储器阵列300的存取，使得每一侧上的存取线和电路减半。因此， 行解码器分裂为行解码器330A和330B，且列解码器分裂为列解码器360A和360B 。在 一行存储器单元分割为多个区块的实施例中，区块多路复用器350分裂为区块多路复用 器350A和350B。类似地，读取/写入电路分裂为从阵列300的底部连接到位线的读取/ 写入电路370A和从阵列300的顶部连接到位线的读取/写入电路370B。以此方式，读取 /写入模块的密度且因此经分割的读取/写入堆栈400的密度实质上减少一半。
图8示意性说明图7A所示的读取/写入堆栈中基本组件的一般布置。根据本发明的 一般结构，读取/写入堆栈400包括用于读出k个位线的读出放大器的堆栈212、用于经 由I/O总线231输入或输出数据的I/O模块440、用于存储输入或输出数据的数据锁存器 堆栈430、用以在读取/写入堆栈400之间处理和存储数据的共用处理器500，以及用于 堆栈组件之间通信的堆栈总线421。读取/写入电路370之间的堆栈总线控制器经由线411 提供控制和定时信号以用于控制读取/写入堆栈之间的各种组件。
图9说明图7A和7B所示的读取/写入电路之间的读取/写入堆栈的一个优选布置。 每一读取/写入堆栈400并行地对一组k个位线进行操作。如果一页具有p＝r*k个位线， 那么将存在r个读取/写入堆栈400-1、...、400-r。
并行操作的整个经分割读取/写入堆栈库400允许并行读取或编程沿着一行的p个单 元的区块(或页)。因此，对于整行单元将存在p个读取/写入模块。由于每一堆栈服务k 个存储器单元，因此库中读取/写入堆栈的总数目给定为r＝p/k。举例来说，如果r为库 中堆栈的数目，那么p＝r*k。一个示范性存储器阵列可具有p＝512个字节(512x8位)， k＝8，且因此r＝512。在优选实施例中，区块是整行单元的连续。在另一实施例中，区块 是行中单元的子集。举例来说，单元的子集可为整个行的一半或整个行的四分之一。单 元的子集可为邻接单元的连续或每隔一个单元的一个单元，或每隔预定数目单元的一个 单元。
每一读取/写入堆栈(例如400-1)本质上含有并行地服务一段k个存储器单元的读 出放大器212-1到212-k的堆栈。第2004-0109357-A1号美国专利公开案中揭示优选的读 出放大器，所述公开案的整个揭示内容以引用的方式并入本文。
堆栈总线控制器410经由线411对读取/写入电路370提供控制和定时信号。堆栈总 线控制器本身经由线311而依赖于存储器控制器310。每一读取/写入堆栈400之间的通 信由互连的堆栈总线431实行并受到堆栈总线控制器410的控制。控制线411提供从堆 栈总线控制器410到读取/写入堆栈400-1的组件的控制和时钟信号。
在优选布置中，将堆栈总线分割为用于共用处理器500与读出放大器堆栈212之间 通信的SA总线422以及用于处理器与数据锁存器堆栈430之间通信的D总线423。
数据锁存器堆栈430包括数据锁存器430-1到430-k，与堆栈相关联的每一存储器单 元对应其中一个数据锁存器。I/O模块440启用数据锁存器以经由I/O总线231与外部交 换数据。
共用处理器还包含用于输出指示存储器操作状态(例如，错误情况)的状态信号的 输出507。状态信号用于驱动连线“或”(Wired-Or)配置中连接到旗标总线509的n晶 体管550的栅极。旗标总线优选由控制器310预充电，且将在读取/写入堆栈中任一者断 言状态信号时被下拉。
图10说明图9中所示共用处理器的改进实施例。共用处理器500包括用于与外部电 路通信的处理器总线PBUS 505、输入逻辑510、处理器锁存器PLatch 520以及输出逻辑 530。
输入逻辑510接收来自PBUS的数据并依据经由信号线411来自堆栈总线控制器410 的控制信号在逻辑状态“1”、“0”或“Z”(浮动)之一中作为经变换数据输出到BSI节 点。设定/重设锁存器PLatch 520接着锁存BSI，从而获得作为MTCH和MTCH*的一对 互补输出信号。
输出逻辑530接收MTCH和MTCH*信号，并在PBUS 505上依据经由信号线411 来自堆栈总线控制器410的控制信号在逻辑状态“1”、“0”或“Z”(浮动)之一中输出 经变换数据。
在任何一个时间，共用处理器500处理与给定存储器单元有关的数据。举例来说， 图10说明耦合到位线1的存储器单元的情况。相应的读出放大器212-1包括出现读出放 大器数据的节点。在优选实施例中，节点采用存储数据的SA锁存器214-1的形式。类似 地，相应组的数据锁存器430-1存储与耦合到位线1的存储器单元相关联的输入或输出 数据。在优选实施例中，所述组数据锁存器430-1包括用于存储n位数据的充足的数据 锁存器434-1、...、434-n。
当传输门501由一对互补信号SAP和SAN启用时，共用处理器500的PBUS 505经 由SBUS 422存取SA锁存器214-1。类似地，当传输门502由一对互补信号DTP和DTN 启用时，PBUS 505经由DBUS 423存取所述组数据锁存器430-1。信号SAP、SAN、DTP 和DTN被明确说明为来自堆栈总线控制器410的控制信号的一部分。
图11A说明图10所示的共用处理器的输入逻辑的优选实施例。输入逻辑520接收 PBUS 505上的数据，并依据控制信号使输出BSI相同、反转或浮动。输出BSI节点本质 上受到传输门522的输出影响，或者受到包括串联到Vdd的p晶体管524与525的上拉 电路或包括串联到地的n晶体管526与527的下拉电路影响。上拉电路使p晶体管524 与525的栅极分别由信号PBUS和ONE控制。下拉电路使n晶体管526与527的栅极分 别由信号ONEB<1>和PBUS控制。
图11B说明图11A的输入逻辑的真值表。逻辑由PBUS和作为来自堆栈总线控制器 410的控制信号的部分的控制信号ONE、ONEB<0>、ONEB<1>控制。本质上，支持三种 传输模式：通过、反转和浮动。
在BSI与输入数据相同的通过模式的情况下，信号ONE处于逻辑“1”，ONEB<0> 处于“0”且ONEB<1>处于“0”。这将禁用上拉或下拉，但启用传输门522以将PBUS 505 上的数据传输到输出523。在BSI为输入数据的反转的反转模式中，信号ONE处于“0”， ONEB<0>处于“1”且ONE<1>处于“1”。这将禁用传输门522。同样，当PBUS处于“0” 时，下拉电路将被禁用而上拉电路启用，导致BSI处于“1”。类似地，当PBUS处于“1” 时，上拉电路被禁用而下拉电路启用，导致BSI处于“0”。最后，在浮动模式的情况下， 通过使信号ONE处于“1”、ONEB<0>处于“1”且ONEB<1>处于“0”可使输出BSI浮 动。为了完整而列出浮动模式，但其在实际中不使用。
图12A说明图10所示的共用处理器的输出逻辑的优选实施例。来自输入逻辑520 的在BSI节点的信号锁存在处理器锁存器PLatch 520中。输出逻辑530接收来自PLatch 520的输出的数据MTCH和MTCH*，并依据控制信号，在通过、反转或浮动模式中在 PBUS上输出。换句话说，四个分支充当用于PBUS 505的驱动器，将其有效地拉到高、 低或浮动状态。这通过四个分支电路实现，即用于PBUS 505的两个上拉和两个下拉电路。 第一上拉电路包括串联到Vdd的p晶体管531和532，且能够在MTCH处于“0”时上 拉PBUS。第二上拉电路包括串联到地的p晶体管533和534，且能够在MTCH处于“1” 时上拉PBUS。类似地，第一下拉电路包括串联到Vdd的n晶体管535和536，且能够在 MTCH处于“0”时下拉PBUS。第二上拉电路包括串联到地的n晶体管537和538，且 能够在MTCH处于“1”时上拉PBUS。
本发明的一个特征是用PMOS晶体管构成上拉电路和用NMOS晶体管构成下拉电 路。由于NMOS的拉动比PMOS的拉动强得多，因此在任何竞争中下拉将总是超过上拉。 换句话说，节点或总线可总是默认到上拉或“1”状态，且在需要时可总是通过下拉而倒 转为“0”状态。
图12B说明图12A的输出逻辑的真值表。逻辑由从输入逻辑锁存的MTCH、MTCH* 以及作为来自堆栈总线控制器410的控制信号的部分的控制信号PDIR、PINV、NDIR、 NINV控制。支持四种操作模式：通过、反转、浮动和预充电。
在浮动模式中，禁用所有四个分支。这通过使信号PINV＝1、NINV＝0、PDIR＝1、 NDIR＝0(也是默认值)来完成。在通过模式中，当MTCH＝0时，将要求PBUS＝0。这通 过仅启用具有n晶体管535和536的下拉分支来完成，其中除NDIR＝1以外所有控制信 号均处于其默认值。当MTCH＝1时，将要求PBUS＝1。这通过仅启用具有p晶体管533 和534的上拉分支来完成，其中除PINV＝0以外所有控制信号均处于其默认值。在反转 模式中，当MTCH＝0时，将要求PBUS＝1。这通过仅启用具有p晶体管531和532的上 拉分支来完成，其中除PDIR＝0以外所有控制信号均处于其默认值。当MTCH＝1时， 其将要求PBUS＝0。这通过仅启用具有n晶体管537和538的下拉分支来完成，其中除 NINV＝1以外所有控制信号均处于其默认值。在预充电模式中，PDIR＝0和PINV＝0的 控制信号设定将在MTCH＝1时启用具有p晶体管531和531的上拉分支，或在MTCH＝0 时启用具有p晶体管533和534的上拉分支。
在2004年12月29日的第11/026,536号美国专利申请案中更完全地揭示共用处理器 操作，所述申请案以全文引用的方式并入本文。
全位线结构中的快速通过写入
非易失性存储器性能的重要方面是编程速度。本段论述改进多状态非易失性存储器 的编程性能的方法且在具有全位线(ABL)结构的NAND存储器的情形中呈现。具体来 说，描述使用图10所示的共用处理器的寄存器来实施快速通过写入。
对存储器编程的目的是快速但精确地写入数据。在双态存储器中，仅必须在某一阈 值电平以上写入所有的编程状态，而未编程的保持低于所述阈值电平。在多状态存储器 中，情况更为复杂，因为对于中间状态，必须高于某一阈值写入电平，但不能太高，否 则其分布将触动向上的下一电平。此问题随着状态数目增加、可用阈值窗减小或此两种 情况而恶化。
使状态分布变紧密的一种技术是对相同的数据多次编程。实例是第6,738,289号美国 专利中描述的粗略-精细编程方法，所述美国专利以引用的方式并入本文。图13展示对 应于相同存储器状态的存储元件的两个分布，其中在第一通过中已使用第一较低检验电 平VL用编程波形PW1写入单元，从而产生分布1301。编程波形接着对于第二通过以较 低值重新开始。在第二通过中，编程波形PW2使用第二较高检验电平VH来将此移位到 分布1303。这允许第一通过将单元置于随后在第二通过中变紧密的粗分布中。图14展 示编程波形的实例。第一阶梯PW1 1401使用较低检验电平VL，而PW2使用较高检验 电平VH。第二通过(PW2 1403)可使用小步长大小，如第6,738,289号美国专利描述， 但除了不同的检验电平以外，过程是相同的。
此方法的缺点是每一编程序列要求编程波形通过所述两个完全阶梯，执行1401并以 1403重新开始。如果可使用单个阶梯，那么可更快地执行写入，从而允许分布经受基于 较低检验VL的初始编程阶段，但仍能够在达到此初始电平时减慢过程并使用较高检验 VH细化分布。这可通过“快速通过写入”来实现，“快速通过写入”使用位线偏压针对 编程波形在单个阶梯序列中进行编程。此算法可实现与双通过写入的作用类似的作用， 且在第6,643,188号美国专利中更详细描述，所述美国专利以全文引用的方式并入本文。 图15展示编程波形QPW 1501，且在第一阶段中，过程如同双通过算法的第一阶段而进 行，不同的是以VL与VH电平两者执行检验(详细见图18)，然而一旦在VL的检验发 生，不是重新开始阶梯波形，而是阶梯继续，但其中位线电压升高以在过程继续时减慢 过程，直到单元以VH检验为止。应注意，这允许编程波形的脉冲单调地不减小。关于 图16对此进一步解释。
图16展示全位线结构中的NAND型阵列及其外围电路的一部分。这类似于在若干 先前图式中展示的布置，但这里仅给出与本论述相关的元件，其中省略了其它元件以简 化论述。图16还明确将位线箝位621展示为与读取/写入堆栈的其它元件分离。2005年 3月16日申请的题为“Non-Volatile Memory and Method with Power-Saving Read and Program-Verify Operations”的美国专利申请案且特定来说2004年12月16日申请的第 11/015,199号美国专利申请案中进一步描述字线箝位的细节，所述两个申请案均以引用 的方式并入上文中。应注意，尽管主要在使用全位线结构的NAND型阵列方面论述本发 明，但本发明不受此限制。如下文中将看到，本发明涉及快速通过写入，且更一般地涉 及两阶段编程过程，以及使用数据锁存器来监视和控制此过程。因此尽管为了解释目的 而基于特定实施例对此进行描述，但其可更一般地应用。
图16展示三个NAND串610 A-C，其每一者沿着相应位线通过位线箝位621连接到 各自的读出放大器SA-A到SA-C 601A-C。每一读出放大器SA 601具有明确指示的数据 锁存器DLS 603，其对应于上文的SA锁存器214(例如，图10)。位线箝位621用于控 制沿着相应NAND串的位线的电压电平和电流流动，且阵列的一段中的不同箝位由电压 VBLC共同控制。在每一NAND串610中，源极选择栅极(SGS 615)和漏极选择栅极(SGD 611)明确展示且分别由VSGD和VSGS针对整个行而控制。沿着字线WL 625的单元行(613) 用作示范性选定行以用于以下描述。
通过在控制栅极与沟道之间建立电压差，导致电荷在浮动栅极上积聚，来编程例如 613A的选定存储器单元。编程波形(图15的QPW 1501)沿着选定字线WL 625施加。 考虑将沿着WL625在串A和B中而不是串C中编程单元的情况。对于将编程的单元， 例如行A和B中的单元613A和613B，沟道保持为低(接地)以建立所需的电位差。这 通过以下操作来完成：通过下拉电路将位线BL-A和BL-B设定为接地(对应于编程数据 “0”)；通过设定VBLC＝VSGD＝Vdd+VT来接通位线箝位621和漏极侧选择晶体管，其中VT 为适当的阈值电压；以及通过使VSGS为低来断开源极侧选择栅极。这保持NAND-A和 NAND-B中的沟道接地，且613A和613B的栅极处的编程脉冲将把电荷传递到浮动栅极。
对于将不编程或禁止编程(对应于擦除数据或锁定数据“1”)的单元613C，将相同 的电压施加于位线箝位、选择栅极以及字线，然而基于锁存到读出放大器中的数据“1” 将箝位621-C上方的位线BLC设定为Vdd。由于621-C的栅极处于VBLC＝Vdd+VT，因此这 有效地关断晶体管621-C，从而允许NAND-C的沟道浮动。因此，当编程脉冲施加于613C 时，沟道被上拉并禁止编程。
如目前为止所描述，此过程较大程度上与针对双通过编程的第一通过以及针对标准 单个通过编程将进行的过程相同。在编程脉冲之间，执行检验。单元是否将编程对应于 目标状态的VH值。在双通过编程算法中，第一通过的检验使用较低VL电平，而第二通 过的检验使用VH电平。本发明技术与双通过技术不同的是VL和VH电平两者均用于在 脉冲之间执行的检验以及一旦以此较低电平检验时会发生什么。在双通过技术中，在以 较低VL电平成功检验之后，编程波形重新开始，但检验现在使用VH电平，这里编程波 形继续，但位线偏压改变，其升高以便减慢编程速率。(在快速通过写入的变体中，一旦 第二阶段开始，便可放弃较低的检验，仅留下VH检验。类似地，在第一若干脉冲上， 可省略VH检验。然而，因为这增加了操作的复杂性且节省相对较小，因此本发明在整 个给定的写入过程中将包含VL和VH检验两者。)
在编程脉冲开始时设定位线偏压的程序因此使用数据锁存器中的编程检验VH数据 来设置读出放大器锁存器603-i中的数据以将位线BL-i充电到0(以编程选定单元)或 Vdd(以抑制未选定单元)，其中位线箝位已设定于VBLC＝Vdd+VT以允许位线充电到未选定 位线上的全Vdd值。接着可通过将位线箝位621-i上的电压VBLC从VBLC＝Vdd+VT(其中晶 体管621-i完全接通)移动到VBLC＝VQPW+VT来升高位线值，其中VQPW小于Vdd。一旦单 元中的一者针对目标状态以VL电平进行检验且此结果随后传输回到读出放大器锁存器 603-i，那么位线电压电平随后升高。对于选定位线，这将位线从接地升高到VQPW，从而 减慢编程；对于经抑制的位线，其保持浮动。未选定的单元将仍被抑制编程，但选定NAND 串中的沟道将一定程度上升高，从而减慢编程速率，即使沿着WL 625供应的编程电压 波形继续使阶梯上升。
一旦位线电压升高，那么第二阶段沿着相同的编程波形继续，但脉冲间检验使用目 标状态的较高VH电平。在单元个别检验时，随着相应锁存器DLS 603倒转且位线升高 到Vdd而对所述单元进行锁定。过程继续，直到结束写入整个页为止。
图17描述实施此过程的示范性全位线结构的430(图10)的数据锁存器434-i的使 用。图17仅复制图10的选定项目，其布置成示范性拓扑，以便简化论述。这些项目包 含连接到数据I/O线231的数据锁存器DL0 434-0、通过线423连接到共用处理器500的 数据锁存器DL1 434-1、通过线435与其它数据锁存器共同连接的数据锁存器DL2 434-2， 以及通过线422连接到共用处理器500的读出放大器数据锁存器DLS 603(等效于图10 的214)。
尽管仅两个数据位被编程到每一存储器存储元件中，但每一位线具有三个相关联的 数据锁存器。(在更一般的n位情况下，数据锁存器的数目将为n+1)。额外锁存器DL2 434-2的引入用于管理快速通过写入算法正执行两个编程阶段中的哪一阶段。如上所述， 且在其它并入的参考文献中，数据锁存器DL0 434-0和DL1 434-1用于基于“标准”检 验电平VH将两位数据写入单元：当编程下部页时，严格的说需要这些锁存器中的仅一 者，但当编程上部页时，这些锁存器中一者用于上部页的数据且另一者用于先前编程的 下部页，因为在此布置中上部页的编程取决于下部页的状态。通过引入额外的锁存器DL2 434-2，一锁存器可用于指示较低VL电平的检验的结果，基于所述结果从快速通过写入 的选定元件的沟道保持为低的第一阶段改变为升高沟道电平以减慢编程的第二阶段。
在图17中，寄存器434-i经标记以用于下部页的快速通过写入，其类似于双态存储 器的情况而实施。下部页原始数据沿着I/O线231载入到DL0 434-0，传输到用于VH检 验的DL1 434-1中，并随后传输到DLS 603中，在该处其用于确定位线是被启用编程还 是被抑制编程。锁存器DL2 434-2用于VL锁定。
可在编程脉冲之间用例如图18更详细展示的施加到选定字线WL 625的波形来执行 编程检验。波形从接地(1801)升高到第一较低检验电平VL(1803)，并接着进一步升 高到较高VH(1805)。阵列上的其它电压电平处于如上文并入的参考中所描述的典型读 取值。这允许根据以下步骤连续完成两个编程检验：
(1)第一检验电平使用较低检验电平VL(1803)，其中数据接着被传输到数据锁存 器DL2 434-2。
(2)当检验波形处于1805时以较高检验电平执行第二检验。VH的结果将传输到数 据锁存器DL1 434-1。在编程脉冲期间，位线偏压设置将依赖VL和VH检验结果两者。
(3)将VH检验结果传输到SA数据锁存器DLS 603以将位线充电到0或Vdd。
(4)将NDL中的VL检验结果传输到SA数据锁存器DLS 603以将位线从0充电到 VQPW(如果单元经检验)，或保持位线处于0(如果数据为“0”)。在图19的流程图中更 详细描述所述过程。
图19是基于示范性全位线实施例的读取/写入堆栈的锁存器的编程/检验序列的流程 图。在步骤701-703中建立数据锁存器的初始条件，在步骤711-717中设定编程偏压条件 并应用编程波形，且检验阶段在步骤721-725中。这里的次序是示范性实施例的次序， 且许多步骤的次序可重新布置，只要(例如)在字线经脉冲之前建立正确的偏压电平即 可。在步骤701中在线231上将数据读取到锁存器DL0 434-0中并随后在步骤702中传 输到锁存器DL1 434-1。在步骤703中其进一步传输到锁存器DL2 434-2中。这设定用于 写入过程的目标数据，其中使用的惯例是值“0”对应于编程且值“1”对应于编程抑制。
编程阶段通过基于锁存器来设定正确的偏压条件而开始。在步骤711中，将到位线 箝位线的电压设定为快速通过写入的第一阶段的正常编程电平Vdd+VT，且在步骤712中， 将保持在锁存器DL0/DL1中的值传输到读出放大器的锁存器DLS 603中，其中值“0” (编程)将导致位线保持在接地且值“1”(抑制)将实现位线值Vdd。这(步骤713)将 到位线箝位线的电压设定为Vdd+VT，使得沿着选定位线的沟道保持接地以进行编程且沿 着未选定位线的沟道保留为浮动以便抑制编程。在步骤714中，箝位电压从VBLC＝Vdd+VT 降低到VBLC＝VQPW+VT。在步骤715中将DL2 434-2中的值传输到读出放大器数据锁存器 DLS 603中。在第一循环通过中，这将为DL2中设定的初始值。一旦以VL检验单元， 在步骤714中设定的降低的VBLC值将随后导致正编程的单元中位线电平从0升高到 VQPW，借此减慢编程速率并转变到第二快速通过写入阶段。
在步骤717中，将编程脉冲(QPW 1501，图15)施加到选定的字线WL625，在先 前步骤中已建立其它线上的偏压。当在将选定字线升高到VL之前建立各种偏压电压接 通时，脉冲间检验阶段开始于步骤721。在步骤722中，字线的检验波形升高到较低边 限VL(1803，图18)且如果单元检验，那么读出SA 601中的锁存器解锁且DLS 603中 的值从“0”切换到“1”，结果接着在步骤723中由共用处理器500传输到DL2 434-2。 在步骤724中，接着将检验电平升高到较高边限VH(1805)且如果单元检验DLS 603 被设定，那么结果接着在步骤725中由共用处理器传输到DL1 434-1。
在步骤721-711中完成检验阶段之后，共用处理器500需要重新建立读出放大器数 据锁存器中的偏压条件以用于随后的脉冲，除非(当然)所有正编程的单元以VH锁定 或编程阶段以其它方式终止。这通过循环回到步骤711而完成。在步骤712中，传输如 现在DL1 434-1中的值指示的VH检验结果，如果以VH检验单元，那么其将被抑制编 程且读出放大器位从“0”改变为“1”以使位线为高且抑制进一步编程。在步骤715中 将如现在DL2 434-2中的值指示的VL检验结果传输到读出放大器数据锁存器DLS 603， 如果以VL检验单元，那么在步骤716中接着升高位线电压。
数据锁存器适当设定后，在步骤717施加下一编程脉冲。过程接着如前一样继续； 或者，过程可改变例如图18中的检验波形，例如通过在不再需要时消除较低检验以及步 骤722和723。
先前描述已针对上部页/下部页布置的下部页，其中每一存储器单元存储两位信息， 一位对应于上部页且另一位对应于下部页。过程将类似于已针对双态情况和其它较高多 页布置的第一编程页两者描述的过程而继续进行。论述的其余部分也将基于每个单元两 位，如此的上部页/下部页实施例说明多状态情况，同时不增加较多状态的存储将带来的 不必要的复杂性。对于使用多页格式的多状态存储器，对单元的状态上的许多页编码是 可能的，且将针对示范性上部页/下部页布置来论述这些编码中的若干编码。2005年3月 16日申请的题为“Non-Volatile Memory and Method with Power-Saving Read and Program-Verify Operations”的美国专利申请案中论述这些不同编码的进一步细节、其可 如何实施以及其相对优点，所述申请案以引用的方式并入本文。
首先使用“常规代码”描述使用快速通过写入的上部数据页的编程，其中上部页写 入将编程B和C状态，其接着使用两个编程检验循环。在先前描述的下部页操作中编程 状态A。图20中展示A、B和C状态的分布的联系。此图中未展示对应于数据“11”的 未编程E分布。
图20展示分别对应于每一状态在快速通过写入的第一编程阶段中使用的较低检验 VL以及在第二阶段中使用的较高检验VH的第一分布1301和第二分布1303。在所述分 布下给出将这些编程状态编码到上部和下部页数据中的“常规”编码。在此编码中，当 如先前描述编程下部页时，在快速通过写入中将使用电平VAL和VAH将具有下部页数 据“0”的状态编程到1303-A分布。上部页写入将编程B和C状态。
关于图21描述数据锁存器DL0-DL2的使用，图21类似于图17，但其中符号指示使 用相应改变的不同锁存器。如该处指示，下部页数据读入到DL0 434-0中，DL1 434-1用 于上部页锁定数据且将接收VH检验结果，且DL2 434-2再次用于保持VL锁定数据。关 于下部页写入，指派一个锁存器用于两个检验电平中的每一者，其中DL1用于实际的较 高检验结果且DL2用于较低的检验结果，所述较低检验结果用于实现快速通过写入的阶 段转变。
更具体来说，VL锁定信息将在数据锁存器DL2 434-2中积聚，其中其初始值再次从 DL1 434-1传输进入且对应于原始编程数据，以指示单元是否将经历上部页编程。在本实 施例中，用于B和C状态的快速通过写入的位线偏压相同，在变化形式中，可引入额外 的锁存器以允许B和C状态使用不同的偏压电平。同样，VL锁定信息仅用于临时存储。 针对VL的在数据锁存器DL2 434-2中的数据在通过每一VL检验读出之后将从“0”改 变为“1”。逻辑使得其将不允许“1”值在给定编程运行期间倒转回“0”。
还通过许多不同的检验读出来积聚VH锁定。只要位通过其既定编程状态的检验电 平，数据锁存器中的数据就将改变为“11”。举例来说，如果B状态通过检验VBH，那 么数据锁存器中的数据“00”将改变为“11”。如果C状态通过检验VCH，那么数据锁 存器中的数据“01”将改变为“11”。逻辑使得其将不允许“1”值在给定编程运行期间 倒转回“0”。应注意，对于上部页编程，VH锁定可基于仅一个数据锁存器而发生。
2004年12月14日申请的第11/013,125号美国专利申请案描述一种方法，其中由相 同组多状态存储器元件保持的多个页的编程可重叠。举例来说，如果在写入下部页的同 时用于相应上部的数据变为可用，而不是在开始编程上部页之前等待下部页结束，那么 写入操作可切换到完全编程序列，其中上部和下部页同时编程到物理页中。快速通过写 入技术也可应用于完全序列操作。
图22展示用于完全序列写入的数据锁存器DL0-DL2的使用且类似于图17，但其中 符号指示使用相应改变的不同锁存器。如该处展示，DL0 434-0用于上部页锁定数据且将 接收相应的VH检验结果，DL1 434-1用于下部页锁定数据且将接收相应的VH检验结果， 且DL2 434-2再次用于保持VL锁定数据。与初始DL2 434-2值对应于初始编程数据的单 个页编程中不同，完全序列转变时的初始值将考虑上部和下部页数据。因此，并非同样 恰好将适当的单个页原始编程数据载入到DL2 434-2，如果锁存器DL0和DL1两者均为 “1”，那么其现将仅设定为“1”。
在示范性实施例中，具有快速通过写入的完全序列操作可包含以下步骤：
(1)将第一页数据载入锁存器DL0 434-0，且下部页可如上所述开始编程。
(2)如上文针对下部页编程所述，在下部页编程数据已传输到锁存器DL1 434-1时， 锁存器DL0 434-0可重设并准备好依次载入另一页，从而允许同一字线WL 625上的上部 页在可用时传输进入。
(3)在上部页数据结束载入时，下部页的编程将很可能没有完成。在此情况下，编 程算法可根据第11/013,125号美国专利申请案中描述的完全序列编程转换为同时编程两 位，以加速编程速度。如果上部页数据不可用或以其它方式在页的写入完成之前没有载 入，那么上部页将如上所述通过其本身进行编程。
(4)在从下部页编程到完全序列转换的转换之前，下部页原始数据可针对通过编程 检验A的单元而锁定到“11”。应以A电平读取这些数据以恢复其原始数据，因为两位 完全序列写入需要下部和上部页数据来编程。
(5)在此两位完全序列编程算法中，可同时或单独执行针对A、B和C状态的编程 检验。锁定过程也可同时锁定两个锁存器。
(6)在编程数据A和B结束之后，仅C状态保持待编程，使得过程类似于二进制 写入。剩余的编程数据可传输到DL1，从而允许针对将载入的下一页数据将DL-0重设为 “1”。
先前对使用快速通过写入的上部页编程的论述是基于将状态E、A、B和C编码到上 部和下部页中的常规编码，如图20所示。如2005年3月16日申请的题为“Non-Volatile Memory and Method with Power-Saving Read and Program-Verify Operations”的美国专利 申请案中揭示得更多，其它编码常常可用。图23和24中展示两个实例，其中第一实例 展示“LM旧”代码且第二实例展示“LM新”代码。在两种情况下，虚线指示作为下部 页编程结果的中间状态的分布，其中两种LM代码中使用快速通过写入的下部页写入类 似于如上所述的下部页编程而进行。上部页编程接着将单元从中间分布移动到B或C分 布的最终目标状态，并将具有“01”数据的单元从“11”状态的E分布编程到A分布中。 两种LM代码中使用快速通过写入的上部页写入类似于上文针对常规代码描述的上部页 编程而进行，差别在于下部页也将锁定，因为状态B和状态C正来自中间状态(虚线)。
对于LM代码的两种型式，以相同方式进行快速通过写入，但状态的检验被切换， 使得由于两个位对四个状态的不同指派的缘故而使B_新＝C_旧且B_旧＝C_新。关于从常 规编码的改变的这种改变受到共用处理器500影响。通过共用处理器500的数据传输逻 辑将取决于代码且因此其将不同。
针对LM代码的上部页编程算法也类似于完全序列快速通过写入算法，因为在VH 检验之后更新两个VH锁定数据。对于LM旧代码，如果下部和上部页代码被切换，那 么上部页也与常规代码中相同，在此情况下LM旧代码中的上部页与完全序列编程相同。
图25以类似于图22和以上其它类似图式的方式再次展示数据锁存器及其针对LM 代码的指派。将下部页数据读取到DL0 434-0中，基于VH的上部页锁定数据保持在DL1 434-1中，且DL2 434-2被再次指派用于针对快速通过写入技术控制相移的VL锁定数据。
因为没有另外高于C状态的状态，因此情况类似于二进制情况，因为重要结果在于 C分布从其下方的分布充分好地细化，但过度编程不是主要问题(至少就状态确定而言)。 因此，可优选针对A和B状态而不是针对C状态使用快速通过写入，代替仅使用此状态 的VH电平。(对于具有其它数目个状态的存储器，这些注释适用于最高放置状态确切地 说是经最多编程的状态。)
举例来说，如果所有三个状态均使用快速通过写入，那么编程和检验的实施方案常 比其以相同方式针对所有三个状态进行的实施方案简单；然而由于C状态分布可较宽且 仍具有可接受的边限，因此可针对C状态省略快速通过写入，以便减少编程时间。
应注意，针对较低状态使用快速通过写入(QPW)但针对C状态不使用快速通过写 入可使编程算法复杂。举例来说，在写入过程的某个点，编程脉冲随后是检验A(用QPW)、 检验B(用QPW)和检验C(无QPW)，其随后是另一编程脉冲。由于上述快速通过写 入算法针对编程脉冲使用两个数据传输(锁定VH的第一数据传输和锁定VL的第二数据 传输)，因此第一数据传输对于所有三个状态将没有问题，但在上述布置下，第二传输将 导致状态C的编程错误。由于状态C将不会以较低电平检验VCL，因此不会针对此位线 更新DL2 434-2数据锁存器。如果此位线在针对C通过高VCH检验电平之后需要锁定， 那么VH锁定数据锁存器将传输“1”到SA数据锁存器以用于在第一数据传输之后的编 程抑制。然而，VL数据锁存器(DL2 434-2)将仍保持数据，因为没有检验结果来对其 进行更新。因此，第二数据传输将传输“0”到位线的DLS 603。这将导致预充电的位线 放电到0，导致此位线过度编程。
为克服此问题，当快速通过写入不用于C状态时，通过用处于高电平VCH的C检 验更新VL数据锁存器(DL2 434-2)来修改算法。因此，如果单元通过针对处于VCH 的C电平的检验，那么VH和VL锁定数据两者均将改变为“1”，且将抑制编程。同样， 如果A和B状态两者均结束写入而C状态没有，那么编程算法可切换到没有快速通过写 入或无QPW算法的标准编程，因为仅留下C状态且其将仅使用相应的VH检验电平。 在此情况下，仅将进行单个数据传输(VH电平的数据传输，不使用VL电平)。
尽管已相对于某些实施例描述本发明的各个方面，但应了解，本发明受到随附权利 要求书的完全范围内的保护。
控制电路310与读取/写入电路370协作以对存储器阵列300执行存储器操作。控制 电路310包含状态机312、芯片上地址解码器314以及功率控制模块316。状态机312提 供存储器操作的芯片电平控制。芯片上地址解码器314提供由主机或存储器控制器使用 的地址与由解码器330和370使用的硬件地址之间的地址接口。功率控制模块316控制 在存储器操作期间供应到字线和位线的功率和电压。
图7B说明图7A所示的紧致存储器装置的优选布置。在阵列的相对侧上以对称方式 实施各种外围电路对存储器阵列300的存取，使得每一侧上的存取线和电路减半。因此， 行解码器分裂为行解码器330A和330B，且列解码器分裂为列解码器360A和360B 。在 一行存储器单元分割为多个区块的实施例中，区块多路复用器350分裂为区块多路复用 器350A和350B。类似地，读取/写入电路分裂为从阵列300的底部连接到位线的读取/ 写入电路370A和从阵列300的顶部连接到位线的读取/写入电路370B。以此方式，读取 /写入模块的密度且因此经分割的读取/写入堆栈400的密度实质上减少一半。
图8示意性说明图7A所示的读取/写入堆栈中基本组件的一般布置。根据本发明的 一般结构，读取/写入堆栈400包括用于读出k个位线的读出放大器的堆栈212、用于经 由I/O总线231输入或输出数据的I/O模块440、用于存储输入或输出数据的数据锁存器 堆栈430、用以在读取/写入堆栈400之间处理和存储数据的共用处理器500，以及用于 堆栈组件之间通信的堆栈总线421。读取/写入电路370之间的堆栈总线控制器经由线411 提供控制和定时信号以用于控制读取/写入堆栈之间的各种组件。
图9说明图7A和7B所示的读取/写入电路之间的读取/写入堆栈的一个优选布置。 每一读取/写入堆栈400并行地对一组k个位线进行操作。如果一页具有p＝r*k个位线， 那么将存在r个读取/写入堆栈400-1、...、400-r。
并行操作的整个经分割读取/写入堆栈库400允许并行读取或编程沿着一行的p个单 元的区块(或页)。因此，对于整行单元将存在p个读取/写入模块。由于每一堆栈服务k 个存储器单元，因此库中读取/写入堆栈的总数目给定为r＝p/k。举例来说，如果r为库 中堆栈的数目，那么p＝r*k。一个示范性存储器阵列可具有p＝512个字节(512x8位)， k＝8，且因此r＝512。在优选实施例中，区块是整行单元的连续。在另一实施例中，区块 是行中单元的子集。举例来说，单元的子集可为整个行的一半或整个行的四分之一。单 元的子集可为邻接单元的连续或每隔一个单元的一个单元，或每隔预定数目单元的一个 单元。
每一读取/写入堆栈(例如400-1)本质上含有并行地服务一段k个存储器单元的读 出放大器212-1到212-k的堆栈。第2004-0109357-A1号美国专利公开案中揭示优选的读 出放大器，所述公开案的整个揭示内容以引用的方式并入本文。
堆栈总线控制器410经由线411对读取/写入电路370提供控制和定时信号。堆栈总 线控制器本身经由线311而依赖于存储器控制器310。每一读取/写入堆栈400之间的通 信由互连的堆栈总线431实行并受到堆栈总线控制器410的控制。控制线411提供从堆 栈总线控制器410到读取/写入堆栈400-1的组件的控制和时钟信号。
在优选布置中，将堆栈总线分割为用于共用处理器500与读出放大器堆栈212之间 通信的SA总线422以及用于处理器与数据锁存器堆栈430之间通信的D总线423。
数据锁存器堆栈430包括数据锁存器430-1到430-k，与堆栈相关联的每一存储器单 元对应其中一个数据锁存器。I/O模块440启用数据锁存器以经由I/O总线231与外部交 换数据。
共用处理器还包含用于输出指示存储器操作状态(例如，错误情况)的状态信号的 输出507。状态信号用于驱动连线“或”(Wired-Or)配置中连接到旗标总线509的n晶 体管550的栅极。旗标总线优选由控制器310预充电，且将在读取/写入堆栈中任一者断 言状态信号时被下拉。
图10说明图9中所示共用处理器的改进实施例。共用处理器500包括用于与外部电 路通信的处理器总线PBUS 505、输入逻辑510、处理器锁存器PLatch 520以及输出逻辑 530。
输入逻辑510接收来自PBUS的数据并依据经由信号线411来自堆栈总线控制器410 的控制信号在逻辑状态“1”、“0”或“Z”(浮动)之一中作为经变换数据输出到BSI节 点。设定/重设锁存器PLatch 520接着锁存BSI，从而获得作为MTCH和MTCH*的一对 互补输出信号。
输出逻辑530接收MTCH和MTCH*信号，并在PBUS 505上依据经由信号线411 来自堆栈总线控制器410的控制信号在逻辑状态“1”、“0”或“Z”(浮动)之一中输出 经变换数据。
在任何一个时间，共用处理器500处理与给定存储器单元有关的数据。举例来说， 图10说明耦合到位线1的存储器单元的情况。相应的读出放大器212-1包括出现读出放 大器数据的节点。在优选实施例中，节点采用存储数据的SA锁存器214-1的形式。类似 地，相应组的数据锁存器430-1存储与耦合到位线1的存储器单元相关联的输入或输出 数据。在优选实施例中，所述组数据锁存器430-1包括用于存储n位数据的充足的数据 锁存器434-1、...、434-n。
当传输门501由一对互补信号SAP和SAN启用时，共用处理器500的PBUS 505经 由SBUS 422存取SA锁存器214-1。类似地，当传输门502由一对互补信号DTP和DTN 启用时，PBUS 505经由DBUS 423存取所述组数据锁存器430-1。信号SAP、SAN、DTP 和DTN被明确说明为来自堆栈总线控制器410的控制信号的一部分。
图11A说明图10所示的共用处理器的输入逻辑的优选实施例。输入逻辑520接收 PBUS 505上的数据，并依据控制信号使输出BSI相同、反转或浮动。输出BSI节点本质 上受到传输门522的输出影响，或者受到包括串联到Vdd的p晶体管524与525的上拉 电路或包括串联到地的n晶体管526与527的下拉电路影响。上拉电路使p晶体管524 与525的栅极分别由信号PBUS和ONE控制。下拉电路使n晶体管526与527的栅极分 别由信号ONEB<1>和PBUS控制。
图11B说明图11A的输入逻辑的真值表。逻辑由PBUS和作为来自堆栈总线控制器 410的控制信号的部分的控制信号ONE、ONEB<0>、ONEB<1>控制。本质上，支持三种 传输模式：通过、反转和浮动。
在BSI与输入数据相同的通过模式的情况下，信号ONE处于逻辑“1”，ONEB<0> 处于“0”且ONEB<1>处于“0”。这将禁用上拉或下拉，但启用传输门522以将PBUS 505 上的数据传输到输出523。在BSI为输入数据的反转的反转模式中，信号ONE处于“0”， ONEB<0>处于“1”且ONE<1>处于“1”。这将禁用传输门522。同样，当PBUS处于“0” 时，下拉电路将被禁用而上拉电路启用，导致BSI处于“1”。类似地，当PBUS处于“1” 时，上拉电路被禁用而下拉电路启用，导致BSI处于“0”。最后，在浮动模式的情况下， 通过使信号ONE处于“1”、ONEB<0>处于“1”且ONEB<1>处于“0”可使输出BSI浮 动。为了完整而列出浮动模式，但其在实际中不使用。
图12A说明图10所示的共用处理器的输出逻辑的优选实施例。来自输入逻辑520 的在BSI节点的信号锁存在处理器锁存器PLatch 520中。输出逻辑530接收来自PLatch 520的输出的数据MTCH和MTCH*，并依据控制信号，在通过、反转或浮动模式中在 PBUS上输出。换句话说，四个分支充当用于PBUS 505的驱动器，将其有效地拉到高、 低或浮动状态。这通过四个分支电路实现，即用于PBUS 505的两个上拉和两个下拉电路。 第一上拉电路包括串联到Vdd的p晶体管531和532，且能够在MTCH处于“0”时上 拉PBUS。第二上拉电路包括串联到地的p晶体管533和534，且能够在MTCH处于“1” 时上拉PBUS。类似地，第一下拉电路包括串联到Vdd的n晶体管535和536，且能够在 MTCH处于“0”时下拉PBUS。第二上拉电路包括串联到地的n晶体管537和538，且 能够在MTCH处于“1”时上拉PBUS。
本发明的一个特征是用PMOS晶体管构成上拉电路和用NMOS晶体管构成下拉电 路。由于NMOS的拉动比PMOS的拉动强得多，因此在任何竞争中下拉将总是超过上拉。 换句话说，节点或总线可总是默认到上拉或“1”状态，且在需要时可总是通过下拉而倒 转为“0”状态。
图12B说明图12A的输出逻辑的真值表。逻辑由从输入逻辑锁存的MTCH、MTCH* 以及作为来自堆栈总线控制器410的控制信号的部分的控制信号PDIR、PINV、NDIR、 NINV控制。支持四种操作模式：通过、反转、浮动和预充电。
在浮动模式中，禁用所有四个分支。这通过使信号PINV＝1、NINV＝0、PDIR＝1、 NDIR＝0(也是默认值)来完成。在通过模式中，当MTCH＝0时，将要求PBUS＝0。这通 过仅启用具有n晶体管535和536的下拉分支来完成，其中除NDIR＝1以外所有控制信 号均处于其默认值。当MTCH＝1时，将要求PBUS＝1。这通过仅启用具有p晶体管533 和534的上拉分支来完成，其中除PINV＝0以外所有控制信号均处于其默认值。在反转 模式中，当MTCH＝0时，将要求PBUS＝1。这通过仅启用具有p晶体管531和532的上 拉分支来完成，其中除PDIR＝0以外所有控制信号均处于其默认值。当MTCH＝1时， 其将要求PBUS＝0。这通过仅启用具有n晶体管537和538的下拉分支来完成，其中除 NINV＝1以外所有控制信号均处于其默认值。在预充电模式中，PDIR＝0和PINV＝0的 控制信号设定将在MTCH＝1时启用具有p晶体管531和531的上拉分支，或在MTCH＝0 时启用具有p晶体管533和534的上拉分支。
在2004年12月29日的第11/026,536号美国专利申请案中更完全地揭示共用处理器 操作，所述申请案以全文引用的方式并入本文。
全位线结构中的快速通过写入
非易失性存储器性能的重要方面是编程速度。本段论述改进多状态非易失性存储器 的编程性能的方法且在具有全位线(ABL)结构的NAND存储器的情形中呈现。具体来 说，描述使用图10所示的共用处理器的寄存器来实施快速通过写入。
对存储器编程的目的是快速但精确地写入数据。在双态存储器中，仅必须在某一阈 值电平以上写入所有的编程状态，而未编程的保持低于所述阈值电平。在多状态存储器 中，情况更为复杂，因为对于中间状态，必须高于某一阈值写入电平，但不能太高，否 则其分布将触动向上的下一电平。此问题随着状态数目增加、可用阈值窗减小或此两种 情况而恶化。
使状态分布变紧密的一种技术是对相同的数据多次编程。实例是第6,738,289号美国 专利中描述的粗略-精细编程方法，所述美国专利以引用的方式并入本文。图13展示对 应于相同存储器状态的存储元件的两个分布，其中在第一通过中已使用第一较低检验电 平VL用编程波形PW1写入单元，从而产生分布1301。编程波形接着对于第二通过以较 低值重新开始。在第二通过中，编程波形PW2使用第二较高检验电平VH来将此移位到 分布1303。这允许第一通过将单元置于随后在第二通过中变紧密的粗分布中。图14展 示编程波形的实例。第一阶梯PW1 1401使用较低检验电平VL，而PW2使用较高检验 电平VH。第二通过(PW2 1403)可使用小步长大小，如第6,738,289号美国专利描述， 但除了不同的检验电平以外，过程是相同的。
此方法的缺点是每一编程序列要求编程波形通过所述两个完全阶梯，执行1401并以 1403重新开始。如果可使用单个阶梯，那么可更快地执行写入，从而允许分布经受基于 较低检验VL的初始编程阶段，但仍能够在达到此初始电平时减慢过程并使用较高检验 VH细化分布。这可通过“快速通过写入”来实现，“快速通过写入”使用位线偏压针对 编程波形在单个阶梯序列中进行编程。此算法可实现与双通过写入的作用类似的作用， 且在第6,643,188号美国专利中更详细描述，所述美国专利以全文引用的方式并入本文。 图15展示编程波形QPW 1501，且在第一阶段中，过程如同双通过算法的第一阶段而进 行，不同的是以VL与VH电平两者执行检验(详细见图18)，然而一旦在VL的检验发 生，不是重新开始阶梯波形，而是阶梯继续，但其中位线电压升高以在过程继续时减慢 过程，直到单元以VH检验为止。应注意，这允许编程波形的脉冲单调地不减小。关于 图16对此进一步解释。
图16展示全位线结构中的NAND型阵列及其外围电路的一部分。这类似于在若干 先前图式中展示的布置，但这里仅给出与本论述相关的元件，其中省略了其它元件以简 化论述。图16还明确将位线箝位621展示为与读取/写入堆栈的其它元件分离。2005年 3月16日申请的题为“Non-Volatile Memory and Method with Power-Saving Read and Program-Verify Operations”的美国专利申请案且特定来说2004年12月16日申请的第 11/015,199号美国专利申请案中进一步描述字线箝位的细节，所述两个申请案均以引用 的方式并入上文中。应注意，尽管主要在使用全位线结构的NAND型阵列方面论述本发 明，但本发明不受此限制。如下文中将看到，本发明涉及快速通过写入，且更一般地涉 及两阶段编程过程，以及使用数据锁存器来监视和控制此过程。因此尽管为了解释目的 而基于特定实施例对此进行描述，但其可更一般地应用。
图16展示三个NAND串610 A-C，其每一者沿着相应位线通过位线箝位621连接到 各自的读出放大器SA-A到SA-C 601A-C。每一读出放大器SA 601具有明确指示的数据 锁存器DLS 603，其对应于上文的SA锁存器214(例如，图10)。位线箝位621用于控 制沿着相应NAND串的位线的电压电平和电流流动，且阵列的一段中的不同箝位由电压 VBLC共同控制。在每一NAND串610中，源极选择栅极(SGS 615)和漏极选择栅极(SGD 611)明确展示且分别由VSGD和VSGS针对整个行而控制。沿着字线WL 625的单元行(613) 用作示范性选定行以用于以下描述。
通过在控制栅极与沟道之间建立电压差，导致电荷在浮动栅极上积聚，来编程例如 613A的选定存储器单元。编程波形(图15的QPW 1501)沿着选定字线WL 625施加。 考虑将沿着WL625在串A和B中而不是串C中编程单元的情况。对于将编程的单元， 例如行A和B中的单元613A和613B，沟道保持为低(接地)以建立所需的电位差。这 通过以下操作来完成：通过下拉电路将位线BL-A和BL-B设定为接地(对应于编程数据 “0”)；通过设定VBLC＝VSGD＝Vdd+VT来接通位线箝位621和漏极侧选择晶体管，其中VT 为适当的阈值电压；以及通过使VSGS为低来断开源极侧选择栅极。这保持NAND-A和 NAND-B中的沟道接地，且613A和613B的栅极处的编程脉冲将把电荷传递到浮动栅极。
对于将不编程或禁止编程(对应于擦除数据或锁定数据“1”)的单元613C，将相同 的电压施加于位线箝位、选择栅极以及字线，然而基于锁存到读出放大器中的数据“1” 将箝位621-C上方的位线BLC设定为Vdd。由于621-C的栅极处于VBLC＝Vdd+VT，因此这 有效地关断晶体管621-C，从而允许NAND-C的沟道浮动。因此，当编程脉冲施加于613C 时，沟道被上拉并禁止编程。
如目前为止所描述，此过程较大程度上与针对双通过编程的第一通过以及针对标准 单个通过编程将进行的过程相同。在编程脉冲之间，执行检验。单元是否将编程对应于 目标状态的VH值。在双通过编程算法中，第一通过的检验使用较低VL电平，而第二通 过的检验使用VH电平。本发明技术与双通过技术不同的是VL和VH电平两者均用于在 脉冲之间执行的检验以及一旦以此较低电平检验时会发生什么。在双通过技术中，在以 较低VL电平成功检验之后，编程波形重新开始，但检验现在使用VH电平，这里编程波 形继续，但位线偏压改变，其升高以便减慢编程速率。(在快速通过写入的变体中，一旦 第二阶段开始，便可放弃较低的检验，仅留下VH检验。类似地，在第一若干脉冲上， 可省略VH检验。然而，因为这增加了操作的复杂性且节省相对较小，因此本发明在整 个给定的写入过程中将包含VL和VH检验两者。)
在编程脉冲开始时设定位线偏压的程序因此使用数据锁存器中的编程检验VH数据 来设置读出放大器锁存器603-i中的数据以将位线BL-i充电到0(以编程选定单元)或 Vdd(以抑制未选定单元)，其中位线箝位已设定于VBLC＝Vdd+VT以允许位线充电到未选定 位线上的全Vdd值。接着可通过将位线箝位621-i上的电压VBLC从VBLC＝Vdd+VT(其中晶 体管621-i完全接通)移动到VBLC＝VQPW+VT来升高位线值，其中VQPW小于Vdd。一旦单 元中的一者针对目标状态以VL电平进行检验且此结果随后传输回到读出放大器锁存器 603-i，那么位线电压电平随后升高。对于选定位线，这将位线从接地升高到VQPW，从而 减慢编程；对于经抑制的位线，其保持浮动。未选定的单元将仍被抑制编程，但选定NAND 串中的沟道将一定程度上升高，从而减慢编程速率，即使沿着WL 625供应的编程电压 波形继续使阶梯上升。
一旦位线电压升高，那么第二阶段沿着相同的编程波形继续，但脉冲间检验使用目 标状态的较高VH电平。在单元个别检验时，随着相应锁存器DLS 603倒转且位线升高 到Vdd而对所述单元进行锁定。过程继续，直到结束写入整个页为止。
图17描述实施此过程的示范性全位线结构的430(图10)的数据锁存器434-i的使 用。图17仅复制图10的选定项目，其布置成示范性拓扑，以便简化论述。这些项目包 含连接到数据I/O线231的数据锁存器DL0 434-0、通过线423连接到共用处理器500的 数据锁存器DL1 434-1、通过线435与其它数据锁存器共同连接的数据锁存器DL2 434-2， 以及通过线422连接到共用处理器500的读出放大器数据锁存器DLS 603(等效于图10 的214)。
尽管仅两个数据位被编程到每一存储器存储元件中，但每一位线具有三个相关联的 数据锁存器。(在更一般的n位情况下，数据锁存器的数目将为n+1)。额外锁存器DL2 434-2的引入用于管理快速通过写入算法正执行两个编程阶段中的哪一阶段。如上所述， 且在其它并入的参考文献中，数据锁存器DL0 434-0和DL1 434-1用于基于“标准”检 验电平VH将两位数据写入单元：当编程下部页时，严格的说需要这些锁存器中的仅一 者，但当编程上部页时，这些锁存器中一者用于上部页的数据且另一者用于先前编程的 下部页，因为在此布置中上部页的编程取决于下部页的状态。通过引入额外的锁存器DL2 434-2，一锁存器可用于指示较低VL电平的检验的结果，基于所述结果从快速通过写入 的选定元件的沟道保持为低的第一阶段改变为升高沟道电平以减慢编程的第二阶段。
在图17中，寄存器434-i经标记以用于下部页的快速通过写入，其类似于双态存储 器的情况而实施。下部页原始数据沿着I/O线231载入到DL0 434-0，传输到用于VH检 验的DL1 434-1中，并随后传输到DLS 603中，在该处其用于确定位线是被启用编程还 是被抑制编程。锁存器DL2 434-2用于VL锁定。
可在编程脉冲之间用例如图18更详细展示的施加到选定字线WL 625的波形来执行 编程检验。波形从接地(1801)升高到第一较低检验电平VL(1803)，并接着进一步升 高到较高VH(1805)。阵列上的其它电压电平处于如上文并入的参考中所描述的典型读 取值。这允许根据以下步骤连续完成两个编程检验：
(1)第一检验电平使用较低检验电平VL(1803)，其中数据接着被传输到数据锁存 器DL2 434-2。
(2)当检验波形处于1805时以较高检验电平执行第二检验。VH的结果将传输到数 据锁存器DL1 434-1。在编程脉冲期间，位线偏压设置将依赖VL和VH检验结果两者。
(3)将VH检验结果传输到SA数据锁存器DLS 603以将位线充电到0或Vdd。
(4)将NDL中的VL检验结果传输到SA数据锁存器DLS 603以将位线从0充电到 VQPW(如果单元经检验)，或保持位线处于0(如果数据为“0”)。在图19的流程图中更 详细描述所述过程。
图19是基于示范性全位线实施例的读取/写入堆栈的锁存器的编程/检验序列的流程 图。在步骤701-703中建立数据锁存器的初始条件，在步骤711-717中设定编程偏压条件 并应用编程波形，且检验阶段在步骤721-725中。这里的次序是示范性实施例的次序， 且许多步骤的次序可重新布置，只要(例如)在字线经脉冲之前建立正确的偏压电平即 可。在步骤701中在线231上将数据读取到锁存器DL0 434-0中并随后在步骤702中传 输到锁存器DL1 434-1。在步骤703中其进一步传输到锁存器DL2 434-2中。这设定用于 写入过程的目标数据，其中使用的惯例是值“0”对应于编程且值“1”对应于编程抑制。
编程阶段通过基于锁存器来设定正确的偏压条件而开始。在步骤711中，将到位线 箝位线的电压设定为快速通过写入的第一阶段的正常编程电平Vdd+VT，且在步骤712中， 将保持在锁存器DL0/DL1中的值传输到读出放大器的锁存器DLS 603中，其中值“0” (编程)将导致位线保持在接地且值“1”(抑制)将实现位线值Vdd。这(步骤713)将 到位线箝位线的电压设定为Vdd+VT，使得沿着选定位线的沟道保持接地以进行编程且沿 着未选定位线的沟道保留为浮动以便抑制编程。在步骤714中，箝位电压从VBLC＝Vdd+VT 降低到VBLC＝VQPW+VT。在步骤715中将DL2 434-2中的值传输到读出放大器数据锁存器 DLS 603中。在第一循环通过中，这将为DL2中设定的初始值。一旦以VL检验单元， 在步骤714中设定的降低的VBLC值将随后导致正编程的单元中位线电平从0升高到 VQPW，借此减慢编程速率并转变到第二快速通过写入阶段。
在步骤717中，将编程脉冲(QPW 1501，图15)施加到选定的字线WL625，在先 前步骤中已建立其它线上的偏压。当在将选定字线升高到VL之前建立各种偏压电压接 通时，脉冲间检验阶段开始于步骤721。在步骤722中，字线的检验波形升高到较低边 限VL(1803，图18)且如果单元检验，那么读出SA 601中的锁存器解锁且DLS 603中 的值从“0”切换到“1”，结果接着在步骤723中由共用处理器500传输到DL2 434-2。 在步骤724中，接着将检验电平升高到较高边限VH(1805)且如果单元检验DLS 603 被设定，那么结果接着在步骤725中由共用处理器传输到DL1 434-1。
在步骤721-711中完成检验阶段之后，共用处理器500需要重新建立读出放大器数 据锁存器中的偏压条件以用于随后的脉冲，除非(当然)所有正编程的单元以VH锁定 或编程阶段以其它方式终止。这通过循环回到步骤711而完成。在步骤712中，传输如 现在DL1 434-1中的值指示的VH检验结果，如果以VH检验单元，那么其将被抑制编 程且读出放大器位从“0”改变为“1”以使位线为高且抑制进一步编程。在步骤715中 将如现在DL2 434-2中的值指示的VL检验结果传输到读出放大器数据锁存器DLS 603， 如果以VL检验单元，那么在步骤716中接着升高位线电压。
数据锁存器适当设定后，在步骤717施加下一编程脉冲。过程接着如前一样继续； 或者，过程可改变例如图18中的检验波形，例如通过在不再需要时消除较低检验以及步 骤722和723。
先前描述已针对上部页/下部页布置的下部页，其中每一存储器单元存储两位信息， 一位对应于上部页且另一位对应于下部页。过程将类似于已针对双态情况和其它较高多 页布置的第一编程页两者描述的过程而继续进行。论述的其余部分也将基于每个单元两 位，如此的上部页/下部页实施例说明多状态情况，同时不增加较多状态的存储将带来的 不必要的复杂性。对于使用多页格式的多状态存储器，对单元的状态上的许多页编码是 可能的，且将针对示范性上部页/下部页布置来论述这些编码中的若干编码。2005年3月 16日申请的题为“Non-Volatile Memory and Method with Power-Saving Read and Program-Verify Operations”的美国专利申请案中论述这些不同编码的进一步细节、其可 如何实施以及其相对优点，所述申请案以引用的方式并入本文。
首先使用“常规代码”描述使用快速通过写入的上部数据页的编程，其中上部页写 入将编程B和C状态，其接着使用两个编程检验循环。在先前描述的下部页操作中编程 状态A。图20中展示A、B和C状态的分布的联系。此图中未展示对应于数据“11”的 未编程E分布。
图20展示分别对应于每一状态在快速通过写入的第一编程阶段中使用的较低检验 VL以及在第二阶段中使用的较高检验VH的第一分布1301和第二分布1303。在所述分 布下给出将这些编程状态编码到上部和下部页数据中的“常规”编码。在此编码中，当 如先前描述编程下部页时，在快速通过写入中将使用电平VAL和VAH将具有下部页数 据“0”的状态编程到1303-A分布。上部页写入将编程B和C状态。
关于图21描述数据锁存器DL0-DL2的使用，图21类似于图17，但其中符号指示使 用相应改变的不同锁存器。如该处指示，下部页数据读入到DL0 434-0中，DL1 434-1用 于上部页锁定数据且将接收VH检验结果，且DL2 434-2再次用于保持VL锁定数据。关 于下部页写入，指派一个锁存器用于两个检验电平中的每一者，其中DL1用于实际的较 高检验结果且DL2用于较低的检验结果，所述较低检验结果用于实现快速通过写入的阶 段转变。
更具体来说，VL锁定信息将在数据锁存器DL2 434-2中积聚，其中其初始值再次从 DL1 434-1传输进入且对应于原始编程数据，以指示单元是否将经历上部页编程。在本实 施例中，用于B和C状态的快速通过写入的位线偏压相同，在变化形式中，可引入额外 的锁存器以允许B和C状态使用不同的偏压电平。同样，VL锁定信息仅用于临时存储。 针对VL的在数据锁存器DL2 434-2中的数据在通过每一VL检验读出之后将从“0”改 变为“1”。逻辑使得其将不允许“1”值在给定编程运行期间倒转回“0”。
还通过许多不同的检验读出来积聚VH锁定。只要位通过其既定编程状态的检验电 平，数据锁存器中的数据就将改变为“11”。举例来说，如果B状态通过检验VBH，那 么数据锁存器中的数据“00”将改变为“11”。如果C状态通过检验VCH，那么数据锁 存器中的数据“01”将改变为“11”。逻辑使得其将不允许“1”值在给定编程运行期间 倒转回“0”。应注意，对于上部页编程，VH锁定可基于仅一个数据锁存器而发生。
2004年12月14日申请的第11/013,125号美国专利申请案描述一种方法，其中由相 同组多状态存储器元件保持的多个页的编程可重叠。举例来说，如果在写入下部页的同 时用于相应上部的数据变为可用，而不是在开始编程上部页之前等待下部页结束，那么 写入操作可切换到完全编程序列，其中上部和下部页同时编程到物理页中。快速通过写 入技术也可应用于完全序列操作。
图22展示用于完全序列写入的数据锁存器DL0-DL2的使用且类似于图17，但其中 符号指示使用相应改变的不同锁存器。如该处展示，DL0 434-0用于上部页锁定数据且将 接收相应的VH检验结果，DL1 434-1用于下部页锁定数据且将接收相应的VH检验结果， 且DL2 434-2再次用于保持VL锁定数据。与初始DL2 434-2值对应于初始编程数据的单 个页编程中不同，完全序列转变时的初始值将考虑上部和下部页数据。因此，并非同样 恰好将适当的单个页原始编程数据载入到DL2 434-2，如果锁存器DL0和DL1两者均为 “1”，那么其现将仅设定为“1”。
在示范性实施例中，具有快速通过写入的完全序列操作可包含以下步骤：
(1)将第一页数据载入锁存器DL0 434-0，且下部页可如上所述开始编程。
(2)如上文针对下部页编程所述，在下部页编程数据已传输到锁存器DL1 434-1时， 锁存器DL0 434-0可重设并准备好依次载入另一页，从而允许同一字线WL 625上的上部 页在可用时传输进入。
(3)在上部页数据结束载入时，下部页的编程将很可能没有完成。在此情况下，编 程算法可根据第11/013,125号美国专利申请案中描述的完全序列编程转换为同时编程两 位，以加速编程速度。如果上部页数据不可用或以其它方式在页的写入完成之前没有载 入，那么上部页将如上所述通过其本身进行编程。
(4)在从下部页编程到完全序列转换的转换之前，下部页原始数据可针对通过编程 检验A的单元而锁定到“11”。应以A电平读取这些数据以恢复其原始数据，因为两位 完全序列写入需要下部和上部页数据来编程。
(5)在此两位完全序列编程算法中，可同时或单独执行针对A、B和C状态的编程 检验。锁定过程也可同时锁定两个锁存器。
(6)在编程数据A和B结束之后，仅C状态保持待编程，使得过程类似于二进制 写入。剩余的编程数据可传输到DL1，从而允许针对将载入的下一页数据将DL-0重设为 “1”。
先前对使用快速通过写入的上部页编程的论述是基于将状态E、A、B和C编码到上 部和下部页中的常规编码，如图20所示。如2005年3月16日申请的题为“Non-Volatile Memory and Method with Power-Saving Read and Program-Verify Operations”的美国专利 申请案中揭示得更多，其它编码常常可用。图23和24中展示两个实例，其中第一实例 展示“LM旧”代码且第二实例展示“LM新”代码。在两种情况下，虚线指示作为下部 页编程结果的中间状态的分布，其中两种LM代码中使用快速通过写入的下部页写入类 似于如上所述的下部页编程而进行。上部页编程接着将单元从中间分布移动到B或C分 布的最终目标状态，并将具有“01”数据的单元从“11”状态的E分布编程到A分布中。 两种LM代码中使用快速通过写入的上部页写入类似于上文针对常规代码描述的上部页 编程而进行，差别在于下部页也将锁定，因为状态B和状态C正来自中间状态(虚线)。
对于LM代码的两种型式，以相同方式进行快速通过写入，但状态的检验被切换， 使得由于两个位对四个状态的不同指派的缘故而使B_新＝C_旧且B_旧＝C_新。关于从常 规编码的改变的这种改变受到共用处理器500影响。通过共用处理器500的数据传输逻 辑将取决于代码且因此其将不同。
针对LM代码的上部页编程算法也类似于完全序列快速通过写入算法，因为在VH 检验之后更新两个VH锁定数据。对于LM旧代码，如果下部和上部页代码被切换，那 么上部页也与常规代码中相同，在此情况下LM旧代码中的上部页与完全序列编程相同。
图25以类似于图22和以上其它类似图式的方式再次展示数据锁存器及其针对LM 代码的指派。将下部页数据读取到DL0 434-0中，基于VH的上部页锁定数据保持在DL1 434-1中，且DL2 434-2被再次指派用于针对快速通过写入技术控制相移的VL锁定数据。
因为没有另外高于C状态的状态，因此情况类似于二进制情况，因为重要结果在于 C分布从其下方的分布充分好地细化，但过度编程不是主要问题(至少就状态确定而言)。 因此，可优选针对A和B状态而不是针对C状态使用快速通过写入，代替仅使用此状态 的VH电平。(对于具有其它数目个状态的存储器，这些注释适用于最高放置状态确切地 说是经最多编程的状态。)
举例来说，如果所有三个状态均使用快速通过写入，那么编程和检验的实施方案常 比其以相同方式针对所有三个状态进行的实施方案简单；然而由于C状态分布可较宽且 仍具有可接受的边限，因此可针对C状态省略快速通过写入，以便减少编程时间。
应注意，针对较低状态使用快速通过写入(QPW)但针对C状态不使用快速通过写 入可使编程算法复杂。举例来说，在写入过程的某个点，编程脉冲随后是检验A(用QPW)、 检验B(用QPW)和检验C(无QPW)，其随后是另一编程脉冲。由于上述快速通过写 入算法针对编程脉冲使用两个数据传输(锁定VH的第一数据传输和锁定VL的第二数据 传输)，因此第一数据传输对于所有三个状态将没有问题，但在上述布置下，第二传输将 导致状态C的编程错误。由于状态C将不会以较低电平检验VCL，因此不会针对此位线 更新DL2 434-2数据锁存器。如果此位线在针对C通过高VCH检验电平之后需要锁定， 那么VH锁定数据锁存器将传输“1”到SA数据锁存器以用于在第一数据传输之后的编 程抑制。然而，VL数据锁存器(DL2 434-2)将仍保持数据，因为没有检验结果来对其 进行更新。因此，第二数据传输将传输“0”到位线的DLS 603。这将导致预充电的位线 放电到0，导致此位线过度编程。
为克服此问题，当快速通过写入不用于C状态时，通过用处于高电平VCH的C检 验更新VL数据锁存器(DL2 434-2)来修改算法。因此，如果单元通过针对处于VCH 的C电平的检验，那么VH和VL锁定数据两者均将改变为“1”，且将抑制编程。同样， 如果A和B状态两者均结束写入而C状态没有，那么编程算法可切换到没有快速通过写 入或无QPW算法的标准编程，因为仅留下C状态且其将仅使用相应的VH检验电平。 在此情况下，仅将进行单个数据传输(VH电平的数据传输，不使用VL电平)。
尽管已相对于某些实施例描述本发明的各个方面，但应了解，本发明受到随附权利 要求书的完全范围内的保护。