PMOS晶体管及其形成方法转让专利
申请号 : CN200710094530.7
文献号 : CN100590817C
文献日 : 2010-02-17
发明人 : 李家豪
申请人 : 中芯国际集成电路制造(上海)有限公司
摘要 :
一种PMOS晶体管的形成方法，包括如下步骤：在半导体衬底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅极结构；在栅极结构两侧形成偏移侧墙；以偏移侧墙为掩模，进行P型离子注入，在半导体衬底内形成注入深度大于锑非晶化注入区的源/漏延伸区；以偏移侧墙为掩模，进行P型离子注入，在半导体衬底内形成源/漏延伸区；形成包围栅极结构和偏移侧墙的间隙壁；以间隙壁为掩模，在半导体衬底内形成源/漏极。所述方法减小了PMOS晶体管的短沟道效应，减小器件尺寸减小所带来的击穿效应以及由其引起的结漏电。本发明还提供了采用所述方法形成的PMOS晶体管。
权利要求 :
1.一种PMOS晶体管的形成方法，包括如下步骤：
在半导体衬底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅 极结构；
在栅极结构两侧形成偏移侧墙；
以偏移侧墙为掩模，在半导体衬底内进行锑预非晶化注入，形成锑预非 晶化注入区；
以偏移侧墙为掩模，进行P型离子注入，在半导体衬底内形成注入深度 大于锑非晶化注入区的源/漏延伸区；
形成包围栅极结构和偏移侧墙的间隙壁；
以间隙壁为掩模，在半导体衬底内形成源/漏极。
2.根据权利要求1所述PMOS晶体管的形成方法，其特征在于，锑预非 晶化注入的能量范围为5KeV至30KeV。
3.根据权利要求1所述PMOS晶体管的形成方法，其特征在于，锑预非 晶化注入的剂量范围为3E+14cm-2至1E+15cm-2。
4.根据权利要求1所述PMOS晶体管的形成方法，其特征在于，所述P 型离子为B或者BF2。
5.根据权利要求4所述PMOS晶体管的形成方法，其特征在于，B或者 BF2注入的能量范围为1KeV至5KeV，注入的剂量范围为1E+14cm-2至 1E+15cm-2。
6.一种PMOS晶体管，包括：位于半导体衬底上的栅极结构；位于栅极 结构两侧的偏移侧墙；位于偏移侧墙两侧的间隙壁；位于栅极结构两侧、半 导体衬底中的源/漏延伸区以及源/漏极，其特征在于，还包括位于栅极结构两 侧、半导体衬底中的锑预非晶化注入区，所述锑预非晶化注入区的深度界于 半导体衬底表面与源/漏延伸区之间。
7.根据权利要求6所述PMOS晶体管，其特征在于，形成锑预非晶化注 入区的工艺为以偏移侧墙为掩模，在半导体衬底内进行锑预非晶化注入。
8.根据权利要求7所述PMOS晶体管，其特征在于，锑预非晶化注入的 能量范围为5KeV至30KeV，注入的剂量范围为3E+14cm-2至1E+15cm-2。
9.根据权利要求6所述PMOS晶体管，其特征在于，源/漏延伸区的掺杂 离子为B或者BF2。
10.根据权利要求9所述PMOS晶体管，其特征在于，B或者BF2注入的 能量范围为1KeV至5KeV，注入的剂量范围为1E+14cm-2至1E+15cm-2。
说明书 :
技术领域
本发明涉及半导体制造技术领域，特别涉及一种PMOS晶体管及其形成方 法。
背景技术
传统的半导体存储器的器件结构例如申请号为03145409的中国专利提供 的存储器结构，如图1所示，半导体衬底1上依次形成有栅极介电层2和栅极3， 所述栅极介电层2为二氧化硅或者氧化硅-氮化硅-氧化硅层等，所述栅极3 为多晶硅层。栅极介电层2以及栅极3的两侧具有间隙壁(spacer)5，间隙壁5 的材料为二氧化硅、氮化硅或者氮氧化硅等，在间隙壁5两侧的半导体衬底1 内形成有源漏极6。
在实际的应用与制作工艺上，由于源漏极的工程设计的考量，为了避免 热载流离子引起的碰撞电离效应，通常采用轻掺杂源/漏极(lightly doped source/drain)结构。如图2所示，半导体衬底11上依次具有栅极介电层12和栅 极13，在栅极介电层12两侧的半导体衬底11内形成有低掺杂源/漏区14，栅极 介电层12以及栅极13的两侧具有间隙壁15，在间隙壁15两侧的半导体衬底11 内形成有重掺杂源漏区16。
随着半导体器件例如CMOS晶体管的尺寸进入65nm，器件的沟道长度进 一步减小，短沟道效应更加明显，引起CMOS晶体管的结漏电，因此，降低短 沟道效应对于65nm及其一下CMOS晶体管的影响，成为半导体制作工艺中的 一个关键问题。
在实际的应用与制作工艺上，由于源漏极的工程设计的考量，为了避免 热载流离子引起的碰撞电离效应，通常采用轻掺杂源/漏极(lightly doped source/drain)结构。如图2所示，半导体衬底11上依次具有栅极介电层12和栅 极13，在栅极介电层12两侧的半导体衬底11内形成有低掺杂源/漏区14，栅极 介电层12以及栅极13的两侧具有间隙壁15，在间隙壁15两侧的半导体衬底11 内形成有重掺杂源漏区16。
随着半导体器件例如CMOS晶体管的尺寸进入65nm，器件的沟道长度进 一步减小，短沟道效应更加明显，引起CMOS晶体管的结漏电，因此，降低短 沟道效应对于65nm及其一下CMOS晶体管的影响，成为半导体制作工艺中的 一个关键问题。
发明内容
有鉴于此，本发明解决的技术问题是提供一种PMOS晶体管及其制作方 法，以改善PMOS晶体管的短沟道效应。
一种PMOS晶体管的形成方法，包括如下步骤：
在半导体衬底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅极 结构；
在栅极结构两侧形成偏移侧墙；
以偏移侧墙为掩模，在半导体衬底内进行锑预非晶化注入，形成锑预非晶 化注入区；
以偏移侧墙为掩模，进行P型离子注入，在半导体衬底内形成注入深度大 于锑非晶化注入区的源/漏延伸区；
形成包围栅极结构和偏移侧墙的间隙壁；
以间隙壁为掩模，在半导体衬底内形成源/漏极。
其中，锑预非晶化注入的能量范围为5KeV至30KeV，锑预非晶化注入的 剂量范围为3E+14cm-2至1E+15cm-2。
所述P型离子为B或者BF2，B或者BF2注入的能量范围为1KeV至5KeV， 注入的剂量范围为1E+14cm-2至1E+15cm-2。
本发明还提供一种PMOS晶体管，包括：位于半导体衬底上的栅极结构； 位于栅极结构两侧的偏移侧墙；位于偏移侧墙两侧的间隙壁；位于栅极结构 两侧、半导体衬底中的源/漏延伸区以及源/漏极，其特征在于，还包括位于栅 极结构两侧、半导体衬底中的锑预非晶化注入区，所述锑预非晶化注入区的 深度界于半导体衬底表面与源/漏延伸区之间。
其中，形成锑预非晶化注入区的工艺为偏移侧墙为掩模，在半导体衬底内 进行锑预非晶化注入，锑预非晶化注入的能量范围为5KeV至30KeV，注入 的剂量范围为3E+14cm-2至1E+15cm-2。
源/漏延伸区的掺杂离子为B或者BF2，B或者BF2注入的能量范围为1KeV 至5KeV，注入的剂量范围为1E+14cm-2至1E+15cm-2。
与现有技术相比，上述方案具有以下优点：
1、实施例1提供的PMOS晶体管的形成方法，通过以偏移侧墙为掩模， 在半导体衬底内进行锑预非晶化注入，形成锑预非晶化注入区，减小了PMOS 晶体管的短沟道效应，减小器件尺寸减小所带来的击穿效应(punch through) 以及由其引起的结漏电(junction leakage)，并提高器件的瞬时增强扩散(TED) 效应。
2、实施例1提供的PMOS晶体管的形成方法，在栅极结构两侧形成偏移 侧墙，以提高形成的核心器件的沟道长度，减小短沟道效应。
一种PMOS晶体管的形成方法，包括如下步骤：
在半导体衬底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅极 结构；
在栅极结构两侧形成偏移侧墙；
以偏移侧墙为掩模，在半导体衬底内进行锑预非晶化注入，形成锑预非晶 化注入区；
以偏移侧墙为掩模，进行P型离子注入，在半导体衬底内形成注入深度大 于锑非晶化注入区的源/漏延伸区；
形成包围栅极结构和偏移侧墙的间隙壁；
以间隙壁为掩模，在半导体衬底内形成源/漏极。
其中，锑预非晶化注入的能量范围为5KeV至30KeV，锑预非晶化注入的 剂量范围为3E+14cm-2至1E+15cm-2。
所述P型离子为B或者BF2，B或者BF2注入的能量范围为1KeV至5KeV， 注入的剂量范围为1E+14cm-2至1E+15cm-2。
本发明还提供一种PMOS晶体管，包括：位于半导体衬底上的栅极结构； 位于栅极结构两侧的偏移侧墙；位于偏移侧墙两侧的间隙壁；位于栅极结构 两侧、半导体衬底中的源/漏延伸区以及源/漏极，其特征在于，还包括位于栅 极结构两侧、半导体衬底中的锑预非晶化注入区，所述锑预非晶化注入区的 深度界于半导体衬底表面与源/漏延伸区之间。
其中，形成锑预非晶化注入区的工艺为偏移侧墙为掩模，在半导体衬底内 进行锑预非晶化注入，锑预非晶化注入的能量范围为5KeV至30KeV，注入 的剂量范围为3E+14cm-2至1E+15cm-2。
源/漏延伸区的掺杂离子为B或者BF2，B或者BF2注入的能量范围为1KeV 至5KeV，注入的剂量范围为1E+14cm-2至1E+15cm-2。
与现有技术相比，上述方案具有以下优点：
1、实施例1提供的PMOS晶体管的形成方法，通过以偏移侧墙为掩模， 在半导体衬底内进行锑预非晶化注入，形成锑预非晶化注入区，减小了PMOS 晶体管的短沟道效应，减小器件尺寸减小所带来的击穿效应(punch through) 以及由其引起的结漏电(junction leakage)，并提高器件的瞬时增强扩散(TED) 效应。
2、实施例1提供的PMOS晶体管的形成方法，在栅极结构两侧形成偏移 侧墙，以提高形成的核心器件的沟道长度，减小短沟道效应。
附图说明
图1是现有技术半导体器件的结构示意图；
图2是现有技术包含轻掺杂源漏极的半导体存储器的结构示意图；
图3是至图8本发明实施例1所述PMOS晶体管制作方法各步骤器件的 结构示意图；
图9是实施例1所述PMOS晶体管制作方法工艺流程图。
图2是现有技术包含轻掺杂源漏极的半导体存储器的结构示意图；
图3是至图8本发明实施例1所述PMOS晶体管制作方法各步骤器件的 结构示意图；
图9是实施例1所述PMOS晶体管制作方法工艺流程图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
本发明的目的在于提供一种PMOS晶体管及其制作方法，在形成源/漏延 伸区之前，以栅极结构为掩模，在半导体衬底内进行锑预非晶化注入，以减 小短沟道效应，降低所述PMOS晶体管的结漏电。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图 对本发明的具体实施方式做详细的说明。
实施例
本实施例提供一种PMOS晶体管的形成方法，参考附图9所示，为所述 PMOS晶体管制作方法工艺流程图，包括如下步骤：步骤S100，在半导体衬 底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅极结构；步骤 S110，在栅极结构两侧形成偏移侧墙(offset spacer)；步骤S120，以偏移侧墙 为掩模，在半导体衬底内进行锑预非晶化注入，形成锑预非晶化注入区；步 骤S130，以偏移侧墙为掩模，进行P型离子注入，在半导体衬底内形成注入 深度大于锑非晶化注入区的源/漏延伸区；步骤S140，形成包围栅极结构和偏 移侧墙的间隙壁(spacer)；步骤S150，以间隙壁为掩模，在半导体衬底内形 成源/漏极。
下面参照附图3至图8对本实施例的PMOS晶体管形成方法的具体实施 方式加以详细说明。
参照附图3，提供半导体衬底100，所述半导体衬底100可以为硅或者绝 缘体上硅(SOI)。在半导体衬底中形成隔离结构101，所述隔离结构101为浅 沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。所述半导体衬底 100中还形成有各种阱(well)结构与衬底表面的栅极沟道层。一般来说，形成 阱(well)结构的离子掺杂导电类型与栅极沟道层离子掺杂导电类型相同，但是 浓度较栅极沟道层低，离子注入的深度泛围较广，同时需达到大于隔离结构 的深度。为了简化，此处仅以一空白半导体衬底100图示。
在半导体衬底100上依次形成栅介质层110与栅极120，所述栅介质层 110与栅极120构成栅极结构。所述栅极介电层110可以是氧化硅(SiO2)或 氮氧化硅(SiNO)。在65nm以下工艺节点，栅极的特征尺寸很小，栅极介电层 110优选高介电常数(高K)材料。所述高K材料包括氧化铪、氧化铪硅、 氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、 氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。 栅介质层110的形成工艺可以采用本领域技术人员熟知的任何现有技术，比 较优选的为化学气相沉积法，栅极介电层110的厚度为15到60埃。
栅极120可以是包含半导体材料的多层结构，例如硅、锗、金属或其组 合。所述栅极120的形成工艺可以采用本领域技术人员熟知的任何现有技术， 比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子 体增强化学气相沉积工艺。栅极120的厚度为800到3000埃。
本实施例中，形成栅极结构之后，还可以包括在所述栅极结构外围形成 绝缘材料层的工艺步骤，所述绝缘材料层例如氧化硅，氮化硅、氮氧化硅等， 较好的，所述绝缘材料层为氧化硅。所述绝缘材料层用于保护栅极结构的边 缘，避免发生氧化。
随后，参照附图4，进行步骤S110，在栅极结构两侧形成偏移侧墙130 (offset spacer)。所述偏移侧墙130的材料例如是氮化硅，氧化硅或者氮氧化 硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源 漏极的粒子注入深度也越来越小，偏移侧墙130的作用在于以提高形成的 PMOS晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流 子效应。在栅极结构两侧形成偏移侧墙130的工艺例如化学气相沉积，本实 施例中，所述偏移侧墙130的厚度可以小到80埃。
之后，参照附图5，进行步骤S120，以偏移侧墙130为掩模，在半导体 衬底100内进行锑预非晶化注入(pre-amorphous implant，PAI)，形成锑预非 晶化注入区140。进行所述非晶化注入的目的在于减小器件尺寸减小所带来的 击穿效应(punch through)以及由其引起的结漏电(junction leakage)，并提高 器件的瞬时增强扩散(TED)效应。
本实施例进行锑的预非晶化注入深度与后续待形成的源/漏延伸区或者源 /漏极的深度相关，其深度小于源/漏延伸区的深度。
进行预非晶化注入的能量范围为5KeV至30KeV，注入的剂量范围为 3E+14cm-2至1E+15cm-2。在本实施例的具体实施方式中，进行锑预非晶化注 入的能量分别为6KeV、10KeV、14KeV、19KeV、22KeV、27KeV等，注入 的剂量为5E+14cm-2、6E+14cm-2、8E+14cm-2、9E+14cm-2。
然后，参照附图6，参考步骤S130，以偏移侧墙为掩模130，进行P型离 子注入，在半导体衬底内形成深度大于锑非晶化注入区深度的源/漏延伸区 150。形成所述源/漏延伸区150的方法为本技术领域人员公知技术。所述P 型离子例如B、BF2等。
进行B或者BF2注入的能量范围为1KeV至5KeV，注入的剂量范围为 1E+14cm-2至1E+15cm-2。
在本实施例的具体实施方式中，进行P型离子注入的能量分别为2KeV、 3KeV、4KeV等，注入的剂量为2E+14cm-2、6E+14cm-2、8E+14cm-2、9E+14cm-2 等。
在本实施例的另一具体实施方式中，首先进行锑预非晶化注入，注入的 能量为30KeV，注入的剂量为1E+15cm-2，之后，随即进行BF2注入，形成源 /漏延伸区，BF2注入的能量为2KeV，注入的剂量为1E+14cm-2。采用锑预非 晶化注入并随即进行B、BF2等例如注入工艺，可以有效避免形成的PMOS 器件的短沟道效应，提高了PMOS器件的性能。
本实施例中，还可以包括以栅极结构为掩模，在栅极结构两侧的半导体 衬底内进行袋形注入(Pocket implant)的工艺步骤，所述步骤可以在步骤S 110 之后，也可以在步骤S130之后。所述袋形注入一般采用角度介于0至45度 的离子注入，形成袋形注入区。所述袋形注入区的深度界于后续待形成的源/ 漏延伸区与源/漏极之间，所述袋形注入区的导电类型与后续待形成的源/漏延 伸区或源/漏极的导电类型相反，即为N型。所述袋形注入工艺可以用来改善 器件的短沟道效应以及击穿效应(punch through)。
然后，参照附图7，进行步骤S140，形成包围栅极结构和偏移侧墙130 的间隙壁160(spacer)；所述间隙壁160可以为氧化硅、氮化硅、氮氧化硅中 一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁160 为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底100上以及偏移侧 墙130上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀 刻(etch-back)方法形成间隙壁160。
最后，参照附图8，进行步骤S150，以间隙壁160为掩模，在栅极结构 两侧、半导体衬底100中进行P型离子注入，在半导体衬底100内形成源/漏 极170。源/漏极注入的离子为B等P型离子。
最后，将半导体衬底100进行退火，使注入的各种离子扩散均匀。
采用本实施例所述的方法，可用于形成65nm以下的PMOS晶体管，并 且能够有效改善PMOS晶体管的短沟道效应，减小器件尺寸减小所带来的击 穿效应(punch through)以及由其引起的结漏电(junction leakage)，并提高器 件的瞬时增强扩散(TED)效应。
实施例2
本实施例提供一种PMOS晶体管，所述晶体管的结构例如附图8所示， 包括：位于半导体衬底100上的栅极结构；位于栅极结构两侧的偏移侧墙130； 位于偏移侧墙130两侧的间隙壁160；位于栅极结构两侧、半导体衬底100中 的源/漏延伸区150以及源/漏极170；还包括位于栅极结构两侧、半导体衬底 100中的锑预非晶化注入区140，所述锑预非晶化注入区140的深度界于半导 体衬底100表面与源/漏延伸区150之间。
所述源/漏延伸区150的掺杂离子为B或者BF2。进行B或者BF2注入的 能量范围为1KeV至5KeV，注入的剂量范围为1E+14cm-2至1E+15cm-2。
形成锑预非晶化注入区140的工艺为偏移侧墙130为掩模，在半导体衬 底100内进行锑预非晶化注入(pre-amorphous implant，PAI)。进行预非晶化 注入的能量范围为5KeV至30KeV，注入的剂量范围为3E+14cm-2至 1E+15cm-2。
进行所述非晶化注入的目的在于减小器件尺寸减小所带来的击穿效应 (punch through)以及由其引起的结漏电(junction leakage)，并提高器件的瞬 时增强扩散(TED)效应。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本 领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改， 因此本发明的保护范围应当以权利要求所限定的范围为准。
本发明的目的在于提供一种PMOS晶体管及其制作方法，在形成源/漏延 伸区之前，以栅极结构为掩模，在半导体衬底内进行锑预非晶化注入，以减 小短沟道效应，降低所述PMOS晶体管的结漏电。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图 对本发明的具体实施方式做详细的说明。
实施例
本实施例提供一种PMOS晶体管的形成方法，参考附图9所示，为所述 PMOS晶体管制作方法工艺流程图，包括如下步骤：步骤S100，在半导体衬 底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅极结构；步骤 S110，在栅极结构两侧形成偏移侧墙(offset spacer)；步骤S120，以偏移侧墙 为掩模，在半导体衬底内进行锑预非晶化注入，形成锑预非晶化注入区；步 骤S130，以偏移侧墙为掩模，进行P型离子注入，在半导体衬底内形成注入 深度大于锑非晶化注入区的源/漏延伸区；步骤S140，形成包围栅极结构和偏 移侧墙的间隙壁(spacer)；步骤S150，以间隙壁为掩模，在半导体衬底内形 成源/漏极。
下面参照附图3至图8对本实施例的PMOS晶体管形成方法的具体实施 方式加以详细说明。
参照附图3，提供半导体衬底100，所述半导体衬底100可以为硅或者绝 缘体上硅(SOI)。在半导体衬底中形成隔离结构101，所述隔离结构101为浅 沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。所述半导体衬底 100中还形成有各种阱(well)结构与衬底表面的栅极沟道层。一般来说，形成 阱(well)结构的离子掺杂导电类型与栅极沟道层离子掺杂导电类型相同，但是 浓度较栅极沟道层低，离子注入的深度泛围较广，同时需达到大于隔离结构 的深度。为了简化，此处仅以一空白半导体衬底100图示。
在半导体衬底100上依次形成栅介质层110与栅极120，所述栅介质层 110与栅极120构成栅极结构。所述栅极介电层110可以是氧化硅(SiO2)或 氮氧化硅(SiNO)。在65nm以下工艺节点，栅极的特征尺寸很小，栅极介电层 110优选高介电常数(高K)材料。所述高K材料包括氧化铪、氧化铪硅、 氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、 氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。 栅介质层110的形成工艺可以采用本领域技术人员熟知的任何现有技术，比 较优选的为化学气相沉积法，栅极介电层110的厚度为15到60埃。
栅极120可以是包含半导体材料的多层结构，例如硅、锗、金属或其组 合。所述栅极120的形成工艺可以采用本领域技术人员熟知的任何现有技术， 比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子 体增强化学气相沉积工艺。栅极120的厚度为800到3000埃。
本实施例中，形成栅极结构之后，还可以包括在所述栅极结构外围形成 绝缘材料层的工艺步骤，所述绝缘材料层例如氧化硅，氮化硅、氮氧化硅等， 较好的，所述绝缘材料层为氧化硅。所述绝缘材料层用于保护栅极结构的边 缘，避免发生氧化。
随后，参照附图4，进行步骤S110，在栅极结构两侧形成偏移侧墙130 (offset spacer)。所述偏移侧墙130的材料例如是氮化硅，氧化硅或者氮氧化 硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源 漏极的粒子注入深度也越来越小，偏移侧墙130的作用在于以提高形成的 PMOS晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流 子效应。在栅极结构两侧形成偏移侧墙130的工艺例如化学气相沉积，本实 施例中，所述偏移侧墙130的厚度可以小到80埃。
之后，参照附图5，进行步骤S120，以偏移侧墙130为掩模，在半导体 衬底100内进行锑预非晶化注入(pre-amorphous implant，PAI)，形成锑预非 晶化注入区140。进行所述非晶化注入的目的在于减小器件尺寸减小所带来的 击穿效应(punch through)以及由其引起的结漏电(junction leakage)，并提高 器件的瞬时增强扩散(TED)效应。
本实施例进行锑的预非晶化注入深度与后续待形成的源/漏延伸区或者源 /漏极的深度相关，其深度小于源/漏延伸区的深度。
进行预非晶化注入的能量范围为5KeV至30KeV，注入的剂量范围为 3E+14cm-2至1E+15cm-2。在本实施例的具体实施方式中，进行锑预非晶化注 入的能量分别为6KeV、10KeV、14KeV、19KeV、22KeV、27KeV等，注入 的剂量为5E+14cm-2、6E+14cm-2、8E+14cm-2、9E+14cm-2。
然后，参照附图6，参考步骤S130，以偏移侧墙为掩模130，进行P型离 子注入，在半导体衬底内形成深度大于锑非晶化注入区深度的源/漏延伸区 150。形成所述源/漏延伸区150的方法为本技术领域人员公知技术。所述P 型离子例如B、BF2等。
进行B或者BF2注入的能量范围为1KeV至5KeV，注入的剂量范围为 1E+14cm-2至1E+15cm-2。
在本实施例的具体实施方式中，进行P型离子注入的能量分别为2KeV、 3KeV、4KeV等，注入的剂量为2E+14cm-2、6E+14cm-2、8E+14cm-2、9E+14cm-2 等。
在本实施例的另一具体实施方式中，首先进行锑预非晶化注入，注入的 能量为30KeV，注入的剂量为1E+15cm-2，之后，随即进行BF2注入，形成源 /漏延伸区，BF2注入的能量为2KeV，注入的剂量为1E+14cm-2。采用锑预非 晶化注入并随即进行B、BF2等例如注入工艺，可以有效避免形成的PMOS 器件的短沟道效应，提高了PMOS器件的性能。
本实施例中，还可以包括以栅极结构为掩模，在栅极结构两侧的半导体 衬底内进行袋形注入(Pocket implant)的工艺步骤，所述步骤可以在步骤S 110 之后，也可以在步骤S130之后。所述袋形注入一般采用角度介于0至45度 的离子注入，形成袋形注入区。所述袋形注入区的深度界于后续待形成的源/ 漏延伸区与源/漏极之间，所述袋形注入区的导电类型与后续待形成的源/漏延 伸区或源/漏极的导电类型相反，即为N型。所述袋形注入工艺可以用来改善 器件的短沟道效应以及击穿效应(punch through)。
然后，参照附图7，进行步骤S140，形成包围栅极结构和偏移侧墙130 的间隙壁160(spacer)；所述间隙壁160可以为氧化硅、氮化硅、氮氧化硅中 一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁160 为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底100上以及偏移侧 墙130上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀 刻(etch-back)方法形成间隙壁160。
最后，参照附图8，进行步骤S150，以间隙壁160为掩模，在栅极结构 两侧、半导体衬底100中进行P型离子注入，在半导体衬底100内形成源/漏 极170。源/漏极注入的离子为B等P型离子。
最后，将半导体衬底100进行退火，使注入的各种离子扩散均匀。
采用本实施例所述的方法，可用于形成65nm以下的PMOS晶体管，并 且能够有效改善PMOS晶体管的短沟道效应，减小器件尺寸减小所带来的击 穿效应(punch through)以及由其引起的结漏电(junction leakage)，并提高器 件的瞬时增强扩散(TED)效应。
实施例2
本实施例提供一种PMOS晶体管，所述晶体管的结构例如附图8所示， 包括：位于半导体衬底100上的栅极结构；位于栅极结构两侧的偏移侧墙130； 位于偏移侧墙130两侧的间隙壁160；位于栅极结构两侧、半导体衬底100中 的源/漏延伸区150以及源/漏极170；还包括位于栅极结构两侧、半导体衬底 100中的锑预非晶化注入区140，所述锑预非晶化注入区140的深度界于半导 体衬底100表面与源/漏延伸区150之间。
所述源/漏延伸区150的掺杂离子为B或者BF2。进行B或者BF2注入的 能量范围为1KeV至5KeV，注入的剂量范围为1E+14cm-2至1E+15cm-2。
形成锑预非晶化注入区140的工艺为偏移侧墙130为掩模，在半导体衬 底100内进行锑预非晶化注入(pre-amorphous implant，PAI)。进行预非晶化 注入的能量范围为5KeV至30KeV，注入的剂量范围为3E+14cm-2至 1E+15cm-2。
进行所述非晶化注入的目的在于减小器件尺寸减小所带来的击穿效应 (punch through)以及由其引起的结漏电(junction leakage)，并提高器件的瞬 时增强扩散(TED)效应。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本 领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改， 因此本发明的保护范围应当以权利要求所限定的范围为准。