开口的填充方法及半导体器件的连接结构转让专利
申请号 : CN200710040251.2
文献号 : CN100590844C
文献日 : 2010-02-17
发明人 : 虞肖鹏 , 张复雄
申请人 : 中芯国际集成电路制造(上海)有限公司
摘要 :
一种开口的填充方法，提供第一开口，所述第一开口位于介电层内并暴露出位于介电层下的半导体衬底，包括如下步骤：在第一开口暴露出的半导体衬底上生长外延层，形成第二开口；在所述外延层上形成多晶硅层，填满第二开口。所述方法可以避免现有技术在开口内形成的多晶硅层内含有缝隙的缺陷。本发明还提供一种半导体器件的连接结构。
权利要求 :
1.一种开口的填充方法，提供第一开口，所述第一开口位于介电层内并暴露出位于介电层下的半导体衬底，其特征在于，包括如下步骤： 在第一开口暴露出的半导体衬底上生长外延层，形成第二开口； 在所述外延层上形成多晶硅层，填满第二开口； 所述第一开口的深/宽比大于等于3.0； 所述第二开口的深/宽比小于等于1.5，所述外延层的厚度为第一开口深度的30％至100％。
2. 根据权利要求1所述开口的填充方法，其特征在于，所述外延层为单 晶娃层。
3. 根据权利要求2所述开口的填充方法，其特征在于，所述外延层为N 型或者P型掺杂，掺杂离子浓度为1.0E+15至1.0E+21/cm3。
4. 根据权利要求1所述开口的填充方法，其特征在于，所述多晶硅层为N 型或者P型掺杂多晶硅，掺杂离子浓度为1.0E+15至1.0E+21/cm3。
5. 根据权利要求1所述开口的填充方法，其特征在于，所述半导体衬底、 外延层和多晶硅层的掺杂类型相同。
6. —种半导体器件的连接结构，具有半导体衬底和位于半导体衬底上的 介电层，所述介电层内具有暴露出半导体衬底的第一开口，其特征在于，第 一开口暴露出的半导体衬底上具有外延层和位于所述外延层上的多晶硅层；所述第一开口的深/宽比大于等于3.0;所述第二开口的深/宽比小于等于1.5,所述外延层的厚度为第一开口深 度的30 %至100%。
7. 根据权利要求6所述的半导体器件的连接结构，其特征在于，所述外 延层为N型或者P型掺杂，掺杂离子浓度为1.0E+15至L0E+21/cm3。
8. 根据权利要求6所述的半导体器件的连接结构，其特征在于，所述多 晶硅层为N型或者P型掺杂多晶硅,掺杂离子浓度为1.0E+15至1.0E+2l/cm3。
9.根据权利要求6所述的半导体器件的连接结构，其特征在于，所述半导体衬底、外延层和多晶硅层的掺杂类型相同。
说明书 :
开口的填充方法及半导体器件的连接结构
技术领域
本发明涉及半导体制造技术领域，特別涉及一种开口的填充方法及一种半导体器件的连接结构。
背景技术
半导体器件是在硅半导体衬底上形成高浓度P型及高浓度N型掺杂区，并利用这些P型及N型掺杂区作为器件的基本要素，将其以特定结构连接成所要的电路。因此，为了形成一半导体电路，至少必须对一层导电材料，例如金属或者高掺杂浓度的多晶硅进行沉积及构图的步骤，以在半导体衬底的不同区域间形成"l妄触或内连线。例如，在典型的半导体制造过程中，首先在半导体衬底上覆盖一绝缘层，接着在绝缘层上构图并蚀刻，形成接触窗(开口），然后沉积导电材料，并用以限定形成接触插塞及内连线的4妄点。所述的导电材料为金属材料或者掺杂多晶硅等。
在绝缘层开口内形成多晶硅的方法通常釆用化学气相沉积的方法，例如申请号为〔>«)0133189.2的专利申请文件中提供的动态随即存取存储器的制作方法，在硅半导体衬底上形成栅晶体管之后，在半导体基板上沉积绝缘层，并在绝缘介电层上形成接触窗开口 ，随后利用化学气相沉积的方法在接触窗开口内沉积多晶硅层，形成如图l所示的结构，如图l中所示，IO为硅半导体基板，之后，在硅半导体基板10上形成栅晶体管，图1中，20A和20B分别为栅晶体管的源极和漏极，14为栅晶体管的栅氧化层，22为栅晶体管的间隙壁，24A以及24B为形成于硅半导体衬底内的N +源极和漏极，30a为第一介质层，位于硅半导体衬底10上，32a为氮化硅层，位于第一介质层30a上，氮化硅层3h上还形成有第二介质层34a， 40为刻蚀第二介质层34a,氮化硅层3h以及第一
4介质层30a形成的接触窗开口 ， 42为釆用化学气相沉积工艺在接触窗开口40内形成的多晶硅层，所述多晶硅层40与形成于半导体衬底内的N+源极24A相连接。随后，如图2所示，去除位于第二介质层34a上的多晶硅层，即可在接触窗开口 40内形成接触窗插塞42a。
在采用化学气相沉积工艺在接触窗开口 40内沉积多晶硅层的工艺中，如果接触窗开口40的深/宽比较大，例如在深/宽比大于2.0时，最终形成的接触窗插塞42a的多晶硅内会产生缝隙，这些缝隙的存在会影响半导体器件性能的电连接性能以及可靠性。
在绝缘层开口内形成多晶硅的方法通常釆用化学气相沉积的方法，例如申请号为〔>«)0133189.2的专利申请文件中提供的动态随即存取存储器的制作方法，在硅半导体衬底上形成栅晶体管之后，在半导体基板上沉积绝缘层，并在绝缘介电层上形成接触窗开口 ，随后利用化学气相沉积的方法在接触窗开口内沉积多晶硅层，形成如图l所示的结构，如图l中所示，IO为硅半导体基板，之后，在硅半导体基板10上形成栅晶体管，图1中，20A和20B分别为栅晶体管的源极和漏极，14为栅晶体管的栅氧化层，22为栅晶体管的间隙壁，24A以及24B为形成于硅半导体衬底内的N +源极和漏极，30a为第一介质层，位于硅半导体衬底10上，32a为氮化硅层，位于第一介质层30a上，氮化硅层3h上还形成有第二介质层34a， 40为刻蚀第二介质层34a,氮化硅层3h以及第一
4介质层30a形成的接触窗开口 ， 42为釆用化学气相沉积工艺在接触窗开口40内形成的多晶硅层，所述多晶硅层40与形成于半导体衬底内的N+源极24A相连接。随后，如图2所示，去除位于第二介质层34a上的多晶硅层，即可在接触窗开口 40内形成接触窗插塞42a。
在采用化学气相沉积工艺在接触窗开口 40内沉积多晶硅层的工艺中，如果接触窗开口40的深/宽比较大，例如在深/宽比大于2.0时，最终形成的接触窗插塞42a的多晶硅内会产生缝隙，这些缝隙的存在会影响半导体器件性能的电连接性能以及可靠性。
发明内容
有鉴于此，本发明解决的技术问题是提供一种填充开口的方法，避免现有技术在开口内形成的多晶硅层内含有缝隙的缺陷。
本发明还提供一种半导体器件的连接结构，提高连接结构的电连接性能。
本发明提供一种开口的填充方法，提供第一开口，所述第一开口位于介电层内并暴露出位于介电层下的半导体衬底，包括如下步骤：在第一开口暴露出的半导体衬底上生长外延层，形成第二开口；在所述外延层上形成多晶硅层，填满第二开口。
所述第一开口的深/宽比大于等于2.0。进一步，所述第一开口的深/宽比大于等于3.0。
所述第二开口的深/宽比小于2.0,较好的是小于等于1.5。所述外延层为单晶硅层。
进一步，所述外延层为N型或者P型掺杂的单晶硅层，掺杂离子浓度为1.0E+15至1.0E+21/cm3。
所述多晶硅层采用化学气相沉积法形成，为N型或者P型掺杂多晶硅，掺杂离子浓度为1.0E+15至1.0E+21/cm3。
所述外延层和多晶硅层的掺杂离子类型相同。
5本发明还提供一种半导体器件的连接结构，具有半导体衬底和位于半导体衬底上的介电层，所述介电层内具有暴露出半导体衬底的第一开口，第一开口暴露出的半导体衬底上具有外延层和位于所述外延层上的多晶硅层。
其中，第一开口的深/宽比大于等于2.0，更适用的是第一开口的深/宽比大于等于3.0的情况。
所述外延层的厚度为第一开口深度的30%至100%。与现有技术相比，本发明具有以下优点：
1、 本发明所述填充开口的方法，首先在半导体衬底上生长外延层，以降低第一开口的深/宽比，随后，在外延层上采用常规工艺例如化学气相沉积法沉积多晶硅层，填充第二开口，由于第二开口的深/宽比相对于第一开口已经大大减小，因此，避免现有技术直接在第一开口内采用现有技术沉积多晶硅层时多晶石圭层内部产生裂缝的缺陷。
2、 本发明在半导体衬底上生长外延层，所述外延层为掺杂的单晶硅层，随后采用化学气相沉积法在单晶硅层上沉积掺杂多晶硅层，所述掺杂的单晶硅和多晶硅层作为插塞使用时，导电性能好，而且，外延生长的单晶硅层的晶格质量好。
3、 本发明提供的半导体器件的连接结构避免现有多晶硅连接结构内形成空隙的缺陷，提高了连接结构的电连接性能。
本发明还提供一种半导体器件的连接结构，提高连接结构的电连接性能。
本发明提供一种开口的填充方法，提供第一开口，所述第一开口位于介电层内并暴露出位于介电层下的半导体衬底，包括如下步骤：在第一开口暴露出的半导体衬底上生长外延层，形成第二开口；在所述外延层上形成多晶硅层，填满第二开口。
所述第一开口的深/宽比大于等于2.0。进一步，所述第一开口的深/宽比大于等于3.0。
所述第二开口的深/宽比小于2.0,较好的是小于等于1.5。所述外延层为单晶硅层。
进一步，所述外延层为N型或者P型掺杂的单晶硅层，掺杂离子浓度为1.0E+15至1.0E+21/cm3。
所述多晶硅层采用化学气相沉积法形成，为N型或者P型掺杂多晶硅，掺杂离子浓度为1.0E+15至1.0E+21/cm3。
所述外延层和多晶硅层的掺杂离子类型相同。
5本发明还提供一种半导体器件的连接结构，具有半导体衬底和位于半导体衬底上的介电层，所述介电层内具有暴露出半导体衬底的第一开口，第一开口暴露出的半导体衬底上具有外延层和位于所述外延层上的多晶硅层。
其中，第一开口的深/宽比大于等于2.0，更适用的是第一开口的深/宽比大于等于3.0的情况。
所述外延层的厚度为第一开口深度的30%至100%。与现有技术相比，本发明具有以下优点：
1、 本发明所述填充开口的方法，首先在半导体衬底上生长外延层，以降低第一开口的深/宽比，随后，在外延层上采用常规工艺例如化学气相沉积法沉积多晶硅层，填充第二开口，由于第二开口的深/宽比相对于第一开口已经大大减小，因此，避免现有技术直接在第一开口内采用现有技术沉积多晶硅层时多晶石圭层内部产生裂缝的缺陷。
2、 本发明在半导体衬底上生长外延层，所述外延层为掺杂的单晶硅层，随后采用化学气相沉积法在单晶硅层上沉积掺杂多晶硅层，所述掺杂的单晶硅和多晶硅层作为插塞使用时，导电性能好，而且，外延生长的单晶硅层的晶格质量好。
3、 本发明提供的半导体器件的连接结构避免现有多晶硅连接结构内形成空隙的缺陷，提高了连接结构的电连接性能。
附图说明
图1至图2为现有技术在制作半导体存储电路的工艺中形成多晶硅插塞工艺的截面结构示意图；
图3至图5为本发明实施例1的制作工艺剖面结构示意图；
图6为本发明实施例1的工艺流程图。具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
6本发明的目的在于提供一种开口的填充方法，首先在第一开口暴露出的半导体衬底上生长外延层，形成第二开口，所述第二开口的深/宽比小于第一开口的深/宽比，随后在第二开口内沉积多晶硅层，填满第二开口。由于外延生长的外延层降低了第一开口的深/宽比，形成第二开口，因此，避免了现有技术直接在较高深/宽比的第一开口内村底多晶硅时在形成的多晶硅层内含有缝隙的缺陷。
实施例1
本发明提供一种开口的填充方法，参考附图6所示，包括如下步骤：步骤S101:提供第一开口，所述第一开口位于介电层内并暴露出位于介电层下的半导体衬底；步骤S102:在第一开口暴露出的半导体衬底生长外延层，形成第二开口；步骤S103:在所述外延层上形成多晶硅层，填满第二开口。
本实施例所述的工艺方法适合第一开口暴露出半导体衬底，并且第一开口位于介电层内的情况，尤其适用于第一开口的深宽比较大的情况，这是由于在第一开口的深宽比较大（例如第一开口的深宽比大于等于2.0,尤其是第一开口的深宽比大于等于3.0)时，采用现有技术的工艺方法在第一开口内采用化学气相沉积法沉积多晶硅层填充第一开口时，容易使填充的多晶硅层内产生缝隙，这些缝隙会影响最终形成的半导体器件的电学性能。釆用本实施例所述的工艺方法，在半导体村底上首先采用外延生长的方法形成单晶硅外延层，形成第二开口，较好的是，外延生长的单晶硅层的厚度使第二开口的深宽比小于2.0,较好的是小于等于1.5,随后采用现有技术在外延生长的单晶硅层上采用化学气相沉积法形成多晶硅层，填满第二开口 。
当然，本实施例所述的工艺方法同样适合第一开口的深宽比较小（例如小于3.0)的情况，可根据第一开口的具体深宽比以及现有技术釆用化学气相沉积工艺在第一开口内沉积多晶硅层的具体条件进行选择，如果釆用现有技术的工艺方法直接采用学气相沉积工艺在第一开口内沉积多晶硅层，形成的
7多晶硅层内部并不存在明显的缝隙缺陷，从简化工艺的角度考虑，通常直接采用现有技术，即化学气相沉积工艺在第一开口内沉积多晶硅层。但第一开口的深宽比小于3.0时，采用本实施例所述的工艺方法同样能够实现在第一开口内形成多晶硅层的发明目的。
首先，参考附图3所示，提供第一开口 120,所述第一开口 120位于介电层no内并暴露出位于介电层110下的半导体衬底100。所述第一开口可以是半导体制作工艺中的沟槽（trench)，还可以是接触窗（contact)，也可以是接触孔(via)等。
第一开口 120的形成工艺为本领域技术人员熟知的任何现有技术，在一个具体实施例中，采用如下工艺：提供半导体衬底IOO,所述半导体衬底IOO的材料为硅，包括N型以及P型掺杂硅，还可以是绝缘体上硅，所述绝缘体上硅的顶层硅为N型以及P型掺杂硅，在半导体衬底IOO上形成介电层110,所述介电层110材料为氧化硅或者氮化硅或者氮氧化硅等绝缘材料，所述介电层110可以是单层绝缘材料形成，还可以是一层以上的绝缘材料堆叠而形成的，例如一层氧化硅层和一层氮化硅堆叠而成，还可以是氧化硅-氮化硅-氧化硅的三层堆叠结构。
之后，在介电层110上形成氮化硅层作为腐蚀阻挡层，在腐蚀阻挡层上形成光刻胶层并曝光、显影光刻胶层形成光刻胶开口，随后，以光刻胶为掩膜，刻蚀腐蚀阻挡层以及介电层110直至暴露出半导体衬底100，形成第一开口 120。所述刻蚀腐蚀阻挡层以及介电层110直至暴露出半导体衬底100的工艺通常选用干法刻蚀。最后，去除介电层110上的腐蚀阻挡层以及光刻胶层。
本实施例所述第一开口的深/宽比可以在较大范围内浮动，较好的，本实施例所述的工艺方法尤其适用于第一开口的深/宽比大于等于3.0的情况。本实施例中第 一开口的深/宽比指的第 一开口的深度与第 一开口沿半导体器件沟道长度方向的宽度之比。之后，参考附图4所示，在第一开口暴露的半导体衬底100上生长外延
层130，所述的外延层130填充部分第一开口 120,形成第二开口 140。第二开口 140的深度等于第一开口的深度减去外延生长的外延层130的厚度，所述外延层130的厚度使得笫二开口 140的深/宽比小于2.0,较好的是小于等于1.5。
由于外延层130是在半导体衬底IOO上外延生长的，因此，可以较好的控制外延层130的厚度，通过对外延层130厚度的控制，即可达到减小第一开口 120深度，并控制形成的第二开口 130深度的作用，使形成的第二开口的深/宽比小于2.0，较好的是小于等于1.5。
本发明外延生长的外延层130可以为掺杂单晶硅，也可以为非掺杂单晶硅，视半导体器件的具体制作要求而定。在所述外延层130用于在半导体器件的开口内形成接触插塞，用于半导体器件之间的电连接时，则必须进行高浓度的离子掺杂，以降低外延层130的电阻率，提高形成的接触插塞的电连接性能。所述外延层130用作接触插塞时，在外延形成外延层130的工艺过程中，可进行N型或者P型离子掺杂，例如掺入硼离子、磷离子等掺杂离子，掺杂离子的浓度范围为1.0E+15至1.0E+21/cm3。
本发明外延生长外延层130的工艺为现有技术中的任何常规工艺，在本发明的一个具体实施方式中，将形成的外延层130用于半导体器件之间的电连接，采用如下工艺外延生长外延层130，并同时进行N型或者P型离子掺杂。在本发明的一个实施例中，外延生长掺杂单晶硅层的温度为700摄氏度至750摄氏度，在外延生长单晶硅层的反应室内通入硅源气体和掺杂气体例如含B或者含P的气体。其中，所述的硅源气体可以是二氯硅烷（DCS)，掺杂气体取决于掺杂类型，进行N型掺杂时可以采用PH3作为掺杂气体，进行P型掺杂时则可
以采用B2H6。
通常情况下，外延层130的厚度根据第一开口 120的深度进行调节，以
9使得第二开口 140的深/宽比小于2.0，较好的是小于等于1.5。较好的，所述外延层130的厚度为第 一开口深度的30 %至100 % 。
在半导体衬底100上生长的外延层130为N型或者P型掺杂硅，掺杂离子浓度为1.0E+15至1.0E+21/cn^。所述外延层130的材料可以与半导体衬底100的材料相同，也可以不同，视具体的外延生长工艺以及半导体制作工艺中对工艺设计的要求而定。
在所述外延层用于在半导体器件的开口内形成接触插塞，用于半导体器件之间的电连接时，所述外延层130必须进行掺杂，并且半导体村底100也需要进行离子掺杂，而且，外延层130的掺杂离子类型也必须与半导体衬底IOO的掺杂类型相同。在半导体衬底IOO为N型掺杂时，外延层130也为N型掺杂，在半导体衬底IOO为P型掺杂时，外延层130也为P型掺杂。
之后，参考附图5所示，在外延层130上形成多晶硅层150,多晶硅层150填满第二开口 140。多晶硅层150的形成工艺可以釆用本领于技术人员熟知的各种工艺，较好的是，采用化学气相沉积工艺。
具体实施工艺中，在外延层以及介质层110上采用化学气相沉积工艺沉积沉积多晶硅层150 ，填满第二开口 140后，釆用化学机械抛光工艺去除介质层IIO上的多晶硅层150。
多晶硅层150可以进行N型或者P型掺杂，也可以不进行掺杂，视具体工艺要求而定。而且，多晶硅层150的掺杂状态应该与外延层130相同。
在所述外延层130以及多晶硅层150用于在半导体器件的开口内形成接触插塞，用于半导体器件之间的电连"l妄时，所述外延层130和多晶硅层150必须进行掺杂，并且外延层130和多晶硅层150的掺杂离子类型与半导体村底100的掺杂类型相同。在半导体衬底IOO为N型掺杂时，外延层130和多晶硅层150也为N型掺杂，在半导体衬底IOO为P型掺杂时，外延层130和多晶硅层150也为P型掺杂。
10在本发明的一个具体实施方式中，多晶硅层150与外延层】30都用于半
导体器件的电连接，进行高浓度的N型或者P型掺杂，采用等离子化学气相 沉积工艺沉积多晶硅层150并进行掺杂，多晶硅层150的掺杂离子浓度为 1.0E+15至1.0E+21/cm3。
采用本实施例所述的方法，首先在半导体村底上外延生长外延层，以降 低第一开口的深/宽比，随后，在外延层上采用常规化学气相沉积工艺沉积多 晶硅层，填充第二开口，由于第二开口的深/宽比相对于第一开口已经大大减 小，因此，在采用常规工艺沉积多晶硅层时，可以提高形成的多晶硅层的质 量，避免现有技术直接在第一开口内直接采用现有技术沉积多晶硅层时多晶 硅层内部产生裂缝的缺陷。而且，由于外延生长的外延层减小了第二开口的 深/宽比，使在外延层上沉积多晶硅层的工艺更加容易控制。
在所述外延层130以及多晶硅层150用于在半导体器件的开口内形成接 触插塞，用于半导体器件之间的电连接时，可以在外延层130中进行高浓度 掺杂，掺杂离子浓度为1.0E+15至1.0E+21/cm3，使外延层130的电阻率可以 达到0.001ohm/cm以下，提高由外延层和多晶硅层形成的多晶硅插塞的电连接 性能。
实施例2
本实施例提供一种半导体器件的连接结构，如附图5所示，提供半导体 衬底IOO和位于半导体衬底上的介电层110，所述介电层110内具有暴露出半 导体衬底的第一开口，第一开口暴露出的半导体衬底100上具有外延层130 和位于所述外延层上的多晶硅层150。
其中，所述第一开口的深/宽比大于等于2.0, l交好的是第一开口的深/宽 比大于等于3.0。
在第 一开口暴露出的半导体衬底上形成的的外延层使第 一开口成为第二 开口，所述第二开口的深/宽比小于2.0,较好的使小于等于l.5。
ii所述外延层的厚度为第一开口深度的30%至100%。
所述半导体村底100为硅，包括N型以及P型4参杂硅，还可以是绝缘体 上硅，所述绝缘体上硅的顶层硅为N型以及P型掺杂硅。
所述介电层110材料为氧化硅或者氮化硅或者氮氧化硅等绝缘材料，可 以是单层绝缘材料形成，还可以是一层以上的绝缘材料堆叠而形成的，例如 一层氧化硅层和一层氮化硅堆叠而成，还可以是氧化硅-氮化硅-氧化硅的 三层堆叠结构。
所述外延层130为采用外延生长工艺在半导体衬底100上生长的N型或 者P型掺杂的单晶硅，掺杂离子浓度为1.0E+15至1.0E+21/cm3。
所述多晶硅层150为N型或者P型掺杂，掺杂离子浓度为1.0E+15至 1.0E+21/cm3。多晶硅层150的掺杂状态与外延层130相同。
所述半导体器件的连接结构电连接性能良好，而且外延层的晶格质量好， 外延层和多晶硅层内部都不会形成空隙，避免影响连接结构的电连接性能。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本 领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改， 因此本发明的保护范围应当以权利要求所限定的范围为准。
12
图3至图5为本发明实施例1的制作工艺剖面结构示意图；
图6为本发明实施例1的工艺流程图。具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
6本发明的目的在于提供一种开口的填充方法，首先在第一开口暴露出的半导体衬底上生长外延层，形成第二开口，所述第二开口的深/宽比小于第一开口的深/宽比，随后在第二开口内沉积多晶硅层，填满第二开口。由于外延生长的外延层降低了第一开口的深/宽比，形成第二开口，因此，避免了现有技术直接在较高深/宽比的第一开口内村底多晶硅时在形成的多晶硅层内含有缝隙的缺陷。
实施例1
本发明提供一种开口的填充方法，参考附图6所示，包括如下步骤：步骤S101:提供第一开口，所述第一开口位于介电层内并暴露出位于介电层下的半导体衬底；步骤S102:在第一开口暴露出的半导体衬底生长外延层，形成第二开口；步骤S103:在所述外延层上形成多晶硅层，填满第二开口。
本实施例所述的工艺方法适合第一开口暴露出半导体衬底，并且第一开口位于介电层内的情况，尤其适用于第一开口的深宽比较大的情况，这是由于在第一开口的深宽比较大（例如第一开口的深宽比大于等于2.0,尤其是第一开口的深宽比大于等于3.0)时，采用现有技术的工艺方法在第一开口内采用化学气相沉积法沉积多晶硅层填充第一开口时，容易使填充的多晶硅层内产生缝隙，这些缝隙会影响最终形成的半导体器件的电学性能。釆用本实施例所述的工艺方法，在半导体村底上首先采用外延生长的方法形成单晶硅外延层，形成第二开口，较好的是，外延生长的单晶硅层的厚度使第二开口的深宽比小于2.0,较好的是小于等于1.5,随后采用现有技术在外延生长的单晶硅层上采用化学气相沉积法形成多晶硅层，填满第二开口 。
当然，本实施例所述的工艺方法同样适合第一开口的深宽比较小（例如小于3.0)的情况，可根据第一开口的具体深宽比以及现有技术釆用化学气相沉积工艺在第一开口内沉积多晶硅层的具体条件进行选择，如果釆用现有技术的工艺方法直接采用学气相沉积工艺在第一开口内沉积多晶硅层，形成的
7多晶硅层内部并不存在明显的缝隙缺陷，从简化工艺的角度考虑，通常直接采用现有技术，即化学气相沉积工艺在第一开口内沉积多晶硅层。但第一开口的深宽比小于3.0时，采用本实施例所述的工艺方法同样能够实现在第一开口内形成多晶硅层的发明目的。
首先，参考附图3所示，提供第一开口 120,所述第一开口 120位于介电层no内并暴露出位于介电层110下的半导体衬底100。所述第一开口可以是半导体制作工艺中的沟槽（trench)，还可以是接触窗（contact)，也可以是接触孔(via)等。
第一开口 120的形成工艺为本领域技术人员熟知的任何现有技术，在一个具体实施例中，采用如下工艺：提供半导体衬底IOO,所述半导体衬底IOO的材料为硅，包括N型以及P型掺杂硅，还可以是绝缘体上硅，所述绝缘体上硅的顶层硅为N型以及P型掺杂硅，在半导体衬底IOO上形成介电层110,所述介电层110材料为氧化硅或者氮化硅或者氮氧化硅等绝缘材料，所述介电层110可以是单层绝缘材料形成，还可以是一层以上的绝缘材料堆叠而形成的，例如一层氧化硅层和一层氮化硅堆叠而成，还可以是氧化硅-氮化硅-氧化硅的三层堆叠结构。
之后，在介电层110上形成氮化硅层作为腐蚀阻挡层，在腐蚀阻挡层上形成光刻胶层并曝光、显影光刻胶层形成光刻胶开口，随后，以光刻胶为掩膜，刻蚀腐蚀阻挡层以及介电层110直至暴露出半导体衬底100，形成第一开口 120。所述刻蚀腐蚀阻挡层以及介电层110直至暴露出半导体衬底100的工艺通常选用干法刻蚀。最后，去除介电层110上的腐蚀阻挡层以及光刻胶层。
本实施例所述第一开口的深/宽比可以在较大范围内浮动，较好的，本实施例所述的工艺方法尤其适用于第一开口的深/宽比大于等于3.0的情况。本实施例中第 一开口的深/宽比指的第 一开口的深度与第 一开口沿半导体器件沟道长度方向的宽度之比。之后，参考附图4所示，在第一开口暴露的半导体衬底100上生长外延
层130，所述的外延层130填充部分第一开口 120,形成第二开口 140。第二开口 140的深度等于第一开口的深度减去外延生长的外延层130的厚度，所述外延层130的厚度使得笫二开口 140的深/宽比小于2.0,较好的是小于等于1.5。
由于外延层130是在半导体衬底IOO上外延生长的，因此，可以较好的控制外延层130的厚度，通过对外延层130厚度的控制，即可达到减小第一开口 120深度，并控制形成的第二开口 130深度的作用，使形成的第二开口的深/宽比小于2.0，较好的是小于等于1.5。
本发明外延生长的外延层130可以为掺杂单晶硅，也可以为非掺杂单晶硅，视半导体器件的具体制作要求而定。在所述外延层130用于在半导体器件的开口内形成接触插塞，用于半导体器件之间的电连接时，则必须进行高浓度的离子掺杂，以降低外延层130的电阻率，提高形成的接触插塞的电连接性能。所述外延层130用作接触插塞时，在外延形成外延层130的工艺过程中，可进行N型或者P型离子掺杂，例如掺入硼离子、磷离子等掺杂离子，掺杂离子的浓度范围为1.0E+15至1.0E+21/cm3。
本发明外延生长外延层130的工艺为现有技术中的任何常规工艺，在本发明的一个具体实施方式中，将形成的外延层130用于半导体器件之间的电连接，采用如下工艺外延生长外延层130，并同时进行N型或者P型离子掺杂。在本发明的一个实施例中，外延生长掺杂单晶硅层的温度为700摄氏度至750摄氏度，在外延生长单晶硅层的反应室内通入硅源气体和掺杂气体例如含B或者含P的气体。其中，所述的硅源气体可以是二氯硅烷（DCS)，掺杂气体取决于掺杂类型，进行N型掺杂时可以采用PH3作为掺杂气体，进行P型掺杂时则可
以采用B2H6。
通常情况下，外延层130的厚度根据第一开口 120的深度进行调节，以
9使得第二开口 140的深/宽比小于2.0，较好的是小于等于1.5。较好的，所述外延层130的厚度为第 一开口深度的30 %至100 % 。
在半导体衬底100上生长的外延层130为N型或者P型掺杂硅，掺杂离子浓度为1.0E+15至1.0E+21/cn^。所述外延层130的材料可以与半导体衬底100的材料相同，也可以不同，视具体的外延生长工艺以及半导体制作工艺中对工艺设计的要求而定。
在所述外延层用于在半导体器件的开口内形成接触插塞，用于半导体器件之间的电连接时，所述外延层130必须进行掺杂，并且半导体村底100也需要进行离子掺杂，而且，外延层130的掺杂离子类型也必须与半导体衬底IOO的掺杂类型相同。在半导体衬底IOO为N型掺杂时，外延层130也为N型掺杂，在半导体衬底IOO为P型掺杂时，外延层130也为P型掺杂。
之后，参考附图5所示，在外延层130上形成多晶硅层150,多晶硅层150填满第二开口 140。多晶硅层150的形成工艺可以釆用本领于技术人员熟知的各种工艺，较好的是，采用化学气相沉积工艺。
具体实施工艺中，在外延层以及介质层110上采用化学气相沉积工艺沉积沉积多晶硅层150 ，填满第二开口 140后，釆用化学机械抛光工艺去除介质层IIO上的多晶硅层150。
多晶硅层150可以进行N型或者P型掺杂，也可以不进行掺杂，视具体工艺要求而定。而且，多晶硅层150的掺杂状态应该与外延层130相同。
在所述外延层130以及多晶硅层150用于在半导体器件的开口内形成接触插塞，用于半导体器件之间的电连"l妄时，所述外延层130和多晶硅层150必须进行掺杂，并且外延层130和多晶硅层150的掺杂离子类型与半导体村底100的掺杂类型相同。在半导体衬底IOO为N型掺杂时，外延层130和多晶硅层150也为N型掺杂，在半导体衬底IOO为P型掺杂时，外延层130和多晶硅层150也为P型掺杂。
10在本发明的一个具体实施方式中，多晶硅层150与外延层】30都用于半
导体器件的电连接，进行高浓度的N型或者P型掺杂，采用等离子化学气相 沉积工艺沉积多晶硅层150并进行掺杂，多晶硅层150的掺杂离子浓度为 1.0E+15至1.0E+21/cm3。
采用本实施例所述的方法，首先在半导体村底上外延生长外延层，以降 低第一开口的深/宽比，随后，在外延层上采用常规化学气相沉积工艺沉积多 晶硅层，填充第二开口，由于第二开口的深/宽比相对于第一开口已经大大减 小，因此，在采用常规工艺沉积多晶硅层时，可以提高形成的多晶硅层的质 量，避免现有技术直接在第一开口内直接采用现有技术沉积多晶硅层时多晶 硅层内部产生裂缝的缺陷。而且，由于外延生长的外延层减小了第二开口的 深/宽比，使在外延层上沉积多晶硅层的工艺更加容易控制。
在所述外延层130以及多晶硅层150用于在半导体器件的开口内形成接 触插塞，用于半导体器件之间的电连接时，可以在外延层130中进行高浓度 掺杂，掺杂离子浓度为1.0E+15至1.0E+21/cm3，使外延层130的电阻率可以 达到0.001ohm/cm以下，提高由外延层和多晶硅层形成的多晶硅插塞的电连接 性能。
实施例2
本实施例提供一种半导体器件的连接结构，如附图5所示，提供半导体 衬底IOO和位于半导体衬底上的介电层110，所述介电层110内具有暴露出半 导体衬底的第一开口，第一开口暴露出的半导体衬底100上具有外延层130 和位于所述外延层上的多晶硅层150。
其中，所述第一开口的深/宽比大于等于2.0, l交好的是第一开口的深/宽 比大于等于3.0。
在第 一开口暴露出的半导体衬底上形成的的外延层使第 一开口成为第二 开口，所述第二开口的深/宽比小于2.0,较好的使小于等于l.5。
ii所述外延层的厚度为第一开口深度的30%至100%。
所述半导体村底100为硅，包括N型以及P型4参杂硅，还可以是绝缘体 上硅，所述绝缘体上硅的顶层硅为N型以及P型掺杂硅。
所述介电层110材料为氧化硅或者氮化硅或者氮氧化硅等绝缘材料，可 以是单层绝缘材料形成，还可以是一层以上的绝缘材料堆叠而形成的，例如 一层氧化硅层和一层氮化硅堆叠而成，还可以是氧化硅-氮化硅-氧化硅的 三层堆叠结构。
所述外延层130为采用外延生长工艺在半导体衬底100上生长的N型或 者P型掺杂的单晶硅，掺杂离子浓度为1.0E+15至1.0E+21/cm3。
所述多晶硅层150为N型或者P型掺杂，掺杂离子浓度为1.0E+15至 1.0E+21/cm3。多晶硅层150的掺杂状态与外延层130相同。
所述半导体器件的连接结构电连接性能良好，而且外延层的晶格质量好， 外延层和多晶硅层内部都不会形成空隙，避免影响连接结构的电连接性能。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本 领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改， 因此本发明的保护范围应当以权利要求所限定的范围为准。
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