CMOS器件应力膜的形成方法转让专利
申请号 : CN200710042129.9
文献号 : CN100590851C
文献日 : 2010-02-17
发明人 : 张文广 , 韩秋华
申请人 : 中芯国际集成电路制造(上海)有限公司
摘要 :
一种CMOS器件应力膜的形成方法，包括：提供半导体基体，所述半导体基体包含至少一个CMOS器件，所述CMOS器件包含至少一个PMOS晶体管和至少一个NMOS晶体管；形成拉应力膜层，所述拉应力膜层覆盖所述NMOS晶体管和PMOS晶体管；利用DHF去除所述PMOS晶体管上的拉应力膜层；沉积压应力膜层，所述压应力膜层覆盖所述PMOS晶体管。或者，在形成所述拉应力膜层后，利用干式刻蚀去除覆盖所述PMOS晶体管的部分拉应力膜层；利用DHF去除所述PMOS晶体管上的拉应力膜层；沉积压应力膜层，所述压应力膜层覆盖所述PMOS晶体管。可减小去除拉应力膜层时造成的器件表面损伤。
权利要求 :
1.一种CMOS器件应力膜的形成方法，其特征在于，包括： 提供半导体基体，所述半导体基体包含至少一个CMOS器件，所述CMOS器件包含至少一个PMOS晶体管和至少一个NMOS晶体管； 形成氮化硅拉应力膜层，所述氮化硅拉应力膜层覆盖所述NMOS晶体管和PMOS晶体管； 利用干式刻蚀去除覆盖所述PMOS晶体管的部分氮化硅拉应力膜层； 利用氢氟酸溶液去除所述PMOS晶体管上的氮化硅拉应力膜层； 沉积压应力膜层，所述压应力膜层覆盖所述PMOS晶体管。
2. 根据权利要求1所述的CMOS器件应力膜的形成方法，其特征在 于，形成所述拉应力膜层的具体工艺参数包括：反应腔内压力范围为5 ~ 10毫米汞柱。
3. 根据权利要求1所述的CMOS器件应力膜的形成方法，其特征在 于，形成所述拉应力膜层的具体工艺参数包括：射频功率范围为30~80 瓦。
4. 根据权利要求1所述的CMOS器件应力膜的形成方法，其特征在 于，形成所述拉应力膜层的具体工艺参数包括：反应腔内温度为350 ~ 450摄氏度。
5. 根据权利要求1所述的CMOS器件应力膜的形成方法，其特征在 于，形成所述拉应力膜层的具体工艺参数包括：反应气体硅烷的流量范 围为15 ~ 40sccm。
6.根据权利要求1所述的CMOS器件应力膜的形成方法，其特征在 于，形成所述拉应力膜层的具体工艺参数包括：反应气体氨气的流量范 围为30~ 80sccm。
7.根据权利要求1所述的CMOS器件应力膜的形成方法，其特征在 于，形成所述拉应力膜层的具体工艺参数包括：反应腔内氮气的流量范 围为15000 ~ 25000sccm。
8.根据权利要求1所述的CMOS器件应力膜的形成方法，其特征在于： 所迷氢氟酸溶液百分比浓度小于或等于2%。
说明书 :
CMOS器件应力膜的形成方法
技术领域
本发明涉及集成电路制造技术领域，特别涉及一种CMOS器件应力膜 的形成方法。
背景技术
当前，业界已公知，存在下述的压电阻效应：在半导体膜层中产生 应力，可造成膜层内晶格间隔发生变化，继而导致能带结构发生变化， 进而使载流子迁移率发生变化。载流子迁移率的变化趋势，根据衬底的 面方向、载流子的移动方向和应力类型的差别而不同，所述应力类型包 含拉应力和压应力。例如，在以（100)面为主面的珪衬底内，在载流 子的移动方向为（011)方向时，在载流子为电子的情况下，如果在沟 道区的电子移动的方向上产生拉应力，则载流子的迁移率^R高；在载流 子为空穴的情况下，如果在沟道区的空穴移动的方向上产生压应力，则 载流子的迁移率提高；载流子的迁移率提高的比例与应力的大小相关。
由此，业界普遍采用对半导体膜层施加应力的工艺，以提高载流子 迁移率，进而提高晶体管等的工作速度。
2006年5月IO曰公开的公告号为"CN1770425A"的中国专利中提供了 一种半导体器件制造方法，包括步骤：形成至少一个晶体管，其中所述 晶体管均具有未经退火的至少一个源极/漏极区，且所述晶体管中包括 PM0S晶体管以及NM0S晶体管；设置应力氮化硅膜在所述PM0S晶体管与所 述NM0S晶体管中的一者上但不位于另一者上；以及在应力氮化》圭膜位于 所述PMOS晶体管与所述NMOS晶体管的该者上但不位于该另一者上时，对 所述源极/漏极区进行退火步骤。
实际生产中，设置应力氮化硅膜在所述PMOS晶体管与所述NMOS晶体管 中的一者上但不位于另一者上时，通常采用干式刻蚀方法去除设置于另 一者上的应力氮化硅膜。由于干式刻蚀方法自身工艺特点的限制，去除所述应力氮化硅膜后，在半导体器件另一者表面（即丽OS晶体管或PMOS 晶体管表面）极易形成刻蚀损伤，在器件临界尺寸进入65纳米以后，此 损伤对器件性能的影响愈发严重，影响后续工艺进行。
由此，业界普遍采用对半导体膜层施加应力的工艺，以提高载流子 迁移率，进而提高晶体管等的工作速度。
2006年5月IO曰公开的公告号为"CN1770425A"的中国专利中提供了 一种半导体器件制造方法，包括步骤：形成至少一个晶体管，其中所述 晶体管均具有未经退火的至少一个源极/漏极区，且所述晶体管中包括 PM0S晶体管以及NM0S晶体管；设置应力氮化硅膜在所述PM0S晶体管与所 述NM0S晶体管中的一者上但不位于另一者上；以及在应力氮化》圭膜位于 所述PMOS晶体管与所述NMOS晶体管的该者上但不位于该另一者上时，对 所述源极/漏极区进行退火步骤。
实际生产中，设置应力氮化硅膜在所述PMOS晶体管与所述NMOS晶体管 中的一者上但不位于另一者上时，通常采用干式刻蚀方法去除设置于另 一者上的应力氮化硅膜。由于干式刻蚀方法自身工艺特点的限制，去除所述应力氮化硅膜后，在半导体器件另一者表面（即丽OS晶体管或PMOS 晶体管表面）极易形成刻蚀损伤，在器件临界尺寸进入65纳米以后，此 损伤对器件性能的影响愈发严重，影响后续工艺进行。
发明内容
本发明提供了一种CMOS器件应力膜的形成方法，可减小去除拉应 力膜层时造成的器件表面损伤。
本发明提供的一种CMOS器件应力膜的形成方法，包括：
提供半导体基体，所述半导体基体包含至少一个CMOS器件，所述 CMOS器件包含至少一个PMOS晶体管和至少一个NMOS晶体管；
形成拉应力膜层，所述拉应力膜层覆盖所述丽OS晶体管和PMOS晶
体管；
利用氢氟酸溶液去除所述PMOS晶体管上的拉应力膜层； 沉积压应力膜层，所述压应力膜层覆盖所述PMOS晶体管。
可选地，所述拉应力膜层材料为氮化硅；可选地，形成所述拉应力 膜层的具体工艺参数包括：反应腔内压力范围为5-10毫米汞柱；可选 地，形成所述拉应力膜层的具体工艺参数包括：射频功率范围为30-80 瓦；可选地，形成所述拉应力膜层的具体工艺参数包括：反应腔内温度 为350 ~ 450摄氏度；可选地，形成所述拉应力膜层的具体工艺参数包 括：反应气体硅烷的流量范围为15〜40sccm;可选地，形成所述拉应力 膜层的具体工艺参数包括：反应气体氨气的流量范围为30〜80sccm;可 选地，形成所述拉应力膜层的具体工艺参数包括：反应腔内氮气的流量 范围为15000〜25000sccm;可选地，所述氢氟酸溶液百分比浓度小于或 等于2%。
本发明提供的一种CMOS器件应力膜的形成方法，包括：
提供半导体基体，所述半导体基体包含至少一个CMOS器件，所述 CMOS器件包含至少一个PMOS晶体管和至少一个丽OS晶体管；
4形成拉应力膜层，所迷拉应力膜层覆盖所迷丽OS晶体管和PMOS晶
体管；
利用干式刻蚀去除覆盖所述PMOS晶体管的部分拉应力膜层； 利用氢氟酸溶液去除所述PMOS晶体管上的拉应力膜层； 沉积压应力膜层，所述压应力膜层覆盖所述PMOS晶体管。 可选地，所述拉应力膜层材料为氮化硅；可选地，形成所述拉应力 膜层的具体工艺参数包括：反应腔内压力范围为5〜10毫米汞柱；可选 地，形成所述拉应力膜层的具体工艺参数包括：射频功率范围为30~80 瓦；可选地，形成所述拉应力膜层的具体工艺参数包括：反应腔内温度 为350 ~ 450摄氏度；可选地，形成所述拉应力膜层的具体工艺参数包 括：反应气体硅烷的流量范围为15〜40sccm;可选地，形成所述拉应力 膜层的具体工艺参数包括：反应气体氨气的流量范围为30〜80sccm;可 选地，形成所述拉应力膜层的具体工艺参数包括：反应腔内氮气的流量 范围为15000 ~ 25000sccm;可选地，所述氢氟酸溶液百分比浓度小于或 等于2%。
与现有技术相比，本发明具有以下优点：
本发明提供的CMOS器件应力膜的形成方法，利用DHF去除覆盖PMOS晶 体管的拉应力膜层，可减小去除所述拉应力膜层时造成的器件表面损伤；
本发明提供的CMOS器件应力膜的形成方法的可选方式，通过选择形成 所述拉应力膜层的工艺条件，可加强利用DHF清洗的去除效果；
本发明提供的CMOS器件应力膜的形成方法的可选方式,通过确定应用 的DHF的溶液浓度与现有工艺相同，可使本发明方法更好地与现有工艺融
合；
本发明提供的CMOS器件应力膜的形成方法，采用干式刻蚀与DHF清洗 的方法去除覆盖PMOS晶体管的拉应力膜层，即首先利用干式刻蚀去除覆 盖PMOS晶体管的部分所述拉应力膜层，继而利用DHF去除粘接于PMOS晶体
5管表面的拉应力膜层，可减小去除所述拉应力膜层时造成的器件表面损 伤。
本发明提供的一种CMOS器件应力膜的形成方法，包括：
提供半导体基体，所述半导体基体包含至少一个CMOS器件，所述 CMOS器件包含至少一个PMOS晶体管和至少一个NMOS晶体管；
形成拉应力膜层，所述拉应力膜层覆盖所述丽OS晶体管和PMOS晶
体管；
利用氢氟酸溶液去除所述PMOS晶体管上的拉应力膜层； 沉积压应力膜层，所述压应力膜层覆盖所述PMOS晶体管。
可选地，所述拉应力膜层材料为氮化硅；可选地，形成所述拉应力 膜层的具体工艺参数包括：反应腔内压力范围为5-10毫米汞柱；可选 地，形成所述拉应力膜层的具体工艺参数包括：射频功率范围为30-80 瓦；可选地，形成所述拉应力膜层的具体工艺参数包括：反应腔内温度 为350 ~ 450摄氏度；可选地，形成所述拉应力膜层的具体工艺参数包 括：反应气体硅烷的流量范围为15〜40sccm;可选地，形成所述拉应力 膜层的具体工艺参数包括：反应气体氨气的流量范围为30〜80sccm;可 选地，形成所述拉应力膜层的具体工艺参数包括：反应腔内氮气的流量 范围为15000〜25000sccm;可选地，所述氢氟酸溶液百分比浓度小于或 等于2%。
本发明提供的一种CMOS器件应力膜的形成方法，包括：
提供半导体基体，所述半导体基体包含至少一个CMOS器件，所述 CMOS器件包含至少一个PMOS晶体管和至少一个丽OS晶体管；
4形成拉应力膜层，所迷拉应力膜层覆盖所迷丽OS晶体管和PMOS晶
体管；
利用干式刻蚀去除覆盖所述PMOS晶体管的部分拉应力膜层； 利用氢氟酸溶液去除所述PMOS晶体管上的拉应力膜层； 沉积压应力膜层，所述压应力膜层覆盖所述PMOS晶体管。 可选地，所述拉应力膜层材料为氮化硅；可选地，形成所述拉应力 膜层的具体工艺参数包括：反应腔内压力范围为5〜10毫米汞柱；可选 地，形成所述拉应力膜层的具体工艺参数包括：射频功率范围为30~80 瓦；可选地，形成所述拉应力膜层的具体工艺参数包括：反应腔内温度 为350 ~ 450摄氏度；可选地，形成所述拉应力膜层的具体工艺参数包 括：反应气体硅烷的流量范围为15〜40sccm;可选地，形成所述拉应力 膜层的具体工艺参数包括：反应气体氨气的流量范围为30〜80sccm;可 选地，形成所述拉应力膜层的具体工艺参数包括：反应腔内氮气的流量 范围为15000 ~ 25000sccm;可选地，所述氢氟酸溶液百分比浓度小于或 等于2%。
与现有技术相比，本发明具有以下优点：
本发明提供的CMOS器件应力膜的形成方法，利用DHF去除覆盖PMOS晶 体管的拉应力膜层，可减小去除所述拉应力膜层时造成的器件表面损伤；
本发明提供的CMOS器件应力膜的形成方法的可选方式，通过选择形成 所述拉应力膜层的工艺条件，可加强利用DHF清洗的去除效果；
本发明提供的CMOS器件应力膜的形成方法的可选方式,通过确定应用 的DHF的溶液浓度与现有工艺相同，可使本发明方法更好地与现有工艺融
合；
本发明提供的CMOS器件应力膜的形成方法，采用干式刻蚀与DHF清洗 的方法去除覆盖PMOS晶体管的拉应力膜层，即首先利用干式刻蚀去除覆 盖PMOS晶体管的部分所述拉应力膜层，继而利用DHF去除粘接于PMOS晶体
5管表面的拉应力膜层，可减小去除所述拉应力膜层时造成的器件表面损 伤。
附图说明
图1为说明本发明实施例的形成CMOS器件应力膜的流程示意图； 图2为说明本发明实施例的半导体基体的结构示意图； 图3为说明本发明实施例的形成拉应力膜层后的半导体基体的结构 示意图；
图4为说明本发明实施例的利用DHF清洗去除覆盖PMOS晶体管的 拉应力膜层后的半导体基体的结构示意图；
图5为说明本发明实施例的形成覆盖PMOS晶体管的压应力膜层后 的半导体基体的结构示意图。
图6为说明本发明实施例的利用干式刻蚀去除覆盖PMOS晶体管的 部分拉应力膜层后的半导体基体的结构示意图。
图4为说明本发明实施例的利用DHF清洗去除覆盖PMOS晶体管的 拉应力膜层后的半导体基体的结构示意图；
图5为说明本发明实施例的形成覆盖PMOS晶体管的压应力膜层后 的半导体基体的结构示意图。
图6为说明本发明实施例的利用干式刻蚀去除覆盖PMOS晶体管的 部分拉应力膜层后的半导体基体的结构示意图。
具体实施方式
尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发 明的优选实施例，应当理解本领域技术人员可以修改在此描述的本发明 而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对于本 领域技术人员的广泛教导，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细 描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混 乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实 现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实 施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和 耗费时间的，但是对于具有本发明优势的本领域技术人员来说仅仅是常 规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下列
6说明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均 釆用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助 说明本发明实施例的目的。
本文件内，所述"拉应力膜层"意指在半导体基底上形成所述膜层
后，在器件包含的晶体管内的导电沟道中具有拉应力的膜层；所述"压 应力膜层"意指在半导体基底上形成所述膜层后，在器件包含的晶体管 内的导电沟道中具有压应力的膜层。
通常，利用干式刻蚀方法（等离子刻蚀方法）去除器件表面应力膜层， 但是，由于干式刻蚀方法自身工艺特点的限制，去除所述应力膜层后， 在半导体器件表面极易形成器件表面等离子体损伤，在器件临界尺寸进
入65纳米以后，此损伤对器件性能的影响愈发严重，影响后续工艺进行。
此外，实际生产中应用的应力膜通常为氮化硅膜层，鉴于上述干式刻 蚀方法存在的缺陷，利用传统的热磷酸去除器件表面的氮化硅应力膜层 成为解决上述问题的指导方向；然而，应用传统的热磷酸替代干式刻蚀 方法去除氮化硅应力膜层时，热磷酸极易与掺杂离子反应，继而影响器 件掺杂区形貌，仍将影响器件性能。
本发明的发明人经历分析与实践后，提出了一种新的CMOS器件应 力膜的形成方法，此方法可减小去除应力膜层时造成的器件表面损伤。
应用本发明提供的方法形成CMOS器件应力膜的步骤包括：提供半 导体基体，所述半导体基体包含至少一个CMOS器件，所述CMOS器件包 含至少一个PMOS晶体管和至少一个NMOS晶体管；形成拉应力膜层，所 述拉应力膜层覆盖所述NM0S晶体管和PM0S晶体管；利用氢氟酸溶液去 除所述PMCS晶体管上的拉应力膜层；沉积压应力膜层，所述压应力膜 层覆盖所述PMOS晶体管。
如图1所示，应用本发明提供的方法形成CMOS器件应力膜的具体 步骤包括：
7体基体包含至少一个CMOS器 件，所述CMOS器件包含至少一个PMOS晶体管和至少一个丽OS晶体管。如图2所示，为了简便起见，图中仅示出丽OS晶体管100和PMOS晶体管 200的4册极21Q，而未示出其源极和漏才及、以及4册才及氧化层、侧墙和衬底 中的浅沟槽隔离结构。CMOS器件位于半导体衬底120上，所述CMOS器件包 含至少一个丽OS晶体管100和至少一个PMOS晶体管200,半导体衬底包含 但不限于包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或 硅锗（SiGe)，也可以是绝缘体上硅（SOI)。所述栅极可包含多晶硅， 还可包含金属硅化物。步骤102:如图3所示，形成拉应力膜层300,所述拉应力膜层300 覆盖所述NMOS晶体管100和PMOS晶体管200。形成所述拉应力膜层300后，在器件包含的晶体管内的导电沟道中 具有拉应力。所述拉应力膜层300材料可为氮化硅。.形成所述拉应力膜层300的方法可应用任何现有的工艺，在此不再 赘述。作为示例，所述拉应力膜层300材料为氮化硅时，形成所述拉应 力膜层的具体工艺参数包括：反应腔内压力范围为5~10毫米汞柱 (torr);射频功率范围为30 - 80瓦（W);反应腔内温度为350 ~450 摄氏度；反应气体包括硅烷（SiH4)和氨气（NH3),其中，硅烷的流量 范围为15'-40sccm;氨气的流量范围为30〜80sccm;反应腔内还包含 緩冲气体，所述缓冲气体为氮气（N2)，氮气的流量范围为15000 -25000sccmc所述拉应力膜层的厚度根据产品要求及工艺条件确定。通过选择形成 所述拉应力膜层的工艺条件，可加强利用DHF清洗的去除效果。已有研究表明，在载流子为电子的情况下，如果在导电沟道内的电 子移动的方向上产生拉应力，则载流子的迁移率提高；在载流子为空穴 的情况下，如果在沟道区的空穴移动的方向上产生压应力，则载流子的迁移率提高，且载流子的迁移率提高的比例与应力的大小相关；即，上述形成的拉应力膜层仅可用以提高NMOS晶体管内的电子迁移率，而对 提高PMOS晶体管内的空穴迁移率少有改善。步骤103:如图4所示，利用氢氟酸溶液去除覆盖所述PMOS晶体管 200的拉应力膜层300。本发明的发明人认为，应用稀释的氢氟酸溶液，如浓度小于2%的氢 氟酸溶液完成所述预清洗操作，可使所述预清洗操作緩和地进行，且可 降低清洗成本；但是，应用浓度为49%的氲氟酸原液或浓度高于传统浓 度参数的氢氟酸溶液，如浓度为45%、 35%、 25%或15%的氢氟酸溶液， 完成所述预清洗操作，可提高预清洗效率。所述氬氟酸溶液选用稀释的氩氟酸（dilute HF, DHF)时，所述 稀释的氢氟酸溶液百分比浓度可小于或等于2%,优选为H20 : HF = 100 : 1 ;反应温度范围为：22~24摄氏度；刻蚀速率范围为：300 ~ 350 A/min。 刻蚀反应时间根据产品要求及工艺条件确定。通过确定应用的DHF的溶 液浓度与现有工艺相同，可使本发明方法更好地与现有工艺融合；利用 DHF去除覆盖PMOS晶体管的拉应力膜层，可减小去除所述拉应力膜层时 造成的器件表面损伤。步骤104:如图5所示，沉积压应力膜层400,所述压应力膜层覆 盖所述PMOS晶体管200。形成所述压应力膜层4 00后，在器件包含的晶体管内的导电沟道中 具有压应力。所述压应力膜层400材料可为氮化硅。形成所述压应力膜层400的方法可应用任何现有的工艺，在此不再 赘述。作为示例，所述压应力膜层400材料为氮化硅时，形成所述压应 力膜层的具体工艺参数包括：反应腔内压力范围为3~8毫米汞柱 (torr);射频功率范围为1000 ~ 1300瓦（W);反应腔内温度为350 ~ 450摄氏庹.；反应气体包括硅烷（SiH4)和氨气（冊3),其中，硅烷的流9量范围为800~ 1000sccm;氨气的流量范围为300〜800sccm;反应腔内 还包含缓冲气体，所述缓冲气体为氮气（N2),氮气的流量范围为5000 ~ 15000sccm。所述压应力膜层400的厚度根据产品要求及工艺条件确定。所述压 应力膜层400用以提高PMOS晶体管内的空穴迁移率。需说明的是，所述拉应力膜层和压应力膜层具有的应力需通过增加 退火搡作转移至NMOS晶体管和PMOS晶体管内的导电沟道内。所述退火 才栗作可在形成所述拉应力膜层和压应力膜层后进行；或者，所述退火操 作包含拉应力退火操作和压应力退火操作，所述拉应力退火操作在形成 所述拉应力膜层后进行，所述压应力退火操作在形成所述压应力膜层后 进行。执行所述退火操作的方法可应用任何现有的工艺，在此不再赘述。考虑到，干式刻蚀在横向与纵向刻蚀选择比的控制方面具有DHF刻 蚀无法比拟的优越性，以及，所述干式刻蚀造成的器件表面损伤仅在去 除位于器件表面的膜层时产生，本发明的发明人经历分析及实践后，提 供了又一种CMOS器件应力膜的形成方法，此方法仍可减小去除氮化硅 膜是造成的器件表面损伤。应用本发明提供的方法形成CMOS器件应力膜的步骤包括：提供半 导体基体，所述半导体基体包含至少一个CMOS器件，所述CMOS器件包 含至少一入PMOS晶体管和至少一个腿OS晶体管；形成拉应力膜层，所 述拉应力膜层覆盖所述NMOS晶体管和PMOS晶体管；利用干式刻蚀去除 覆盖所述PMOS晶体管的部分拉应力膜层；利用DHF去除所述PMOS晶体 管上的拉应力膜层；沉积压应力膜层，所述压应力膜层覆盖所述PMOS 晶体管。形成所述拉应力膜层后，在器件包含的晶体管内的导电沟道中具有拉 应力。所述拉应力膜层材料可为氮化硅。作为示例，所述拉应力膜层材料为氮化硅时，形成所述拉应力膜层~ 40sccm;氨气的流量范围为30~80sccm;反应腔内还包含缓冲气体，所 述緩冲气体为氮气（N2),氮气的流量范围为15000〜25000sccm。所述拉应力膜层的厚度根据产品要求及工艺条件确定。通过选择形 成所述拉应力膜层的工艺条件，可加强利用DHF清洗的去除效果。如图6所示，利用干式刻蚀方法和DHF清洗方法分别去除的拉应力 膜层3Q0的厚度一艮据产品要求及生产条件确定，通常，利用干式刻蚀方 法去除的拉应力膜层300的厚度大于利用DHF清洗方法去除的拉应力膜 层300的厚度。所述DHF百分比浓度小于或等于2。/。，优选为1120 : HF = 100 : 1 ;反 应温度范围为：22~24摄氏度；刻蚀速率范围为：300 ~ 350 A/min。刻 蚀反应时间根据产品要求及工艺条件确定。通过确定应用的DHF的溶液浓 度与现有工艺相同，可使本发明方法更好地与现有工艺融合；利用DHF去 除覆盖PMOS晶体管的拉应力膜层，可减小去除所述拉应力膜层时造成的 器件表面损伤。形成所述压应力膜层后，在器件包含的晶体管内的导电沟道中具有压 应力。所述压应力膜层材料可为氮化硅。作为示例，所述压应力膜层材料为氮化硅时，形成所述压应力膜层的 具体工艺参数包括：反应腔内压力范围为3〜8毫米汞柱（torr);射频 功率范围为1000〜1300瓦（W);反应腔内温度为350〜450摄氏度；反应 气体包括硅烷（SiH,)和氨气（NH3)，其中，硅烷的流量范围为800〜 1000sccm;氨气的流量范围为300 ~ 800sccm;反应腔内还包含緩冲气体， 所述緩冲气体为氮气（N2),氮气的流量范围为5000〜15000sccm。ii需说明的是，所述拉应力膜层和压应力膜层具有的应力需通过增加退火操作转移至丽OS晶体管和PMOS晶体管内的导电沟道内。所述退火操作 可在形成所述拉应力膜层和压应力膜层后进行；或者，所述退火操作包 含拉应力退火才喿作和压应力退火操作，所述拉应力退火操作在形成所述 拉应力膜层后进行，所述压应力退火才喿作在形成所述压应力膜层后进行。执行所述退火梯:作的方法可应用任何现有的工艺，在此不再赘述。采用干式刻蚀与DHF清洗的方法去除覆盖PMOS晶体管的拉应力膜层， 即首先利用干式刻蚀去除覆盖PMOS晶体管的部分所述拉应力膜层，继而 利用DHF去除粘接于PMOS晶体管表面的拉应力膜层，可减小去除所述拉应 力膜层时造成的器件表面损伤。尽管通过在此的实施例描述说明了本发明，和尽管已经足够详细地描 述了实施例，申请人不希望以任何方式将权利要求书的范围限制在这种此，在较宽范围的本发明不限于表示和描述的特定细节、表达的设备和 方法和说明性例子。因此，可以偏离这些细节而不脱离申请人总的发明 概念的精神和范围。12
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细 描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混 乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实 现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实 施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和 耗费时间的，但是对于具有本发明优势的本领域技术人员来说仅仅是常 规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下列
6说明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均 釆用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助 说明本发明实施例的目的。
本文件内，所述"拉应力膜层"意指在半导体基底上形成所述膜层
后，在器件包含的晶体管内的导电沟道中具有拉应力的膜层；所述"压 应力膜层"意指在半导体基底上形成所述膜层后，在器件包含的晶体管 内的导电沟道中具有压应力的膜层。
通常，利用干式刻蚀方法（等离子刻蚀方法）去除器件表面应力膜层， 但是，由于干式刻蚀方法自身工艺特点的限制，去除所述应力膜层后， 在半导体器件表面极易形成器件表面等离子体损伤，在器件临界尺寸进
入65纳米以后，此损伤对器件性能的影响愈发严重，影响后续工艺进行。
此外，实际生产中应用的应力膜通常为氮化硅膜层，鉴于上述干式刻 蚀方法存在的缺陷，利用传统的热磷酸去除器件表面的氮化硅应力膜层 成为解决上述问题的指导方向；然而，应用传统的热磷酸替代干式刻蚀 方法去除氮化硅应力膜层时，热磷酸极易与掺杂离子反应，继而影响器 件掺杂区形貌，仍将影响器件性能。
本发明的发明人经历分析与实践后，提出了一种新的CMOS器件应 力膜的形成方法，此方法可减小去除应力膜层时造成的器件表面损伤。
应用本发明提供的方法形成CMOS器件应力膜的步骤包括：提供半 导体基体，所述半导体基体包含至少一个CMOS器件，所述CMOS器件包 含至少一个PMOS晶体管和至少一个NMOS晶体管；形成拉应力膜层，所 述拉应力膜层覆盖所述NM0S晶体管和PM0S晶体管；利用氢氟酸溶液去 除所述PMCS晶体管上的拉应力膜层；沉积压应力膜层，所述压应力膜 层覆盖所述PMOS晶体管。
如图1所示，应用本发明提供的方法形成CMOS器件应力膜的具体 步骤包括：
7体基体包含至少一个CMOS器 件，所述CMOS器件包含至少一个PMOS晶体管和至少一个丽OS晶体管。如图2所示，为了简便起见，图中仅示出丽OS晶体管100和PMOS晶体管 200的4册极21Q，而未示出其源极和漏才及、以及4册才及氧化层、侧墙和衬底 中的浅沟槽隔离结构。CMOS器件位于半导体衬底120上，所述CMOS器件包 含至少一个丽OS晶体管100和至少一个PMOS晶体管200,半导体衬底包含 但不限于包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或 硅锗（SiGe)，也可以是绝缘体上硅（SOI)。所述栅极可包含多晶硅， 还可包含金属硅化物。步骤102:如图3所示，形成拉应力膜层300,所述拉应力膜层300 覆盖所述NMOS晶体管100和PMOS晶体管200。形成所述拉应力膜层300后，在器件包含的晶体管内的导电沟道中 具有拉应力。所述拉应力膜层300材料可为氮化硅。.形成所述拉应力膜层300的方法可应用任何现有的工艺，在此不再 赘述。作为示例，所述拉应力膜层300材料为氮化硅时，形成所述拉应 力膜层的具体工艺参数包括：反应腔内压力范围为5~10毫米汞柱 (torr);射频功率范围为30 - 80瓦（W);反应腔内温度为350 ~450 摄氏度；反应气体包括硅烷（SiH4)和氨气（NH3),其中，硅烷的流量 范围为15'-40sccm;氨气的流量范围为30〜80sccm;反应腔内还包含 緩冲气体，所述缓冲气体为氮气（N2)，氮气的流量范围为15000 -25000sccmc所述拉应力膜层的厚度根据产品要求及工艺条件确定。通过选择形成 所述拉应力膜层的工艺条件，可加强利用DHF清洗的去除效果。已有研究表明，在载流子为电子的情况下，如果在导电沟道内的电 子移动的方向上产生拉应力，则载流子的迁移率提高；在载流子为空穴 的情况下，如果在沟道区的空穴移动的方向上产生压应力，则载流子的迁移率提高，且载流子的迁移率提高的比例与应力的大小相关；即，上述形成的拉应力膜层仅可用以提高NMOS晶体管内的电子迁移率，而对 提高PMOS晶体管内的空穴迁移率少有改善。步骤103:如图4所示，利用氢氟酸溶液去除覆盖所述PMOS晶体管 200的拉应力膜层300。本发明的发明人认为，应用稀释的氢氟酸溶液，如浓度小于2%的氢 氟酸溶液完成所述预清洗操作，可使所述预清洗操作緩和地进行，且可 降低清洗成本；但是，应用浓度为49%的氲氟酸原液或浓度高于传统浓 度参数的氢氟酸溶液，如浓度为45%、 35%、 25%或15%的氢氟酸溶液， 完成所述预清洗操作，可提高预清洗效率。所述氬氟酸溶液选用稀释的氩氟酸（dilute HF, DHF)时，所述 稀释的氢氟酸溶液百分比浓度可小于或等于2%,优选为H20 : HF = 100 : 1 ;反应温度范围为：22~24摄氏度；刻蚀速率范围为：300 ~ 350 A/min。 刻蚀反应时间根据产品要求及工艺条件确定。通过确定应用的DHF的溶 液浓度与现有工艺相同，可使本发明方法更好地与现有工艺融合；利用 DHF去除覆盖PMOS晶体管的拉应力膜层，可减小去除所述拉应力膜层时 造成的器件表面损伤。步骤104:如图5所示，沉积压应力膜层400,所述压应力膜层覆 盖所述PMOS晶体管200。形成所述压应力膜层4 00后，在器件包含的晶体管内的导电沟道中 具有压应力。所述压应力膜层400材料可为氮化硅。形成所述压应力膜层400的方法可应用任何现有的工艺，在此不再 赘述。作为示例，所述压应力膜层400材料为氮化硅时，形成所述压应 力膜层的具体工艺参数包括：反应腔内压力范围为3~8毫米汞柱 (torr);射频功率范围为1000 ~ 1300瓦（W);反应腔内温度为350 ~ 450摄氏庹.；反应气体包括硅烷（SiH4)和氨气（冊3),其中，硅烷的流9量范围为800~ 1000sccm;氨气的流量范围为300〜800sccm;反应腔内 还包含缓冲气体，所述缓冲气体为氮气（N2),氮气的流量范围为5000 ~ 15000sccm。所述压应力膜层400的厚度根据产品要求及工艺条件确定。所述压 应力膜层400用以提高PMOS晶体管内的空穴迁移率。需说明的是，所述拉应力膜层和压应力膜层具有的应力需通过增加 退火搡作转移至NMOS晶体管和PMOS晶体管内的导电沟道内。所述退火 才栗作可在形成所述拉应力膜层和压应力膜层后进行；或者，所述退火操 作包含拉应力退火操作和压应力退火操作，所述拉应力退火操作在形成 所述拉应力膜层后进行，所述压应力退火操作在形成所述压应力膜层后 进行。执行所述退火操作的方法可应用任何现有的工艺，在此不再赘述。考虑到，干式刻蚀在横向与纵向刻蚀选择比的控制方面具有DHF刻 蚀无法比拟的优越性，以及，所述干式刻蚀造成的器件表面损伤仅在去 除位于器件表面的膜层时产生，本发明的发明人经历分析及实践后，提 供了又一种CMOS器件应力膜的形成方法，此方法仍可减小去除氮化硅 膜是造成的器件表面损伤。应用本发明提供的方法形成CMOS器件应力膜的步骤包括：提供半 导体基体，所述半导体基体包含至少一个CMOS器件，所述CMOS器件包 含至少一入PMOS晶体管和至少一个腿OS晶体管；形成拉应力膜层，所 述拉应力膜层覆盖所述NMOS晶体管和PMOS晶体管；利用干式刻蚀去除 覆盖所述PMOS晶体管的部分拉应力膜层；利用DHF去除所述PMOS晶体 管上的拉应力膜层；沉积压应力膜层，所述压应力膜层覆盖所述PMOS 晶体管。形成所述拉应力膜层后，在器件包含的晶体管内的导电沟道中具有拉 应力。所述拉应力膜层材料可为氮化硅。作为示例，所述拉应力膜层材料为氮化硅时，形成所述拉应力膜层~ 40sccm;氨气的流量范围为30~80sccm;反应腔内还包含缓冲气体，所 述緩冲气体为氮气（N2),氮气的流量范围为15000〜25000sccm。所述拉应力膜层的厚度根据产品要求及工艺条件确定。通过选择形 成所述拉应力膜层的工艺条件，可加强利用DHF清洗的去除效果。如图6所示，利用干式刻蚀方法和DHF清洗方法分别去除的拉应力 膜层3Q0的厚度一艮据产品要求及生产条件确定，通常，利用干式刻蚀方 法去除的拉应力膜层300的厚度大于利用DHF清洗方法去除的拉应力膜 层300的厚度。所述DHF百分比浓度小于或等于2。/。，优选为1120 : HF = 100 : 1 ;反 应温度范围为：22~24摄氏度；刻蚀速率范围为：300 ~ 350 A/min。刻 蚀反应时间根据产品要求及工艺条件确定。通过确定应用的DHF的溶液浓 度与现有工艺相同，可使本发明方法更好地与现有工艺融合；利用DHF去 除覆盖PMOS晶体管的拉应力膜层，可减小去除所述拉应力膜层时造成的 器件表面损伤。形成所述压应力膜层后，在器件包含的晶体管内的导电沟道中具有压 应力。所述压应力膜层材料可为氮化硅。作为示例，所述压应力膜层材料为氮化硅时，形成所述压应力膜层的 具体工艺参数包括：反应腔内压力范围为3〜8毫米汞柱（torr);射频 功率范围为1000〜1300瓦（W);反应腔内温度为350〜450摄氏度；反应 气体包括硅烷（SiH,)和氨气（NH3)，其中，硅烷的流量范围为800〜 1000sccm;氨气的流量范围为300 ~ 800sccm;反应腔内还包含緩冲气体， 所述緩冲气体为氮气（N2),氮气的流量范围为5000〜15000sccm。ii需说明的是，所述拉应力膜层和压应力膜层具有的应力需通过增加退火操作转移至丽OS晶体管和PMOS晶体管内的导电沟道内。所述退火操作 可在形成所述拉应力膜层和压应力膜层后进行；或者，所述退火操作包 含拉应力退火才喿作和压应力退火操作，所述拉应力退火操作在形成所述 拉应力膜层后进行，所述压应力退火才喿作在形成所述压应力膜层后进行。执行所述退火梯:作的方法可应用任何现有的工艺，在此不再赘述。采用干式刻蚀与DHF清洗的方法去除覆盖PMOS晶体管的拉应力膜层， 即首先利用干式刻蚀去除覆盖PMOS晶体管的部分所述拉应力膜层，继而 利用DHF去除粘接于PMOS晶体管表面的拉应力膜层，可减小去除所述拉应 力膜层时造成的器件表面损伤。尽管通过在此的实施例描述说明了本发明，和尽管已经足够详细地描 述了实施例，申请人不希望以任何方式将权利要求书的范围限制在这种此，在较宽范围的本发明不限于表示和描述的特定细节、表达的设备和 方法和说明性例子。因此，可以偏离这些细节而不脱离申请人总的发明 概念的精神和范围。12