具有上下对称的多芯片偏移堆叠封装结构

摘要

本发明提供一种具有上下对称的多芯片偏移堆叠封装结构，包含：一个由多个成相对排列的内引脚群以及一个芯片承座组成的导线架，芯片承座位于多个相对排列的内引脚群之间，且内引脚群与芯片承座均各自具有上表面及下表面；一个第一多芯片偏移堆叠结构与一个第二多芯片偏移堆叠结构分别固接于芯片承座的上表面及下表面；多条金属导线电性连接第一多芯片偏移堆叠结构与第二多芯片偏移堆叠结构至内引脚群；以及以一个封胶体来包覆第一多芯片偏移堆叠结构、第二多芯片偏移堆叠结构、内引脚群以及芯片承座并暴露出外引脚。

权利要求

1.一种具有上下对称的多芯片偏移堆叠封装结构，包含：

导线架，由多个成相对排列的第一内引脚群及第二内引脚群以及芯片 承座组成，该芯片承座位于多个相对排列的该第一内引脚群及该第二内引 脚群之间，且该第一内引脚群及该第二内引脚群与该芯片承座均各自具有 上表面及相对于该上表面的下表面；

第一多芯片偏移堆叠结构，由多个芯片偏移堆叠而成，且该第一多芯 片偏移堆叠结构固接于该芯片承座的上表面，且该第一多芯片偏移堆叠结 构中的每一该芯片的有源面的一侧边上设置有多个焊垫；

第二多芯片偏移堆叠结构，由多个芯片偏移堆叠而成，且该第二多芯 片偏移堆叠结构固接于该芯片承座的下表面，且该第二多芯片偏移堆叠结 构中的每一该芯片的有源面的一侧边上设置有多个焊垫；

多条第一金属导线由一侧边将该第一多芯片偏移堆叠结构的多个焊 垫与该导线架的第一内引脚群的上表面电性连接；

多条第二金属导线由另一侧边将该第二多芯片偏移堆叠结构的多个 焊垫与该导线架的第二内引脚群的下表面电性连接；以及封胶体，包覆该第一多芯片偏移堆叠结构、该第二多芯片偏移堆叠结 构、该第一内引脚群、该第二内引脚群以及该芯片承座并暴露出外引脚。

2.一种具有上下对称的多芯片偏移堆叠封装结构，包含：

导线架，由多个成相对排列的第一内引脚群及第二内引脚群以及芯片 承座组成，该芯片承座位于多个相对排列的该第一内引脚群及该第二内引 脚群之间，且该第一内引脚群及该第二内引脚群与该芯片承座均各自具有 上表面及相对于该上表面的下表面；

第一多芯片偏移堆叠结构，由多个芯片偏移堆叠而成，且该第一多芯 片偏移堆叠结构固接于该芯片承座的上表面，且该第一多芯片偏移堆叠结 构中的每一该芯片的有源面的一侧边上设置有多个焊垫；

第二多芯片偏移堆叠结构，由多个芯片偏移堆叠而成，且该第二多芯 片偏移堆叠结构固接于该芯片承座的下表面，且该第二多芯片偏移堆叠结 构中的每一该芯片的有源面的一侧边上设置有多个焊垫；

多条第一金属导线由一侧边将该第一多芯片偏移堆叠结构的多个焊 垫与该导线架的第一内引脚群的上表面电性连接；

多条第二金属导线由另一侧边将该第二多芯片偏移堆叠结构的多个 焊垫与该导线架的第二内引脚群的下表面电性连接；以及封胶体，包覆该第一多芯片偏移堆叠结构、该第二多芯片偏移堆叠结 构、该第一内引脚群、该第二内引脚群以及该芯片承座并暴露出外引脚；

其中该第一多芯片偏移堆叠结构及该第二多芯片偏移堆叠结构中的 至少一个芯片包括：芯片本体，具有焊线接合区域，该焊线接合区域邻近于该芯片本体的 单一侧边或相邻两侧边，其中该芯片本体具有多个位于该焊线接合区域内 的第一焊垫以及多个位于该焊线接合区域外的第二焊垫；

第一保护层，设置于该芯片本体上，其中该第一保护层具有多个第一 开口，以暴露出上述第一焊垫与上述第二焊垫；

重配置线路层，设置于该第一保护层上，其中该重配置线路层从上述 第二焊垫延伸至该焊线接合区域内，而该重配置线路层具有多个位于该焊 线接合区域内的第三焊垫；以及第二保护层，覆盖于该重配置线路层上，其中该第二保护层具有多个 第二开口，以暴露出上述第一焊垫以及上述第三焊垫。

3.一种具有上下对称的多芯片偏移堆叠封装结构，包含：

导线架，由多个成相对排列的第一内引脚群及第二内引脚群以及芯片 承座组成，该芯片承座位于多个相对排列的该第一内引脚群及该第二内引 脚群之间，且该第一内引脚群及该第二内引脚群与该芯片承座均各自具有 上表面及相对于该上表面的下表面；

第一多芯片偏移堆叠结构，由多个芯片偏移堆叠而成，且该第一多芯 片偏移堆叠结构固接于该芯片承座的上表面，且该第一多芯片偏移堆叠结 构中的每一该芯片的有源面的一侧边上设置有多个焊垫；

第二多芯片偏移堆叠结构，由多个芯片偏移堆叠而成，且该第二多芯 片偏移堆叠结构固接于该芯片承座的下表面，且该第二多芯片偏移堆叠结 构中的每一该芯片的有源面的一侧边上设置有多个焊垫；

多条第一金属导线由一侧边将该第一多芯片偏移堆叠结构的多个焊 垫与该导线架的第一内引脚群的上表面电性连接；

多条第二金属导线由另一侧边将该第二多芯片偏移堆叠结构的多个 焊垫与该导线架的第二内引脚群的下表面电性连接；以及封胶体，包覆该第一多芯片偏移堆叠结构、该第二多芯片偏移堆叠结 构、该第一内引脚群、该第二内引脚群以及该芯片承座并暴露出外引脚；

其中该导线架中包括汇流架，设置于该多个相对排列的第一内引脚群 及第二内引脚群与该芯片承座之间。

4.根据权利要求3所述的封装结构，其特征是该导线架中的该芯片 承座与该第一内引脚群及该第二内引脚群之间形成下置结构。

5.根据权利要求3所述的封装结构，其特征是该第一多芯片偏移堆 叠结构及该第二多芯片偏移堆叠结构中至少一个芯片包括：芯片本体，具有焊线接合区域，该焊线接合区域邻近于该芯片本体的 单一侧边或相邻两侧边，其中该芯片本体具有多个位于该焊线接合区域内 的第一焊垫以及多个位于该焊线接合区域外的第二焊垫；

第一保护层，设置于该芯片本体上，其中该第一保护层具有多个第一 开口，以暴露出上述第一焊垫与上述第二焊垫；

重配置线路层，设置于该第一保护层上，其中该重配置线路层从上述 这些第二焊垫延伸至该焊线接合区域内，而该重配置线路层具有多个位于 该焊线接合区域内的第三焊垫；以及第二保护层，覆盖于该重配置线路层上，其中该第二保护层具有多个 第二开口，以暴露出上述第一焊垫以及上述第三焊垫。

6.一种堆叠式芯片封装构造，包括：

导线架，由多个内引脚群与多个外引脚群所构成，该内引脚群具有多 个平行的第一内引脚群与多个平行的第二内引脚群且该第一内引脚群与 第二内引脚群的末端以一间隔相对排列并且分别通过平台部使该第一内 引脚群及该第二内引脚群形成下置结构，且该第一内引脚群及该第二内引 脚群均各自具有上表面及相对于该上表面的下表面；

第一多芯片偏移堆叠结构，由多个芯片偏移堆叠而成且该第一多芯片 偏移堆叠结构固接于该第一内引脚群的上表面且该第一多芯片偏移堆叠 结构中的每一该芯片的有源面的一侧边上设置有多个焊垫；

第二多芯片偏移堆叠结构，由多个芯片偏移堆叠而成且该第二多芯片 偏移堆叠结构固接于该第一内引脚群的下表面且该第二多芯片偏移堆叠 结构中的每一该芯片的有源面的一侧边上设置有多个焊垫；

多条第一金属导线由一侧边将该第一多芯片偏移堆叠结构的该多个 焊垫与该导线架的第一内引脚群的上表面电性连接；

多条第二金属导线由另一侧边将该第二多芯片偏移堆叠结构的该多 个焊垫与该导线架的第二内引脚的下表面电性连接；以及封胶体，包覆该第一多芯片偏移堆叠结构、该第二多芯片偏移堆叠结 构、该第一内引脚群以及该第二内引脚并暴露出外引脚。

7.根据权利要求6所述的封装结构，其特征是该第一多芯片偏移堆 叠结构及该第二多芯片偏移堆叠结构中至少一个芯片包括：芯片本体，具有焊线接合区域，该焊线接合区域邻近于该芯片本体的 单一侧边或相邻两侧边，其中该芯片本体具有多个位于该焊线接合区域内 的第一焊垫以及多个位于该焊线接合区域外的第二焊垫；

第一保护层，设置于该芯片本体上，其中该第一保护层具有多个第一 开口，以暴露出上述第一焊垫与上述第二焊垫；

重配置线路层，设置于该第一保护层上，其中该重配置线路层从上述 第二焊垫延伸至该焊线接合区域内，而该重配置线路层具有多个位于该焊 线接合区域内的第三焊垫；以及第二保护层，覆盖于该重配置线路层上，其中该第二保护层具有多个 第二开口，以暴露出上述第一焊垫以及上述第三焊垫。

8.根据权利要求6所述的封装结构，其特征是该导线架在该第一内 引脚群以及第二内引脚群之间进一步设置汇流架。

9.一种堆叠式芯片封装构造，包括：

导线架，由多个内引脚群与多个外引脚群所构成，该内引脚群具有多 个平行的第一内引脚群与多个平行的第二内引脚群且该第一内引脚群与 第二内引脚群的末端以一间隔相对排列并且分别通过平台部使该第一内 引脚群及该第二内引脚群形成下置结构，且该第一内引脚群及该第二内引 脚群均各自具有上表面及相对于该上表面的下表面；

第一多芯片偏移堆叠结构，由多个芯片偏移堆叠而成且该第一多芯片 偏移堆叠结构固接于该第一内引脚群的上表面且该第一多芯片偏移堆叠 结构中的每一该芯片的有源面的一侧边上设置有多个焊垫；

第二多芯片偏移堆叠结构，由多个芯片偏移堆叠而成且该第二多芯片 偏移堆叠结构固接于该第一内引脚群的下表面且该第二多芯片偏移堆叠 结构中的每一该芯片的有源面的一侧边上设置有多个焊垫；

多条第一金属导线由一侧边将该第一多芯片偏移堆叠结构的该多个 焊垫与该导线架的第一内引脚群的上表面电性连接；

多条第二金属导线由该多条第一金属导线同一侧边将该第二多芯片 偏移堆叠结构的该多个焊垫与该导线架的第二内引脚的下表面电性连接； 以及封胶体，包覆该第一多芯片偏移堆叠结构、该第二多芯片偏移堆叠结 构、该第一内引脚群以及该第二内引脚并暴露出外引脚。

10.根据权利要求9所述的封装结构，其特征是该第一多芯片偏移堆 叠结构及该第二多芯片偏移堆叠结构中至少一个芯片包括：芯片本体，具有焊线接合区域，该焊线接合区域邻近于该芯片本体的 单一侧边或相邻两侧边，其中该芯片本体具有多个位于该焊线接合区域内 的第一焊垫以及多个位于该焊线接合区域外的第二焊垫；

第一保护层，设置于该芯片本体上，其中该第一保护层具有多个第一 开口，以暴露出上述第一焊垫与上述第二焊垫；

重配置线路层，设置于该第一保护层上，其中该重配置线路层从上述 这些第二焊垫延伸至该焊线接合区域内，而该重配置线路层具有多个位于 该焊线接合区域内的第三焊垫；以及第二保护层，覆盖于该重配置线路层上，其中该第二保护层具有多个 第二开口，以暴露出上述第一焊垫以及上述第三焊垫。

说明书

技术领域

本发明涉及一种多芯片堆叠封装结构，特别涉及一种以芯片承座形成 上下对称的多芯片偏移堆叠封装结构。

背景技术

近年来，半导体的后段制造工艺都在进行三维空间(Three Dimension； 3D)的封装，以希望利用最少的面积来达到较高的密度或是内存的容量 等。为了能达到此目的，现阶段已发展出使用芯片堆叠(chip stacked)的方 式来达成三维空间(Three Dimension；3D)的封装。
在公知技术中，芯片的堆叠方式将多个芯片相互堆叠于基板上，然后 使用打线的制造工艺(wire bonding process)来将多个芯片与基板连接。图 1A即披露一种以导线架为基底的芯片堆叠封装的结构，如图1A所示， 导线架5可分为内引脚部5a、外引脚部5b及平台部5c，其中平台部5c 与内引脚部5a及外引脚部5b具有高度差。首先将三个芯片堆叠在导线架 5的内引脚5a上，接着再以金属导线10、11、12来将三个芯片上的焊垫 7、8、9连接至导线架5的平台部5c上，然后，进行封胶制造工艺(molding process)将三个堆叠芯片及导线架5的内引脚5a与部份的平台部5c封闭， 但裸露出外引脚部5b，以作为连接其他界面的引脚。另外，在图1B及图 1C中也是披露一种芯片堆叠封装的结构，其与图1A的差异处主要是以 电路板(PCB)为基材，以便在堆叠芯片与电路板连接后，可以通过锡球 (Solder Ball)与外部电路连接。
上述公知的芯片堆叠封装结构中，除了芯片间形成偏移，使得在进行 注模时，会造成模流的不平恒也不均匀之外；还有芯片间的的金属导线， 例如：图1A中的10、11、12或是图1C中的62，其在每一条金属导线 的长度及弧度均不相同，故除了在进行封胶过程中，长度与弧度较长的金 属导线易产生位移而导致芯片的短路外，还会因为金属导线长度不相同， 造成电信号的相位产生变化等问题。

发明内容

有鉴于背景技术中所述的多芯片堆叠方式的缺点及问题，本发明提供 一种使用多芯片偏移堆叠的方式，来将多个尺寸相近似的芯片以上下对称 的方式来堆叠成一种三维空间的封装结构。
本发明的主要目的在提供一种具有上下对称的多芯片偏移堆叠封装 结构，使其具有较高的封装积集度以及较薄的封装厚度。
本发明的另一目的在提供一种具有上下对称的多芯片偏移堆叠封装 结构，使堆叠结构中的每一条金属导线的与导线架连接的长度及弧度近 似。
本发明的再一目的在提供一种具有上下对称的多芯片偏移堆叠封装 结构，使得进行注胶时的上下模流能够达到平衡。
本发明的还有一目的在提供一种具有上下对称的多芯片偏移堆叠封 装结构，其可通过在导线架中设置汇流架，使得多芯片偏移堆叠封装结构 具有较佳的电路应用的弹性。
据此，本发明提供一种具有上下对称的多芯片偏移堆叠封装结构，包 含：一个由多个成相对排列的内引脚群以及一个芯片承座组成的导线架， 芯片承座位于多个相对排列的内引脚群之间，且内引脚群与芯片承座均各 自具有上表面及下表面；一个由多个芯片偏移堆叠而成的第一多芯片偏移 堆叠结构固接于芯片承座的上表面，且第一多芯片偏移堆叠结构中的每一 芯片的有源面的一侧边上设置有多个焊垫；一个由多个芯片偏移堆叠而成 的第二多芯片偏移堆叠结构，固接于芯片承座的下表面，且第二多芯片偏 移堆叠结构中的每一芯片的有源面的一侧边上设置有多个焊垫；多条第一 金属导线由一侧边将第一多芯片偏移堆叠结构的多个焊垫与导线架的内 引脚群的上表面电性连接；而多条第二金属导线由另一侧边将第二多芯片 偏移堆叠结构的多个焊垫与导线架的另一侧内引脚群的下表面电性连接； 以及以一个封胶体来包覆第一多芯片偏移堆叠结构、第二多芯片偏移堆叠 结构、内引脚群以及芯片承座并暴露出外引脚。
接着，本发明再提供一种具有上下对称的多芯片偏移堆叠封装结构， 包含：一个由多个成相对排列的内引脚群、汇流架以及芯片承座组成的导 线架，芯片承座位于多个相对排列的内引脚群之间，且内引脚群与芯片承 座均各自具有上表面及下表面，而汇流架设置于内引脚群与芯片承座之 间；一个由多个芯片偏移堆叠而成的第一多芯片偏移堆叠结构固接于芯片 承座的上表面，且第一多芯片偏移堆叠结构中的每一芯片的有源面的一侧 边上设置有多个焊垫；一个由多个芯片偏移堆叠而成的第二多芯片偏移堆 叠结构，固接于芯片承座的下表面，且第二多芯片偏移堆叠结构中的每一 芯片的有源面的一侧边上设置有多个焊垫；多条第一金属导线由一侧边将 第一多芯片偏移堆叠结构的多个焊垫与导线架的内引脚群的上表面电性 连接；而多条第二金属导线由另一侧边将第二多芯片偏移堆叠结构的多个 焊垫与导线架的另一侧内引脚群的下表面电性连接；以及以一个封胶体来 包覆第一多芯片偏移堆叠结构、第二多芯片偏移堆叠结构、内引脚群以及 芯片承座并暴露出外引脚。

附图说明

图1A为先前技术的剖视图；
图1B为另一先前技术的剖视图；
图1C为另一先前技术的剖视图；
图2A为本发明的芯片结构的俯视图；
图2B为本发明的芯片结构的剖视图；
图2C为本发明的多芯片偏移堆叠结构的剖视图；
图3A～图3C为本发明的重配置层制造过程的示意图；
图4A～图4B为本发明的重配置层中的焊线接合区的剖视图；
图5A为本发明的具有重配置层的多芯片偏移堆叠结构的剖视图；
图5B为本发明的具有重配置层的多芯片偏移堆叠结构的另一实施例 剖视图；
图6为本发明的具有上下对称的多芯片偏移堆叠结构的剖视图；
图7为本发明的具有上下对称的多芯片偏移堆叠结构的另一实施例剖 视图；
图8为本发明的具有上下对称的多芯片偏移堆叠结构的另一实施例剖 视图；
图9为本发明的具有上下对称的多芯片偏移堆叠结构的再一实施例剖 视图；
图10为本发明的具有汇流架且具有上下对称的多芯片偏移堆叠结构 的另一实施例剖视图；
图11为本发明的具有汇流架且具有上下对称的多芯片偏移堆叠结构 的另一实施例剖视图；
图12为本发明的具有汇流架且具有上下对称的多芯片偏移堆叠结构 的再一实施例剖视图。
图13为本发明的具有汇流架且具有上下对称的多芯片偏移堆叠结构 的剖视图；
图14为本发明的具有上下对称的多芯片偏移堆叠结构的另一实施例 剖视图；
图15为本发明的具有上下对称的多芯片偏移堆叠结构的再一实施例 剖视图。
图16为本发明的具有汇流架且具有上下对称的多芯片偏移堆叠结构 的再一实施例剖视图。
主要元件标记说明
2、3、4：半导体元件           5：导线架引线
5a：导线架内引脚部            5b：导线架外引脚
5c：导线架平台部              7、8、9：电极
10、11、12：金属导线          200(a，b，c，d)：芯片
210：芯片有源面               220：芯片背面
230：粘着层                   240：焊垫
250：焊线接合区               260：焊线接合区边缘线
30：多芯片偏移堆叠结构        310：芯片本体
312a：第一焊垫                312b：第二焊垫
320：焊线接合区               322：焊线接合区边缘线
330：第一保护层               332：第一开口
340：重配置线路层             344：第三焊垫
350：第二保护层               352：第二开口
300：芯片结构                 400：重配置导线层
50：多芯片偏移堆叠结构        500(a，b，c，d)：芯片
600：导线架                   610：内引脚
610A：第一内引脚群            610B：第二内引脚群
611：内引脚的上表面           612：内引脚的上表面
613：平台部                   614：连接部
620：芯片承座                 621：芯片承座的上表面
622：芯片承座的下表面         630：汇流架
640(a～e)：金属导线           650：外引脚
70：多芯片偏移堆叠结构        700：封胶体

具体实施方式

本发明在此所探讨的方向为一种使用芯片偏移堆叠的方式，来 将多个尺寸相近似的芯片堆叠成一种三维空间的封装结构。为了能 彻底地了解本发明，将在下列的描述中提出详尽的封装步骤及其封 装结构。显然地，本发明的施行并未限定芯片堆叠的方式的技术人 员所熟习的特殊细节。另一方面，众所周知的芯片形成方式以及芯 片薄化等后段制造工艺的详细步骤并未描述于细节中，以避免造成 本发明不必要的限制。然而，对于本发明的较佳实施例，则会详细 描述如下。此外，除了这些详细描述之外，本发明还可以广泛地施 行在其他的实施例中，而本发明的权利范围是以权利要求为准。
在现代的半导体封装制造工艺中，均是将一个已经完成前段制 造工艺(Front End Process)的晶片(wafer)先进行薄化处理(Thinning Process)，将芯片的厚度研磨至2～20毫英寸之间；然后，再涂布 (coating)或网印(printing)一层高分子(polymer)材料于芯片的背面，此 高分子材料可以是一种树脂(resin)，特别是一种B-Stage树脂。再通 过一个烘烤或是照光制造工艺，使得高分子材料呈现一种具有粘稠 度的半固化胶；再接着，将一个可以移除的胶带(tape)贴附于半固化 状的高分子材料上；然后，进行晶片的切割(sawing process)，使晶片 成为一颗颗的芯片(die)；最后，就可将一颗颗的芯片与基板连接并 且将芯片形成堆叠芯片结构。
请参照图2A与图2B所示，为完成前述制造工艺的芯片200的 平面示意图及剖面示意图。如图2B所示，芯片200具有有源面210 及相对有源面的背面220，且芯片背面220上已形成粘着层230；在 此要强调，本发明的粘着层230并未限定为前述的半固化胶，此粘 着层230的目的在与基板或是芯片形成接合，因此，只要是具有此 的功能的粘着材料，均为本发明的实施方式，例如：胶膜(die attached film)。此外，本发明的粘着层230也可以是一种具有绝缘功能的材 质所形成。
接着，请参照图2C，为本发明的完成多芯片偏移堆叠结构30 的剖面示意图。如图2C所示，芯片200的有源面210上设置有多个 焊垫240，且多个焊垫240已设置于芯片200的同一侧边上，因此， 将芯片背面220上的粘着层230与另一芯片200的有源面210进行 偏移(OFFSET)接合后，即可形成多芯片偏移堆叠结构30，其中这种 多芯片偏移堆叠的结构30是以焊线接合区250的边缘线260为参照 的排列基准来形成，因此可以形成类似阶梯状的多芯片偏移堆叠结 构30，在此要说明的是，边缘线260实际上是不存在芯片200上， 其仅作为参照线。在此仍然要强调，本实施例的粘着层230并未限 定为前述的半固化胶，此粘着层230的目的在与基板或是芯片形成 接合，因此，只要是具有此功能的粘着材料，均为本发明的实施方 式。同时，芯片200的堆叠数量并未限制，例如：两个或多个芯片 200所形成的偏移堆叠结构均为本发明的实施方式。
本发明在多芯片偏移堆叠的另一实施例中，是使用一种重配置 层(Redistribution Layer；RDL)来将晶片上的每一个芯片的焊垫设置 到芯片的一侧边上，以便能形成多芯片偏移堆叠的结构，而此重配 置层的实施方式说明如下。
请参照图3A～图3C，为本发明的具有重配置层的芯片结构的制 造过程示意图。如图3A所示，首先提供芯片本体310，并且在邻近 于芯片本体310的一侧边规划出焊线接合区320，并将芯片本体310 的主动表面上的多个焊垫312区分为第一焊垫312a以及第二焊垫 312b，其中第一焊垫312a位于焊线接合区320内，而第二焊垫312b 则位于焊线接合区320外。接着请参照图3B，于芯片本体310上形 成第一保护层330，其中第一保护层330具有多个第一开口332，以 暴露出第一焊垫312a与第二焊垫312b。然后在第一保护层330上形 成重配置线路层340。而重配置线路层340包括多条导线342与多个 第三焊垫344，其中第三焊垫344位于焊线接合区320内，且这些导 线342分别从第二焊垫312b延伸至第三焊垫344，以使第二焊垫312b 电性连接于第三焊垫344。此外，重配置线路层340的材料，可以为 金、铜、镍、钛化钨、钛或其它的导电材料。再请参照图3C，在形 成重配置线路层340后，将第二保护层350覆盖于重配置线路层340 上，而形成芯片结构300，其中第二保护层350具有多个第二开口 352，以暴露出第一焊垫312a与第三焊垫344。
要强调的是，虽然上述第一焊垫312a与第二焊垫312b是以周围 型态排列于芯片本体310的主动表面上，然而第一焊垫312a与第二 焊垫312b也可以通过面阵列型态(area array type)或其它的型态排列 于芯片本体310上，当然第二焊垫312b也是通过导线342而电性连 接于第三焊垫344。另外，本实施例也不限定第三焊垫344的排列方 式，虽然在图3B中第三焊垫344与第一焊垫312a是排列成两列，并 且沿着芯片本体310的单一侧边排列，但是第三焊垫344与第一焊垫 312a也可以以单列、多列或是其它的方式排列于焊线接合区320内。
请继续参照图4A与图4B，为图3C中分别沿剖面线A-A’与B-B’ 所绘示的剖面示意图。如图4A与图4B所示，由上述图示中可知芯 片结构300主要包括芯片本体310以及重配置层400所组成，其中重 配置层400由第一保护层330、重配置线路层340与第二保护层350 所形成。芯片本体310具有焊线接合区(图中未示)，且焊线接合区 是邻近于芯片本体310的单一侧边。另外，芯片本体310具有多个第 一焊垫312a以及第二焊垫312b，其中第一焊垫312a位于焊线接合区 内，且第二焊垫312b位于焊线接合区外。
第一保护层330设置于芯片本体310上，其中第一保护层330 具有多个第一开口332，以暴露出这些第一焊垫312a与第二焊垫 312b。重配置线路层340设置于第一保护层330上，其中重配置线 路层340从第二焊垫312b延伸至焊线接合区内，且重配置线路层340 具有多个第三焊垫344，其设置于焊线接合区内。第二保护层350覆 盖于重配置线路层340上，其中第二保护层350具有多个第二开口 352，以暴露出这些第一焊垫312a与第三焊垫344。由于第一焊垫 312a与第三焊垫344均位于焊线接合区内，因此第二保护层350上 的焊线接合区以外的区域便能够提供一个承载的平台，以承载另一 个芯片结构，因此，可以形成一种多芯片偏移堆叠的结构。
接着，请参照图5A及图5B，为本发明的一种多芯片偏移堆叠 结构的剖面示意图。如图5A所示，多芯片偏移堆叠结构50是由两 个或多个芯片500堆叠而成，其中芯片500上具有重配置层400，因 而可将芯片上的焊垫(即312a或344)设置于芯片500的焊线接合 区320之上，因此这种多芯片偏移堆叠结构50是以焊线接合区320 的边缘线322为对准线来形成。而多个芯片500之间是以粘着层230 来连接。首先，芯片500之间的粘着层230是位于芯片500的背面， 此粘着层230的形成方式如图2B所示，是与芯片同时完成的。由于 芯片500的有源面上设置有重配置层400，因而可将芯片上的焊垫设 置于芯片500的焊线接合区320之上，因此，可以将芯片500背面 上的粘着层230与另一芯片500的重配置层400进行偏移(offset)接 合后，形成一种多芯片偏移堆叠结构50，其中这种多芯片偏移堆叠 的结构50是以焊线接合区320的边缘线322为参照的基准来排列堆 叠形成，因此可以形成类似阶梯状的多芯片偏移堆叠结构50或是多 芯片偏移堆叠结构70(由一个芯片200与一个芯片500堆叠而成)， 如图5A或图5B所示。
接着，本发明依据上述的多芯片偏移堆叠结构30及50还提出 一种堆叠式芯片封装结构，并且详细说明如下。同时，在如下的说 明过程中，将以多芯片偏移堆叠结构50为例子进行，然而要强调的 是，多芯片偏移堆叠结构30及多芯片偏移堆叠结构70也适用本实 施例所披露的内容。
接着，请参照图6，为本发明的具有上下对称的多芯片偏移堆叠 封装结构的剖面示意图。首先，如图6所示，导线架600是由多个 成相对排列的内引脚610以及一个芯片承座620所组成，其中芯片 承座620位于多个相对排列的内引脚610之间。要强调的是，在本 实施例中，芯片承座620与内引脚610之间形成共平面，且内引脚 610具有一个上表面611及一个下表面612，而芯片承座620也具有 一个上表面621及一个下表面622。接着，将一个芯片200a贴着于 芯片承座620的上表面621上，而芯片200a与芯片承座620的上表 面622之间的接合是由位于芯片200a背面上的粘着层230来达到粘 贴的效果。然后，进行加热或是烘拷制造工艺，从而固化位于芯片 背面220及芯片承座620之间的粘着层230；接着，再将另一芯片 200b以一个偏移量粘贴于芯片200a上，使得位于芯片200b的背面 220上的粘着层230贴附于芯片200a的有源面210之上，以便可以 将有源面210上的焊垫240暴露。接着，可以选择性地继续重复前 述的动作，即可在芯片承座620的上表面622上形成多个芯片的堆 叠结构30。
接着，将导线架反转180度，使得导线架600的芯片承座620 的下表面622的面朝上，然后进行本实例先前的步骤，将芯片200c 与芯片承座620的下表面622固接，并在进行烘烤程序后，将另一 芯片200d以一个偏移量粘贴于芯片200c上，使得位于芯片200c的 背面220上的粘着层230贴附于芯片200d的有源面210之上，以便 可以将有源面210上的焊垫240暴露。接着，可以选择性地继续重 复前述的动作，即可在芯片承座620的上表面622上形成多个芯片 的堆叠结构30。
在完成上述制造工艺后，已经在芯片承座620的上表面621及 下表面622上分别形成一个由多个芯片所形成的偏移堆叠结构30； 很明显地，位于芯片承座620的上表面621及下表面622的多芯片 堆叠结构30是对称于芯片承座620，也就是说，芯片200a与芯片 200d的边缘是对齐的，而芯片200b与芯片200c也是对齐的。当然， 若选择将芯片200a与芯片200c的边缘对齐且将芯片200b与芯片 200d也对齐时，也可以形成本发明的上下对称的多芯片偏移堆叠封 装结构。
接着，进行金属导线的连接制造工艺(wire bonding)。首先将 金属导线640a的一端连接于芯片200a的焊垫240上，然后将金属导 线640a的另一端则连接于芯片200b的焊垫240上；再接着，将金 属导线640b的一端连接于芯片200a的焊垫240上，然后再将金属 导线600b的另一端连接至位于芯片承座620一侧边的内引脚610的 上表面611上。在将导线架600反转180度后，继续进行另一个多 芯片偏移堆叠结构的金属导线连接程序，也就是重复金属导线640a 及640b的过程，以金属导线640c来将芯片200c与芯片200d完成电 性连接；再接着，以金属导线640d将芯片200c与位于芯片承座620 另一侧边的内引脚610的上表面611上完成电性连接。如此一来， 通过金属导线640a、640b、640c及640d等逐层完成连接后，便可以 将芯片200a、200b、200c及200d电性连接于导线架600，其中这些 金属导线640的材质可以使用金。最后进行封胶制造工艺，以封胶 体700将上下对称的多芯片堆叠结构30、多条金属导线640、芯片 承座620及内引脚610覆盖，如图6所示。
在此要强调，上述过程中的多芯片堆叠结构可以是由多芯片堆 叠结构30来形成上下对称的封装结构，其也可以是由多芯片堆叠结 构50来形成上下对称的封装结构，当然也可以是由一个多芯片堆叠 结构30及一个多芯片堆叠结构50来形成上下对称的封装结构，对 此本发明并不加以限制。而在不同多芯片堆叠结构的实施例中，其 差异是金属导线所要连接的焊垫不同而已，例如，当对多芯片堆叠 结构50进行金属导线640的连接制造工艺时，金属导线640是连接 到芯片500上的第一焊垫312a或第三焊垫344上，如图4A及图4B 所示。
很明显地，在上述的实施例中，由于多芯片偏移堆叠封装结构 是上下对称的，使得进行注胶时的上下模流能够达到平衡；而金属 导线640a及金属导线640b与金属导线640c及金属导线640d也是对 称的，因而也使得堆叠结构中的每一条金属导线的与导线架连接的 长度及弧度近似。另外，在本实施例中，对于导线架600的芯片承 座620与多芯片偏移堆叠结构之间的接合方式，也可以选择使用胶 带来做为连接材料，特别是一种双面具有粘着性的胶带(die attached film)。
此外，以金属导线640连接导线架600与多芯片偏移堆叠结构 50的方式，除了上述的过程外，也可以选择分阶段完成，例如，在 完成芯片承座620上表面621的多芯片偏移堆叠结构的接合后，即 先进行芯片200a与芯片200b的金属导线电性连接制造工艺，然后， 在完成芯片承座620的下表面622的多芯片偏移堆叠结构的接合后， 再进行芯片200c与芯片200d的金属导线电性连接制造工艺，如此 也可形成本发明的具有上下对称的多芯片偏移堆叠的封装结构。
通过以上说明，本发明中所述的实施例并未限制堆叠芯片200 或芯片500的数量，凡所属技术领域的技术人员应可依据上述所披 露的方法，而制造出具有两个以上偏移堆叠式封装结构。同时，本 实施例中的多芯片偏移堆叠结构30也可换成多芯片偏移堆叠结构50 如图7所示，或是由一个芯片200与一个芯片500堆叠所形成的多 芯片偏移堆叠结构70。由于这两个多芯片偏移堆叠结构30及多芯片 偏移堆叠结构70在与导线架600接合后的金属导线连接过程均相 同，因此不再赘述。
请继续参照图8及图9，为本发明的多芯片偏移堆叠封装结构的 另一实施例的剖面示意图。在本实施例中，导线架600是由多个成 相对排列的内引脚610以及一个芯片承座620所组成，其中芯片承 座620位于多个相对排列的内引脚610之间并且与内引脚610形成 一个高度差；当芯片承座620与多个相对排列的内引脚610之间形 成一个下置(down-set)的高度差时，其与多芯片偏移堆叠结构50 完成封装结构剖面图，如图8所示。由于此导线架600中具有下置 芯片承座620的封装过程与图6及图7所示相同，故其形成具有上 下对称的多芯片偏移堆叠封装结构的过程不再最详细说明。此外， 当芯片承座620与多个相对排列的内引脚610之间形成一个上置 (up-set)的高度差时，其与多芯片偏移堆叠结构50完成封装结构 剖面图，如图9所示。由于此导线架600中具有下置芯片承座620 的封装过程也与图6及图7所示相同，故其形成具有上下对称的多 芯片偏移堆叠封装结构的过程不再作详细说明。
接着，请参照图10，为本发明的多芯片偏移堆叠封装结构的再 一实施例的剖面示意图。如图10所示，在本实施例中的导线架600 是由多个成相对排列的内引脚610、汇流架630以及一个芯片承座 620所组成，其中芯片承座620位于多个相对排列的内引脚610之间， 而汇流架630则是位于芯片承座620与多个相对排列的内引脚610 之间。要强调的是，在本实施例中，芯片承座620及汇流架630与 内引脚610之间形成共平面，且内引脚610具有一个上表面611及 一个下表面612，而芯片承座620也具有一个上表面621及一个下表 面622。很明显地，本实施例与前述图6、图7所示、图8及图9之 间的差异处，在于本实施例的导线架600上，还进一步设置至少一 个汇流架630设置有汇流架630，其可作为包括电源接点、接地接点 或信号接点的电性连接。由于此导线架600中具有汇流架630的封 装过程与图6及图7相同，故其形成具有上下对称的多芯片偏移堆 叠封装结构的过程不再最详细说明。此外，在本实施例中，导线架 600中的汇流架630也可以是以不同高度形成于芯片承座620与多个 相对排列的内引脚610之间，例如在芯片承座620的上表面621的 一侧，其汇流架630是一个上置结构，而在芯片承座620的下表面 622的一侧，其汇流架630是一个下置结构，如图11所示。
至于在本发明的具有汇流架630的其他实施例还包括，导线架 600中的芯片承座620与多个相对排列的内引脚610之间形成一个高 度差，例如，当芯片承座620与多个相对排列的内引脚610之间形 成一个下置(down-set)的高度差，且汇流架630与多个相对排列的 内引脚610之间形成共平面时，其与上下多芯片偏移堆叠结构50完 成封装结构剖面图，如图12所示。由于此导线架600中具有汇流架 630及下置芯片承座620的封装过程与图6及图7所示相同，故其形 成具有上下对称的多芯片偏移堆叠封装结构的过程不再作详细说 明。另外，当芯片承座620与多个相对排列的内引脚610之间形成 一个下置(down-set)的高度差，而汇流架630的高度位于多个相对 排列的内引脚610与芯片承座620之间时，其与上下多芯片偏移堆 叠结构50完成封装结构剖面图，如图13所示。由于此导线架600 中具有汇流架630与下置芯片承座620的封装过程也与图6及图7 所示相同，故其形成具有上下对称的多芯片偏移堆叠封装结构的过 程不再作详细说明。
再接着，请参照图14，为本发明的多芯片偏移堆叠封装结构的 再一实施例的剖面示意图。如图14所示，在本实施例中的导线架600 是由多个成相对排列的内引脚群610及外引脚群650所组成，其中 内引脚群610包括有多个平行且具有上表面611及下表面612的第 一内引脚群610A与第二内引脚群610B所形成，并且第一内引脚群 610A与第二内引脚群610B的末端是以一间隙来隔开，同时第一内 引脚群610A与第二内引脚群610B为均通过平台部613与相连的连 接部614来形成具有沉置(down-set)的结构，使得第一内引脚群 610A与第二内引脚群610B形成相同高度的排列，如图14所示。此 外，本发明对连接部614的形状并未限制，其可以是斜面或是近似 垂直面。在此还要强调，平台部613与连接部614也可以是第一内 引脚群610A或是二内引脚群610B的一部份。
请继续参照图14所示，导线架600的第一内引脚群610A的上 表面611与多芯片偏移堆叠结构50之间是以粘着层230作为接合的 材料。很明显地，此粘着层230是贴附于芯片500的背面上，如图 2B所示；另外，此粘着层230也可以选择设置在导线架600的第一 内引脚群610A的上表面611，然后与多芯片偏移堆叠结构50连接。 除此之外，在本实施例中，对于导线架600的第一内引脚群610A与 多芯片偏移堆叠结构50之间的接合方式，也可以选择使用胶带来做 为连接材料，特别是一种双面具有粘着性的胶带(die attached film)。
在完成导线架600与多芯片偏移堆叠结构50的接合后，随即进 行金属导线的连接。首先，金属导线是以打线制造工艺将金属导线 640a的一端连接于芯片500a的焊垫，例如前述图3C中第一焊垫312a 或第三焊垫344，而金属导线640a的另一端则连接于芯片500b的第 一焊垫312a或第三焊垫344上；接着金属导线640b的一端连接于 芯片500a的第一焊垫312a或第三焊垫344，而金属导线640b的另 一端则连接于第一内引脚群610A的上表面611上；接着，将导线架 600反转180度，使得内引脚群610的下表面612朝上，然后将多芯 片偏移堆叠结构50与第一内引脚群610A的下表面612固接，紧接 着，进行金属导线640的连接制造工艺，金属导线640c的一端连接 于芯片500c的焊垫，例如前述图3C中第一焊垫312a或第三焊垫 344，而金属导线640c的另一端则连接于芯片500d的第一焊垫312a 或第三焊垫344上；接着金属导线640d的一端连接于芯片500c的 第一焊垫312a或第三焊垫344，而金属导线640d的另一端则连接于 第二内引脚群610B的下表面612之上。如此一来，通过金属导线 640a、640b、640c及640D等逐层完成连接后，便可以将芯片500a、 500b、500c及500d电性连接于导线架600的第一内引脚群610A及 第二内引脚群610B，其中这些金属导线640的材质可以使用金。最 后，再将完成电性连接的多芯片偏移堆叠封装结构以封装胶体700 覆盖于多芯片偏移堆叠结构50及导线架600的平台部613之上，并 且将导线架600的外引脚650暴露在封装胶体700之外，即可形成 堆叠式芯片封装结构。
此外，形成本实施例的方式，除了上述的过程外，也可以选择 在多芯片偏移堆叠结构50分别与第一内引脚群610A的上表面611 及下表面612完成固接后，先进行芯片500a、500b的金属导线电性 连接制造工艺，然后再进行芯片500c、500d的金属导线电性连接制 造工艺。对此，本发明并未加以限制。另外，多芯片偏移堆叠结构 50与内引脚群610的连接方式，也可以如图15所示，形成一个上下 对称的多芯片偏移堆叠封装结构。如图15所示，其与图14之间的 主要差异处为：芯片承座620的上表面621及下表面622上的多芯 片偏移堆叠结构50是由同一侧边以多条金属导线640连接到第一内 引脚群610A及第二内引脚群610B。由于形成上下对称的多芯片偏 移堆叠封装结构的过程与前述方式相同，故不再作详细说明。
最后，请参照图16，本实施例也可在第一内引脚群610A及第 二内引脚群610B的间隙中再设置汇流架630，以使本实施例的导线 架600也可以通过此汇流架630而增加包括电源接点、接地接点或 信号接点的电性连接点，如图15所示。
通过以上的说明，本发明中所述的实施例并未限制堆叠芯片的 数量，凡所属技术领域的技术人员应可依据上述所披露的方法，而 制造出具有两个以上的芯片的堆叠式芯片封装结构。同时，在图14 及图15的实施例中的多芯片偏移堆叠结构50也可换成多芯片偏移 堆叠结构30或是多芯片偏移堆叠结构70。由于这多芯片偏移堆叠结 构30、多芯片偏移堆叠结构50及多芯片偏移堆叠结构70在与导线 架600接合后的金属导线连接以及封胶的过程均相同，因此不再赘 述。
综上所述，本发明所提出的芯片结构除了可以是在前段制造工 艺中，就将芯片上的多个焊垫设置于芯片的一侧边之外，还披露包 括另一方式，其主要是通过适当的焊线接合区的规划以及重配置线 路层，将第一焊垫与第三焊垫集中于芯片结构的单一侧边，使得芯 片结构适于通过焊线接合区以外的区域直接承载其他芯片结构。因 此，通过上述芯片结构堆叠而成的堆叠式芯片封装结构，相较于公 知技术而言，便能够具有较薄的厚度，以及具有较高的封装积集度。
显然地，依照上面实施例中的描述，本发明可能有许多的修正 与差异。因此需要在其附加的权利要求项的范围内加以理解，除了 上述详细的描述外，本发明还可以广泛地在其他的实施例中施行。 上述仅为本发明的较佳实施例而已，并非用以限定本发明的权利要 求；凡其它未脱离本发明所揭示的精神下所完成的等效变更或改进， 均应包含在权利要求中。