与非型多位非易失性存储器件及其制造方法转让专利
申请号 : CN200610108013.6
文献号 : CN100590876C
文献日 : 2010-02-17
发明人 : 朴允童 , 金元柱
申请人 : 三星电子株式会社
摘要 :
本发明提供一种NAND型多位非易失性存储器件。该存储器件包括：半导体衬底，其包括体和突出在所述体之上的至少一对鳍；第一绝缘层，其形成在所述成对的鳍之间在所述体上；多个控制栅极电极，其跨过所述第一绝缘层和所述鳍延伸并部分覆盖所述鳍的外壁的上部分；以及多个存储节点，其置于所述控制栅极电极与所述鳍之间并与所述半导体衬底绝缘。所述控制栅极电极顺序成对为两个的组，并且分别包括在相邻对中的相邻控制栅极电极之间的第一距离大于每对的所述控制栅极电极之间的第二距离。
权利要求 :
1.一种NAND型多位非易失性存储器件，包括：
半导体衬底，其包括体和突出在所述体之上的至少一对鳍；
第一绝缘层，其形成在所述成对的鳍之间在所述体上；
多个控制栅极电极，其跨过所述第一绝缘层和所述成对的鳍延伸并部分 覆盖所述成对的鳍的外壁的上部分，所述控制栅极电极与所述半导体衬底绝 缘；
多个存储节点，其置于所述控制栅极电极与所述鳍之间并与所述半导体 衬底绝缘；以及形成在所述体的在所述成对的鳍的外侧的部分上并暴露所述成对的鳍 的外壁的所述上部分的第二绝缘层，其中所述控制栅极电极顺序成对为两个的组，并且分别包括在相邻对中 的相邻控制栅极电极之间的第一分隔距离大于每对的所述控制栅极电极之 间的第二分隔距离。
2.如权利要求1所述的NAND型多位非易失性存储器件，还包括接触 所述控制栅极电极的边缘附近的各自侧壁多个接触塞。
3.如权利要求2所述的NAND型多位非易失性存储器件，其中接触每 对的所述控制栅极电极的所述接触塞布置在相同侧，并且接触分别包括在相 邻对中的相邻控制栅极电极的所述接触塞布置在相反侧。
4.如权利要求1所述的NAND型多位非易失性存储器件，其中所述第 一分隔距离是所述第二分隔距离的两倍。
5.如权利要求4所述的NAND型多位非易失性存储器件，其中所述成 对的鳍中两个鳍之间的第三分隔距离等于所述第二分隔距离。
6.如权利要求1所述的NAND型多位非易失性存储器件，还包括位于 所述成对的控制栅极电极之间的第三绝缘层。
7.如权利要求1所述的NAND型多位非易失性存储器件，其中所述存 储节点包括多晶硅层、硅锗层、硅或金属点、纳米晶体或硅氮化物层。
8.一种制造NAND型多位非易失性存储器件的方法，该方法包括：提供半导体衬底，其包括体和至少一对鳍，所述至少一对鳍突出在所述 体之上并且第一绝缘层置于所述至少一对鳍之间；
在所述体的在所述成对的鳍的外侧的部分上形成第二绝缘层并暴露所 述成对的鳍的外壁的上部分；
在所述成对的鳍的所述外壁的上部分上形成多个存储节点；
形成跨过所述第一绝缘层、所述第二绝缘层和所述鳍延伸并覆盖所述存 储节点的多个预备控制栅极电极，所述预备控制栅极电极通过第三绝缘层彼 此间隔开；以及通过形成位于所述预备控制栅极电极的每个中并跨过所述成对的鳍延 伸的槽，在所述第三绝缘层的两侧壁上分别形成多对控制栅极电极，其中所述控制栅极电极顺序成对为两个的组，并且分别包括在相邻对中 的相邻控制栅极电极之间的第一分隔距离大于每对的所述控制栅极电极之 间的第二分隔距离。
9.如权利要求8所述的方法，还包括形成接触所述控制栅极电极的边 缘附近的各自侧壁的多个接触塞。
10.如权利要求9所述的方法，其中接触每对的所述控制栅极电极的所 述接触塞布置在相同侧，并且接触分别包括在相邻对中的相邻控制栅极电极 的所述接触塞布置在相反侧。
11.如权利要求8所述的方法，其中所述第一分隔距离是所述第二分隔 距离的两倍。
12.如权利要求11所述的方法，其中所述成对的鳍中两个鳍之间的第 三分隔距离等于所述第二分隔距离。
13.如权利要求8所述的方法，其中所述存储节点包括多晶硅层、硅锗 层、硅或金属点、纳米晶体或硅氮化物层。
14.如权利要求8所述的方法，其中所述形成所述槽包括：在所述第三绝缘层的两侧壁上形成间隔物绝缘层，所述间隔物绝缘层在 所述预备栅极电极上延伸并暴露所述槽区域；以及利用所述间隔物绝缘层作为蚀刻掩模蚀刻所述预备栅极电极。
15.如权利要求14所述的方法，其中所述间隔物绝缘层包括硅氮化物 层并且所述第三绝缘层包括硅氧化物层。
说明书 :
技术领域
本发明涉及非易失性存储器件，更特别地，涉及具有作为存储节点(node) 的浮置节点(floating node)或陷阱型节点(trap type node)的非易失性存储器件 及其制造方法。
背景技术
通常，闪存器件具有浮置节点例如多晶硅膜作为存储节点，而硅-氧化 物-氮化物-氧化物-硅(SONOS)存储器件具有陷阱型节点例如硅氮化物膜作 为存储节点。在非易失性存储器件中，由于形成精细图案的技术限制，存储 器集成度和速度受到限制。因此，已经提出多种方法用于增加存储器容量、 速度和集成度。
例如，授予David M.等人的美国专利No.6664582公开了一种鳍型场效 应晶体管(Fin-FET)和鳍型存储单元。Fin-FET可以使用鳍结构的顶和侧表 面作为沟道区。因此，Fin-FET与平面晶体管相比能扩大沟道面积，从而允 许更高的电流流过。结果，Fin-FET与平面晶体管相比能提供更高性能。
然而，由于美国专利No.6664582中公开的Fin-FET利用绝缘体上硅 (SOI)衬底制造，鳍会被从衬底的体(body)浮置。因此，不能利用体偏置 (body-bias)控制晶体管的阈值电压。结果，难以控制互补金属氧化物半导体 (CMOS)晶体管的阈值电压。另外，当栅极长度是1F时，由于常规鳍型 存储单元利用至少2F X 2F的面积来提供2位操作，所以每位的面积是2F2/ 位，该面积较大。结果，鳍型存储单元的性能受到限制。
例如，授予David M.等人的美国专利No.6664582公开了一种鳍型场效 应晶体管(Fin-FET)和鳍型存储单元。Fin-FET可以使用鳍结构的顶和侧表 面作为沟道区。因此，Fin-FET与平面晶体管相比能扩大沟道面积，从而允 许更高的电流流过。结果，Fin-FET与平面晶体管相比能提供更高性能。
然而，由于美国专利No.6664582中公开的Fin-FET利用绝缘体上硅 (SOI)衬底制造，鳍会被从衬底的体(body)浮置。因此，不能利用体偏置 (body-bias)控制晶体管的阈值电压。结果，难以控制互补金属氧化物半导体 (CMOS)晶体管的阈值电压。另外，当栅极长度是1F时，由于常规鳍型 存储单元利用至少2F X 2F的面积来提供2位操作，所以每位的面积是2F2/ 位，该面积较大。结果，鳍型存储单元的性能受到限制。
发明内容
本发明提供一种NAND型非易失性存储器件，其占据更少的每位面积 (area per bit)并且能进行多位操作。
本发明还提供一种制造NAND型非易失性存储器件的方法。
根据本发明的一个方面，提供一种NAND型多位非易失性存储器件， 包括：半导体衬底，其包括体和突出在所述体之上的至少一对鳍；第一绝缘 层，其形成在所述成对的鳍之间在所述体上；多个控制栅极电极，其跨过所 述第一绝缘层和所述鳍延伸并部分覆盖所述鳍的外壁的上部分，所述控制栅 极电极与所述半导体衬底绝缘；以及多个存储节点，其置于所述控制栅极电 极与所述鳍之间并与所述半导体衬底绝缘，其中所述控制栅极电极顺序成对 为两个的组，并且分别包括在相邻对中的相邻控制栅极电极之间的第一距离 大于每对的所述控制栅极电极之间的第二距离。
NAND型多位非易失性存储器件还可包括接触所述控制栅极电极的边 缘附近的各自侧壁的多个接触塞。
接触每对的所述控制栅极电极的所述接触塞布置在相同侧，并且接触分 别包括在相邻对中的相邻控制栅极电极的所述接触塞布置在相反侧。
根据本发明的另一方面，提供一种制造NAND型多位非易失性存储器 件的方法，该方法包括：提供半导体衬底，其包括体和至少一对鳍，所述至 少一对鳍突出在所述体之上并且第一绝缘层置于所述至少一对鳍之间；在所 述成对的鳍的外侧在部分所述体上形成第二绝缘层并暴露所述成对的鳍的 外壁的上部分；在所述成对的鳍的所述外壁的上部分上形成多个存储节点； 形成跨过所述第一绝缘层、所述第二绝缘层和所述鳍延伸并覆盖所述存储节 点的多个预备控制栅极电极，所述预备控制栅极电极通过第三绝缘层彼此间 隔开；以及形成多对控制栅极电极，通过形成位于所述预备控制栅极电极的 每个中并跨过所述成对的鳍延伸的槽，所述多对控制栅极电极分别形成在所 述第三绝缘层的两侧壁上，其中所述控制栅极电极顺序成对为两个的组，并 且分别包括在相邻对中的相邻控制栅极电极之间的第一距离大于每对的所 述控制栅极电极之间的第二距离。
该方法还可包括形成接触所述控制栅极电极的边缘附近的各自侧壁的 多个接触塞。
本发明还提供一种制造NAND型非易失性存储器件的方法。
根据本发明的一个方面，提供一种NAND型多位非易失性存储器件， 包括：半导体衬底，其包括体和突出在所述体之上的至少一对鳍；第一绝缘 层，其形成在所述成对的鳍之间在所述体上；多个控制栅极电极，其跨过所 述第一绝缘层和所述鳍延伸并部分覆盖所述鳍的外壁的上部分，所述控制栅 极电极与所述半导体衬底绝缘；以及多个存储节点，其置于所述控制栅极电 极与所述鳍之间并与所述半导体衬底绝缘，其中所述控制栅极电极顺序成对 为两个的组，并且分别包括在相邻对中的相邻控制栅极电极之间的第一距离 大于每对的所述控制栅极电极之间的第二距离。
NAND型多位非易失性存储器件还可包括接触所述控制栅极电极的边 缘附近的各自侧壁的多个接触塞。
接触每对的所述控制栅极电极的所述接触塞布置在相同侧，并且接触分 别包括在相邻对中的相邻控制栅极电极的所述接触塞布置在相反侧。
根据本发明的另一方面，提供一种制造NAND型多位非易失性存储器 件的方法，该方法包括：提供半导体衬底，其包括体和至少一对鳍，所述至 少一对鳍突出在所述体之上并且第一绝缘层置于所述至少一对鳍之间；在所 述成对的鳍的外侧在部分所述体上形成第二绝缘层并暴露所述成对的鳍的 外壁的上部分；在所述成对的鳍的所述外壁的上部分上形成多个存储节点； 形成跨过所述第一绝缘层、所述第二绝缘层和所述鳍延伸并覆盖所述存储节 点的多个预备控制栅极电极，所述预备控制栅极电极通过第三绝缘层彼此间 隔开；以及形成多对控制栅极电极，通过形成位于所述预备控制栅极电极的 每个中并跨过所述成对的鳍延伸的槽，所述多对控制栅极电极分别形成在所 述第三绝缘层的两侧壁上，其中所述控制栅极电极顺序成对为两个的组，并 且分别包括在相邻对中的相邻控制栅极电极之间的第一距离大于每对的所 述控制栅极电极之间的第二距离。
该方法还可包括形成接触所述控制栅极电极的边缘附近的各自侧壁的 多个接触塞。
附图说明
通过参照附图详细描述其示例性实施例，本发明的上述和其它特征及优 点将变得更加明显，附图中：
图1是根据本发明一实施例的非易失性存储器件的布局的示意图；
图2是图1所示的非易失性存储器件的单位单元的透视图；
图3是沿图2的线I-I′截取的剖视图；
图4是沿图2的线II-II′截取的剖视图；以及
图5至14是剖视图，示出制造根据本发明一实施例的非易失性存储器 件的方法。
图1是根据本发明一实施例的非易失性存储器件的布局的示意图；
图2是图1所示的非易失性存储器件的单位单元的透视图；
图3是沿图2的线I-I′截取的剖视图；
图4是沿图2的线II-II′截取的剖视图；以及
图5至14是剖视图，示出制造根据本发明一实施例的非易失性存储器 件的方法。
具体实施方式
现在将参照附图更完整地描述本发明，附图中示出本发明的示例性实施 例。然而，本发明能够以许多不同的方式实施，不应理解为局限于这里提出 的实施例；相反，提供这些实施例使得本公开更彻底而完整，并向本领域技 术人员充分传达本发明的范围。为清晰起见，图中层的厚度和区域被放大。
结构
图1是根据本发明一实施例的非易失性存储器件的布局的示意图。例如， 非易失性存储器件可以是具有浮置节点的闪存(flash memory)、或具有陷阱型 节点的SONOS存储器。该非易失性存储器件具有NAND结构。图1示出 NAND型非易失性存储器件的单元区域。
参照图1，多条位线BL1至BL8布置成列，多条字线WL1至WL10布 置成行。行和列可以互换。图1所示的位线和字线的数目仅是示例，并不限 制本发明。
位线BL1至BL8的第一端，即位线BL1至BL8的位于第10条字线 WL10的外侧的部分，可以连接到公共源极线(未示出)。另外，形成接地 选择晶体管的接地选择线(未示出)可以置于第10条字线WL10与公共源 极线之间。形成串选择晶体管的串选择线(string selection line)(未示出) 可以位于第1条字线WL1的外侧。由于公共源极、接地选择线和串选择线 在本领域是公知的，所以将省略它们的详细描述。
第一和第二器件隔离绝缘层125和135交替位于位线BL1至BL8之间。 例如，第一器件隔离绝缘层125位于第一和第二位线BL1和BL2之间，第 二器件隔离绝缘层135位于第二和第三位线BL2和BL3之间。位线BL1至 BL8可以按这样的方式成对，即位于每条第一器件隔离绝缘层125两侧的两 条位线成对。例如，第一和第二位线BL1和BL2可以成为第一对，第三和 第四条位线BL3和BL4可以成为第二对。类似地，其它字线WL5至WL0 也可以成对。
第一对接触塞(contact plug)175a和175b分别形成在第一对字线WL1和 WL2的边缘侧壁上。例如，第一对字线WL1和WL2的第一对接触塞形成 在关于位线BL1至BL8的左侧。
类似地，其它对接触塞175a和175b也形成在第二至第五对字线WL3 和WL4、WL5和WL6、以及WL9和WL10上。第一对字线WL1和WL2 的第一对接触塞175a和175b形成在相同侧。与第一对字线WL1和WL2相 邻的第二对字线WL3和WL4的第二对接触塞175a和175b形成在与第一对 接触塞175a和175b相反的一侧。例如，第一对字线WL1和WL2的第一对 接触塞175a和175b形成在左侧，而第二对字线WL3和WL4的第二对接触 塞175a和175b形成在右侧。即，接触塞175a和175b可以成对并以锯齿型 图案布置。
接触塞175a和175b的对的锯齿形布置大大有助于器件的集成。当接触 塞175a和175b全部布置在相同侧时，字线对之间的距离必须增大从而防止 接触塞175a和175b的对之间的短路。这降低了器件的集成度。因此，当接 触塞175a和175b的对以锯齿形图案布置时，不必增大字线对之间的距离。
第二对位线BL3和BL4以及第一对字线WL1和WL2位于区域C中且 可以形成NAND单元的单位单元100。现在将参照附图描述单位单元100。
图2是图1所示的非易失性存储器件的单位单元的透视图，图3是沿图 2的线I-I′截取的剖视图，图4是沿图2的线II-II′截取的剖视图。
参照图2至4，一对鳍105a和105b形成第二对位线BL3和BL4，一对 控制栅极电极155a和155b形成第一对字线WL1和WL2。控制栅极电极155a 和155b延伸跨过鳍105a和105b以及第一和第二器件隔离绝缘层125和135。 控制栅极电极155a和155b部分覆盖鳍105a和105b的外壁的上部分，并且 与半导体衬底110绝缘。存储节点150a和150b位于鳍105a和105b的外壁 的上部分与控制栅极电极155a和155b之间。
鳍105a和105b从半导体衬底110的体102向上突出并且彼此间隔开。 例如，鳍105a和105b沿方向X1彼此间隔开且沿方向X2延伸。半导体衬 底110可以由块硅(bulk silicon)或块硅锗形成。供选地，半导体衬底可以以 具有第一层和第二外延层的多层结构形成，第一层由块硅或块硅锗形成，第 二外延层由硅或硅锗形成。鳍105a和105b可以由与体102相同的材料形成， 或者可以是形成在体102上的外延层。
第一器件隔离绝缘层125形成在鳍105a和105b之间。第二器件隔离绝 缘层135形成在体102上从而接触鳍105a和105b的外壁。即，第二器件隔 离绝缘层135可覆盖鳍105a和105b的外壁的下部但暴露它们的上部。第一 和第二器件隔离绝缘层125和135隔离鳍105a和105b。例如，第一和第二 器件隔离绝缘层125和135的每个可包括具有良好的绝缘和填充特性的硅氧 化物层。
第一器件隔离绝缘层125、鳍105a和105b之一、以及控制栅极电极155a 和155b之一沿方向X1堆叠在另一个上。即，控制栅极电极155a和155b可 形成在具有SOI结构的半导体衬底110上。然而，该SOI结构与传统SOI 结构不同在于鳍105a和105b沿方向X3连接到体102，而传统SOI结构的 有源区从所述体浮置。因此，半导体衬底110的结构称为类SOI结构，稍后 将对其进行描述。
栅极绝缘层140a和140b形成在鳍105a和105b的外壁和顶部上。栅极 绝缘层140a和140b可以称为隧穿绝缘层，因为它们用作隧穿通道。例如， 栅极绝缘层140a和140b可以由硅氧化物层、硅氮化物层、高K电介质层、 或包括这些层的多层形成。
存储节点150a和150b置于部分栅极绝缘层140a和140b与部分控制栅 极电极155a和155b之间。例如，由于鳍105a和105b的顶表面的面积远小 于鳍105a和105b的侧表面的面积，所以存储节点150a和150b可以不沿鳍 105a和105b的顶表面形成，而是在鳍105a和105b的外壁的上部分上。然 而，在本发明的修改实施例中，存储节点150a和150b可以延伸至鳍105a 和105b的顶表面上。
存储节点150a和150b的每个可包括多晶硅层、硅锗层、硅或金属点、 纳米晶体或硅氮化物层。例如，包括多晶硅层或硅锗层的存储节点150a和 150b可以用作浮置节点。包括硅或金属点、纳米晶体或硅氮化物层的存储节 点150a和150b可以用作电荷陷阱节点。
用作电荷的导电通路的沟道(未示出)可形成在鳍105a和105b的外壁 的上端部和鳍105a和105b的顶表面附近。沟道未形成在鳍105a和105b的 内壁上，鳍105a和105b之间形成有第一器件隔离绝缘层125。考虑相对面 积，电荷的主导电通路可形成在鳍105a和105b的外壁上。
通过调整鳍105a和105b的未被第二器件隔离绝缘层135覆盖的部分的 高度，可以调整沟道的面积。因此，当使用上述鳍105a和105b时，工作电 流，即非易失性存储器件的速度，可以增加。结果，非易失性存储器件的性 能可以得到改善。
杂质区域170可以在控制栅极电极155a和155b的两侧形成在鳍105a 和105b的表面附近。杂质区170可以是源极区和漏极区。杂质区170通过 二极管结连接到半导体衬底110。当杂质区170被掺杂以n型杂质时，半导 体器件110可以被掺杂以p型杂质。
控制栅极电极155a和155b沿方向X1延伸并且沿方向X2彼此间隔开。 栅极间绝缘层160可以置于控制栅极电极155a和155b之间。栅极间绝缘层 160可以突出在控制栅极电极155a和155b的顶表面之上。例如，控制栅极 电极155a和155b的每个可以包括多晶硅层、金属层、金属硅化物层或包括 多晶硅、金属和金属硅化物层的多层。栅极间绝缘层160可包括硅氧化物层。
单位单元100还可以包括阻挡绝缘层(blocking insulation layer)(未示 出)，用于将控制栅极电极155a和155b从存储节点150a和150b绝缘。例 如，阻挡绝缘层可以形成在存储节点150a和150b与控制栅极电极155a和 155b之间以及第一器件隔离绝缘层125与控制栅极电极155a和155b之间。 阻挡绝缘层可包括硅氧化物层。
在单位单元100的操作期间，形成在鳍105a和105b上的耗尽区的扩展 可被限制。特别地，由于鳍105a和105b的宽度减小，耗尽区的扩展被进一 步限制。耗尽区在方向X1上(鳍105a和105b的宽度方向)被更加限制， 但是沿方向X3延伸。然而，当鳍105a和105b的宽度减小时，在方向X3 上形成的耗尽区的影响被大大减小。
因此，尽管鳍105a和105b连接到体102，但是鳍105a和105b形成与 SOI结构类似的类SOI结构。因此，通常由耗尽区的扩展产生的截止电流 (off-current)和结泄漏电流可以被减小。但是，通过向体102施加电压， 向鳍105a和105b施加体偏置的优点可以被保持。
参照图3和4，控制栅极电极155a和155b的每个的栅极长度W1可为 0.25F，鳍105a和105b的每个的宽度W2可为0.25F，第一器件隔离绝缘层 125的宽度W3可以为0.5F。包括在单位单元100中的第二器件隔离绝缘层 135的总宽度2×W4可为2×0.5F(＝1F)。即，单位单元100沿方向X1的 的宽度可为2F。
控制栅极电极155a和155b之间的距离，其对应于第二对字线WL3和 WL4之间的距离，可以为0.5F。杂质区域的总宽度2×W6，其对应于分别 包括在相邻对中的相邻字线之间的距离，例如第一对的第二字线WL2与第 二对的第三字线WL3之间的距离，为2×0.5F(＝1F)。因此，分别包括在 相邻对中的相邻字线之间的距离可为成对的字线之间的距离的两倍。包括鳍 105a和105b的对和控制栅极电极155a和155b的对的单位单元100的面积 可为2F×2F(＝4F2)。
在单级(single level)操作方法中，单位单元100使用鳍105a和105b的对 作为第三和第四位线BL3和BL4，且还使用控制栅极电极155a和155b的对 作为第一和第二字线WL1和WL2，由此处理2×2位数据(＝4位数据)。 另外，在多级(multi-level)操作方法中，通过控制编程时间，控制栅极电极 155a和155b的每条可处理2位数据。结果，单位单元100可处理2×2×2 位数据(＝8位数据)。由于单位单元100能处理多位数据，单位单元100 的每单位位的面积(area of the unit cell 100 per unit bit)为4F2/8(＝0.5F2/位)。 因此，单位单元100的每单位位的面积可减小至现有技术单位单元的每单位 位的面积(2F2/位)的四分之一。
制造方法
图5至14是剖视图，示出根据本发明一实施例制造非易失性存储器件 的方法。
根据该实施例制造的非易失性存储器件对应于图2所示的单位单元 100。在图2至14中，相似的附图标记表示相似的部件。
参照图5，第一硬掩模图案115形成在半导体衬底110上。半导体衬底 110可以由块硅或块硅锗形成。供选地，半导体衬底可以形成为具有块硅或 块硅锗形成的层、以及硅或硅锗形成的外延层的多层结构。可形成第一硬掩 模图案115从而暴露将形成第一槽120的区域。例如，第一硬掩模图案115 可以形成为直地延伸的线图案。尽管图5示出了两条直线，但是线图案可以 包括多于两条的直线。
第一硬掩模图案115可以通过在半导体衬底110上形成第一硬掩模层 (未示出)且构图该第一硬掩模层而形成。构图可以通过光刻和蚀刻进行。 硬掩模层可以由相对于半导体衬底110具有蚀刻选择性的材料形成。例如， 第一硬掩模层可包括氮化物层或氮氧化物层。
利用第一硬掩模图案115作为蚀刻掩模蚀刻半导体衬底110，从而形成 第一槽120。可以根据鳍(图8的105a和105b)的高度选择第一槽120的 深度。尽管图5中仅示出一个第一槽120，但是多个第一槽120可排成阵列。
参照图6，形成填充第一槽(图5的120)的第一器件隔离绝缘层125。 例如，用于第一器件隔离绝缘层125的绝缘层(未示出)被沉积从而填充第 一槽120。绝缘层可包括氧化物层。然后，该绝缘层通过回蚀或化学机械抛 光(CMP)被蚀刻直到第一硬掩模图案(图5的115)被暴露，由此形成第 一器件隔离绝缘层125。
接着，第一硬掩模图案115可被选择性去除，留下第一器件隔离绝缘层 125填充半导体衬底110中的第一槽(图5的120)并突出在半导体衬底110 的顶表面之上。
参照图7，第一绝缘间隔物130可形成在第一器件隔离绝缘层125的突 出部的两个侧壁上。第一绝缘间隔物130覆盖半导体衬底110的将形成鳍(图 8的105a和105b)的部分。
第一绝缘间隔物130可以通过沉积和蚀刻材料层来形成。例如，第一绝 缘间隔层(未示出)形成在第一器件隔离绝缘层125上。然后，第一绝缘间 隔层被各向异性蚀刻从而在第一器件隔离绝缘层125的凸出部分的侧壁127 上形成第一绝缘间隔物130。即，第一绝缘间隔物130可以通过自对准方法 形成在第一器件隔离绝缘层125的侧壁上。
第一绝缘间隔物130的宽度可以通过控制第一绝缘间隔层的厚度容易地 调整。例如，第一绝缘间隔层可以包括氮化物层或氮氧化物层。
参照图8，半导体衬底110的暴露部分利用第一绝缘间隔物(图7的130) 作为蚀刻掩模被蚀刻从而形成第二槽133。因此，毗邻第一器件隔离绝缘层 125的侧壁的至少一对鳍105a和105b可以形成为突出在半导体衬底110的 体102之上。即，半导体衬底110包括体102以及鳍105a和105b的对。
鳍105a和105b的宽度可以根据第一绝缘间隔物130的宽度决定。即， 通过调整第一绝缘间隔物130的宽度，鳍105a和105b的宽度可被容易地调 整。因此，可以形成每个具有亚微米级宽度的鳍105a和105b。鳍105a和 105b的每个的侧表面与第一器件隔离绝缘层125接触并被其支承。因此，鳍 105a和105b可以较高和薄而不会坍塌。这防止了制造期间鳍105a和105b 的坍塌。
尽管图中仅示出了一对鳍105a和105b，但是多个器件隔离绝缘层125 可以排成阵列并且鳍105a和105b的对可以形成在各个器件隔离绝缘层125 的侧壁上。
参照图9，第二器件隔离绝缘层135可以进一步形成在第二槽(图8的 133)中。第二器件隔离绝缘层135可包括硅氧化物层。例如，用于第二器 件隔离绝缘层的绝缘层(未示出)形成在图8所示的结构上。然后，该绝缘 层被蚀刻直到鳍105a和105b被暴露，由此形成第二器件隔离绝缘层135。
参照图10，第二器件隔离绝缘层135被选择性蚀刻从而暴露鳍105a和 105b的上部分。例如，形成第二硬掩模图案(未示出)从而覆盖第一器件隔 离绝缘层125，并且利用该第二硬掩模图案作为蚀刻掩模选择性蚀刻第二器 件隔离绝缘层135。
参照图11，栅极绝缘层140a和140b形成在鳍105a和105b的暴露部分 上。栅极绝缘层140a和140b形成在鳍105a和105b的上部分的外侧和顶部 分上。例如，栅极绝缘层140a和140b可通过热氧化鳍105a和105b来形成。
然后，形成部分覆盖栅极绝缘层140a和140b的存储节点150a和150b。 例如，存储节点150a和150b可形成为覆盖栅极绝缘层140a和140b的在鳍 105a和105b的外侧的部分。例如，存储节点150a和150b可以通过沉积存 储节点层(未示出)并通过各向异性干蚀刻法蚀刻该存储节点层而形成。存 储节点150a和150b的每个可包括多晶硅层、硅锗层、硅或金属点、纳米晶 体或硅氮化物层。
作为修改的示例，可以形成覆盖存储节点150a和150b的阻挡绝缘层(未 示出)。例如，可以通过在其上形成了存储节点150a和150b的所得结构上 沉积硅氧化物层来形成阻挡绝缘层。
然后，形成预备控制栅极电极155从而覆盖存储节点150a和150b。预 备控制栅极电极155跨过鳍105a和105b以及第一和第二器件隔离绝缘层 125和135延伸。预备控制栅极电极155在鳍105a和105b延伸的方向上彼 此间隔开。例如，预备控制栅极电极层(未示出)形成在其上形成了存储节 点150a和150b的所得结构上。然后，第三硬掩模图案157被形成，预备控 制栅极电极层利用该第三硬掩模图案157作为掩模图案被蚀刻，由此形成预 备控制栅极电极155。
参照图12，栅极间绝缘层160形成在预备控制栅极电极155之间从而突 出在预备控制栅极电极155之上。例如，用于栅极间绝缘层160的绝缘层(未 示出)形成在图11所示的结构上，该绝缘层被蚀刻直到第三硬掩模图案(图 11的157)被暴露，由此形成栅极间绝缘层160。然后，可以去除第三硬掩 模图案157。栅极间绝缘层160可包括硅氧化物层。
参照图13，第二绝缘间隔物165形成在栅极间绝缘层160的突出部分的 两侧壁上。例如，第二绝缘间隔层(未示出)形成在图12所示的结构上， 并且该第二绝缘间隔层通过各向异性蚀刻法被蚀刻，由此形成第二绝缘间隔 物165。第二绝缘间隔物165每个可包括硅氮化物层。
参照图14，利用第二绝缘间隔物(图13的165)作为蚀刻掩模，通过 蚀刻预备控制栅极电极155，在预备控制栅极电极155的每个上形成第三槽。 因此，可以形成布置在栅极间绝缘层160的各侧壁上的控制栅极电极155a 和155b的对。第二绝缘间隔物165允许第三槽区域被暴露并限制控制栅极 电极155a和155b的宽度。控制栅极电极155a和155b被栅极间绝缘层160 支承。因此，每个具有微米级线宽度的控制栅极电极155a和155b被防止坍 塌。然后，第二绝缘间隔物165被去除。然而，作为修改的示例，第二绝缘 间隔物165可以原位保留。
利用本领域公知的技术，杂质区(图4的170)可形成在控制栅极电极 155a和155b之间鳍105a和105b的表面附近。例如，栅极间绝缘层160之 下的杂质区在形成栅极间绝缘层160之前形成。形成在控制栅极电极155a 和155b外侧的杂质区可以在形成控制栅极电极155a和155b之后形成。
然后，接触塞(未示出)可形成在控制栅极电极155a和155b的接近边 缘的侧壁上。接触塞对应于形成在字线WL1和WL2的边缘附近的接触塞 175a和175b(见图1)。接触塞175a和175b成对，且接触塞175a和175b 的对形成锯齿形图案。
图14所示的栅极电极155a以及鳍105a和105b的宽度与图3和4中所描述 的那些相同。即，控制栅极电极155a和155b之间的距离(图3的W5)，其对应 于成对的字线(图1的WL3和WL4)之间的距离，可以为0.5F。因此，分别包 括在相邻的对中的相邻字线之间的距离可以是成对的字线之间的距离的两倍。
尽管参照其示例性实施例特别显示和描述了本发明，但是本领域技术人 员能够理解，在不脱离本发明的权利要求所定义的精神和范围的情况下可以 进行形式和细节上的各种改变。
结构
图1是根据本发明一实施例的非易失性存储器件的布局的示意图。例如， 非易失性存储器件可以是具有浮置节点的闪存(flash memory)、或具有陷阱型 节点的SONOS存储器。该非易失性存储器件具有NAND结构。图1示出 NAND型非易失性存储器件的单元区域。
参照图1，多条位线BL1至BL8布置成列，多条字线WL1至WL10布 置成行。行和列可以互换。图1所示的位线和字线的数目仅是示例，并不限 制本发明。
位线BL1至BL8的第一端，即位线BL1至BL8的位于第10条字线 WL10的外侧的部分，可以连接到公共源极线(未示出)。另外，形成接地 选择晶体管的接地选择线(未示出)可以置于第10条字线WL10与公共源 极线之间。形成串选择晶体管的串选择线(string selection line)(未示出) 可以位于第1条字线WL1的外侧。由于公共源极、接地选择线和串选择线 在本领域是公知的，所以将省略它们的详细描述。
第一和第二器件隔离绝缘层125和135交替位于位线BL1至BL8之间。 例如，第一器件隔离绝缘层125位于第一和第二位线BL1和BL2之间，第 二器件隔离绝缘层135位于第二和第三位线BL2和BL3之间。位线BL1至 BL8可以按这样的方式成对，即位于每条第一器件隔离绝缘层125两侧的两 条位线成对。例如，第一和第二位线BL1和BL2可以成为第一对，第三和 第四条位线BL3和BL4可以成为第二对。类似地，其它字线WL5至WL0 也可以成对。
第一对接触塞(contact plug)175a和175b分别形成在第一对字线WL1和 WL2的边缘侧壁上。例如，第一对字线WL1和WL2的第一对接触塞形成 在关于位线BL1至BL8的左侧。
类似地，其它对接触塞175a和175b也形成在第二至第五对字线WL3 和WL4、WL5和WL6、以及WL9和WL10上。第一对字线WL1和WL2 的第一对接触塞175a和175b形成在相同侧。与第一对字线WL1和WL2相 邻的第二对字线WL3和WL4的第二对接触塞175a和175b形成在与第一对 接触塞175a和175b相反的一侧。例如，第一对字线WL1和WL2的第一对 接触塞175a和175b形成在左侧，而第二对字线WL3和WL4的第二对接触 塞175a和175b形成在右侧。即，接触塞175a和175b可以成对并以锯齿型 图案布置。
接触塞175a和175b的对的锯齿形布置大大有助于器件的集成。当接触 塞175a和175b全部布置在相同侧时，字线对之间的距离必须增大从而防止 接触塞175a和175b的对之间的短路。这降低了器件的集成度。因此，当接 触塞175a和175b的对以锯齿形图案布置时，不必增大字线对之间的距离。
第二对位线BL3和BL4以及第一对字线WL1和WL2位于区域C中且 可以形成NAND单元的单位单元100。现在将参照附图描述单位单元100。
图2是图1所示的非易失性存储器件的单位单元的透视图，图3是沿图 2的线I-I′截取的剖视图，图4是沿图2的线II-II′截取的剖视图。
参照图2至4，一对鳍105a和105b形成第二对位线BL3和BL4，一对 控制栅极电极155a和155b形成第一对字线WL1和WL2。控制栅极电极155a 和155b延伸跨过鳍105a和105b以及第一和第二器件隔离绝缘层125和135。 控制栅极电极155a和155b部分覆盖鳍105a和105b的外壁的上部分，并且 与半导体衬底110绝缘。存储节点150a和150b位于鳍105a和105b的外壁 的上部分与控制栅极电极155a和155b之间。
鳍105a和105b从半导体衬底110的体102向上突出并且彼此间隔开。 例如，鳍105a和105b沿方向X1彼此间隔开且沿方向X2延伸。半导体衬 底110可以由块硅(bulk silicon)或块硅锗形成。供选地，半导体衬底可以以 具有第一层和第二外延层的多层结构形成，第一层由块硅或块硅锗形成，第 二外延层由硅或硅锗形成。鳍105a和105b可以由与体102相同的材料形成， 或者可以是形成在体102上的外延层。
第一器件隔离绝缘层125形成在鳍105a和105b之间。第二器件隔离绝 缘层135形成在体102上从而接触鳍105a和105b的外壁。即，第二器件隔 离绝缘层135可覆盖鳍105a和105b的外壁的下部但暴露它们的上部。第一 和第二器件隔离绝缘层125和135隔离鳍105a和105b。例如，第一和第二 器件隔离绝缘层125和135的每个可包括具有良好的绝缘和填充特性的硅氧 化物层。
第一器件隔离绝缘层125、鳍105a和105b之一、以及控制栅极电极155a 和155b之一沿方向X1堆叠在另一个上。即，控制栅极电极155a和155b可 形成在具有SOI结构的半导体衬底110上。然而，该SOI结构与传统SOI 结构不同在于鳍105a和105b沿方向X3连接到体102，而传统SOI结构的 有源区从所述体浮置。因此，半导体衬底110的结构称为类SOI结构，稍后 将对其进行描述。
栅极绝缘层140a和140b形成在鳍105a和105b的外壁和顶部上。栅极 绝缘层140a和140b可以称为隧穿绝缘层，因为它们用作隧穿通道。例如， 栅极绝缘层140a和140b可以由硅氧化物层、硅氮化物层、高K电介质层、 或包括这些层的多层形成。
存储节点150a和150b置于部分栅极绝缘层140a和140b与部分控制栅 极电极155a和155b之间。例如，由于鳍105a和105b的顶表面的面积远小 于鳍105a和105b的侧表面的面积，所以存储节点150a和150b可以不沿鳍 105a和105b的顶表面形成，而是在鳍105a和105b的外壁的上部分上。然 而，在本发明的修改实施例中，存储节点150a和150b可以延伸至鳍105a 和105b的顶表面上。
存储节点150a和150b的每个可包括多晶硅层、硅锗层、硅或金属点、 纳米晶体或硅氮化物层。例如，包括多晶硅层或硅锗层的存储节点150a和 150b可以用作浮置节点。包括硅或金属点、纳米晶体或硅氮化物层的存储节 点150a和150b可以用作电荷陷阱节点。
用作电荷的导电通路的沟道(未示出)可形成在鳍105a和105b的外壁 的上端部和鳍105a和105b的顶表面附近。沟道未形成在鳍105a和105b的 内壁上，鳍105a和105b之间形成有第一器件隔离绝缘层125。考虑相对面 积，电荷的主导电通路可形成在鳍105a和105b的外壁上。
通过调整鳍105a和105b的未被第二器件隔离绝缘层135覆盖的部分的 高度，可以调整沟道的面积。因此，当使用上述鳍105a和105b时，工作电 流，即非易失性存储器件的速度，可以增加。结果，非易失性存储器件的性 能可以得到改善。
杂质区域170可以在控制栅极电极155a和155b的两侧形成在鳍105a 和105b的表面附近。杂质区170可以是源极区和漏极区。杂质区170通过 二极管结连接到半导体衬底110。当杂质区170被掺杂以n型杂质时，半导 体器件110可以被掺杂以p型杂质。
控制栅极电极155a和155b沿方向X1延伸并且沿方向X2彼此间隔开。 栅极间绝缘层160可以置于控制栅极电极155a和155b之间。栅极间绝缘层 160可以突出在控制栅极电极155a和155b的顶表面之上。例如，控制栅极 电极155a和155b的每个可以包括多晶硅层、金属层、金属硅化物层或包括 多晶硅、金属和金属硅化物层的多层。栅极间绝缘层160可包括硅氧化物层。
单位单元100还可以包括阻挡绝缘层(blocking insulation layer)(未示 出)，用于将控制栅极电极155a和155b从存储节点150a和150b绝缘。例 如，阻挡绝缘层可以形成在存储节点150a和150b与控制栅极电极155a和 155b之间以及第一器件隔离绝缘层125与控制栅极电极155a和155b之间。 阻挡绝缘层可包括硅氧化物层。
在单位单元100的操作期间，形成在鳍105a和105b上的耗尽区的扩展 可被限制。特别地，由于鳍105a和105b的宽度减小，耗尽区的扩展被进一 步限制。耗尽区在方向X1上(鳍105a和105b的宽度方向)被更加限制， 但是沿方向X3延伸。然而，当鳍105a和105b的宽度减小时，在方向X3 上形成的耗尽区的影响被大大减小。
因此，尽管鳍105a和105b连接到体102，但是鳍105a和105b形成与 SOI结构类似的类SOI结构。因此，通常由耗尽区的扩展产生的截止电流 (off-current)和结泄漏电流可以被减小。但是，通过向体102施加电压， 向鳍105a和105b施加体偏置的优点可以被保持。
参照图3和4，控制栅极电极155a和155b的每个的栅极长度W1可为 0.25F，鳍105a和105b的每个的宽度W2可为0.25F，第一器件隔离绝缘层 125的宽度W3可以为0.5F。包括在单位单元100中的第二器件隔离绝缘层 135的总宽度2×W4可为2×0.5F(＝1F)。即，单位单元100沿方向X1的 的宽度可为2F。
控制栅极电极155a和155b之间的距离，其对应于第二对字线WL3和 WL4之间的距离，可以为0.5F。杂质区域的总宽度2×W6，其对应于分别 包括在相邻对中的相邻字线之间的距离，例如第一对的第二字线WL2与第 二对的第三字线WL3之间的距离，为2×0.5F(＝1F)。因此，分别包括在 相邻对中的相邻字线之间的距离可为成对的字线之间的距离的两倍。包括鳍 105a和105b的对和控制栅极电极155a和155b的对的单位单元100的面积 可为2F×2F(＝4F2)。
在单级(single level)操作方法中，单位单元100使用鳍105a和105b的对 作为第三和第四位线BL3和BL4，且还使用控制栅极电极155a和155b的对 作为第一和第二字线WL1和WL2，由此处理2×2位数据(＝4位数据)。 另外，在多级(multi-level)操作方法中，通过控制编程时间，控制栅极电极 155a和155b的每条可处理2位数据。结果，单位单元100可处理2×2×2 位数据(＝8位数据)。由于单位单元100能处理多位数据，单位单元100 的每单位位的面积(area of the unit cell 100 per unit bit)为4F2/8(＝0.5F2/位)。 因此，单位单元100的每单位位的面积可减小至现有技术单位单元的每单位 位的面积(2F2/位)的四分之一。
制造方法
图5至14是剖视图，示出根据本发明一实施例制造非易失性存储器件 的方法。
根据该实施例制造的非易失性存储器件对应于图2所示的单位单元 100。在图2至14中，相似的附图标记表示相似的部件。
参照图5，第一硬掩模图案115形成在半导体衬底110上。半导体衬底 110可以由块硅或块硅锗形成。供选地，半导体衬底可以形成为具有块硅或 块硅锗形成的层、以及硅或硅锗形成的外延层的多层结构。可形成第一硬掩 模图案115从而暴露将形成第一槽120的区域。例如，第一硬掩模图案115 可以形成为直地延伸的线图案。尽管图5示出了两条直线，但是线图案可以 包括多于两条的直线。
第一硬掩模图案115可以通过在半导体衬底110上形成第一硬掩模层 (未示出)且构图该第一硬掩模层而形成。构图可以通过光刻和蚀刻进行。 硬掩模层可以由相对于半导体衬底110具有蚀刻选择性的材料形成。例如， 第一硬掩模层可包括氮化物层或氮氧化物层。
利用第一硬掩模图案115作为蚀刻掩模蚀刻半导体衬底110，从而形成 第一槽120。可以根据鳍(图8的105a和105b)的高度选择第一槽120的 深度。尽管图5中仅示出一个第一槽120，但是多个第一槽120可排成阵列。
参照图6，形成填充第一槽(图5的120)的第一器件隔离绝缘层125。 例如，用于第一器件隔离绝缘层125的绝缘层(未示出)被沉积从而填充第 一槽120。绝缘层可包括氧化物层。然后，该绝缘层通过回蚀或化学机械抛 光(CMP)被蚀刻直到第一硬掩模图案(图5的115)被暴露，由此形成第 一器件隔离绝缘层125。
接着，第一硬掩模图案115可被选择性去除，留下第一器件隔离绝缘层 125填充半导体衬底110中的第一槽(图5的120)并突出在半导体衬底110 的顶表面之上。
参照图7，第一绝缘间隔物130可形成在第一器件隔离绝缘层125的突 出部的两个侧壁上。第一绝缘间隔物130覆盖半导体衬底110的将形成鳍(图 8的105a和105b)的部分。
第一绝缘间隔物130可以通过沉积和蚀刻材料层来形成。例如，第一绝 缘间隔层(未示出)形成在第一器件隔离绝缘层125上。然后，第一绝缘间 隔层被各向异性蚀刻从而在第一器件隔离绝缘层125的凸出部分的侧壁127 上形成第一绝缘间隔物130。即，第一绝缘间隔物130可以通过自对准方法 形成在第一器件隔离绝缘层125的侧壁上。
第一绝缘间隔物130的宽度可以通过控制第一绝缘间隔层的厚度容易地 调整。例如，第一绝缘间隔层可以包括氮化物层或氮氧化物层。
参照图8，半导体衬底110的暴露部分利用第一绝缘间隔物(图7的130) 作为蚀刻掩模被蚀刻从而形成第二槽133。因此，毗邻第一器件隔离绝缘层 125的侧壁的至少一对鳍105a和105b可以形成为突出在半导体衬底110的 体102之上。即，半导体衬底110包括体102以及鳍105a和105b的对。
鳍105a和105b的宽度可以根据第一绝缘间隔物130的宽度决定。即， 通过调整第一绝缘间隔物130的宽度，鳍105a和105b的宽度可被容易地调 整。因此，可以形成每个具有亚微米级宽度的鳍105a和105b。鳍105a和 105b的每个的侧表面与第一器件隔离绝缘层125接触并被其支承。因此，鳍 105a和105b可以较高和薄而不会坍塌。这防止了制造期间鳍105a和105b 的坍塌。
尽管图中仅示出了一对鳍105a和105b，但是多个器件隔离绝缘层125 可以排成阵列并且鳍105a和105b的对可以形成在各个器件隔离绝缘层125 的侧壁上。
参照图9，第二器件隔离绝缘层135可以进一步形成在第二槽(图8的 133)中。第二器件隔离绝缘层135可包括硅氧化物层。例如，用于第二器 件隔离绝缘层的绝缘层(未示出)形成在图8所示的结构上。然后，该绝缘 层被蚀刻直到鳍105a和105b被暴露，由此形成第二器件隔离绝缘层135。
参照图10，第二器件隔离绝缘层135被选择性蚀刻从而暴露鳍105a和 105b的上部分。例如，形成第二硬掩模图案(未示出)从而覆盖第一器件隔 离绝缘层125，并且利用该第二硬掩模图案作为蚀刻掩模选择性蚀刻第二器 件隔离绝缘层135。
参照图11，栅极绝缘层140a和140b形成在鳍105a和105b的暴露部分 上。栅极绝缘层140a和140b形成在鳍105a和105b的上部分的外侧和顶部 分上。例如，栅极绝缘层140a和140b可通过热氧化鳍105a和105b来形成。
然后，形成部分覆盖栅极绝缘层140a和140b的存储节点150a和150b。 例如，存储节点150a和150b可形成为覆盖栅极绝缘层140a和140b的在鳍 105a和105b的外侧的部分。例如，存储节点150a和150b可以通过沉积存 储节点层(未示出)并通过各向异性干蚀刻法蚀刻该存储节点层而形成。存 储节点150a和150b的每个可包括多晶硅层、硅锗层、硅或金属点、纳米晶 体或硅氮化物层。
作为修改的示例，可以形成覆盖存储节点150a和150b的阻挡绝缘层(未 示出)。例如，可以通过在其上形成了存储节点150a和150b的所得结构上 沉积硅氧化物层来形成阻挡绝缘层。
然后，形成预备控制栅极电极155从而覆盖存储节点150a和150b。预 备控制栅极电极155跨过鳍105a和105b以及第一和第二器件隔离绝缘层 125和135延伸。预备控制栅极电极155在鳍105a和105b延伸的方向上彼 此间隔开。例如，预备控制栅极电极层(未示出)形成在其上形成了存储节 点150a和150b的所得结构上。然后，第三硬掩模图案157被形成，预备控 制栅极电极层利用该第三硬掩模图案157作为掩模图案被蚀刻，由此形成预 备控制栅极电极155。
参照图12，栅极间绝缘层160形成在预备控制栅极电极155之间从而突 出在预备控制栅极电极155之上。例如，用于栅极间绝缘层160的绝缘层(未 示出)形成在图11所示的结构上，该绝缘层被蚀刻直到第三硬掩模图案(图 11的157)被暴露，由此形成栅极间绝缘层160。然后，可以去除第三硬掩 模图案157。栅极间绝缘层160可包括硅氧化物层。
参照图13，第二绝缘间隔物165形成在栅极间绝缘层160的突出部分的 两侧壁上。例如，第二绝缘间隔层(未示出)形成在图12所示的结构上， 并且该第二绝缘间隔层通过各向异性蚀刻法被蚀刻，由此形成第二绝缘间隔 物165。第二绝缘间隔物165每个可包括硅氮化物层。
参照图14，利用第二绝缘间隔物(图13的165)作为蚀刻掩模，通过 蚀刻预备控制栅极电极155，在预备控制栅极电极155的每个上形成第三槽。 因此，可以形成布置在栅极间绝缘层160的各侧壁上的控制栅极电极155a 和155b的对。第二绝缘间隔物165允许第三槽区域被暴露并限制控制栅极 电极155a和155b的宽度。控制栅极电极155a和155b被栅极间绝缘层160 支承。因此，每个具有微米级线宽度的控制栅极电极155a和155b被防止坍 塌。然后，第二绝缘间隔物165被去除。然而，作为修改的示例，第二绝缘 间隔物165可以原位保留。
利用本领域公知的技术，杂质区(图4的170)可形成在控制栅极电极 155a和155b之间鳍105a和105b的表面附近。例如，栅极间绝缘层160之 下的杂质区在形成栅极间绝缘层160之前形成。形成在控制栅极电极155a 和155b外侧的杂质区可以在形成控制栅极电极155a和155b之后形成。
然后，接触塞(未示出)可形成在控制栅极电极155a和155b的接近边 缘的侧壁上。接触塞对应于形成在字线WL1和WL2的边缘附近的接触塞 175a和175b(见图1)。接触塞175a和175b成对，且接触塞175a和175b 的对形成锯齿形图案。
图14所示的栅极电极155a以及鳍105a和105b的宽度与图3和4中所描述 的那些相同。即，控制栅极电极155a和155b之间的距离(图3的W5)，其对应 于成对的字线(图1的WL3和WL4)之间的距离，可以为0.5F。因此，分别包 括在相邻的对中的相邻字线之间的距离可以是成对的字线之间的距离的两倍。
尽管参照其示例性实施例特别显示和描述了本发明，但是本领域技术人 员能够理解，在不脱离本发明的权利要求所定义的精神和范围的情况下可以 进行形式和细节上的各种改变。