半导体器件及其制作方法转让专利
申请号 : CN200610148250.5
文献号 : CN100590889C
文献日 : 2010-02-17
发明人 : 王津洲
申请人 : 中芯国际集成电路制造(上海)有限公司
摘要 :
一种半导体器件及其制作方法，所述半导体器件包括半导体衬底，位于半导体衬底上的栅极介电层、位于栅极介电层上的栅极和位于栅极介电层上的栅极两侧的间隙壁，以及半导体衬底内位于栅极介电层两侧的源极和漏极，还包括位于源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面层，所述连接界面层与栅介电层绝缘隔离。本发明半导体器件的连接界面层内含有提供连续电子态的掺杂界面，在很低的电场作用下即可完成电子传输，降低了半导体与接触孔的连接金属之间的接触电阻，并且本发明半导体器件的制作方法可使用范围较广的重掺杂源漏区的工艺，增加制程的灵活性，降低工艺成本。
权利要求 :
1.一种半导体器件，包括半导体衬底，位于半导体衬底上的栅极介电层、 位于栅极介电层上的栅极和位于栅极介电层上的栅极两侧的间隙壁，以及半 导体衬底内位于栅极介电层两侧的源极和漏极，其特征在于，还包括位于源 极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面层，所述连接 界面层为硅与金属间的界面层，所述连接界面层与栅介电层绝缘隔离，所述 连接界面层为含有掺杂离子的金属，所述掺杂离子为氧离子或氢离子。
2.根据权利要求1所述的半导体器件，其特征在于，所述含有掺杂离 子的金属为掺杂氧或氢的钴、掺杂氧或氢的镍、掺杂氧或氢的钼、掺杂氧或 氢的钛、掺杂氧或氢的铜或者掺杂氧或氢的铌。
3.根据权利要求1所述的半导体器件，其特征在于，所述连接界面层 的厚度大于0小于等于100埃。
4.根据权利要求3所述的半导体器件，其特征在于，所述连接界面层 的厚度为10到50埃。
5.一种半导体器件的制作方法，其特征在于，包括如下步骤：
提供半导体衬底，半导体衬底上形成有栅极介电层、位于栅极介电层上 的栅极和位于栅极介电层上的栅极两侧的间隙壁以及位于栅极介电层两侧的 半导体衬底内的源极和漏极；
在所述半导体衬底上形成掩膜，所述掩膜覆盖栅极和间隙壁的侧壁及源 漏之外的半导体衬底，还覆盖一部分的栅极、全部的间隙壁以及部分源漏区；
在含有掺杂离子的等离子体环境下溅射金属，形成沿源极和漏极表面延 伸的连接界面层和沿栅极表面延伸的连接界面层，所述连接界面层为硅与金 属间的界面层，所述连接界面层为含有掺杂离子的金属，所述掺杂离子为氧 离子或氢离子；
去除所述掩膜。
6.根据权利要求5所述半导体器件的制作方法，其特征在于，所述金 属为钴、镍、钼、钛、铜或者铌。
7.根据权利要求5所述半导体器件的制作方法，其特征在于，所述含 有掺杂离子的等离子体包括氩离子和氧离子、氢离子中的任意一种。
8.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述 连接界面层的厚度大于0小于等于100埃。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述 连接界面层的厚度为10到50埃。
10.根据权利要求5所述半导体器件的制作方法，其特征在于，在等离 子体环境下溅射金属的压力为0.5到1.5毫托。
说明书 :
技术领域
本发明涉及半导体器件及其制作方法，特别涉及一种半导体器件之间的 相互连接结构及其制作方法。
背景技术
传统的半导体存储器的器件结构例如申请号为03145409的中国专利提供 的存储器结构，如图1所示，半导体衬底1上依次形成有栅极介电层2和栅极3， 所述栅极介电层2为二氧化硅或者氧化硅-氮化硅-氧化硅层等，所述栅极3 为多晶硅层。栅极介电层2以及栅极3的两侧具有间隙壁(spacer)5，间隙壁5 的材料为二氧化硅、氮化硅或者氮氧化硅等，在间隙壁5两侧的半导体衬底1 内形成有源漏极6。
在实际的应用与制作工艺上，由于源漏极的工程设计的考量，为了避免 热载流离子引起的碰撞电离效应，通常采用轻掺杂源/漏极(lightly doped source/drain，LDD)结构。如图2所示，半导体衬底11上依次具有栅极介电层 12和栅极13，在栅极介电层12两侧的半导体衬底11内形成有低掺杂源漏区14， 栅极介电层12以及栅极13的两侧具有间隙壁15，在间隙壁15两侧的半导体衬 底11内形成有重掺杂源漏区16。重掺杂源漏区16的一个作用在于：与接触孔 内连接金属接触，形成低接触电阻的欧姆接触(Ohmic Contact)。17表示进 行金属布线时与接触孔内连接金属接触的欧姆接触区，为了达到较低的接触 电阻，要求将金属渗入重掺杂源漏区。欧姆接触区具有相当的深度。
上述具有间隙壁的半导体元件结构成为半导体技术发展的推动力。随着 半导体制造技术的飞速发展，半导体芯片朝向更高的器件密度、高集成度方 向发展。因此，半导体元件的尺寸也越做越小；元件的沟道长度愈来愈短， 要求的掺杂源/漏极深度也愈来愈浅。
对于欧姆接触区的制作工艺发展与接触电阻的测量方法可参考Silicon Material and Device Characterization 2nd Edition 1998 John Wiley and Sons，by Dieter K.Schroder，第133至142页，当重掺杂离子浓度范围由2E17增加到5E20 /cm3时，n型硅与金属所形成欧姆接触的接触电阻值范围由1E-3减少到 3E-8Ω/cm2，当重掺杂离子浓度范围由1E16增加到5E20/cm3时，p型硅与金属 所形成欧姆接的接触电阻值从6E-3减少到1.5E-8Ω/cm2。这种工艺的掺杂离子 浓度改变4次阶，接触电阻值的变化达到5次阶，接触电阻的变化是通过调节 掺杂区域掺杂离子浓度并调节电子势垒的，掺杂离子浓度愈高，势垒降低。 因此，这种工艺严格依赖掺杂离子的浓度，限制了源漏区的深度。
根据德州仪器的研究成果(1996 IEEE Symposium on VLSI Technology Digest，第14-15页)，利用钛硅化物形成的源漏区，源漏区的深度可以降到 500埃。又例如东芝公司的研究论文(1994 IEEE Transaction on Electron Devices，Vol.41，No.12，第2305-2317页)，利用钛或镍硅化物形成的源漏区， 其中钛硅化物的深度可达到接近300埃。
随着半导体元件供电电压、隧道深度以及结深的不断减小，低掺杂源漏 区的掺杂离子密度已经接近重掺杂源漏区的掺杂离子密度，以满足减小接触 电阻的需要。因此，再通过重掺杂源漏区与接触孔内连接金属接触，形成低 接触电阻的欧姆接触的工艺已经显得不是十分需要，而且，形成重掺杂源漏 区的工艺成本也较高。
在实际的应用与制作工艺上，由于源漏极的工程设计的考量，为了避免 热载流离子引起的碰撞电离效应，通常采用轻掺杂源/漏极(lightly doped source/drain，LDD)结构。如图2所示，半导体衬底11上依次具有栅极介电层 12和栅极13，在栅极介电层12两侧的半导体衬底11内形成有低掺杂源漏区14， 栅极介电层12以及栅极13的两侧具有间隙壁15，在间隙壁15两侧的半导体衬 底11内形成有重掺杂源漏区16。重掺杂源漏区16的一个作用在于：与接触孔 内连接金属接触，形成低接触电阻的欧姆接触(Ohmic Contact)。17表示进 行金属布线时与接触孔内连接金属接触的欧姆接触区，为了达到较低的接触 电阻，要求将金属渗入重掺杂源漏区。欧姆接触区具有相当的深度。
上述具有间隙壁的半导体元件结构成为半导体技术发展的推动力。随着 半导体制造技术的飞速发展，半导体芯片朝向更高的器件密度、高集成度方 向发展。因此，半导体元件的尺寸也越做越小；元件的沟道长度愈来愈短， 要求的掺杂源/漏极深度也愈来愈浅。
对于欧姆接触区的制作工艺发展与接触电阻的测量方法可参考Silicon Material and Device Characterization 2nd Edition 1998 John Wiley and Sons，by Dieter K.Schroder，第133至142页，当重掺杂离子浓度范围由2E17增加到5E20 /cm3时，n型硅与金属所形成欧姆接触的接触电阻值范围由1E-3减少到 3E-8Ω/cm2，当重掺杂离子浓度范围由1E16增加到5E20/cm3时，p型硅与金属 所形成欧姆接的接触电阻值从6E-3减少到1.5E-8Ω/cm2。这种工艺的掺杂离子 浓度改变4次阶，接触电阻值的变化达到5次阶，接触电阻的变化是通过调节 掺杂区域掺杂离子浓度并调节电子势垒的，掺杂离子浓度愈高，势垒降低。 因此，这种工艺严格依赖掺杂离子的浓度，限制了源漏区的深度。
根据德州仪器的研究成果(1996 IEEE Symposium on VLSI Technology Digest，第14-15页)，利用钛硅化物形成的源漏区，源漏区的深度可以降到 500埃。又例如东芝公司的研究论文(1994 IEEE Transaction on Electron Devices，Vol.41，No.12，第2305-2317页)，利用钛或镍硅化物形成的源漏区， 其中钛硅化物的深度可达到接近300埃。
随着半导体元件供电电压、隧道深度以及结深的不断减小，低掺杂源漏 区的掺杂离子密度已经接近重掺杂源漏区的掺杂离子密度，以满足减小接触 电阻的需要。因此，再通过重掺杂源漏区与接触孔内连接金属接触，形成低 接触电阻的欧姆接触的工艺已经显得不是十分需要，而且，形成重掺杂源漏 区的工艺成本也较高。
发明内容
本发明解决的问题是提供一种半导体器件及其制作方法，降低器件掺杂 区域与接触孔内连接金属的接触电阻，并且有利于降低工艺成本。
为解决上述问题，本发明提供一种半导体器件，包括半导体衬底，位于 半导体衬底上的栅极介电层、位于栅极介电层上的栅极和位于栅极介电层上 的栅极两侧的间隙壁，以及半导体衬底内位于栅极介电层两侧的源极和漏极， 还包括位于源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面 层，所述连接界面层与栅介电层绝缘隔离。
其中，所述连接界面层为金属反应掺杂物，所述掺杂物为氧、氮、氢、 硼、砷或者磷中的任意一种，所述金属反应掺杂物为钴的反应掺杂物、镍的 反应掺杂物、钼的反应掺杂物、钛的反应掺杂物、铜的反应掺杂物或者铌的 反应掺杂物。
或者，所述连接界面层为钴的金属硅化物、镍的金属硅化物、钼的金属 硅化物、钛的金属硅化物、铜的金属硅化物或者铌的金属硅化物。所述金属 硅化物中含有氧、氮、氢、硼、砷或者磷中的任意一种掺杂物。
所述连接界面层的厚度连接界面层的厚度大于0小于等于100埃，较好 的为10到50埃。
本发明还提供了一种半导体器件的制作方法，包括如下步骤：
提供半导体衬底，半导体衬底上形成有栅极介电层、位于栅极介电层上 的栅极和位于栅极介电层上的栅极两侧的间隙壁以及位于栅极介电层两侧的 半导体衬底内的源极和漏极；
在所述半导体衬底上形成掩膜，覆盖栅极和间隙壁的侧壁以及源漏之外 的半导体衬底；
形成沿源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面 层；
去除所述掩膜。
与现有技术相比，本发明具有以下优点：
1、本发明提供的半导体器件具有在源极和漏极以及栅极表面延伸的连接 界面层，所述连接界面层内含有连续可用的电子状态，在很低的电场作用下 即可完成电子传输，降低了与接触孔的连接金属之间的接触电阻。
2、本发明提供的半导体器件可以使源极和漏极的掺杂离子浓度在较大的 范围内改变，利用连接界面层所提供的连续电子态，即使在较低的掺杂离子 浓度条件下，也能达到低电阻欧姆接触。
3、本发明提供的半导体器件可以使用不同的源极和漏极的掺杂离子浓 度，以区分核心与输出/输入元件。利用较低的掺杂离子浓度输出/输入元件， 可以提高芯片的可靠性。
4、本发明可使用范围较广的重掺杂源漏区的工艺，因此降低了工艺成本。
为解决上述问题，本发明提供一种半导体器件，包括半导体衬底，位于 半导体衬底上的栅极介电层、位于栅极介电层上的栅极和位于栅极介电层上 的栅极两侧的间隙壁，以及半导体衬底内位于栅极介电层两侧的源极和漏极， 还包括位于源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面 层，所述连接界面层与栅介电层绝缘隔离。
其中，所述连接界面层为金属反应掺杂物，所述掺杂物为氧、氮、氢、 硼、砷或者磷中的任意一种，所述金属反应掺杂物为钴的反应掺杂物、镍的 反应掺杂物、钼的反应掺杂物、钛的反应掺杂物、铜的反应掺杂物或者铌的 反应掺杂物。
或者，所述连接界面层为钴的金属硅化物、镍的金属硅化物、钼的金属 硅化物、钛的金属硅化物、铜的金属硅化物或者铌的金属硅化物。所述金属 硅化物中含有氧、氮、氢、硼、砷或者磷中的任意一种掺杂物。
所述连接界面层的厚度连接界面层的厚度大于0小于等于100埃，较好 的为10到50埃。
本发明还提供了一种半导体器件的制作方法，包括如下步骤：
提供半导体衬底，半导体衬底上形成有栅极介电层、位于栅极介电层上 的栅极和位于栅极介电层上的栅极两侧的间隙壁以及位于栅极介电层两侧的 半导体衬底内的源极和漏极；
在所述半导体衬底上形成掩膜，覆盖栅极和间隙壁的侧壁以及源漏之外 的半导体衬底；
形成沿源极和漏极表面延伸的连接界面层和沿栅极表面延伸的连接界面 层；
去除所述掩膜。
与现有技术相比，本发明具有以下优点：
1、本发明提供的半导体器件具有在源极和漏极以及栅极表面延伸的连接 界面层，所述连接界面层内含有连续可用的电子状态，在很低的电场作用下 即可完成电子传输，降低了与接触孔的连接金属之间的接触电阻。
2、本发明提供的半导体器件可以使源极和漏极的掺杂离子浓度在较大的 范围内改变，利用连接界面层所提供的连续电子态，即使在较低的掺杂离子 浓度条件下，也能达到低电阻欧姆接触。
3、本发明提供的半导体器件可以使用不同的源极和漏极的掺杂离子浓 度，以区分核心与输出/输入元件。利用较低的掺杂离子浓度输出/输入元件， 可以提高芯片的可靠性。
4、本发明可使用范围较广的重掺杂源漏区的工艺，因此降低了工艺成本。
附图说明
图1是现有技术半导体器件的结构示意图；
图2是现有技术包含欧姆接触区的半导体存储器的结构示意图；
图3是本发明形成的半导体器件结构示意图；
图4A至图4E是本发明所述半导体器件制作方法工艺流程结构示意图。
图2是现有技术包含欧姆接触区的半导体存储器的结构示意图；
图3是本发明形成的半导体器件结构示意图；
图4A至图4E是本发明所述半导体器件制作方法工艺流程结构示意图。
具体实施方式
本发明的本质在于在源极和漏极对应的区域形成有沿源极和漏极表面延 伸的连接界面层，所述连接界面层为金属反应掺杂物，所述掺杂物为氧、氮、 氢、硼、砷或者磷中的任意一种，所述金属反应掺杂物为钴的反应掺杂物、 镍的反应掺杂物、钼的反应掺杂物、钛的反应掺杂物、铜的反应掺杂物或者 铌的反应掺杂物，或者含有氧离子、氮离子、氢离子、硼离子、砷离子，或 者磷离子中的任意一种离子的金属硅化物，所述金属反应掺杂物或者金属硅 化物内含有连续可用的电子状态，在很低的电场作用下即可完成电子传输， 降低了与接触孔的连接金属之间的接触电阻。
本发明半导体器件，参考附图3所示，包括半导体衬底100，位于半导体 衬底100上的栅极介电层110、位于栅极介电层110上的栅极120和位于栅极 介电层110上的栅极120两侧的间隙壁130，以及半导体衬底100内位于栅极 介电层110两侧的源极140和漏极150，还包括沿源极140和漏极150表面延 伸的连接界面层180和沿栅极120表面延伸的连接界面层180，所述连接界面 层180与栅介电层110绝缘隔离。
所述半导体衬底100可以包括单晶或者多晶结构的硅或硅锗(SiGe)，还 可以是含有掺杂离子例如N型或者P型掺杂的硅或者硅锗，也可以包括混合 的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或 锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。
所述栅极介电层110可以是氧化硅(SiO2)或氮氧化硅(SiNO)。在65nm 以下工艺节点，栅极的特征尺寸很小，栅极介电层110优选高介电常数(高K) 材料。所述高K材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、 氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。 特别优选的是氧化铪、氧化锆和氧化铝。
所述栅极120可以是包含半导体材料的多层结构，例如硅、锗、金属或 其组合。
所述间隙壁130的材料是氧化硅-氮化硅-氧化硅(ONO)。
所述源极140和漏极150位于栅介电层110两侧的半导体衬底100内， 附图3中源极140和漏极150的位置可以互换，其掺杂离子可以是磷离子、 砷离子、硼离子或者铟离子中的一种或者几种。
所述连接界面层180沿源极140和漏极150以及栅极120的表面延伸， 附图3中，连接界面层150沿源极140和漏极150以及栅极120的表面向下 延伸，根据连接界面层180形成工艺的不同，连接界面层180也可能在源极 140和漏极150以及栅极120的表面同时向下或者向上延伸，也就是说，连接 界面层180在源极140和漏极150以及栅极120的表面可能向在源极140和 漏极150以及栅极120的内部延伸，也可能同时向在源极140和漏极150以 及栅极120的外部延伸。本发明所述的向上向下是按照附图3中的位置描述 的。
沿源极140和漏极150表面延伸的连接界面层180应避免与栅介电层110 接触，这是由于连接界面层180的作用在于用于层间布线，需要与层间接触 孔内的导电金属连接，一旦连接界面层180与栅介电层110连接，则导致与 连接界面层180连接的导电金属与栅极120接触形成短路，导致器件报废。 一般情况下，连接界面层180与栅介电层110之间的距离为30至80纳米， 较好的是20至60纳米。
本发明所述的连接界面层180为金属反应掺杂物，所述掺杂物为氧、氮、 氢、硼、砷或者磷中的任意一种，所述金属反应掺杂物为钴的反应掺杂物、 镍的反应掺杂物、钼的反应掺杂物、钛的反应掺杂物、铜的反应掺杂物或者 铌的反应掺杂物。
或者，所述连接界面层为钴的金属硅化物、镍的金属硅化物、钼的金属 硅化物、钛的金属硅化物、铜的金属硅化物或者铌的金属硅化物。所述金属 硅化物中含有氧、氮、氢、硼、砷或者磷中的任意一种掺杂物。
所述连接界面层180的形成工艺为在含有氩和氧、氮、氢、硼化氢，砷 化氢，或者磷化氢中的任意一种的等离子体氛围下，溅射金属例如钴、镍、 钼、钛、铜、或者铌，形成渗透有氧离子、氮离子、氢离子、硼离子，砷离 子，或者磷离子中的任意一种离子的连接界面层180。所述连接界面层180的 厚度大于0小于等于100埃，较好的为10到50埃。所述连接界面层180的 存在使得源极和漏极区域的掺杂离子密度具有较大的变化范围，例如，掺杂 离子浓度范围为1E18到6E20/cm3。并且在上述掺杂离子浓度范围内，都具有 层间接触孔内的导电金属具有较小的接触电阻。
由于所述金属反应掺杂物内含有氧离子、氮离子、氢离子、硼离子，砷 离子，或者磷离子中的任意一种，因此，在硅与金属的连接界面层提供连续 电子能阶；直接与金属的电子费米能阶(Fermi Level)相重叠，使其处于连 续可用的电子状态。在很低的电场作用下即可完成电子传输，降低了与接触 孔的连接金属之间的接触电阻。并且可以在范围较大的源极和漏极区域的掺 杂离子浓度的情况下实现低电阻的电接触。
本发明还提供一种半导体器件的制作方法，包括如下步骤：提供半导体 衬底，半导体衬底上形成有栅极介电层、位于栅极介电层上的栅极和位于栅 极介电层上的栅极两侧的间隙壁以及位于栅极介电层两侧的半导体衬底内的 源极和漏极；在所述半导体衬底上形成掩膜，覆盖栅极和栅极介电层的侧壁 以及源漏之外的半导体衬底；在等离子体环境下溅射金属，形成沿源极和漏 极表面延伸的连接界面层和沿栅极表面延伸的连接界面层；去除所述掩膜。
下面结合附图4A至4E对所述半导体器件制作方法做详细的描述。参考 附图4A所示，提供半导体衬底100，半导体衬底100上形成有栅介电层110 和栅极120以及栅极120两侧的间隙壁130。栅极介电层120的形成工艺可以 采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法， 栅介电层110的厚度为15到60埃。所述栅极120的形成工艺可以采用本领 域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压 等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。栅极120的厚 度为800到3000埃。所述间隙壁130的形成工艺可以采用本领域技术人员熟 知的任何现有技术。以栅极120和栅极介电层110为掩膜，可在栅极介电层 110两侧的半导体衬底100内形成源极140和漏极150，所述源极140和漏极 150的掺杂离子浓度可在较大的范围内变动，掺杂离子浓度为1E18到 6E20/cm3。所述源极140和漏极150的深度为600到2000埃。
参考附图4B所示，在半导体衬底100上和栅极120上以及间隙壁130的 侧壁形成刻蚀阻挡层160，例如光刻胶层、氮化硅层等，所述刻蚀阻挡层160 的形成工艺可采用任何现有技术。
参考附图4C所示，去除源极140和漏极150上对应位置的刻蚀阻挡层 160以及栅极120上对应位置的刻蚀阻挡层160，同时，保留间隙壁130的侧 壁的刻蚀阻挡层160，并形成开口170。
参考附图4D所示，以刻蚀阻挡层160为掩膜，在等离子环境下进行金属 溅射，在开口170对应的源极140和漏极130以及栅极120的表面形成向下 或者同时向下以及向上延伸的连接界面层180。所述等离子体包括氩离子和氧 离子、氮离子、氢离子、硼离子，砷离子，或者磷离子中的任意一种。
所述金属为钴、镍、钼、钛、铜、或者铌。所述连接界面层180的厚度 为小于100埃，较好的约为10到50埃。
在等离子体环境下溅射金属的压力为0.5到1.5毫托(mT)。在溅射的过 程中，形成金属和金属反应掺杂物的薄膜层，所述的金属反应掺杂物指含有 所述掺杂离子的金属。通过对压力进行控制，在形成薄膜层的同时也移去部 分反应掺杂物，达到沉积和移去的动态平衡，使薄膜层的厚度达到预期值， 实现较低的接触电阻。本发明形成的连接界面层的特性接触电阻为3E-8到 2E-9Ω/cm2。
参考附图4E所示，去除刻蚀阻挡层160，形成本发明形成的半导体器件 的结构。采用本发明形成的半导体器件可以是存储器、逻辑器件等晶体管。
由于本发明形成的半导体器件的连接界面层内含有提供连续电子态的掺 杂界面，在很低的电场作用下即可完成电子传输，降低了半导体与接触孔的 连接金属之间的接触电阻。
综上所述，本发明半导体器件及其制作方法通过在源极和漏极对应的区域 形成有沿源极和漏极表面延伸的连接界面层，在硅与金属之间提供连续电子 能阶；直接与金属的电子费米能阶相重叠，使其处于连续可用的电子状态。 在很低的电场作用下即可完成电子传输，降低了与接触孔的连接金属之间的 接触电阻。并且可以在范围较大的源极和漏极区域的掺杂离子浓度的情况下 实现低电阻的电接触。
本发明半导体器件，参考附图3所示，包括半导体衬底100，位于半导体 衬底100上的栅极介电层110、位于栅极介电层110上的栅极120和位于栅极 介电层110上的栅极120两侧的间隙壁130，以及半导体衬底100内位于栅极 介电层110两侧的源极140和漏极150，还包括沿源极140和漏极150表面延 伸的连接界面层180和沿栅极120表面延伸的连接界面层180，所述连接界面 层180与栅介电层110绝缘隔离。
所述半导体衬底100可以包括单晶或者多晶结构的硅或硅锗(SiGe)，还 可以是含有掺杂离子例如N型或者P型掺杂的硅或者硅锗，也可以包括混合 的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或 锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。
所述栅极介电层110可以是氧化硅(SiO2)或氮氧化硅(SiNO)。在65nm 以下工艺节点，栅极的特征尺寸很小，栅极介电层110优选高介电常数(高K) 材料。所述高K材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、 氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。 特别优选的是氧化铪、氧化锆和氧化铝。
所述栅极120可以是包含半导体材料的多层结构，例如硅、锗、金属或 其组合。
所述间隙壁130的材料是氧化硅-氮化硅-氧化硅(ONO)。
所述源极140和漏极150位于栅介电层110两侧的半导体衬底100内， 附图3中源极140和漏极150的位置可以互换，其掺杂离子可以是磷离子、 砷离子、硼离子或者铟离子中的一种或者几种。
所述连接界面层180沿源极140和漏极150以及栅极120的表面延伸， 附图3中，连接界面层150沿源极140和漏极150以及栅极120的表面向下 延伸，根据连接界面层180形成工艺的不同，连接界面层180也可能在源极 140和漏极150以及栅极120的表面同时向下或者向上延伸，也就是说，连接 界面层180在源极140和漏极150以及栅极120的表面可能向在源极140和 漏极150以及栅极120的内部延伸，也可能同时向在源极140和漏极150以 及栅极120的外部延伸。本发明所述的向上向下是按照附图3中的位置描述 的。
沿源极140和漏极150表面延伸的连接界面层180应避免与栅介电层110 接触，这是由于连接界面层180的作用在于用于层间布线，需要与层间接触 孔内的导电金属连接，一旦连接界面层180与栅介电层110连接，则导致与 连接界面层180连接的导电金属与栅极120接触形成短路，导致器件报废。 一般情况下，连接界面层180与栅介电层110之间的距离为30至80纳米， 较好的是20至60纳米。
本发明所述的连接界面层180为金属反应掺杂物，所述掺杂物为氧、氮、 氢、硼、砷或者磷中的任意一种，所述金属反应掺杂物为钴的反应掺杂物、 镍的反应掺杂物、钼的反应掺杂物、钛的反应掺杂物、铜的反应掺杂物或者 铌的反应掺杂物。
或者，所述连接界面层为钴的金属硅化物、镍的金属硅化物、钼的金属 硅化物、钛的金属硅化物、铜的金属硅化物或者铌的金属硅化物。所述金属 硅化物中含有氧、氮、氢、硼、砷或者磷中的任意一种掺杂物。
所述连接界面层180的形成工艺为在含有氩和氧、氮、氢、硼化氢，砷 化氢，或者磷化氢中的任意一种的等离子体氛围下，溅射金属例如钴、镍、 钼、钛、铜、或者铌，形成渗透有氧离子、氮离子、氢离子、硼离子，砷离 子，或者磷离子中的任意一种离子的连接界面层180。所述连接界面层180的 厚度大于0小于等于100埃，较好的为10到50埃。所述连接界面层180的 存在使得源极和漏极区域的掺杂离子密度具有较大的变化范围，例如，掺杂 离子浓度范围为1E18到6E20/cm3。并且在上述掺杂离子浓度范围内，都具有 层间接触孔内的导电金属具有较小的接触电阻。
由于所述金属反应掺杂物内含有氧离子、氮离子、氢离子、硼离子，砷 离子，或者磷离子中的任意一种，因此，在硅与金属的连接界面层提供连续 电子能阶；直接与金属的电子费米能阶(Fermi Level)相重叠，使其处于连 续可用的电子状态。在很低的电场作用下即可完成电子传输，降低了与接触 孔的连接金属之间的接触电阻。并且可以在范围较大的源极和漏极区域的掺 杂离子浓度的情况下实现低电阻的电接触。
本发明还提供一种半导体器件的制作方法，包括如下步骤：提供半导体 衬底，半导体衬底上形成有栅极介电层、位于栅极介电层上的栅极和位于栅 极介电层上的栅极两侧的间隙壁以及位于栅极介电层两侧的半导体衬底内的 源极和漏极；在所述半导体衬底上形成掩膜，覆盖栅极和栅极介电层的侧壁 以及源漏之外的半导体衬底；在等离子体环境下溅射金属，形成沿源极和漏 极表面延伸的连接界面层和沿栅极表面延伸的连接界面层；去除所述掩膜。
下面结合附图4A至4E对所述半导体器件制作方法做详细的描述。参考 附图4A所示，提供半导体衬底100，半导体衬底100上形成有栅介电层110 和栅极120以及栅极120两侧的间隙壁130。栅极介电层120的形成工艺可以 采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法， 栅介电层110的厚度为15到60埃。所述栅极120的形成工艺可以采用本领 域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压 等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。栅极120的厚 度为800到3000埃。所述间隙壁130的形成工艺可以采用本领域技术人员熟 知的任何现有技术。以栅极120和栅极介电层110为掩膜，可在栅极介电层 110两侧的半导体衬底100内形成源极140和漏极150，所述源极140和漏极 150的掺杂离子浓度可在较大的范围内变动，掺杂离子浓度为1E18到 6E20/cm3。所述源极140和漏极150的深度为600到2000埃。
参考附图4B所示，在半导体衬底100上和栅极120上以及间隙壁130的 侧壁形成刻蚀阻挡层160，例如光刻胶层、氮化硅层等，所述刻蚀阻挡层160 的形成工艺可采用任何现有技术。
参考附图4C所示，去除源极140和漏极150上对应位置的刻蚀阻挡层 160以及栅极120上对应位置的刻蚀阻挡层160，同时，保留间隙壁130的侧 壁的刻蚀阻挡层160，并形成开口170。
参考附图4D所示，以刻蚀阻挡层160为掩膜，在等离子环境下进行金属 溅射，在开口170对应的源极140和漏极130以及栅极120的表面形成向下 或者同时向下以及向上延伸的连接界面层180。所述等离子体包括氩离子和氧 离子、氮离子、氢离子、硼离子，砷离子，或者磷离子中的任意一种。
所述金属为钴、镍、钼、钛、铜、或者铌。所述连接界面层180的厚度 为小于100埃，较好的约为10到50埃。
在等离子体环境下溅射金属的压力为0.5到1.5毫托(mT)。在溅射的过 程中，形成金属和金属反应掺杂物的薄膜层，所述的金属反应掺杂物指含有 所述掺杂离子的金属。通过对压力进行控制，在形成薄膜层的同时也移去部 分反应掺杂物，达到沉积和移去的动态平衡，使薄膜层的厚度达到预期值， 实现较低的接触电阻。本发明形成的连接界面层的特性接触电阻为3E-8到 2E-9Ω/cm2。
参考附图4E所示，去除刻蚀阻挡层160，形成本发明形成的半导体器件 的结构。采用本发明形成的半导体器件可以是存储器、逻辑器件等晶体管。
由于本发明形成的半导体器件的连接界面层内含有提供连续电子态的掺 杂界面，在很低的电场作用下即可完成电子传输，降低了半导体与接触孔的 连接金属之间的接触电阻。
综上所述，本发明半导体器件及其制作方法通过在源极和漏极对应的区域 形成有沿源极和漏极表面延伸的连接界面层，在硅与金属之间提供连续电子 能阶；直接与金属的电子费米能阶相重叠，使其处于连续可用的电子状态。 在很低的电场作用下即可完成电子传输，降低了与接触孔的连接金属之间的 接触电阻。并且可以在范围较大的源极和漏极区域的掺杂离子浓度的情况下 实现低电阻的电接触。