可配置逻辑模块结构转让专利
申请号 : CN200710050664.9
文献号 : CN100590976C
文献日 : 2010-02-17
发明人 : 谢小东 , 李平 , 阮爱武 , 李威 , 宋江明 , 王强
申请人 : 电子科技大学
摘要 :
可配置逻辑模块结构，涉及集成电路设计技术领域。本发明具有D触发器功能模块，所述D触发器功能模块由LUT构成。本发明的有益效果是，更高效的利用了资源，用LUT组合实现D触发器的功能，采用本发明的FPGA可以不必专设D触发器，可以在所有的可利用面积中都设置为LUT，提高了FPGA中CLB基本元件的面积利用率，实现了整个系统的小型化和实用化，提高了CLB的速度，密度和编程灵活性，降低了生产成本，并与现有的生产线兼容。
权利要求 :
1、可配置逻辑模块结构，具有D触发器功能模块，所述D触发 器功能模块由LUT构成，其特征在于，所述D触发器功能模块由四 个串联的CLB单元构成，其中每个CLB单元包括：第一LUT，其一个输入端通过一个开关(20)接K2点，第一 LUT的输出端接K1点；
第二LUT，其一个输入端通过一个开关(10)接K1点，第二 LUT的输出端接K2点；
开关10、20的控制端作为使能端。
2、如权利要求1所述的可配置逻辑模块结构，其特征在于，所 述D触发器功能模块由CLB(1～4)构成，其中，通过对LUT的配 置，实现：CLB(1)中，A1端接D输入，B1端接CLR_L，C1端接CLK， D1端接CLK，E1端接PR_L，F1端接D输入，C1端通过非门与A1、 B1端接与非门(11)的三个输入端；D1端、F1端分别通过非门和 E1端接与非门(12)的三个输入端；
CLB(2)中，A2、B2、C2分别作为与非门(21)的三个输入 端，A2端接PR_L，B2接与非门(11)的输出端，D2、E2、F2分别 作为与非门(22)的三个输入端，E2接与非门(12)的输出端，C2 端还与与非门(22)的输出端连接，D2端还与与非门(21)的输出 端连接，F2接CLR_L；
CLB(3)中，与非门(31)的一个输入端B3与与非门(21)的 输出端连接，与非门(32)的一个输入端E3与与非门(22)的输出 端连接，CLK端通过非门与与非门(31)的第二个输入端连接，CLK 端还通过非门与与非门(32)的第二个输入端连接；
CLB(4)中，两个LUT配置为三输入与非门(41)和(42)， 其中C4接与非门(42)的输出端，B4接与非门(31)的输出端， A4接PR_L，D4接与非门(41)的输出端，E4接与非门(32)的输 出端，F4接CLR_L。
说明书 :
技术领域
本发明涉及集成电路设计技术领域。
背景技术
CLB是一种组成用户FPGA或可编程逻辑器件的基本组成单元 之一。一般的CLB利用组合逻辑和触发器加上外部时钟编程完成时 序逻辑。通过FPGA内部的可编程连线通道的内部互连网络，把CLB 按设计要求连接在一起，以综合阵列中的逻辑功能。当CLB组成阵 列后具有极强的逻辑功能来实现用户要求。
通过配置基于内部阵列分布的存储单元，及通过对分布的存储单 元不同配置来决定各个部分的逻辑定义。
当今应用于FPGA或可编程逻辑器件的CLB基本是由与非、或 非门，触发器组成。CLB结构中包含触发器，而且很多CLB中包含 有多个CLB。在实际应用经常会出现仅用到组合逻辑或时序逻辑功 能，一个不需要很多触发器的设计将会留下很多这样的触发器不用。 这就是不能充分的利用CLB和芯片中的逻辑资源。
为了解决这个问题，已有一些改善方法被提出：一种是当用到较 为复杂的组合逻辑设计时，就采用CLB包含的功能性逻辑较为丰富 的粗粒结构；当用时序电路中触发器较多的设计，就采用CLB中包 含较小的基本单元，即功能性逻辑较为精练的细粒结构。另一种在结 构中减少触发器数量或增大触发器数量，生产多种产品型号，以满足 不同需求。但这样就造成器件厂商工艺步骤增加，用户成本增加，及 应用程序中对时序逻辑的变更范围变窄。限制了同类结构的应用面。 再有就是在可编程逻辑模块结构也利用了组合逻辑的输出反馈回输 入，但是无法利用单个可编程逻辑模块来实现触发器，降低了适用性。 国内外相关专利：
美国专利1
专利名称：PROGRAMMABLE LOGIC WITH CARRY-IN/CARRY-OUT BETWEEN LOGIC BLOCKS
专利号：US.5359242
此专利提供了一种业界所称的粗粒结构，它的单元更大，更复杂。 可以完成和实现组合逻辑和时序逻辑功能较多。根据其结构较大的特 点，在具体的实现中会浪费较多资源。
美国专利2
专利名称：CINFIGURATION CONTROL UNIT FOR PROGRAMMING A FIELD PROGRAMMABLE GATE ARRAY AND READING ARRAY STATUS
专利号：US.5291079
此专利提供了业界所称细粒结构，即每个可编程逻辑模块中包括 一定数目的组合逻辑和一个d触发器来满足时序逻辑的需求。由于这 种结构的组合与时序逻辑分别由不同的器件组成，所以在实际应用中 面积浪费依旧存在。
美国专利3
专利名称：COMPACT LOGIC CELL FOR FIELD PROGRAMMABLE GATE ARRAY CHIP
专利号：US.5386154
这个专利中四个输入组成了组合逻辑，由D触发器构成时序逻辑， 这样在一个可编程逻辑模块中就可以完成时序和组合逻辑；其中D 触发器的输出反馈给输入d可以在一个可编程逻辑模块中完成锁存 器的功能。这种结构的组合与时序逻辑分别由不同的器件组成，功能 比较全，但在实际应用中也存在面积浪费。
美国专利4
专利名称：RAM CONVERTIBLE LOOK-UP TABLE BASED MACROCELL FOR PLDS
专利号：US.5291079
此专利利用了组合逻辑的反馈线构成触发器，但因仅用了一条反 馈线所以逻辑功能不完整。实际应用中会受到一定的限制。
本发明涉及到的相关通用简写释义如下：
“LUT”是Look Up Table的简写，即“查找表”；
CLB是Configurable Logic Block的简写，即“可配置逻辑块”；
D：DATA，数据输入；
CLR_L：clear，低电平有效的clear信号；
CLK：Clock，时钟；
PR_L：低电平有效的Preset(预置)信号。
通过配置基于内部阵列分布的存储单元，及通过对分布的存储单 元不同配置来决定各个部分的逻辑定义。
当今应用于FPGA或可编程逻辑器件的CLB基本是由与非、或 非门，触发器组成。CLB结构中包含触发器，而且很多CLB中包含 有多个CLB。在实际应用经常会出现仅用到组合逻辑或时序逻辑功 能，一个不需要很多触发器的设计将会留下很多这样的触发器不用。 这就是不能充分的利用CLB和芯片中的逻辑资源。
为了解决这个问题，已有一些改善方法被提出：一种是当用到较 为复杂的组合逻辑设计时，就采用CLB包含的功能性逻辑较为丰富 的粗粒结构；当用时序电路中触发器较多的设计，就采用CLB中包 含较小的基本单元，即功能性逻辑较为精练的细粒结构。另一种在结 构中减少触发器数量或增大触发器数量，生产多种产品型号，以满足 不同需求。但这样就造成器件厂商工艺步骤增加，用户成本增加，及 应用程序中对时序逻辑的变更范围变窄。限制了同类结构的应用面。 再有就是在可编程逻辑模块结构也利用了组合逻辑的输出反馈回输 入，但是无法利用单个可编程逻辑模块来实现触发器，降低了适用性。 国内外相关专利：
美国专利1
专利名称：PROGRAMMABLE LOGIC WITH CARRY-IN/CARRY-OUT BETWEEN LOGIC BLOCKS
专利号：US.5359242
此专利提供了一种业界所称的粗粒结构，它的单元更大，更复杂。 可以完成和实现组合逻辑和时序逻辑功能较多。根据其结构较大的特 点，在具体的实现中会浪费较多资源。
美国专利2
专利名称：CINFIGURATION CONTROL UNIT FOR PROGRAMMING A FIELD PROGRAMMABLE GATE ARRAY AND READING ARRAY STATUS
专利号：US.5291079
此专利提供了业界所称细粒结构，即每个可编程逻辑模块中包括 一定数目的组合逻辑和一个d触发器来满足时序逻辑的需求。由于这 种结构的组合与时序逻辑分别由不同的器件组成，所以在实际应用中 面积浪费依旧存在。
美国专利3
专利名称：COMPACT LOGIC CELL FOR FIELD PROGRAMMABLE GATE ARRAY CHIP
专利号：US.5386154
这个专利中四个输入组成了组合逻辑，由D触发器构成时序逻辑， 这样在一个可编程逻辑模块中就可以完成时序和组合逻辑；其中D 触发器的输出反馈给输入d可以在一个可编程逻辑模块中完成锁存 器的功能。这种结构的组合与时序逻辑分别由不同的器件组成，功能 比较全，但在实际应用中也存在面积浪费。
美国专利4
专利名称：RAM CONVERTIBLE LOOK-UP TABLE BASED MACROCELL FOR PLDS
专利号：US.5291079
此专利利用了组合逻辑的反馈线构成触发器，但因仅用了一条反 馈线所以逻辑功能不完整。实际应用中会受到一定的限制。
本发明涉及到的相关通用简写释义如下：
“LUT”是Look Up Table的简写，即“查找表”；
CLB是Configurable Logic Block的简写，即“可配置逻辑块”；
D：DATA，数据输入；
CLR_L：clear，低电平有效的clear信号；
CLK：Clock，时钟；
PR_L：低电平有效的Preset(预置)信号。
发明内容
本发明所解决的技术问题是，提供一种新型可配置逻辑模块结 构，克服了只使用组合或只使用时序逻辑功能，避免另一半面积浪费 而造成的矛盾。
本发明解决所述技术问题采用的技术方案是，可配置逻辑模块结 构，具有D触发器功能模块，所述D触发器功能模块由LUT构成。
所述D触发器功能模块由四个串联的CLB单元构成，其中每个 CLB单元包括：第一LUT，其一个输入端C通过一个开关接K2点， 输出端接K1点；第二LUT，其一个输入端通过另一个开关接K1点， 输出端接K2点；K1点和K2点分别接两输入多路选择器的两个输入 端。两个开关的控制端作为使能端。
本发明的有益效果是，更高效的利用了资源，用LUT组合实现 D触发器的功能，采用本发明的FPGA可以不必专设D触发器，可 以在所有的可利用面积中都设置为LUT，提高了FPGA中CLB基本 元件的面积利用率，实现了整个系统的小型化和实用化，提高了CLB 的速度，密度和编程灵活性，降低了生产成本降低，并与现有的生产 线兼容。
以下结合附图和具体实施方式对本发明作进一步的说明。
本发明解决所述技术问题采用的技术方案是，可配置逻辑模块结 构，具有D触发器功能模块，所述D触发器功能模块由LUT构成。
所述D触发器功能模块由四个串联的CLB单元构成，其中每个 CLB单元包括：第一LUT，其一个输入端C通过一个开关接K2点， 输出端接K1点；第二LUT，其一个输入端通过另一个开关接K1点， 输出端接K2点；K1点和K2点分别接两输入多路选择器的两个输入 端。两个开关的控制端作为使能端。
本发明的有益效果是，更高效的利用了资源，用LUT组合实现 D触发器的功能，采用本发明的FPGA可以不必专设D触发器，可 以在所有的可利用面积中都设置为LUT，提高了FPGA中CLB基本 元件的面积利用率，实现了整个系统的小型化和实用化，提高了CLB 的速度，密度和编程灵活性，降低了生产成本降低，并与现有的生产 线兼容。
以下结合附图和具体实施方式对本发明作进一步的说明。
附图说明
图1是本发明的一个CLB单元结构示意图。
图2是本发明的D触发器功能模块结构示意图。
图3是本发明的D触发器功能模块波形图。
图2是本发明的D触发器功能模块结构示意图。
图3是本发明的D触发器功能模块波形图。
具体实施方式
参见图1、2。
本发明的可配置逻辑模块结构，由4个串联的CLB模块构成。
每个包括两个三输入查找表LUT和一个两输入数据选择器 MUX，具体的连接方式为：
第一LUT，其一个输入端C通过一个开关20接K2点，输出端 接K1点；
第二LUT，其一个输入端E通过一个开关10接K1点，输出端 接K2点；
K1点和K2点分别接两输入多路选择器MUX的两个输入端；
多路选择器MUX的输入控制端D以及开关10、20的控制端， 即D、M、N作为CLB的使能端；
本实施例通过CLB单元的级联来实现如图2所示的具有预置和 清零端的正边沿D触发器。每个CLB单元中，两个LUT的反馈线反 馈回对方查找表的一个输入端构成触发器，波形图如图3。其中触发 器反馈线上的可编程控制线，即开关K1、K2的控制端可以用来编程 控制触发器的构成和构成方式。数据选择器的工作方式由其输入控制 端D决定。以上逻辑单元就构成了七输入，三输出带反馈的CLB结 构。
具体的说，如图2，本发明通过对LUT配置和两个开关状态的 设置，组合为D触发器功能模块，实现D触发器功能。D触发器功 能模块由CLB1～4构成，其中，通过对LUT的配置，实现：
CLB1中，A1端接D输入，B1端接CLR_L，C1端接CLK，D1 端接CLK，E1端接PR_L，F1端接D输入，C1端通过非门与A1、 B1端接与非门11的三个输入端；D1端、F1端分别通过非门和E1 端接与非门12的三个输入端；
CLB(2)中，A2、B2、C2分别作为与非门21的三个输入端， A2端接PR_L，B2接与非门11的输出端，D2、E2、F2分别作为与 非门22的三个输入端，E2接与非门12的输出端，C2端还与与非门 22的输出端连接，D2端还与与非门21的输出端连接，F2接CLR_L；
CLB(3)中，与非门31的一个输入端B3与与非门21的输出端 连接，与非门32的一个输入端E3与与非门22的输出端连接，CLK 端通过非门与与非门31的第二个输入端连接，CLK端还通过非门与 与非门32的第二个输入端连接；
CLB(4)中，两个LUT配置为三输入与非门41和42，其中C4 接与非门42的输出端，B4接与非门31的输出端，A4接PR_L，D4 接与非门41的输出端，E4接与非门32的输出端，F4接CLR_L。
本发明的可配置逻辑模块结构，由4个串联的CLB模块构成。
每个包括两个三输入查找表LUT和一个两输入数据选择器 MUX，具体的连接方式为：
第一LUT，其一个输入端C通过一个开关20接K2点，输出端 接K1点；
第二LUT，其一个输入端E通过一个开关10接K1点，输出端 接K2点；
K1点和K2点分别接两输入多路选择器MUX的两个输入端；
多路选择器MUX的输入控制端D以及开关10、20的控制端， 即D、M、N作为CLB的使能端；
本实施例通过CLB单元的级联来实现如图2所示的具有预置和 清零端的正边沿D触发器。每个CLB单元中，两个LUT的反馈线反 馈回对方查找表的一个输入端构成触发器，波形图如图3。其中触发 器反馈线上的可编程控制线，即开关K1、K2的控制端可以用来编程 控制触发器的构成和构成方式。数据选择器的工作方式由其输入控制 端D决定。以上逻辑单元就构成了七输入，三输出带反馈的CLB结 构。
具体的说，如图2，本发明通过对LUT配置和两个开关状态的 设置，组合为D触发器功能模块，实现D触发器功能。D触发器功 能模块由CLB1～4构成，其中，通过对LUT的配置，实现：
CLB1中，A1端接D输入，B1端接CLR_L，C1端接CLK，D1 端接CLK，E1端接PR_L，F1端接D输入，C1端通过非门与A1、 B1端接与非门11的三个输入端；D1端、F1端分别通过非门和E1 端接与非门12的三个输入端；
CLB(2)中，A2、B2、C2分别作为与非门21的三个输入端， A2端接PR_L，B2接与非门11的输出端，D2、E2、F2分别作为与 非门22的三个输入端，E2接与非门12的输出端，C2端还与与非门 22的输出端连接，D2端还与与非门21的输出端连接，F2接CLR_L；
CLB(3)中，与非门31的一个输入端B3与与非门21的输出端 连接，与非门32的一个输入端E3与与非门22的输出端连接，CLK 端通过非门与与非门31的第二个输入端连接，CLK端还通过非门与 与非门32的第二个输入端连接；
CLB(4)中，两个LUT配置为三输入与非门41和42，其中C4 接与非门42的输出端，B4接与非门31的输出端，A4接PR_L，D4 接与非门41的输出端，E4接与非门32的输出端，F4接CLR_L。