半导体存储器转让专利
申请号 : CN200480043556.3
文献号 : CN100592420C
文献日 : 2010-02-24
发明人 : 森郁
申请人 : 富士通微电子株式会社
摘要 :
在刷新操作之后，字控制电路保持在每个存储块中对应刷新地址而选择的字线选择信号线的选择状态。另外，字控制电路响应存取请求，仅去除选择根据对应该存取请求的外部地址所选择的存储块的字线选择信号线。在各个存储块中，由于在接收存取请求之前没有将选择过一次的字线选择信号线去除选择，因此，可以降低字线选择信号线的去除选择和选择的频率。其结果是，可以减少字线选择信号线的充放电电流，从而可以削减半导体存储器的电流消耗。
权利要求 :
1.一种半导体存储器，其特征在于，包括：
多个存储块，分别具有多个存储单元和与存储单元连接的多条字线；
多个字线组，分别形成在所述存储块上，并包括预定数量的字线；
刷新请求发生电路，以预定周期发生用于刷新存储单元的刷新请求；
刷新地址发生电路，响应所述刷新请求来顺次生成刷新地址，该刷新 地址表示与要刷新的存储单元连接的字线；
第一字译码器，对应所述字线组而分别形成，为了根据所述刷新地址 或者外部地址来选择所述字线组内的某条字线，对字线选择信号线进行选 择；
第二字译码器，分别对应所述字线而形成，并响应所述字线选择信号 线的选择，根据所述刷新地址或外部地址来选择所述字线组内的某条字 线；
字控制电路，在刷新操作之后保持在每个所述存储块中对应所述刷新 地址而选择的字线选择信号线的选择状态，并且响应存取请求而仅去除选 择对应该存取请求的所述外部地址所表示的存储块的字线选择信号线；
其中，为了选择所述存储块而分配所述刷新地址生成电路所生成的所 述刷新地址的最低位的至少一位。
2.如权利要求1所述的半导体存储器，其特征在于，所述字控制电路 包括：复位禁止控制电路，响应所述刷新请求来激活复位禁止信号，并响应 所述存取请求来使所述复位禁止信号去除激活；和块复位控制电路，形成在每个所述存储块中，并响应所述复位禁止信 号的去除激活而向所述第一字译码器输出块复位信号，该块复位信号用于 去除选择在对应所述存储请求的外部地址所表示的存储块内所选择的字线 选择信号线。
3.如权利要求2所述的半导体存储器，其特征在于，在响应存取请求而执行存取操作的存储块中，在为了刷新而持续选择 所述字线选择信号线的第一字译码器去除选择了该字线选择信号线之后， 根据所述外部地址而选择的第一字译码器响应所述块复位信号来选择字线 选择信号线。
4.如权利要求2所述的半导体存储器，其特征在于，具有响应一次存取请求来连续执行读出操作或写入操作的猝发存取功 能，所述复位禁止控制电路具有在所述猝发存取过程中屏蔽所述复位禁止 信号的激活的激活屏蔽电路。
5.如权利要求2所述的半导体存储器，其特征在于，在刷新操作中，根据所述刷新地址，首先顺次切换执行所述存储块， 其次顺次切换执行所述字线的选择地址，然后顺次切换执行所述字线组，在所述存储块的刷新操作执行完一遍的期间内，并在所述字线组切换 之前，所述复位禁止控制电路将所述复位禁止信号去除激活。
6.如权利要求2所述的半导体存储器，其特征在于，所述复位禁止控 制电路包括：入口生成电路，在没有接收所述存取请求的期间，与表示刷新操作开 始的定时信号同步地生成入口信号；和触发器，与所述入口信号同步地激活所述复位禁止信号，与所述存取 请求同步地使所述复位禁止信号去除激活。
7.如权利要求2所述的半导体存储器，其特征在于，所述复位禁止控制电路在半导体存储器接通电源时，为了去除选择所 述字线选择信号线而使所述复位禁止信号去除激活。
8.如权利要求2所述的半导体存储器，其特征在于，所述复位禁止控 制电路包括：入口生成电路，使用其中部分信号不同步的多个定时信号来生成响应 所述刷新请求的所述入口信号；和触发器，由具有预定阈值电压的晶体管构成，与所述入口信号同步地 激活所述复位禁止信号，与所述存取请求同步地使所述复位禁止信号去除 激活；
其中，在所述触发器内，从所述入口信号来激活所述复位禁止信号、 并将存在于反馈至输入的信号路径中的晶体管中的至少某一个晶体管的阈 值电压的绝对值设定得比其他晶体管的阈值电压的绝对值低。
9.如权利要求2所述的半导体存储器，其特征在于，具有根据存储体 地址来进行选择的、并相互独立操作的多个存储体，所述各个存储体包括多个所述存储块、多个所述字线组、多个所述第 一以及第二字译码器，所述复位禁止控制电路将响应所述存取请求的所述复位禁止信号的去 除激活仅传递给根据所述存储体地址而选择的存储体。
10.如权利要求1所述的半导体存储器，其特征在于，包括：地址锁存控制电路，形成在所述各个存储块中，并响应基于所述刷新 地址或者所述外部地址的存储块的选择来生成地址锁存信号；和地址锁存电路，分别对应用于选择所述第一字译码器的地址信号线来 形成，与对应的所述地址锁存信号同步地来锁存所述刷新地址或者所述外 部地址，并将锁存了的地址输出给第一字译码器。
11.如权利要求10所述的半导体存储器，其特征在于，具有第一测试 控制电路，该第一测试控制电路在测试模式中输出所述地址锁存控制电路 共用的第一测试信号，所述各个地址锁存控制电路与所述第一测试信号的输出同步地来生成 所述地址锁存信号。
12.如权利要求10所述的半导体存储器，其特征在于，具有第二测试 控制电路，该第二测试控制电路在测试模式中输出所述第一字译码器共用 的第二测试信号，所述各个第一字译码器与所述第一测试信号的输出同步地来选择所述 字线选择信号线。
13.如权利要求10所述的半导体存储器，其特征在于，所述各个地址锁存电路具有将锁存了的地址的高电平电压转换成升压 电压的电平转换器，所述第一字译码器接收升压电压来作为高电平电源，并将所述字线选 择信号线的高电平电压设定为升压电压。
14.如权利要求10所述的半导体存储器，其特征在于，具有根据存储 体地址来进行选择的、并相互独立操作的多个存储体，所述各个存储体包括多个所述存储块、多个所述字线组、多个所述第 一以及第二字译码器，只有根据所述存储体地址而选择的存储体的所述地址锁存电路才锁存 对应所述存取请求的所述外部地址。
15.如权利要求1所述的半导体存储器，其特征在于，包括：编程电路，分别对应所述存储块来形成，对不良地址进行预先编程， 并在所述刷新地址或者所述外部地址与所述不良地址相一致时输出冗余位 信号；和形成在所述各个存储块中、并对应所述冗余位信号而选择的冗余字 线；
其中，在所述各个存储块中，所述第一字译码器与所述冗余位信号的 输出同步地来去除选择所选择的字线选择信号线。
16.如权利要求1所述的半导体存储器，其特征在于，所述字线选择信号线和所述字线分别是主字线和子字线，所述第一字译码器是主字译码器，
所述第二字译码器是分散配置在所述各个存储块内的子字译码器。
17.如权利要求1所述的半导体存储器，其特征在于，为了选择所述字线组而分配所述刷新地址生成电路所生成的所述刷新 地址的最高位的至少一位，为了选择所述字线而分配所述刷新地址中的除了为选择所述存储块和 所述字线组而分配的位之外的位。
18.如权利要求1所述的半导体存储器，其特征在于，所述字线选择信号线和所述字线分别是子字选择信号线和子字线，所述第一字译码器是子字选择译码器，
所述第二字译码器是分散配置在所述各个存储块内的子字译码器。
19.如权利要求1所述的半导体存储器，其特征在于，为了选择所述字线而分配所述刷新地址生成电路所生成的所述刷新地 址的最高位中的至少一位，为了选择所述字线组而分配所述刷新地址中的除了为选择所述存储块 和所述字线而分配的位之外的位。
20.如权利要求1所述的半导体存储器，其特征在于，具有根据存储 体地址来进行选择的、且相互独立操作的多个存储体，所述各个存储体包括多个所述存储块、多个所述字线组、多个所述第 一以及第二字译码器，所述字控制电路仅在根据所述存储体地址而选择的存储体中响应所述 存取请求来去除选择为刷新而持续选择的所述字线选择信号线。
说明书 :
技术领域
本发明涉及自动执行存储单元的刷新的半导体存储器。
背景技术
对于具有自刷新模式的DRAM，给在DRAM内生成的刷新地址的低 阶位和高阶位分别分配存储块和字线，在自刷新模式中，通过降低地址的 预译码信号的复位频率来削减电能消耗，这种技术是公知的(例如专利文 献1)。
另一方面，近年来开发了被称作虚拟SRAM(Pseudo-SRAM)的半导 体存储器。虚拟SRAM具有DRAM的存储单元(动态存储器单元)，通 过在内部自动执行存储单元的刷新操作而作为SRAM来进行工作。用于虚 拟SRAM的动态存储单元面积较小。因此，可以降低位成本，从而能够开 发大容量的虚拟SRAM。
专利文献1：日本专利文献特开平9-161477号公报。
另一方面，近年来开发了被称作虚拟SRAM(Pseudo-SRAM)的半导 体存储器。虚拟SRAM具有DRAM的存储单元(动态存储器单元)，通 过在内部自动执行存储单元的刷新操作而作为SRAM来进行工作。用于虚 拟SRAM的动态存储单元面积较小。因此，可以降低位成本，从而能够开 发大容量的虚拟SRAM。
专利文献1：日本专利文献特开平9-161477号公报。
发明内容
在DRAM中，禁止在自刷新模式过程中接收存取请求。因此，在自 刷新模式过程中发生的存储单元的存取仅是刷新操作。由于刷新地址是顺 序增量或减量的，因此，接下来要被存取(刷新)的存储单元的地址是已 知的。而在虚拟SRAM中，由于在待机期间也会接收存取请求，因此，在 接收外部地址之前不知道接下来要被存取的存储单元的地址。从而记载在 上述文献中的、在没有发生存取请求的条件下进行操作的技术不能用于虚 拟SRAM。
本发明的目的在于削减自动执行刷新的半导体存储器的电能消耗。特 别是通过将电路的增加限制在最小限度来削减电能消耗。
在本发明的半导体存储器的一种方式中，存储块分别具有多个存储单 元和与存储单元连接的多条字线。在各个存储块中，由预定数量的字线来 构成多个字线组。刷新请求发生电路以预定周期发生用于刷新存储单元的 刷新请求。刷新地址发生电路响应刷新请求来顺次生成刷新地址，该刷新 地址表示与要刷新的存储单元连接的字线。即，半导体存储器自动执行刷 新操作。
第一字译码器对应字线组分别形成。第一字译码器为了根据刷新地址 或者外部地址来选择字线组内的某条字线而选择字线选择信号线。第二字 译码器分别对应字线来形成。第二字译码器响应字线选择信号线的选择， 根据刷新地址或外部地址来选择字线组内的某条字线。字控制电路在刷新 操作之后保持在每个存储块中对应刷新地址而选择的字线选择信号线的选 择状态。另外，字控制电路响应存取请求，仅去除选择根据对应该存取请 求的外部地址而选择的存储块的字线选择信号线。
为了选择存储块而分配刷新地址生成电路所生成的刷新地址的最低位 中的至少一位。因此，按照每一刷新请求来切换要刷新的存储块，并对根 据刷新地址而选择的字线执行刷新操作。在各个存储块中，在切换到下一 个刷新地址之前或者在接收存取请求之前，不会去除选择被选择的字线选 择信号线。因此能够降低字线选择信号线的去除选择和选择的频率。其结 果是，能够降低字线选择信号线的充放电电流，从而能够削减半导体存储 器的电流消耗。另外，由于在每个存储块中选择/去除选择字线选择信号 线，因此可以分散由字线选择信号线的充放电而引起的峰值电流。
在本发明的半导体存储器的一种实施方式的优选示例中，字控制电路 具有复位禁止控制电路和块复位控制电路。复位禁止控制电路响应刷新请 求来激活复位禁止信号(复位禁止状态)，并响应存取请求来使复位禁止 信号去除激活(复位允许状态)。块复位控制电路形成在每个存储块中， 并响应复位禁止信号的去除激活而向第一字译码器输出块复位信号，该块 复位信号用于去除选择在根据对应存储请求的外部地址而选择的存储块内 所选择的字线选择信号线。即，复位禁止控制电路生成存储块共用的复位 禁止信号，块复位电路在每个根据地址而选择的存储块中生成块复位信 号。因此，能够比较容易地用简单电路来使存储块内所选择的字线选择信 号线去除激活，所述存储块根据存取请求进行存取。
在本发明的半导体存储器的一种实施方式的优选示例中，在响应存取 请求而执行存取操作的存储块中，首先，为了刷新而持续选择字线选择信 号线的第一字译码器去除选择该字线选择信号线。然后，根据外部地址而 选择的第一字译码器响应块复位信号来选择字线选择信号线。由于没有同 时选择刷新用和存取用的字线选择信号线，因此可以防止多次选择字线。 其结果是，可以防止半导体存储器的误操作。另外，在响应存取请求来去 除选择为刷新操作而选择的字线组时，由于不需要指定所要选择的字线 组，因此可以简化去除选择字线选择信号的电路。
在本发明的半导体存储器的一种实施方式的优选示例中，半导体存储 器具有响应一次存取请求来连续执行读出操作或写入操作的猝发存取功 能。形成在复位禁止控制电路中的激活屏蔽电路在猝发存取过程中屏蔽复 位禁止信号的激活。在预先知道刷新操作之后持续执行存取操作的猝发存 取过程中，可以通过禁止刷新禁止信号的激活来防止字控制电路进行无益 的操作。从而可以削减字控制电路的电能消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，在刷新操作 中，根据刷新地址，首先顺次切换执行存储块，其次顺次切换执行字线的 选择地址，然后顺次切换执行字线组。在存储块的刷新操作执行完一遍的 期间内，并在字线组切换之前，复位禁止控制电路将复位禁止信号去除激 活。
当反复执行刷新操作时，在各个存储块中选择的字线选择信号线顺次 切换。在字线组内，通过在最后字线的刷新期间使复位禁止信号去除激 活，可以在该期间中按照每一刷新操作来去除选择字线选择信号线。当所 选择的字线选择信号线通过持续的刷新操作而切换成下一个字线选择信号 线时，可以通过预先去除选择所要选择的字线选择信号线来简化切换控 制，该切换控制比同时去除选择和选择两条字线选择信号线的情况简单。
在本发明的半导体存储器的一种实施方式的优选示例中，复位禁止控 制电路包括入口生成电路和触发器。入口生成电路在没有接收存取请求的 期间，与表示刷新操作开始的定时信号同步地生成入口信号。触发器与入 口信号同步地激活复位禁止信号，与存取请求同步地使复位禁止信号去除 激活。非同步生成存取请求和刷新请求。因此，当与存取请求同步地生成 入口信号时，入口信号和存取请求可以被几乎同时地输入触发器的输入。 通过与刷新操作的开始同步地生成入口信号，可以防止触发器的误操作， 并能够可靠地激活复位禁止信号或使之去除激活。
在本发明的半导体存储器的一种实施方式的优选示例中，复位禁止控 制电路在半导体存储器接通电源时，为了去除选择字线选择信号线而使复 位禁止信号去除激活。因此，可以防止紧接在接通电源之后多次选择字 线，从而能够防止半导体存储器产生误操作。
在本发明的半导体存储器的一种实施方式的优选示例中，复位禁止控 制电路具有入口生成电路和触发器。入口生成电路使用多个定时信号来生 成响应刷新请求的入口信号。由于定时信号的一部分非同步生成，因此， 当错开定时时，入口信号的脉冲宽度(有效期间)有时会变细。触发器由 具有预定阈值电压的晶体管构成。触发器与入口信号同步地激活复位禁止 信号，并与存取请求同步地使复位禁止信号去除激活。在触发器内，从入 口信号来激活复位禁止信号、并存在于反馈至输入的信号路径中的晶体管 中的至少某一个晶体管的阈值电压(绝对值)设定得比其他晶体管的阈值 电压(绝对值)低。因此，触发器在入口信号的脉冲宽度比较细的情况下 也能够迅速确定自身状态。从而可以防止触发器处于不稳定的状态，并能 够防止半导体存储器的误操作。
在本发明的半导体存储器的一种实施方式的优选示例中，半导体存储 器具有根据存储体地址来进行选择、并相互独立操作的多个存储体。各个 存储体包括多个存储块、多个字线组、多个第一以及第二字译码器。复位 禁止控制电路将响应存取请求的复位禁止信号的去除激活仅传递给根据存 储体地址而选择的存储体。因此，可以在每个存储体独立地去除选择字线 选择信号线。在不涉及存取请求的存储体中，可以防止去除选择字线选择 信号线所不需要的去除选择，从而能够削减电能消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，地址锁存控 制电路形成在各个存储块中，并响应基于刷新地址或者外部地址的存储块 的选择来生成地址锁存信号。地址锁存电路分别对应用于选择第一字译码 器的地址信号线来形成，与对应的地址锁存信号同步地来锁存刷新地址或 者外部地址，并将锁存了的地址输出给第一字译码器。根据被地址锁存电 路锁存了的地址来确定第一字译码器是选择还是去除选择字线选择信号 线。换言之，只要地址锁存电路的锁存状态不改变，就保持字线选择信号 线的选择/去除选择状态。根据对应存取请求而供给的外部地址来改变锁存 状态，由此可以去除选择为了刷新而被选择的字线选择信号线，并可以同 时选择存取用的字线选择信号线。其结果是，通过简单的电路即可在刷新 操作之后保持字线选择信号线的选择状态，并可在每个存储块中切换响应 存取请求而选择的字线选择信号线。由于电路结构简单，因此可以缩短电 路设计时的操作验证时间。由于同时切换两条字线选择信号线的去除选择/ 选择，因此，能够缩短从存取请求到开始存取操作的时间。即，可以缩短 存取时间。
在本发明的半导体存储器的一种实施方式的优选示例中，第一测试控 制电路在测试模式中输出地址锁存控制电路共用的第一测试信号。各个地 址锁存控制电路与第一测试信号的输出同步地来生成地址锁存信号。因 此，在测试模式中，可以使各个存储块的地址锁存电路同时操作，例如可 以实施字线的多次选择模式。
在本发明的半导体存储器的一种实施方式的优选示例中，第二测试控 制电路在测试模式中输出第一字译码器共用的第二测试信号。各个第一字 译码器与第一测试信号的输出同步地来选择字线选择信号线。因此，在测 试模式中可以同时选择所有的字线选择信号线，例如可以缩短老化测试的 测试时间。
在本发明的半导体存储器的一种实施方式的优选示例中，各个地址锁 存电路具有将锁存了的地址的高电平电压转换成升压电压的电平转换器。 第一字译码器接收升压电压来作为高电平电源，并将字线选择信号线的高 电平电压设定为升压电压。通过将供给第一字译码器的地址的电压(高电 平电压)均设定为相同的值，可以简化第一字译码器的电路结构。
在本发明的半导体存储器的一种实施方式的优选示例中，半导体存储 器具有根据存储体地址进行选择、并相互独立操作的多个存储体。各个存 储体包括多个存储块、多个字线组、多个第一以及第二字译码器。只有根 据存储体地址而选择的存储体的地址锁存电路才可以通过锁存对应存取请 求的所述外部地址而在每个存储体中独立地选择/去除选择字线选择信号 线。在不涉及存取请求的存储体中，可以防止去除选择字线选择信号线所 不需要的去除选择，从而可以削减电能消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，编程电路分 别对应存储块来形成，并对不良地址进行预先编程。另外，编程电路在刷 新地址或者外部地址与不良地址相一致时输出冗余位信号。冗余字线形成 在各个存储块中，并对应冗余位信号来进行选择。在各个存储块中，第一 字译码器与冗余位信号的输出同步地来去除选择所选择的字线选择信号 线。因此，即使在具有冗余字线的半导体存储器中，也可以保持通过刷新 操作而选择的字线选择信号线的选择状态，并去除选择对冗余字线进行存 取时对应的字线选择信号线。
在本发明的半导体存储器的一种实施方式的优选示例中，字线选择信 号线和字线分别是主字线和子字线。第一字译码器是主字译码器。第二字 译码器是分散配置在各个存储块内的子字译码器。由于主字线需要与分散 的子字译码器连接，因此其布线长度比较长。从而通过主字线的选择/去除 选择会产生比较大的充放电电流。根据本发明，通过降低主字线的去除选 择和选择的频率来降低主字线的充放电电流，从而可以削减半导体存储器 的电能消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，为了选择字 线组而分配刷新地址生成电路所生成的刷新地址的最高位中的至少一位。 为了选择字线而分配刷新地址中的除了为选择存储块和字线组而分配的位 之外的位。通过将字线组分配给刷新地址的最高位，可以在反复执行刷新 操作时将字线选择信号线的切换频率降到最低，从而可以削减半导体存储 器的电流消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，字线选择信 号线和字线分别是子字选择信号线和子字线。第一字译码器是子字选择译 码器。第二字译码器是分散配置在各个存储块内的子字译码器。由于子字 选择信号线需要与分散的子字译码器连接，因此其布线长度比较长。从而 通过子字选择信号线的选择/去除选择会产生比较大的充放电电流。根据本 发明，可以通过降低子字选择信号线的去除选择和选择的频率来降低子字 选择信号线的充放电电流，从而可以削减半导体存储器的电能消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，为了选择字 线而分配刷新地址生成电路所生成的刷新地址的最高位中的至少一位。为 了选择字线组而分配刷新地址中的除了为选择存储块和字线而分配的位之 外的位。通过将字线分配给刷新地址的最高位，可以在反复执行刷新操作 时将字线选择信号线的切换频率降到最低，从而可以削减半导体存储器的 电流消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，半导体存储 器具有根据存储体地址来进行选择的、且相互独立操作的多个存储体。各 个存储体包括多个存储块、多个字线组、多个第一以及第二字译码器。字 控制电路仅在根据存储体地址而选择的存储体中响应存取请求来去除选择 为刷新而持续选择的字线选择信号线。因此，和上述一样，可以在每个存 储体独立地选择/去除选择字线选择信号线。在不涉及存取请求的存储体 中，可以防止字线选择信号线所不需要的去除选择，从而能够削减电能消 耗。
发明效果
通过将本发明应用在自动执行存储单元的刷新的半导体存储器中，可 以削减半导体存储器的电能消耗。
本发明的目的在于削减自动执行刷新的半导体存储器的电能消耗。特 别是通过将电路的增加限制在最小限度来削减电能消耗。
在本发明的半导体存储器的一种方式中，存储块分别具有多个存储单 元和与存储单元连接的多条字线。在各个存储块中，由预定数量的字线来 构成多个字线组。刷新请求发生电路以预定周期发生用于刷新存储单元的 刷新请求。刷新地址发生电路响应刷新请求来顺次生成刷新地址，该刷新 地址表示与要刷新的存储单元连接的字线。即，半导体存储器自动执行刷 新操作。
第一字译码器对应字线组分别形成。第一字译码器为了根据刷新地址 或者外部地址来选择字线组内的某条字线而选择字线选择信号线。第二字 译码器分别对应字线来形成。第二字译码器响应字线选择信号线的选择， 根据刷新地址或外部地址来选择字线组内的某条字线。字控制电路在刷新 操作之后保持在每个存储块中对应刷新地址而选择的字线选择信号线的选 择状态。另外，字控制电路响应存取请求，仅去除选择根据对应该存取请 求的外部地址而选择的存储块的字线选择信号线。
为了选择存储块而分配刷新地址生成电路所生成的刷新地址的最低位 中的至少一位。因此，按照每一刷新请求来切换要刷新的存储块，并对根 据刷新地址而选择的字线执行刷新操作。在各个存储块中，在切换到下一 个刷新地址之前或者在接收存取请求之前，不会去除选择被选择的字线选 择信号线。因此能够降低字线选择信号线的去除选择和选择的频率。其结 果是，能够降低字线选择信号线的充放电电流，从而能够削减半导体存储 器的电流消耗。另外，由于在每个存储块中选择/去除选择字线选择信号 线，因此可以分散由字线选择信号线的充放电而引起的峰值电流。
在本发明的半导体存储器的一种实施方式的优选示例中，字控制电路 具有复位禁止控制电路和块复位控制电路。复位禁止控制电路响应刷新请 求来激活复位禁止信号(复位禁止状态)，并响应存取请求来使复位禁止 信号去除激活(复位允许状态)。块复位控制电路形成在每个存储块中， 并响应复位禁止信号的去除激活而向第一字译码器输出块复位信号，该块 复位信号用于去除选择在根据对应存储请求的外部地址而选择的存储块内 所选择的字线选择信号线。即，复位禁止控制电路生成存储块共用的复位 禁止信号，块复位电路在每个根据地址而选择的存储块中生成块复位信 号。因此，能够比较容易地用简单电路来使存储块内所选择的字线选择信 号线去除激活，所述存储块根据存取请求进行存取。
在本发明的半导体存储器的一种实施方式的优选示例中，在响应存取 请求而执行存取操作的存储块中，首先，为了刷新而持续选择字线选择信 号线的第一字译码器去除选择该字线选择信号线。然后，根据外部地址而 选择的第一字译码器响应块复位信号来选择字线选择信号线。由于没有同 时选择刷新用和存取用的字线选择信号线，因此可以防止多次选择字线。 其结果是，可以防止半导体存储器的误操作。另外，在响应存取请求来去 除选择为刷新操作而选择的字线组时，由于不需要指定所要选择的字线 组，因此可以简化去除选择字线选择信号的电路。
在本发明的半导体存储器的一种实施方式的优选示例中，半导体存储 器具有响应一次存取请求来连续执行读出操作或写入操作的猝发存取功 能。形成在复位禁止控制电路中的激活屏蔽电路在猝发存取过程中屏蔽复 位禁止信号的激活。在预先知道刷新操作之后持续执行存取操作的猝发存 取过程中，可以通过禁止刷新禁止信号的激活来防止字控制电路进行无益 的操作。从而可以削减字控制电路的电能消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，在刷新操作 中，根据刷新地址，首先顺次切换执行存储块，其次顺次切换执行字线的 选择地址，然后顺次切换执行字线组。在存储块的刷新操作执行完一遍的 期间内，并在字线组切换之前，复位禁止控制电路将复位禁止信号去除激 活。
当反复执行刷新操作时，在各个存储块中选择的字线选择信号线顺次 切换。在字线组内，通过在最后字线的刷新期间使复位禁止信号去除激 活，可以在该期间中按照每一刷新操作来去除选择字线选择信号线。当所 选择的字线选择信号线通过持续的刷新操作而切换成下一个字线选择信号 线时，可以通过预先去除选择所要选择的字线选择信号线来简化切换控 制，该切换控制比同时去除选择和选择两条字线选择信号线的情况简单。
在本发明的半导体存储器的一种实施方式的优选示例中，复位禁止控 制电路包括入口生成电路和触发器。入口生成电路在没有接收存取请求的 期间，与表示刷新操作开始的定时信号同步地生成入口信号。触发器与入 口信号同步地激活复位禁止信号，与存取请求同步地使复位禁止信号去除 激活。非同步生成存取请求和刷新请求。因此，当与存取请求同步地生成 入口信号时，入口信号和存取请求可以被几乎同时地输入触发器的输入。 通过与刷新操作的开始同步地生成入口信号，可以防止触发器的误操作， 并能够可靠地激活复位禁止信号或使之去除激活。
在本发明的半导体存储器的一种实施方式的优选示例中，复位禁止控 制电路在半导体存储器接通电源时，为了去除选择字线选择信号线而使复 位禁止信号去除激活。因此，可以防止紧接在接通电源之后多次选择字 线，从而能够防止半导体存储器产生误操作。
在本发明的半导体存储器的一种实施方式的优选示例中，复位禁止控 制电路具有入口生成电路和触发器。入口生成电路使用多个定时信号来生 成响应刷新请求的入口信号。由于定时信号的一部分非同步生成，因此， 当错开定时时，入口信号的脉冲宽度(有效期间)有时会变细。触发器由 具有预定阈值电压的晶体管构成。触发器与入口信号同步地激活复位禁止 信号，并与存取请求同步地使复位禁止信号去除激活。在触发器内，从入 口信号来激活复位禁止信号、并存在于反馈至输入的信号路径中的晶体管 中的至少某一个晶体管的阈值电压(绝对值)设定得比其他晶体管的阈值 电压(绝对值)低。因此，触发器在入口信号的脉冲宽度比较细的情况下 也能够迅速确定自身状态。从而可以防止触发器处于不稳定的状态，并能 够防止半导体存储器的误操作。
在本发明的半导体存储器的一种实施方式的优选示例中，半导体存储 器具有根据存储体地址来进行选择、并相互独立操作的多个存储体。各个 存储体包括多个存储块、多个字线组、多个第一以及第二字译码器。复位 禁止控制电路将响应存取请求的复位禁止信号的去除激活仅传递给根据存 储体地址而选择的存储体。因此，可以在每个存储体独立地去除选择字线 选择信号线。在不涉及存取请求的存储体中，可以防止去除选择字线选择 信号线所不需要的去除选择，从而能够削减电能消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，地址锁存控 制电路形成在各个存储块中，并响应基于刷新地址或者外部地址的存储块 的选择来生成地址锁存信号。地址锁存电路分别对应用于选择第一字译码 器的地址信号线来形成，与对应的地址锁存信号同步地来锁存刷新地址或 者外部地址，并将锁存了的地址输出给第一字译码器。根据被地址锁存电 路锁存了的地址来确定第一字译码器是选择还是去除选择字线选择信号 线。换言之，只要地址锁存电路的锁存状态不改变，就保持字线选择信号 线的选择/去除选择状态。根据对应存取请求而供给的外部地址来改变锁存 状态，由此可以去除选择为了刷新而被选择的字线选择信号线，并可以同 时选择存取用的字线选择信号线。其结果是，通过简单的电路即可在刷新 操作之后保持字线选择信号线的选择状态，并可在每个存储块中切换响应 存取请求而选择的字线选择信号线。由于电路结构简单，因此可以缩短电 路设计时的操作验证时间。由于同时切换两条字线选择信号线的去除选择/ 选择，因此，能够缩短从存取请求到开始存取操作的时间。即，可以缩短 存取时间。
在本发明的半导体存储器的一种实施方式的优选示例中，第一测试控 制电路在测试模式中输出地址锁存控制电路共用的第一测试信号。各个地 址锁存控制电路与第一测试信号的输出同步地来生成地址锁存信号。因 此，在测试模式中，可以使各个存储块的地址锁存电路同时操作，例如可 以实施字线的多次选择模式。
在本发明的半导体存储器的一种实施方式的优选示例中，第二测试控 制电路在测试模式中输出第一字译码器共用的第二测试信号。各个第一字 译码器与第一测试信号的输出同步地来选择字线选择信号线。因此，在测 试模式中可以同时选择所有的字线选择信号线，例如可以缩短老化测试的 测试时间。
在本发明的半导体存储器的一种实施方式的优选示例中，各个地址锁 存电路具有将锁存了的地址的高电平电压转换成升压电压的电平转换器。 第一字译码器接收升压电压来作为高电平电源，并将字线选择信号线的高 电平电压设定为升压电压。通过将供给第一字译码器的地址的电压(高电 平电压)均设定为相同的值，可以简化第一字译码器的电路结构。
在本发明的半导体存储器的一种实施方式的优选示例中，半导体存储 器具有根据存储体地址进行选择、并相互独立操作的多个存储体。各个存 储体包括多个存储块、多个字线组、多个第一以及第二字译码器。只有根 据存储体地址而选择的存储体的地址锁存电路才可以通过锁存对应存取请 求的所述外部地址而在每个存储体中独立地选择/去除选择字线选择信号 线。在不涉及存取请求的存储体中，可以防止去除选择字线选择信号线所 不需要的去除选择，从而可以削减电能消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，编程电路分 别对应存储块来形成，并对不良地址进行预先编程。另外，编程电路在刷 新地址或者外部地址与不良地址相一致时输出冗余位信号。冗余字线形成 在各个存储块中，并对应冗余位信号来进行选择。在各个存储块中，第一 字译码器与冗余位信号的输出同步地来去除选择所选择的字线选择信号 线。因此，即使在具有冗余字线的半导体存储器中，也可以保持通过刷新 操作而选择的字线选择信号线的选择状态，并去除选择对冗余字线进行存 取时对应的字线选择信号线。
在本发明的半导体存储器的一种实施方式的优选示例中，字线选择信 号线和字线分别是主字线和子字线。第一字译码器是主字译码器。第二字 译码器是分散配置在各个存储块内的子字译码器。由于主字线需要与分散 的子字译码器连接，因此其布线长度比较长。从而通过主字线的选择/去除 选择会产生比较大的充放电电流。根据本发明，通过降低主字线的去除选 择和选择的频率来降低主字线的充放电电流，从而可以削减半导体存储器 的电能消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，为了选择字 线组而分配刷新地址生成电路所生成的刷新地址的最高位中的至少一位。 为了选择字线而分配刷新地址中的除了为选择存储块和字线组而分配的位 之外的位。通过将字线组分配给刷新地址的最高位，可以在反复执行刷新 操作时将字线选择信号线的切换频率降到最低，从而可以削减半导体存储 器的电流消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，字线选择信 号线和字线分别是子字选择信号线和子字线。第一字译码器是子字选择译 码器。第二字译码器是分散配置在各个存储块内的子字译码器。由于子字 选择信号线需要与分散的子字译码器连接，因此其布线长度比较长。从而 通过子字选择信号线的选择/去除选择会产生比较大的充放电电流。根据本 发明，可以通过降低子字选择信号线的去除选择和选择的频率来降低子字 选择信号线的充放电电流，从而可以削减半导体存储器的电能消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，为了选择字 线而分配刷新地址生成电路所生成的刷新地址的最高位中的至少一位。为 了选择字线组而分配刷新地址中的除了为选择存储块和字线而分配的位之 外的位。通过将字线分配给刷新地址的最高位，可以在反复执行刷新操作 时将字线选择信号线的切换频率降到最低，从而可以削减半导体存储器的 电流消耗。
在本发明的半导体存储器的一种实施方式的优选示例中，半导体存储 器具有根据存储体地址来进行选择的、且相互独立操作的多个存储体。各 个存储体包括多个存储块、多个字线组、多个第一以及第二字译码器。字 控制电路仅在根据存储体地址而选择的存储体中响应存取请求来去除选择 为刷新而持续选择的字线选择信号线。因此，和上述一样，可以在每个存 储体独立地选择/去除选择字线选择信号线。在不涉及存取请求的存储体 中，可以防止字线选择信号线所不需要的去除选择，从而能够削减电能消 耗。
发明效果
通过将本发明应用在自动执行存储单元的刷新的半导体存储器中，可 以削减半导体存储器的电能消耗。
附图说明
图1是示出本发明的半导体存储器的第一实施方式的框图；
图2是详细示出图1所示的复位控制电路的电路图；
图3是详细示出图1所示的熔丝电路的框图；
图4是示出图1所示的存储器核心的主要部分的电路图；
图5是详细示出图4所示的各个字译码器的框图；
图6是详细示出图5所示的主字译码器和冗余主字译码器的电路图；
图7是示出执行第一实施方式的读出操作或写入操作时的主字译码器 和冗余主字译码器的操作的时序图；
图8是示出执行第一实施方式的读出操作或写入操作时的主字译码器 和冗余主字译码器的操作的其他示例的时序图；
图9是示出第一实施方式的判优器/操作控制电路、复位控制电路、以 及复位信号生成电路的操作的时序图；
图10是示出第一实施方式的判优器/操作控制电路、复位控制电路、 以及复位信号生成电路的操作的时序图；
图11是示出第一实施方式中的存储器核心的操作的时序图；
图12是示出本发明的半导体存储器的第二实施方式的主要部分的电 路图；
图13是示出本发明的半导体存储器的第三实施方式的主要部分的电 路图；
图14是示出本发明的半导体存储器的第四实施方式的框图；
图15是详细示出图14所示的字译码器的框图；
图16是详细示出图15所示的地址锁存控制电路和地址锁存电路的电 路图；
图17是详细示出主字译码器和冗余主字译码器的电路图；
图18是示出在第四实施方式中执行读出操作或写入操作时的主字译 码器和冗余主字译码器的操作的时序图；
图19是示出在第四实施方式中执行读出操作或写入操作时的主字译 码器和冗余主字译码器的操作的其他示例的时序图；
图20是示出第四实施方式的存储器核心的操作的时序图；
图21是示出本发明的半导体存储器的第五实施方式的主要部分的电 路图；
图22是示出本发明的半导体存储器的第五实施方式的主要部分的电 路图；
图23是示出本发明的半导体存储器的第六实施方式的框图；
图24是详细示出图23所示的存储体的框图；
图25是示出第六实施方式的虚拟SRAM的操作的时序图；
图26是示出本发明的半导体存储器的第七实施方式的框图；
图27是详细示出图26所示的存储体的框图；
图28是示出第七实施方式的虚拟SRAM的操作的时序图；
图29是示出本发明的半导体存储器的第八实施方式的框图；
图30是示出图29所示的存储器核心的主要部分的电路图；
图31是详细示出图30所示的各个字译码器的框图；
图32是详细示出图31所示的子字选择译码器的电路图；
图33是示出在第八实施方式中执行读出操作或写入操作时的子字选 择译码器的操作的时序图；
图34是示出第八实施方式的判优器/操作控制电路、复位控制电路以 及复位信号生成电路的操作的时序图；
图35是示出本发明的半导体存储器的第九实施方式的框图；
图36是详细示出图35所示的字译码器的框图；
图37是详细示出图36所示的地址锁存控制电路和地址锁存电路的电 路图；
图38是详细示出图36所示的子字选择译码器的电路图；
图39是示出在第九实施方式中执行读出操作或写入操作时的子字选 择译码器的操作的时序图；
图40是示出第九实施方式的存储器核心的操作的时序图；
图41是示出应用本发明的虚拟SRAM的其他示例的框图；
图42是示出应用本发明的虚拟SRAM的其他示例的框图。
图2是详细示出图1所示的复位控制电路的电路图；
图3是详细示出图1所示的熔丝电路的框图；
图4是示出图1所示的存储器核心的主要部分的电路图；
图5是详细示出图4所示的各个字译码器的框图；
图6是详细示出图5所示的主字译码器和冗余主字译码器的电路图；
图7是示出执行第一实施方式的读出操作或写入操作时的主字译码器 和冗余主字译码器的操作的时序图；
图8是示出执行第一实施方式的读出操作或写入操作时的主字译码器 和冗余主字译码器的操作的其他示例的时序图；
图9是示出第一实施方式的判优器/操作控制电路、复位控制电路、以 及复位信号生成电路的操作的时序图；
图10是示出第一实施方式的判优器/操作控制电路、复位控制电路、 以及复位信号生成电路的操作的时序图；
图11是示出第一实施方式中的存储器核心的操作的时序图；
图12是示出本发明的半导体存储器的第二实施方式的主要部分的电 路图；
图13是示出本发明的半导体存储器的第三实施方式的主要部分的电 路图；
图14是示出本发明的半导体存储器的第四实施方式的框图；
图15是详细示出图14所示的字译码器的框图；
图16是详细示出图15所示的地址锁存控制电路和地址锁存电路的电 路图；
图17是详细示出主字译码器和冗余主字译码器的电路图；
图18是示出在第四实施方式中执行读出操作或写入操作时的主字译 码器和冗余主字译码器的操作的时序图；
图19是示出在第四实施方式中执行读出操作或写入操作时的主字译 码器和冗余主字译码器的操作的其他示例的时序图；
图20是示出第四实施方式的存储器核心的操作的时序图；
图21是示出本发明的半导体存储器的第五实施方式的主要部分的电 路图；
图22是示出本发明的半导体存储器的第五实施方式的主要部分的电 路图；
图23是示出本发明的半导体存储器的第六实施方式的框图；
图24是详细示出图23所示的存储体的框图；
图25是示出第六实施方式的虚拟SRAM的操作的时序图；
图26是示出本发明的半导体存储器的第七实施方式的框图；
图27是详细示出图26所示的存储体的框图；
图28是示出第七实施方式的虚拟SRAM的操作的时序图；
图29是示出本发明的半导体存储器的第八实施方式的框图；
图30是示出图29所示的存储器核心的主要部分的电路图；
图31是详细示出图30所示的各个字译码器的框图；
图32是详细示出图31所示的子字选择译码器的电路图；
图33是示出在第八实施方式中执行读出操作或写入操作时的子字选 择译码器的操作的时序图；
图34是示出第八实施方式的判优器/操作控制电路、复位控制电路以 及复位信号生成电路的操作的时序图；
图35是示出本发明的半导体存储器的第九实施方式的框图；
图36是详细示出图35所示的字译码器的框图；
图37是详细示出图36所示的地址锁存控制电路和地址锁存电路的电 路图；
图38是详细示出图36所示的子字选择译码器的电路图；
图39是示出在第九实施方式中执行读出操作或写入操作时的子字选 择译码器的操作的时序图；
图40是示出第九实施方式的存储器核心的操作的时序图；
图41是示出应用本发明的虚拟SRAM的其他示例的框图；
图42是示出应用本发明的虚拟SRAM的其他示例的框图。
具体实施方式
下面参照附图来说明本发明的实施方式。图中的双重圆表示外部端 子。图中用粗线表示的信号线是由多根构成的。另外，粗线所连接的块的 一部分由多个电路构成。对经由外部端子供给的信号使用与端子名称相同 的标号。另外，对传输信号的信号线使用与信号名称相同的标号。在末尾 标以“Z”的信号表示正逻辑。在前端标以“/”的信号以及在末尾标以 “X”的信号表示负逻辑。
图1示出了本发明的半导体存储器的第一实施方式。该半导体存储器 是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟SRAM 例如被用作安装在便携式电话机等便携式机器上的工作存储器。虚拟 SRAM具有响应一次存取请求，连续执行读出操作或写入操作的猝发存取 功能。
虚拟SRAM包括：外部命令输入电路10；刷新请求发生电路12；刷 新地址发生电路14；判优器/操作控制电路16；复位控制电路18(复位禁 止控制电路)；复位信号生成电路20(复位禁止控制电路)；外部地址输 入电路22；外部数据输入输出电路24；内部行地址生成电路26；用于选 择后述的行块RBLK(存储块)的预译码器28；用于选择后述的子字线 SWL(字线)的预译码器29；用于选择后述的主字线MWLX的预译码器 30；列地址CAD用的预译码器32；熔丝电路34(program circuit，编程电 路)；以及存储器核心CORE。复位控制电路18、复位信号生成电路 20、以及图4所示的块复位控制电路RSTC作为字控制电路来进行操作， 该字控制电路在刷新操作之后保持在每个行块RBLX中对应刷新地址而选 择的主字线MWLX(图4)的选择状态，并且仅仅去除选择由对应存取请 求而供给的外部地址EAL所选择的行块RBLK的主字线MWLX。一般 地，具有猝发存取功能的虚拟SRAM与由时钟端子接收的外部时钟同步工 作，但在本实施方式中省略了对外部时钟的记述。
外部命令输入电路10具有输入缓冲器，并接收供应给命令端子CMD 的命令信号CMD(例如芯片使能信号/CE1、写使能信号/WE、输出使能 信号/OE)。外部命令输入电路10具有命令译码器的功能，并根据接收的 命令信号CMD来输出用于执行读出操作的读出控制信号RDPZ以及用于 执行写入操作的写入控制信号WRPZ等。表示存取请求的芯片使能信号 /CE1作为内部芯片使能信号CEX而经由输入缓冲器被提供给内部电路。
刷新请求发生电路12具有刷新定时器(图中未示出)，其以规定的 周期产生用于刷新存储单元MC的刷新请求SRTZ。例如每隔几微妙(μs) 生成刷新请求SRTZ。刷新地址发生电路14与刷新请求SRTZ同步地进行 计数操作，并生成由13位构成的内部地址(以下也称为刷新地址)IAL0- 12Z。在刷新地址IAL0-12Z中，低位的4位IAL0-3Z用于选择行块 RBLK0-15，接下来的2位用于选择子字线SWL，高位的7位用于选择主 字线MWLX。由刷新地址IAL0-12Z来指定与要刷新的存储单元MC连接 的子字线SWL。由于将行块RBLK分配给刷新地址IAL0-12Z的低阶位， 因此，按照每个刷新请求而在不同的行块RBLK中执行刷新操作。如后所 述，通过将刷新地址IAL的低阶位和高阶位分别分配给行块RBLK和主字 线MWLX，可以降低在虚拟SRAM的待机期间去除选择主字线MWLX的 频率。另外，刷新地址发生电路14在输出用于选择4根子字线SWL0-3中 的最后的子字线SWL3的刷新地址(位IAL4-5均为高电平)期间，将刷 新计数信号SRTXZ保持为高电平。
判优器/操作控制电路16具有判优器的功能，该判优器决定从虚拟 SRAM的外部供给的存取请求(读出命令和写入命令)和在虚拟SRAM的 内部生成的刷新请求的优先顺序。另外，判优器/操作控制电路16具有操 作控制电路的功能，该操作控制电路向内部电路输出控制信号和定时信 号，以响应存取请求而使存储器核心CORE执行读出操作或写入操作，并 响应刷新请求而使存储器核心CORE执行刷新操作。具体地说，判优器/操 作控制电路16与存取请求(RDPZ、WRPZ)的接收同步地输出命令锁存 信号(脉冲信号)CMDLPZ，在执行存取操作(读出操作、写入操作)时 输出存取信号ACTPZ，在执行刷新操作时输出刷新信号REFZ、REFPZ， 在执行存取操作和刷新操作时输出用于使存储器核心CORE工作的基本定 时信号RASZ、RASDZ。基本定时信号RASDZ是使基本定时信号RASZ 延迟的信号。通过基本定时信号RASZ来设定例如字线WL的选择期间。
复位控制电路18与刷新操作的开始同步地激活复位禁止信号 NORSTZ，与存取请求的接收同步地使复位禁止信号NORSTZ去除激活。 但是，在后述的猝发存取操作中和子字线SWL3的选择期间中(刷新计数 信号SRTXZ的高电平期间)，复位禁止信号NORSTZ的激活被屏蔽，从 而使复位禁止信号NORSTZ保持去除激活状态。复位信号生成电路20在 复位禁止信号NORSTZ的去除激活期间(低电平期间)，输出基本定时信 号RASZ来作为复位信号RSTX。
外部地址输入电路22具有输入缓冲器，接收供应给地址端子AD的外 部地址AD，并将接收到的信号作为外部地址EAL0-12Z(行地址)和列地 址CAD输出。外部数据输入输出电路24具有输入缓冲器和输出缓冲器。 外部数据输入输出电路24在读出操作时向外部数据端子DQ输出从存储器 核心CORE经由公共数据总线CDB传输过来的读出数据。外部数据输入 输出电路24在写入操作时通过外部数据端子DQ来接收写入数据，并将接 收到的数据通过公共数据总线CDB传输给存储器核心CORE。
内部行地址生成电路26在执行存取操作时，将外部地址EAL0-12Z作 为行地址RA0-12Z输出，在执行刷新操作时，将内部地址IAL0-12Z作为 行地址RA0-12Z输出。即，内部行地址生成电路26起着切换外部地址 EAL和内部地址IAL的选择器的作用。内部行地址生成电路26具有对行 地址RA0-12Z进行锁存的功能。
为了选择行块RBLK0-15(图4)中的某一个，预译码器28对4位行 地址RA0-3Z进行预译码，并生成8条预译码信号X01Z<0:3>、 X23Z<0:3>(行块地址)。信号名称末尾的<0:n>表示该信号由n+1位 构成。预译码信号X01Z、X23Z是分别对行地址RA0-1Z、RA2-3Z进行译 码的信号。为了在每个行块RBLK中选择主字线MWLX0-127(图5)中 的某一个，预译码器30对7位行地址RA6-12Z进行预译码，并生成16条 预译码信号X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>(主字地 址)。预译码信号X67Z、X89Z、X101112Z分别是对行地址RA6-7Z、 RA8-9Z、RA10-12Z进行预译码的信号。为了对每一数据端子DQ选择与 位线BL、/BL连接的列开关，预译码器32对列地址CAD进行预译码，并 向列译码器CDEC输出所生成的预译码信号。
当行地址RA6-12Z的值与被编程的地址值相一致时，熔丝电路34输 出冗余位信号RHITX。熔丝电路34是将不良的主字线MWLX(对应于不 良存储单元的MWLX)置换成冗余主字线RMWLX的控制电路。在本实 施方式中，在每一行块RBLK中可以补救一条主字线MWKX。
存储器核心CORE包括：存储器阵列ARY、字译码器WDEC、列译 码器CDEC、读出放大器SA、预充电电路PRE、读出缓冲器SB、以及写 入放大器WA。存储器阵列ARY具有：配置成矩阵状的多个易失性存储 单元MC(动态存储器单元)；以及与存储单元MC连接的多条字线WL (以下也称为子字线SWL)和多条位线BL、/BL。存储单元MC具有： 用于将数据保持为电荷的电容器；以及配置在该电容器和位线BL(或 /BL)之间的传输晶体管。传输晶体管的栅极与字线WL连接。
如后述的图4所示，字译码器WDEC具有主字译码器MWD(第一字 译码器)和子字译码SWD(第二字译码器)。与复位信号RSTX的激 活同步地去除选择伴随刷新操作而由主字译码器MWD选择的主字线 MWLX。换言之，在各个行块RBLK中，为了刷新操作而选择的主字线 MWLX在接收存取请求之前、或者在通过其后的刷新操作来选择其他主字 线MWLX之前没有被去除选择。列译码器CDEC按照列地址CAD来输出 列线信号，该列线信号使分别连接位线BL、/BL和局部数据总线LDB、 /LDB的列开关(图中未示出)接通。
读出放大器SA在从判优器/操作控制电路16输出的读出放大激活信 号的激活中被激活，并对读出到位线BL、/BL上的数据信号进行差动放 大。预充电电路PRE在从判优器/操作控制电路16输出的预充电控制信号 的激活中被激活，并向位线BL、/BL提供预充电电压。读出缓冲器部SB 在读出操作时放大局部数据总线LDB、/LDB上的读出数据的信号量，并 将其输出给公共数据总线CDB。写入放大部WA在写入操作时，根据公 共数据总线CDB上的写入数据而向局部数据总线LDB、/LDB输出写入数 据。
图2详细示出了图1所示的复位控制电路18。复位控制电路18包 括：入口生成电路36，其利用多个定时信号WLSPX、CEX、REFZ、 WLCHCTLZ来生成响应刷新请求的入口脉冲信号ENTPX；生成出口脉冲 信号EXITPX的出口生成电路38；由一对NAND门构成的RS触发器 40；滤波电路42；以及生成复位禁止信号NORSTZ的复位禁止生成电路 44。
在没有接收存取请求期间(CEX＝高电平)以及没有执行猝发存取操 作期间(猝发标志信号WLCHCTLZ＝低电平)，入口生成电路36与表示 刷新操作(刷新信号REFZ＝H)开始的字线设置定时信号WLSPX(脉冲 信号)的激活同步地来临时激活入口脉冲信号ENTPX。入口脉冲信号 ENTPX的激活在猝发存取操作中被猝发标志信号WLCHCTLZ所禁止。因 此，入口生成电路36在猝发存取操作过程中作为对复位禁止信号 NORSTZ的激活进行屏蔽的激活屏蔽电路来工作。
出口生成电路38与命令锁存信号CMDLPZ或初始化信号CLRX的激 活同步地来临时激活出口脉冲信号EXITPX。初始化信号CLRX在虚拟 SRAM接通电源时被激活为低电平。通过初始化信号CLRX的激活来激活 出口脉冲信号EXITPX，将复位禁止信号NORSTZ去除激活，并去除选择 后述的主字线MWLX。在接通电源时，通过去除选择所有的主字线 MWLX来防止在接通电源后紧接着多次选择字线，从而防止虚拟SRAM 误操作。
触发器40与入口脉冲信号ENTPX的激活同步地将输出节点ND1、 ND2分别设置成高电平、低电平，并与出口脉冲信号EXITPX的激活同步 地将输出节点ND1、ND2分别复位成低电平、高电平。在虚拟SRAM 中，相互不同步地生成刷新请求和存取请求。与刷新操作的开始同步地激 活入口脉冲信号ENTPX，从而即使在同时发生刷新请求和存取请求的情 况下，也可以防止将入口脉冲信号ENTPX和出口脉冲信号EXITPX同时 提供给触发器40。从而可以防止复位控制电路18误操作。
滤波电路42具有：逆变器，对节点ND1进行反相将将其传递给节点 ND3；以及NOR门，输出节点ND2、ND3的负逻辑的与逻辑。当生成了 入口脉冲信号ENTPX时，滤波电路42禁止在触发器40的设置结束之前 将节点ND2的低电平作为预复位禁止信号PNORSTZ来传递给复位禁止生 成电路44。从而即使在由于噪声等而产生短脉冲宽度的入口脉冲信号 ENTPX，触发器40的状态变得不稳定的情况下，也可以防止复位控制电 路18产生误操作。在从命令锁存信号CMDLPZ的激活到预复位禁止信号 PNORSTZ的去除激活的信号路径中仅存在三个逻辑门。因此能够使预复 位禁止信号PNORSTZ迅速去除激活。其结果是，能够响应存取请求来迅 速切换为了进行刷新操作而选择的主字线MWL，从而能够缩短存取时 间。
复位禁止生成电路44在刷新计数信号SRTXZ为低电平期间，与预复 位禁止信号PNORSTZ同步地激活复位禁止信号NORSTZ。复位禁止生成 电路44在刷新计数信号SRTXZ为高电平期间，将复位禁止信号NORSTZ 固定在低电平。刷新计数信号SRTXZ在和从刷新地址发生电路14输出的 子字线选择用的内部地址IAL4-5Z一起为高电平期间内被激活。即，在对 应各主字线的四条子字线SWL0-3中的最后子字线SWL3被选为刷新操作 的对象的期间，复位禁止信号NORSTZ不依赖预复位禁止信号PNORSTZ 地被去除激活为低电平。
图3详细示出了图1所示的熔丝电路34。
熔丝电路34具有对行块RBLK0-15的冗余主字线RMWLX的地址分 别进行编程的熔丝部FUS。当行地址RA0-12Z与被编程的地址相一致时， 各熔丝部FUS激活冗余选择信号RWSZ(RWS0Z～RWS15Z中的某一 个)以及冗余位信号RHITX(RHIT0X～RHIT15X中的某一个)。
图4示出了图1所示的存储器核心CORE的主要部分。存储器核心 CORE具有根据行块地址X01Z<0:3>、X23Z<0:3>而选择的16个行块 RBLK0-15。字译码器WDEC包括：块复位控制电路RSTC、主字译码器 MWD(第一字译码器)、以及子字译码器SWD(第二译码器)。在每个 行块RBLK0-15中形成有块复位控制电路RSTC。在每条主字线MWLX中 形成有主字译码器MWD。在每条子字线SWL中形成有子字译码器 SWD。
块复位控制电路RSTC根据复位信号RSTX和行块地址X01Z<0: 3>、X23Z<0:3>来输出用于使块复位信号SRSTX和存储器核心CORE工 作的、图中未示出的定时信号。在每个行块RBLK0-15中，根据主字地址 X67Z<0:3>、X89Z<0:3>、X101112Z<0:3>来选择主字译码器MWD。 所选择的主字译码器MWD在块复位信号SRSTX的去除激活期间选择主 字线MWLX。选择主字线MWLX的主字译码器MWD与块复位信号 SRSTX的选择同步地来去除选择主字线MWLX(字线选择信号线)。
虽然图中没有详细示出，但各条主字线MWLX与四个子字译码器 SWD相连接。在读取操作(读出操作、写入操作)和刷新操作中，通过 所选择的主字线MWL来选择对应于子字线SWL0-3的四个子字译码器 SWD，进而通过子字地址RA4-5Z来选择子字译码器SWD中的一个，并 由所选择的子字译码器SWD来选择子字线SWL。另外，由对应于各条主 字线MWLX的子字线SWL0-3来构成字线组。即，在每个字线组形成有 主字译码器MWD。子字译码器SWD被分散配置在行块RBLK内。由于 主字线MWLX与对应的所有子字译码器SWD相连，因此其布线长度比较 长。从而在每次主字线MWLX的选择/去除选择时会流过比较大的充放电 电流。在本实施方式中，如后所述，通过降低主字线MWLX的选择/去除 选择的频率来降低充放电电流，削减电能消耗。
被存储单元阵列ALY夹持的子字译码器组SWD由两侧的存储单元阵 列ALY共用。因此，在图中横向排列的子字译码器组SWD中，通过第奇 数个子字译码器组SWD或者第偶数个子字译码器组SWD中的某一个进行 操作，来执行存取操作或者刷新操作。
图5详细示出了图4所示的各个字译码器WDEC。块复位控制电路 RSTC包括：AND电路，根据行块地址X01Z<0:3>、X23Z<0:3>来生成 行块选择信号RBLKSELZ；定时信号生成电路TSC，根据行块选择信号 RBLKSELZ来生成定时信号MUX、EQL、LE以及WLENZ；以及NAND 门，在行块选择信号RBLKSELZ的激活中，输出复位信号RSTX来作为 块复位信号SRSTX。在每个行块RBLK中，块复位信号SRSTX与响应复 位禁止信号NORSTZ的去除激活而生成的复位信号RSTX同步地被激活。
如后所述，通过块复位信号SRSTX的去除激活来去除选择在相对应 的行块RBLK内选择的主字线MWLX。定时信号MUX被用于开(on)/关 (off)将位线BL、/BL连接到读出放大器SA上的开关。定时信号EQL被用 于补偿位线BL、/BL的电压以及将其设定为预充电电压。定时信号LE被 用于激活读出放大器SA。定时信号WLENZ被用于生成子字线SWL的选 择定时。
虚拟SRAM具有冗余主字译码器RMWD，该冗余主字译码器RMWD 在每个行块RBLK0-15中与冗余主字线RMWLX连接。与冗余选择信号 RWS0Z(信号名称的数字表示行块RBLK的编号)的激活同步地来选择冗 余主字线RMWLX。当选择冗余主字线RMWLX时，激活冗余位信号 RHITX，去除选择主字译码器MWD。在本实施方式中，冗余主字线 RMWLX被用于补救对应的行块RBLK的主字线MWLX。另外，当连接 在一个子字线SWL上的存储单元MC中存在不良时，通过主字线MWLX 单位(子字线SWL0-3单位)来补救不良。
图6详细示出了主字译码器MWD和冗余主字译码器RMWD。图 中，主字地址X67Z、X89Z、X101112Z分别表示主字地址X67Z<0:3>、 X89Z<0:3>、X101112Z<0:7>中某一个。通用电路COM是被主字译码 器MWD、RMWD共用的电路。通用电路COM包括：主字译码器MWD 用的电平转换器LEVC1；生成脉冲状的预译码信号RX67Z的脉冲部 PLS；以及冗余主字译码器RMWD的电平转换器LEVC2。
在冗余位信号RHITX(RHIT0X-RHIT15X)的去除激活期间，电平 转换器LEVC1将块复位信号SRSTX的高电平从内部电源电压VII转换成 升压电压VPP，生成块复位信号PRSTX。通过形成在虚拟SRAM中的升 压电压生成电路来生成升压电压VPP。在冗余位信号RHITX的去除激活 期间，脉冲部PLS将预译码信号X67Z转换成与用于确定子字线SWL的 选择期间的定时信号WLENZ同步的预译码信号RX67Z。电平转换器 LEVC2将块复位信号SRSTX的高电平从内部电源电压VII转换成升压电 压VPP，从而生成冗余块复位信号RPRSTX。
主字译码器MWD包括：在其栅极接收块复位信号PRSTX的pMOS 晶体管；在其栅极分别接收预译码信号RX67Z、X89Z、X101112Z的 nMOS晶体管；以及与pMOS晶体管的漏极连接的锁存器。PMOS晶体管 和nMOS晶体管串联在升压电源线VPP和接地线VSS之间。锁存器的输 出经由转换器而与主字线MWLX连接。
冗余主字译码器RMWD是与主字译码器MWD相同的电路。冗余主 字译码器RMWD的pMOS晶体管在栅极接收冗余块复位信号RPRSTX。 冗余主字译码器RMWD的nMOS晶体管在栅极分别接收冗余选择信号 RWSZ、内部电源电压VII以及冗余块复位信号RPRSTX。
图7示出了在执行读出操作或写入操作时主字译码器MWD和冗余主 字译码器RMWD的操作。在该示例中示出了主字线MWLX或者存储单元 MC等没有不良，冗余位信号RHITX没有被激活的情况。
首先，判优器/操作控制电路16响应存取命令(读出命令或写入命 令)来激活存取信号ACTPZ(图7中的(a))。与存取信号ACTPZ的 激活同步地来激活主字地址X67Z、X89Z、X101112Z(预译码信号)(图 7中的(b))，并激活复位信号RSTX(图7中的(c))。另外，由行 块地址X01Z、X23Z(预译码信号)选择的行块RBLK的行块选择信号 RBLKSELZ被激活(图7中的(d))。与行块选择信号RBLKSELZ的激 活同步地来激活块复位信号SRSTX(图7中的(e))，主字译码器 MWD的pMOS晶体管导通，为了执行刷新操作而持续选择的主字线 MWLX被去除选择(图7中的(f))。即，仅在执行读出操作或者写入 操作(存取操作)的行块RBLK中去除选择主字线MWLX。
之后，为了进行存取操作而激活基本定时信号RASZ，并将复位信号 RSTX和块复位信号SRSTX依次去除激活(图7中的(g))。为了进行 存取操作而选择的主字译码器MWD与定时信号WLENZ的激活以及块复 位信号SRSTX的去除激活同步地来激活预译码信号RX67Z(图7中的 (h))。预译码信号RX67Z在块复位信号SRSTX被去除激活之前没有 被激活。因此，可以防止主字译码器MWD的译码部DEC的pMOS晶体 管和nMOS晶体管同时导通，从而防止产生贯通电流。即，可以防止主字 译码器MWD误操作。
与预译码信号RX67Z的激活同步地来选择对应于存取请求的主字线 MWLX，并执行存取操作(图7中的(i))。从存取信号ACTPZ的激活 到主字线MWLX的选择的时间为T1。
存取操作结束，定时信号WLENZ被去除激活(图7中的(j))，预 译码信号RX67Z被去除激活(图7中的(k))。预译码信号RX67Z被去 除激活后，通过锁存电路来保持主字线MWLX的选择状态。另外，与基 本定时信号RASZ的去除激活同步地来激活复位信号RSTX和块复位信号 SRSTX(图7中的(l))。译码部DEC的pMOS晶体管同步于块复位信 号SRSTX的激活而导通，为了进行存取操作而选择的主字线MWLX被去 除激活(图7中的(m))。停止外部地址EAL0-12Z的供应，将块选择 信号RBLKSELZ去除激活(图7中的(n))，块复位信号SRSTX被再 次去除激活(图7中的(o))。于是，一个存取周期结束。
图8示出了在执行读出操作或写入操作时的主字译码器MWD和冗余 主字译码器RMWD的操作的其他示例。在该示例中示出了主字线MWLX 或者存储单元MC等有不良，冗余位信号RHITX被激活的情况。对于与 图7相同的操作省略其详细说明。
首先，和图7相同，激活复位信号RSTX和块复位信号SRSTX(图8 中的(a))，去除选择为了执行刷新操作而持续选择的主字线MWLX (图8中的(b))。熔丝电路34接收行地址RA6-12Z来激活冗余位信号 RHITX(图8中的(c))。由于通过冗余位信号RHITX的激活来禁止预 译码信号RX67Z的激活，并激活块复位信号PRSTX，因此，主字译码器 MWD保持主字线MWLX的去除选择状态。由于通过熔丝电路34来激活 冗余选择信号RWSZ，并使块复位信号SRSTX(RPRSTX)去除激活，因 此冗余字译码器RMWD选择冗余主字线RMWLX(图8中的(d))。 即，实施主字线的置换来补救不良。从存取信号ACTPZ的激活到冗余主 字线RMWLX的选择的时间和图7相同，为T1。之后，存取操作结束， 和图7一样，冗余主字线RMWLX被去除选择。
图9和图10示出了第一实施方式的判优器/操作控制电路16、复位控 制电路18、以及复位信号生成电路20的操作。图9右端的波形与图10左 端的波形相连。在虚拟SRAM内部自动执行的刷新操作按照每一刷新请 求，首先更新行块RBLK的编号，接着更新子字线SWL的编号，最后更 新主字线MWLX的编号。更新顺序由刷新地址发生电路14所生成的内部 地址IAL0-12Z的分配来确定。在该示例中，虚拟SRAM在第二和第三个 刷新请求SRTZ之间顺次接收写入请求和猝发写入请求。在猝发写入操作 之后，没有接收存取请求的待机状态持续。在刷新操作和写入操作(或者 读出操作)中，与存储单元MC连接的子字线SWL与基本定时信号RASZ 的高电平期间同步地被激活。在猝发存取操作(猝发写入操作或者猝发读 出操作)中，响应一次写入请求或者读出请求，即使在芯片使能信号/CE1 被去除激活后还可以连续执行写入操作或者读出操作。
在图9中，与第一个刷新操作的开始同步地来生成入口脉冲信号 ENTPX(图9中的(a))，并激活复位禁止信号NORSTZ(图9中的 (b))。在复位禁止信号NORSTZ的激活期间，虚拟SRAM变成复位禁 止模式。通过复位禁止信号NORSTZ和基本定时信号RASZ的OR逻辑来 生成复位信号RSTX(图9中的(c))。在复位信号RSTX的去除激活 (高电平)期间禁止主字线MWLX的去除选择。
在第二个刷新操作的执行过程中或者在执行之后紧接着供给写入请求 (CEX＝低电平)，激活命令锁存信号CMDLPZ(图9中的(d))。与 命令锁存信号CMDLPZ同步地来生成出口脉冲信号EXITPX，并将复位禁 止信号NORSTZ去除激活(图9中的(c))。于是，复位禁止模式被解 除。与复位禁止信号NORSTZ的去除激活或者伴随复位操作的基本定时信 号RASZ的去除激活中的较早的一个同步，激活复位信号RSTX(图9中 的(f))。
通过复位信号RSTX的去除激活而在执行写入操作的行块RBLK中去 除选择为了进行刷新操作而持续选择的主字线MWLX，并选择执行写入 操作的主字线MWLX。其他行块RBLK为了进行刷新操作而持续选择主 字线MWLX。
接着供给猝发写入请求，激活命令锁存信号CMDLPZ(图9中的 (g))。在猝发写入请求之后紧接着发生第三个刷新请求(图9中的 (h))。在猝发写入操作期间执行与该刷新请求相对应的刷新操作。在 这里，为了简化说明而示出通过两次写入操作来执行猝发操作的示例。复 位控制电路18在猝发写入操作过程中接收猝发标志信号WLCHCTLZ(图 9中的(i))，所述猝发标志信号WLCHCTLZ具有比用于刷新操作的基 本定时信号RASZ的激活期间长的激活期间。因此，即使执行刷新操作也 不会激活复位禁止信号NORSTZ(图9中的(j))。在复位禁止信号 NORSTZ的去除激活过程中，与基本定时信号RASZ的去除激活同步地来 激活复位信号RSTX(图9中的(k))。
在判优器/操作控制电路16的控制下，在最初的猝发写入操作之后紧 接着执行第三个刷新操作(图9中的(l))。在猝发写入操作结束之后， 与第四个刷新操作的开始同步地来激活复位禁止信号NORSTZ(图9中的 (m))。之后，由于没有发生存取请求，因此复位禁止信号NORSTZ保 持激活状态。所以，除非主字地址X67Z、X89Z、X101112Z得以更新， 否则不会去除选择为了进行刷新操作而选择的主字线MWLX。
在图10中，对最后的子字线SWL3(子字译码器SWD3)执行第 33～48个刷新操作。在此期间，将内部地址的位IALA-5Z保持在高电平， 刷新地址发生电路14将刷新计数信号SRTXZ保持在高电平(图10中的 (a))。通过低电平的刷新计数信号SRTXZ来使复位禁止信号NORSTZ 去除激活(图10中的(b))。因此，与用于刷新操作的基本定时信号 RASZ的去除激活同步地来顺次去除选择在各个行块RBLK中选择的主字 线MWLX。在对4条子字线SWL0-3顺次执行刷新操作之后，对其他的主 字线MWLX的子字线SWL0执行刷新操作。通过与最后的子字线SWL3 的刷新操作的结束同步地来去除选择所选择的主字线MWLX，可以在接 下来的刷新操作中迅速选择相邻的主字线MWLX。
图11示出了第一实施方式中的存储器核心CORE的操作。为了简化 说明，所示出的例子中存储器核心CORE具有四个行块RBLK0-3和两条 子字线SWL0-1。标给刷新信号REFPZ的数字表示执行刷新操作REF的 行块RBLK的编号。
由于向刷新地址发生电路14所生成的内部地址IAL的低位2位(实 际为低位4位)分配行块RBLK，因此在每一刷新请求中，通过对每一个 行块RBLK的编号进行依次增量来执行刷新操作REF。在该示例中，执行 刷新操作REF的行块RBLK2的存取操作ACT紧接在第三个刷新操作 REF之后被执行。另外，在第六个刷新操作REF之后，执行与执行刷新操 作REF的行块RBLK1不同的行块RBLK3的存取操作ACT。
此时，仅在产生了存取请求的行块RBLK中进行主字线MWLX的去 除选择。在其他的行块RBLK中，被选择的主字线MWLX保持选择状 态。由于没有同时去除选择多条主字线MWLX，因此可以分散由主字线 MWLX的充放电所引起的峰值电流。因此，与同时去除选择多条主字线 MWLX的情况相比，可以减小电压降。换言之，可以使电源布线变细，从 而可以减小虚拟SRAM的芯片大小。另外，不容易发生电源布线的电迁 移，提高了可靠性。
在各个行块RBLK0-3中，当没有发生存取请求时，在除最后的子字 线SWL1(实际上为SWL3)之外的子字线SWL0(实际上为SWL0-2)的 刷新操作REF中，与刷新操作REF的开始同步地来选择主字线MWLX。 即使刷新操作REF结束了，仍然保持主字线MWLX的选择状态(第一、 第二、第四、第九、第十个刷新操作REF)。但当发生了存取请求时，去 除选择被选择的主字线MWLX，并选择对应存取请求的主字线MWLX (第一、第二个存取操作ACT)。当刷新地址和存取地址相同时，主字线 MWLX在去除选择之后被再次选择。
在各个行块RBLK0-3中，在最后的子字线SWL1的刷新操作REF (第五、第六个REF)中，与刷新操作REF的结束同步地来去除选择主字 线MWLX。当通过执行存取操作ACT来去除选择主字线MWLX时(第 七、第八个REF)，仅在刷新操作REF期间选择主字线MWLX。由于刷 新操作之后的主字线MWLX的去除选择也是在每个行块RBLK中进行 的，因此能够分散由主字线MWLX的充放电所引起的峰值电流。
在第一实施方式中，在各个行块RBLK中，在对应的所有子字线 SWL的刷新操作结束之前，或者在接收存取请求之前，不去除选择为了进 行刷新操作而选择的主字线MWLX。因此能够降低主字线MWLX的去除 选择和选择的频率。特别是由于主字线MWLX与分散配置在存储器核心 CORE内的子字译码器SWD相连接，因此其布线长度比较长。从而使得 由于主字线MWLX的选择/去除选择而发生的充放电电流比较大。通过根 据本发明来降低主字线MWLX的选择/去除选择的频率，可以减小主字线 MWLX的充放电电流，并能够削减虚拟SRAM的电流消耗。另外，由于 在每个行块RBLK中选择/去除选择主字线MWLX，因此可以分散由于主 字线MWLX的充放电而引起的峰值电流。
通过复位控制电路18和复位信号生成电路20来生成行块RBLK通用 的复位信号RSTX，通过在每个行块RBLK中形成的块复位控制电路 RSTC来生成块复位信号SRSTX，由此，可以用简单的电路来容易地去除 选择主字线MWLX，该主字线MWLX是在根据存取请求而被存取的行块 RBLK内所选择的。
由于在去除选择刷新用的主字线MWLX之后选择存取用的主字线 MWLX，因此可以防止字线SWL的多次选择。其结果是能够防止虚拟 SRAM的误操作。另外，由于不需要指定要被去除选择的主字线 MWLX，因此可以简化对主字线MWLX进行去除选择的电路。
通过与刷新操作的开始同步地来生成入口脉冲信号ENTPX，可以防 止触发器40误操作，从而能够可靠地激活复位禁止信号NORSTZ或使之 去除激活。
通过在猝发存取过程中屏蔽复位禁止信号NORSTZ的激活，可以防止 在猝发存取过程中使复位控制电路18和复位信号生成电路20进行无益的 操作。其结果是，能够在削减这些电路的电能消耗的同时，节省使复位禁 止信号NORSTZ去除激活的时间。
在与主字线MWLX连接的子字线SWL0-3中的被最后刷新的子字线 SWL3的选择期间，即，在刷新地址的位IAL4-5Z(RA4-5Z)均为高电平 期间，可以通过使复位禁止信号PNORSTZ去除激活，与子字线SWL3的 刷新操作的结束同步地来去除选择无需选择的主字线MWLX。因此，可 以在通过更新刷新地址来切换主字线MWLX时防止同时去除选择或选择 两个主字线MWLX，并能够简单地控制主字线MWLX的切换。
由于在虚拟SRAM接通电源时去除选择所有的主字线MWLX，因此 通过响应初始化信号CLRX来使复位禁止信号NORSTZ去除激活，由此 可以防止多次选择字线SWL，并防止虚拟SRAM误操作。
通过与从熔丝电路34输出的冗余位信号RHITX同步地使为了刷新用 而选择的主字线MWLX去除激活，即使在具有冗余主字线RMWLX的虚 拟SRAM中，也可以保持通过刷新操作而选择的主字线MWLX的选择状 态，并在向冗余主字线RMWLX进行存取时去除选择对应的主字线 MWLX。
将刷新地址IAL0-12Z从低位开始顺序分配给行块RBLK、子字线 SWL、主字线MWLX，由此，当反复执行刷新操作时，可以将主字线 MWLX的切换频率降到最低，从而可以削减虚拟SRAM的电流消耗。
图12示出了本发明的半导体存储器的第二实施方式的主要部分。对 与第一实施方式相同的元件标以相同的标号，并省略详细说明。该半导体 存储器是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟 SRAM例如被用作安装在便携式电话机等便携式机器上的工作存储器。该 实施方式具有触发器40A以代替第一实施方式的触发器40(图2)。其他 结构和第一实施方式相同。
在触发器40A中，接收出口脉冲信号EXITPX的NAND门的nMOS 晶体管的阈值电压被设定得比其他nMOS晶体管的阈值电压低。换言之， 从入口信号ENTPX经由节点ND2而反馈至输入的信号路径中所存在的部 分晶体管的阈值电压被设定得比其他晶体管的阈值电压低。因此，即使在 接收到脉冲宽度比较窄的入口脉冲信号ENTPX(激活期间)时，触发器 40A也能够使节点ND2可靠地变成低电平。即，在本实施方式中，可以防 止触发器40A的状态不稳定，并能够可靠地使其输出反相。特别地，如图 2所示，使用定时不同的多个信号WLSPX、CEX、REFZ、WLCHCTLZ 来生成入口脉冲信号ENTPX。其中，由于芯片使能信号CEX和内部刷新 信号REFZ彼此不是同步生成的，所以有时其生成定时会有偏移。因此， 入口脉冲信号ENTPX的脉冲宽度容易发生变化。从而可以通过降低阈值 电压来高速进行触发器40A的内部操作，并能够防止触发器40A的误操 作。
以上，在第二实施方式中也能够获得与第一实施方式相同的效果。另 外，即使在入口脉冲信号ENTPX的脉冲宽度比较窄的情况下，也能够可 靠地激活复位禁止信号NORSTZ。即，当因半导体制造条件的变化而使得 定时信号的生成定时发生偏移时，也能够防止虚拟SRAM的误操作。
图13示出了本发明的半导体存储器的第三实施方式的主要部分。对 与第一实施方式相同的元件标以相同的标号，并省略详细说明。该半导体 存储器是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟 SRAM例如被用作安装在便携式电话机等便携式机器上的工作存储器。本 实施方式具有滤波器42B以代替第一实施方式的滤波器42(图2)。其他 结构和第一实施方式相同。
滤波器42B具有接收节点ND1以及节点ND2的反相逻辑的AND电 路。在本实施方式中，由于在从节点ND2到输出预复位禁止信号 PNORSTZ的节点之间的信号路径中存在三个逻辑门，因此滤波效果比第 一实施方式的滤波器42大。即，即使在由于噪声等影响而使入口脉冲信 号ENTPX具有多个细小脉冲的情况下，也能够防止预复位禁止信号 PNORSTZ被激活。
以上，在第三实施方式中也能够获得与第一实施方式相同的效果。另 外，可以通过滤波器42B来可靠地去除入口脉冲信号ENTPX上所带的噪 声，即，可以防止虚拟SRAM的误操作。
图14示出了本发明的半导体存储器的第四实施方式。对与第一实施 方式相同的元件标以相同的标号，并省略详细说明。该半导体存储器是作 为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟SRAM例如 被用作安装在便携式电话机等便携式机器上的工作存储器。
虚拟SRAM包括：外部命令输入电路10C；刷新请求发生电路12； 刷新地址发生电路14；判优器/操作控制电路16；外部地址输入电路22； 外部数据输入输出电路24；内部行地址生成电路26；预译码器28C、 30、32；熔丝电路34；存储器核心CORE；以及测试控制电路TC(第一 和第二测试控制电路)。
当在命令端子CMD接收测试命令时，外部命令输入电路10C根据测 试命令来激活测试激活信号TM1Z、TM2Z中的某一个，当接收测试解除 命令时，外部命令输入电路10C使测试激活信号TM1Z、TM2Z被去除激 活。虚拟SRAM在接收测试命令时，从普通操作模式转移到测试模式，当 接收测试解除命令时，从测试模式转移到普通操作模式。外部命令输入电 路10C的其他功能和第一实施方式的外部命令输入电路10相同。
预译码器28C在生成脉冲状的预译码信号X23PZ<0:3>这一方面和第 一实施方式的预译码器28不同。另外，字译码器WDEC和第一实施方式 不同。测试控制电路TC响应测试激活信号TM1Z、TM2Z的激活来分别 激活第一测试信号TOPENZ和第二测试信号TSWLZ。其他结构和第一实 施方式相同。
图15详细示出了图14所示的字译码器WDEC。与第一实施方式的字 译码器WDEC(图5)的不同之处在于：不接收复位信号RSTX；块复位 控制电路RSTC具有输出地址锁存信号AINZ、AINX的地址锁存控制电路 ALC以代替输出块复位信号SRSTX的电路；具有对预译码信号 X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>进行锁存的地址锁存电路 ADLT；以及主字译码器MWD和冗余主字译码器RMWD不同。其他结构 和第一实施方式相同。另外，行块选择信号RBLKSELPZ具有与预译码信 号X23P<0:3>同步的脉冲状的脉冲波形。
地址锁存控制电路ALC与脉冲状的行块选择信号RBLKSELPZ同步 地来生成地址锁存信号AINZ、AINX。地址锁存信号AINZ、AINX是互 补信号。当地址锁存信号AINZ为高电平时，地址锁存电路ADLT经由预 译码信号X67Z、X89Z、X101112Z来输出地址锁存信号AINZ，并作为锁 存译码信号LX67Z、LX89Z、LX101112Z而输出给主字译码器MWD，并 且与地址锁存信号AINZ向低电平变化同步地来锁存预译码信号X67Z、 X89Z、X1C1112Z。主字译码器MWD利用锁存译码信号LX67Z、 LX89Z、LX101112Z来选择主字线MWLX。
图16详细示出了地址锁存控制电路ALC和地址锁存电路ADLT。当 行块选择信号RBLKSELPZ或者第一测试信号TOPENZ为高电平期间，地 址锁存控制电路ALC输出低电平的地址锁存信号AINX和高电平的地址 锁存信号AINZ。第一测试信号TOPENZ是行块RBLK0-15的地址锁存控 制电路ALC共用的信号。在测试模式中，当为了实施字线的多次选择测 试或者干扰测试而同时选择多个行块RBLK的主字线MWLX时，激活第 一测试信号TOPENZ。例如在干扰测试中，选择与目标字线MWLX、 SWL相邻接的字线MWLX、SWL来研究对目标字线MWLX、SWL的影 响。第一测试信号TOPENZ在普通操作模式中被固定为低电平。
地址锁存电路ADLT包括：CMOS传输门，在地址锁存信号AINZ为 高电平时导通，并传输预译码信号(X67Z<0>等)；与CMOS传输门的输 出连接的锁存器；以及AND电路，其一个输入与锁存器的输出连接，并 输出锁存译码信号(LX67X<0>等)。锁存器在地址锁存信号AINZ为低 电平期间被激活，并保持接收到的预译码信号。AND电路输出正逻辑的锁 存译码信号(LX67X<0>等)。
AND电路的另一输入经由逆变器来接收第二测试信号TSWLZ。第二 测试信号TSWLZ是所有行块RBLK0-15的地址锁存电路ADLT以及所有 主字译码器MWD共用的信号。在测试模式中，为了高效地实施老化测试 (burn-in test)模式，在选择所有的主字线MWLX时激活第二测试信号 TSWLZ。第二测试信号TSWLZ在普通操作模式中被固定为低电平。
图17详细示出了主字译码器MWD和冗余主字译码器RMWD。图 中，锁存译码地址LX67Z、LX89Z、LX101112Z分别表示锁存译码信号 LX67Z<0:3>、LX89Z<0:3>、LX101112Z<0:7>中某一个。通用电路 COM是被主字译码器MWD、RMWD共用的电路。通用电路COM包 括：主字译码器MWD用的电平转换LEVC1；和冗余主字译码器 RMWD的电平转换器LEVC2。
在冗余位信号RHITX的去除激活过程中，电平转换器LEVC1将锁存 译码信号LX67Z的高电平从内部电源电压VII转换成升压电压VPP，生成 锁存译码信号PRLX67Z。为了在冗余位信号RHITX的激活过程中选择所 有的主字线MWLX，电平转换LEVC1将锁存译码信号PRLX67Z固定 为低电平。在冗余位信号RHITX的去除激活过程中，根据锁存信号 LX67Z来生成锁存译码信号RLX67Z。电平转换器LEVC2将冗余选择信 号RWSZ(图3所示的RWS0Z-RWS15Z中的某一个)或者第二测试信号 TSWLZ的高电平从内部电源电压VII转换成升压电压VPP，并作为冗余 选择信号PRWSZ输出。
主字译码器MWD包括：在其栅极接收锁存译码信号PRLX67Z的 pMOS晶体管；在其栅极分别接收锁存译码信号RLX67Z、LX89Z、 LX101112Z的nMOS晶体管；与pMOS晶体管的漏极连接的锁存器；以及 复位电路，该复位电路具有与锁存器的输出连接、并在其栅极分别接收锁 存译码信号LX89Z、LX101112Z的nMOS晶体管。分别接收锁存译码信 号PRLX67Z、RLX67Z、LX89Z、LX101112Z的PMOS晶体管和nMOS 晶体管串联在升压电源线VPP和接地线VSS之间。锁存器的输出经由逆 变器而与主字线MWLX连接。当复位电路(nMOS晶体管)导通时，主 字线MWLX被去除选择。
冗余主字译码器RMWD是与第一实施方式(图6)相同的电路。因 此以每个主字线MWLX为单位来实施不良补救。冗余主字译码器RMWD 的pMOS晶体管在栅极接收冗余选择信号PRWSZ。冗余主字译码器 RMWD的nMOS晶体管在栅极接收冗余选择信号RWSZ和内部电源电压 VII。在图示的主字译码器MWD、RMWD中，在高电平时使用升压电压 VPP的信号仅有锁存译码信号PRLX67Z和冗余选择信号PRWSZ。可以通 过将使用升压电压VPP的信号限制在最小限度来削减生成升压电压VPP 的升压电路的电能消耗。其结果是，尤其能够削减虚拟SRAM的待机电 流。
图18示出了在第四实施方式中执行读出操作或写入操作时的主字译 码器MWD和冗余主字译码器RMWD的操作。对于与图7相同的操作省 略详细说明。在该示例中示出了主字线MWLX或者存储单元MC等没有 不良，冗余位信号RHITX没有被激活的情况。
首先，响应存取命令(读出命令或写入命令)来激活存取信号 ACTPZ(图18中的(a))。与存取信号ACTPZ的激活同步地来激活作 为存取对象(ACT)的预译码信号X67Z、X89Z、X101112Z(图18中的 (b))。同时，对为了刷新操作而保持在内部行地址生成电路26中的行 地址RA0-12Z(内部地址IAL0-12Z)进行切换，因此，作为刷新对象 (REF)的预译码信号X67Z、X89Z、X101112Z被去除激活(图18中的 (c))。
在执行存取操作的行块RBLK中，激活行块选择信号RBLKSELPZ， 并与行块选择信号RBLKSELPZ同步地来激活地址锁存信号AINZ(图18 中的(d))。执行存取操作的行块RBLK的地址锁存电路ADLT锁存预 译码信号X67Z、X89Z、X101112Z，并作为锁存译码信号LX67Z、 LX89Z、LX101112Z输出(图18中的(e))。在执行存取操作的行块 RBLK中，由于使为了执行刷新而被激活的锁存译码信号LX67Z、 LX89Z、LX101112Z、PRLX67Z去除激活，因此，为执行刷新操作而持续 选择的主字线MWLX被去除选择(图18中的(f))。同时，去除选择 用于执行存取操作的主字线MWLX(图18中的(g))，该存取操作中存 取对象(ACT)的锁存译码信号LX67Z、LX89Z、LX101112Z、PRLX67Z 被激活。由于同时进行主字线MWLX的去除选择和选择，因此，从存取 信号ACTPZ的激活到主字线MWLX的选择的时间T2比第一实施方式的 T1短。
在没有执行存取操作的行块RBLK中，由于没有激活行块选择信号 RBLKSELPZ，并且没有输出地址锁存信号AINZ、AINX，因此，地址锁 存电路ADLT持续激活用于执行刷新的锁存译码信号LX67Z、LX89Z、 LX101112Z。即，作为刷新对象的主字线MWLX的去除选择仅在产生了 存取请求的行块RBLK中进行。
图19示出了在执行读出操作或写入操作时的主字译码器MWD和冗 余主字译码器RMWD的操作的其他示例。在该示例中示出了主字线 MWLX或者存储单元MC等发生不良，冗余位信号RHITX被激活的情 况。对于与图18相同的操作省略详细说明。
在该示例中，熔丝电路34接收行地址RA6-12Z，并激活冗余位信号 RHITX(图19中的(a))。通过冗余位信号RHITX的激活来使为了刷 新操作而被激活的锁存译码信号PRLX67Z去除激活(图19中的 (b))。同时激活冗余选择信号RWSZ(图中未示出)，选择冗余主字 线RMWLX(图19中的(c))。在该示例中，由于同时进行主字线 MWLX、RMWLX的去除选择和选择，因此，从存取信号ACTPZ的激活 到冗余主字线RMWLX的选择的时间T2比第一实施方式的T1短。
和图18一样，在没有执行存取操作的行块RBLK中，由于没有输出 地址锁存信号AINZ、AINX以及冗余位信号RHITX，因此，地址锁存电 路ADLT持续激活用于执行刷新的锁存译码信号LX67Z、LX89Z、 LX101112Z。即，作为刷新对象的主字线MWLX的去除选择仅在产生了 存取请求的行块RBLK中进行。
图20示出了第四实施方式的存储器核心CORE的操作。对于和图11 相同的操作省略详细说明。和第一实施方式(图11)相同，为了简化说明 而示出存储器核心具有四个行块RBLK0-3和两条子字线SWL0-1的示例。 标给刷新信号REFPZ的数字表示执行刷新操作REF的行块RBLK的编 号。
本实施方式在下述方面和第一实施方式不同。首先，同时进行为了刷 新操作而选择的主字线MWLX的去除选择和用于存取操作的主字线 MWLX的选择。在各个行块RBLK中，在执行下一个操作之前持续选择 主字线MWLX，而与刷新操作和存取操作无关。即使在最后的子字线 SWL1(实际上为SWL3)的刷新操作REF之后，还持续选择主字线 MWLX。
以上，在第四实施方式中也能够取得和第一实施方式相同的效果。另 外，通过分别对应用于选择主字译码器MWD的译码信号X67Z<0:3>、 X89Z<0:3>、X101112Z<0:7>来形成地址锁存电路ADLT，可以根据保 持在地址锁存电路ADLT中的锁存译码信号LX67Z、LX89Z、LX101112Z 来选择或去除选择主字线MWLX。因此，通过根据对应存取请求而供给 的外部地址EAL来改变地址锁存电路ADLT的状态，可以去除选择为了 刷新而被选择的主字线MWLX，并可以同时选择存取用的主字线 MWLX。其结果是，不需要第一实施方式的用于生成复位禁止信号 PNORSTZ、复位信号RSTX以及块复位信号SRSTX的电路。即，通过简 单的逻辑电路即可在刷新操作之后保持主字线MWLX的选择状态，并可 在每个存储块中切换响应存取请求而选择的主字线MWLX。由于电路结 构简单，因此可以缩短电路设计时的操作验证时间。由于同时切换两条主 字线MWLX的去除选择/选择，因此，能够缩短从存取请求到开始存取操 作的时间T2。即，可以缩短存取时间。
在测试模式中，通过激活地址锁存控制电路ALC共用的第一测试信 号TOPENZ，并与第一测试信号TOPENZ的激活同步地来生成地址锁存信 号AINZ、AINX，能够使各个行块RBLK的地址锁存电路ADLT同时操 作。其结果是，可以实施字线SWL的多次选择测试以及干扰测试。
在测试模式中，通过激活主字译码器MWD共用的第二测试信号 TSWLZ，能够与第二测试信号TSWLZ的激活同步地来同时选择所有的主 字线MWLX。其结果是，可以缩短老化测试的测试时间。
图21和图22示出了本发明的半导体存储器的第五实施方式的主要部 分。对与第一和第四实施方式相同的元件标以相同的标号，并省略详细说 明。该半导体存储器是作为虚拟SRAM而在硅衬底上使用CMOS工艺来 形成的。虚拟SRAM例如被用作安装在便携式电话机等便携式机器上的工 作存储器。在本实施方式中，地址锁存电路ADLT、主字译码器MWD以 及冗余主字译码器RMWD和第四实施方式不同。其他结构和第一实施方 式相同。主字译码器MWD和冗余主字译码器RMWD的操作、以及存储 器核心CORE的操作和第四实施方式(图18-图20)相同。
在图21中，地址锁存电路ADLT是差动输入型的锁存器，该地址锁 存电路ADLT在地址锁存信号AINZ为高电平时接收预译码信号 (X67Z<0>)，在地址锁存信号AINZ为低电平时保持所接收到的信号。 接收到的预译码信号被作为锁存译码信号(LX67X<0>等)输出。地址锁 存电路ADLT具有将接收到的预译码信号的高电平从内部电源电压VII转 换成升压电压VPP的电平转换器(level shifter)。即，从地址锁存电路 ADLT输出的所有的锁存预译码信号的高电平被设定为升压电压VPP。
在图22中，将四输入NAND门和两个逆变器串联起来构成主字译码 器MWD，其中，所述四输入NAND门接收锁存译码信号PLX67Z、 PLX89Z、PLX101112Z以及冗余位信号RHITX，该锁存译码信号 PLX67Z、PLX89Z、PLX101112Z将高电平设定成升压电压VPP，该冗余 位信号RHITX通过电平转换器LEVC而将高电平转换成升压电压VPP。 最后一级的逆变器与主字线MWLX连接。冗余主字译码器RMWD是和主 字译码器MWD相同的电路。冗余主字译码器RMWD的四输入NAND门 接收升压电压VPP以及冗余选择信号RWSZ，该冗余选择信号RWSZ通 过电平转换器LEVC而将高电平转换成升压电压VPP。最后一级的逆变器 和冗余主字线RMWLX连接。
在本实施方式中，通过将所有的锁存译码信号(PLX67Z等)的高电 平电压统一为升压电压VPP，可以用简单的逻辑门来构成主字译码器 MWD和冗余主字译码器RMWD。特别是，由于很多主字译码器MWD形 成在存储器核心CORE内，因而简化字译码器MWD的电路而带来的减小 芯片大小的效果很显著。
以上，在第五实施方式中也能够取得和第一以及第四实施方式相同的 效果。另外通过在地址锁存电路ADLT内形成电平转换器，可以将供给 主字译码器MWD以及冗余主字译码器RMWD的地址的电压(高电平电 压)均设定成相同的值。其结果是，可以简单地构成主字译码器MWD和 冗余主字译码器RMWD，从而能够减小虚拟SRAM的芯片大小。其结果 是能够削减芯片成本。
图23示出了本发明的半导体存储器的第六实施方式。对与第一实施 方式相同的元件标以相同的标号，并省略详细说明。该半导体存储器是作 为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟SRAM例如 被用作安装在便携式电话机等便携式机器上的工作存储器。本实施方式的 虚拟SRAM包括：两个存储体BANK0-1，可相互独立操作并具有存储器 核心CORE；以及用于选择存储体BANK0-1的存储体译码器46。
外部地址输入电路22D是通过在第一实施方式的外部地址输入电路 22中附加接收一位存储体地址BA0的输入缓冲器而构成的。存储体译码 器46与基本定时信号RASZ同步地来从存储体地址BA0中生成存储体选 择信号BRAS0Z、BRAS1Z。各个存储体BANK0-1具有：复位信号生成电 路(复位禁止控制电路)20、用于选择行块RBLK的预译码器28D、用于 选择主字线MWLX的预译码器30D、预译码器32、以及第一实施方式的 存储器核心CORE。复位信号生成电路20接收存储体选择信号BRAS0Z (或BRAS1Z)而不是接收基本定时信号RASZ来进行操作。即，通过形 成在各存储体BANK0-1上的复位信号生成电路20，只有接收到存取请求 的存储体BANK才根据复位禁止信号NORSTZ的去除激活来激活复位信 号RSTX。预译码器28D、30D除了具有锁存功能之外，其他和第一实施 方式的预译码器28、30相同。本实施方式的其他结构和第一实施方式相 同。
图24详细示出了图23所示的存储体BANK0-1。各个存储体BANK0- 1具有定时控制电路48。存储体BANK0-1的结构相同，因此仅说明存储 体BANK0。定时控制电路48在预定期间与存储体选择信号BRAS0Z的上 升沿同步地来激活存储体激活信号BACTP0Z。预译码器28D、30D在存 储体激活信号BACTP0Z的高电平期间接收行地址RA0-3Z、RA6-12Z，并 与存储体激活信号BACTP0Z的下降沿同步地来锁存所接收到的信号。
图25示出了第六实施方式的虚拟SRAM的操作。该实施方式的特征 在于，仅在有存取请求的存储体BANK中生成复位信号RSTX。因此，仅 在有存取请求的行块RBLK中与块复位信号SRSTX的激活同步地进行为 了刷新请求而持续选择的主字线MWLX的去除选择(图25中的(a、 b))。另外，响应存储体BANK的去除激活来激活复位信号RSTX(图 25中的(c))。响应由存储体BANK的去除激活而引起的行块RBLK的 去除激活来使块复位信号SRSTX去除激活(图25中的(d))。
以上，在第六实施方式中也能够取得和第一实施方式相同的效果。另 外，形成在各存储体BANK0-1上的复位信号生成电路20将复位信号 RSTX仅传递给根据存储体地址而选择的存储体BANK，由此，当接收存 取请求时，在每个存储体BANK中可以独立地去除选择主字线MWLX。 在存取请求没有涉及的存储体BANK中，由于能够防止主字线MWLX所 不需要的去除选择，因此能够削减电能消耗。
图26示出了本发明的半导体存储器的第七实施方式。对与第一和第 四实施方式相同的元件标以相同的标号，并省略详细说明。该半导体存储 器是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟 SRAM例如被用作安装在便携式电话机等便携式机器上的工作存储器。该 实施方式的虚拟SRAM包括：两个存储体BANK0-1，可相互独立操作并 具有存储器核心CORE；以及用于选择存储体BANK0-1的存储体译码器 46。
用于选择主字线MWLX的预译码器30和第六实施方式不同，其由存 储体BANK0-1共用。预译码器30不具备锁存功能。用于选择行块RBLK 的预译码器28E形成在每个存储体BANK0-1中。其他结构和第四实施方 式相同。
图27详细示出了图26所示的存储体BANK0-1。各个存储体BANK0- 1具有和第六实施方式相同的定时控制电路48以及和第四实施方式相同的 块复位控制电路RSTC。预译码器28E由存储体BANK0-1共用的预译码 器28E-1以及形成在各个存储体BANK0-1中的预译码器28E-2来构成。 预译码器28E-1对行地址RA2-3Z进行预译码，并生成译码信号X23Z<0: 3>。译码信号X23Z<0:3>和第四实施方式的译码信号X23PZ<0:3>不 同，其不是脉冲信号。预译码器28E-2在存储体激活信号BACTP0Z(或 BACTP1Z)的高电平期间接收行地址RA0-1Z，并生成存储体译码信号 BX01Z<0:3>。然后，通过存储体译码信号X01Z<0:3>和预译码信号 X23Z<0:3>的AND逻辑来选择行块选择信号RBLKSELPZ。在各个存储 体BANK0-1中，块复位控制电路RSTC与行块选择信号RBLKSELPZ同 步地来生成地址锁存信号AINZ、AINX。
该实施方式的虚拟SRAM和第四实施方式(图15)一样，存储体 BANK0-1中的各个行块RBLK具有地址锁存电路ADLT，该地址锁存电 路ADLT与地址锁存信号AINZ、AINX同步地来锁存预译码信号X67Z、 X89Z、X101112Z。地址锁存信号AINZ、AINX仅在根据存储体地址 BA0-1Z而选择的存储体BANK中被激活。由于没有被选择的存储体 BANK的地址锁存电路ADLT不进行锁存操作，因此，可以将用于选择主 字线MWLX的预译码信号X67Z<0:3>、X89Z<0:3>、X101112Z<0:7> 的信号线布线成由存储体BANK0-1的地址锁存电路ADLT共用。另外， 在预译码器28E-2中，通过在存储体译码信号BX01Z<0:3>的生成中包括 存储体激活信号BACTP0Z(或BACTP1Z)的逻辑，可以将预译码信号 X23Z<0:3>的信号线布线成由存储体BANK0-1的地址锁存电路ADLT共 用。其结果是，可以将布线在存储体BANK0-1中的预译码信号线的数量 从第六实施方式的48条削减至28条。
图28示出了第七实施方式的虚拟SRAM的操作。该实施方式的特征 在于，仅在有存取请求的存储体BANK的行块RBLK中与块复位信号 SRSTX的激活同步地来进行为了刷新请求而持续选择的主字线MWLX的 去除选择(图28中的(a、b))。
以上，在第七实施方式中也能够取得和第一、第四、第六实施方式相 同的效果。另外，只有根据存储体地址BA0而选择的存储体BANK的地 址锁存电路ADLT可以通过锁存外部地址EAL而在每个存储体BANK中 独立地选择/去除选择主字线MWLX。在存取请求没有涉及的存储体 BANK中，由于能够防止主字线MWLX所不需要的去除选择，因此能够 削减电能消耗。
通过在地址锁存信号AINZ、AINX的生成逻辑中包括预译码信号 X01Z、X23PZ(行块地址)，可以仅在接收了存取请求的存储体BANK 中生成地址锁存信号AINZ、AINX。由于没有被选择的存储体BANK的 地址锁存电路ADLT不进行锁存操作，因此，可以将预译码信号 X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>的信号线布线成由存储体 BANK0-1共用。其结果是，可以将预译码信号X23PZ、X67Z、X101112Z 的信号线的数量几乎减去一半，从而能够削减虚拟SRAM的芯片大小。
图29示出了本发明的半导体存储器的第八实施方式的主要部分。对 与第一实施方式相同的元件标以相同的标号，并省略详细说明。该半导体 存储器是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟 SRAM例如被用作安装在便携式电话机等便携式机器上的工作存储器。本 实施方式具有刷新地址发生电路14A以代替第一实施方式的刷新地址发生 电路14。另外，字译码器WDEC和第一实施方式不同。其他结构和第一 实施方式相同。
刷新地址发生电路14A对于地址的分配和第一实施方式不同。即，在 刷新地址IAL0-12Z中，低位的4位IAL0-3Z用作选择行块RBLK0-15，接 下来的7位用作选择主字线MWLX，高位的2位用作选择子字线SWL。 在这里，为了避免和第一实施方式的说明相重复，按照从低位起的顺序， 将13位的刷新地址设定为IAL0-3Z(行块选择地址)、IAL6-12Z(主字 选择地址)、以及IAL4-5Z(子字选择地址)。另外，在输出用于选择 128条主字线MWLX0-127中的最后的主字线MWLX127的刷新地址的期 间(位IAL6-12Z均为高电平的期间)，刷新地址发生电路14A将刷新计 数信号SRTXZ保持为高电平。刷新地址发生电路14A的其他功能和第一 实施方式的刷新地址发生电路14相同。
图30示出了图29所示的存储器核心CORE的主要部分。字译码器 WDEC对应每个行块RBLK0-15而具有子字选择译码器SWDgen，该子字 选择译码器SWDgen用于根据译码信号X45Z<0:3>来选择子字选择信号 SWDZ<0:3>(子字选择信号线)。子字选择信号SWDZ<0:3>被提供给 分散配置在各行块RBLK内的子字译码器SWD。其他结构和第一实施方 式(图4)相同。由于子字选择信号线SWDZ与分散在行块RBLK内的子 字译码器SWD连接，因此其布线长度比较长。因此，通过子字选择信号 线SWDZ的选择/去除选择来产生较大的充放电电流。在本实施方式中， 如后所述，通过降低子字选择信号线SWDZ的选择/去除选择的频率来降 低充放电电流，削减电能消耗。
图31详细示出了图30所示的各个字译码器WDEC。块复位控制电路 RSTC的定时信号生成电路TSC所生成的定时信号WLENZ(生成字线 WL(＝SWL)的激活期间)被提供给主字译码器MWD。块复位信号 SRSTX被提供给子字选择译码器SWDgen，而不是供给主字译码器 MWD。对应每个行块RBLK0-15形成四个子字选择译码器SWDgen。子 字选择译码器SWDgen根据译码信号X45Z<0:3>来分别生成子字选择信 号SWDZ<0:3>。选择(激活)子字选择信号SWDZ的子字选择译码器 SWDgen响应块复位信号SRSTX的激活来去除选择子字选择信号 SWDZ。其他结构和第一实施方式(图5)相同。
图32详细示出了子字选择译码器SWDgen。子字选择译码器SWDgen 具有：在栅极接收块复位信号PRSTX的pMOS晶体管和nMOS晶体管； 在栅极接收预译码信号X45Z的nMOS晶体管；与pMOS晶体管的漏极连 接的锁存器以及由与锁存器的输出连接的两个逆变器组成的缓冲器。子 字选择译码器SWDgen的电源线与升压电压线VPP连接。
图33示出了在第八实施方式中执行读出操作或写入操作时的子字选 择译码器SEDgen的操作。在该示例中，示出了主字线MWLX或者存储 单元MC等没有不良，且冗余位信号RHITX没有被激活的情况。对与第 一实施方式(图7)相同的操作标以相同的标号。和第一实施方式的不同 之处在于，响应块复位信号SRSTX来去除选择、选择子字选择信号 SWDZ，而不是去除选择、选择主字线MWLX。即，响应块复位信号 SRSTX的激活，导通子字选择译码器SWDgen的pMOS晶体管，并且去 除选择为了执行刷新操作而持续选择的子字选择信号SWDZ(图33中的 (F))。响应块复位信号SRSTX的去除激活来选择对应存取请求的子字 选择信号SWDZ，并执行存取操作(图33中的(I))。子字选择译码器 SWDgen的pMOS晶体管与块复位信号SRSTX的激活同步地导通，并使 为了存取操作而选择的子字选择信号SWDZ去除激活(图7中的 (M))。从存取信号ACTPZ的激活到子字选择信号SWDZ的选择为止 的时间为T3。时间T3和第一实施方式(图7)的时间T1基本相同。其他 操作和第一实施方式相同。
图34示出了第八实施方式的判优器/操作控制电路16、复位控制电路 18以及复位信号生成电路20的操作。图34中根据存取请求来选择字线的 顺序和第一实施方式(图10)有所不同。即，在该实施方式中，按照每一 刷新请求，首先，切换行块RBLK，接着切换主字线MWLX，最后切换子 字线SWL。另外，在刷新地址发生电路14输出高电平的刷新计数信号 SRTXZ的期间，即根据刷新地址来指定最后的主字线MWLX127的期间 中，按照每一刷新请求SRTZ来输出复位信号RSTX。其他操作和第一实 施方式相同。
以上，在第八实施方式中也能够获得和第一实施方式相同的效果。 即，通过降低子字选择信号线SWDZ的选择/去除选择的频率，可以降低 充放电电流，从而能够削减虚拟SRAM的电能消耗。
图35示出了本发明的半导体存储器的第九实施方式的主要部分。对 其中与第一、第四以及第八实施方式相同的元件标以相同的标号，并省略 详细说明。该半导体存储器是作为虚拟SRAM而在硅衬底上使用CMOS 工艺来形成的。虚拟SRAM例如被用作安装在便携式电话机等便携式机器 上的工作存储器。该实施方式具有刷新地址发生电路14A以代替第四实施 方式的刷新地址发生电路14。刷新地址发生电路14A和第八实施方式的 相同。另外，字译码器WDEC和第四实施方式不同。其他结构和第四实施 方式相同。
图36详细示出了图35所示的字译码器WDEC。图36所示的字译码 器WDEC形成在各个行块RBLK0-15上。字译码器WDEC包括：用于根 据译码信号X45Z<0:3>来选择子字选择信号SWDZ<0:3>(子字选择信 号线)的四个子字选择译码器SWDgen；和向子字选择译码器SWDgen提 供锁存译码信号LX45Z<0:3>的地址锁存电路ADLT。地址锁存电路 ADLT与地址锁存信号AINZ、AINX同步地来锁存预译码信号X45Z<0: 3>，而不是锁存预译码信号X67Z<0:3>、X89Z<0:3>、X101112Z<0: 7>，并输出锁存译码信号LX45Z<0:3>。块复位控制电路RSTC的定时信 号生成电路TSC所生成的定时信号WLENZ被提供给主字译码器MWD。 其他结构和第四实施方式(图15)相同。
和第八实施方式(图30)相同，由于子字选择译码器SWDgen所生成 的子字选择信号SWDZ<0:3>与分散在行块RBLK中的子字译码器SWD 相连，因此其布线长度比较长。因此，通过子字选择信号线SWDZ的选择 /去除选择可产生较大的充放电电流。在本实施方式中，如后所述，通过降 低子字选择信号线SWDZ的选择/去除选择的频率来降低充放电电流，从 而削减电能消耗。
图37详细示出了地址锁存控制电路ALC和地址锁存电路ADLT。地 址锁存控制电路ALC和第四实施方式(图16)相同。为了输出正逻辑的 锁存译码信号LX45Z<0:3>，改变第四实施方式的地址锁存电路ADLT (图16)的逻辑来构成地址锁存电路ADLT。当第二测试信号TSWLZ为 高电平时，地址锁存电路ADLT将所有的锁存译码信号LX45Z<0:3>固 定为高电平。
图38详细示出了子字选择译码器SWDgen。子字选择译码器SWDgen 具有电平转换器LEVC1和由与电平转换器LEVC1的输出连接的两个逆变 器组成的缓冲器。子字选择译码器SWDgen的电源线和升压电压线VPP 连接。电平转换器LEVC1将锁存译码信号LX45Z的高电平从内部电源电 压VII转换成升压电压VPP，并输出给缓冲器。
图39示出了在第九实施方式中执行读出操作或写入操作时的子字选 择译码器SWDgen的操作。在该示例中示出了主字线MWLX或者存储单 元MC等没有不良，且冗余位信号RHITX没有被激活的情况。对与第四 实施方式(图18)相同的操作标以相同的标号。和第四实施方式的不同之 处在于，响应块复位信号SRSTX来去除选择、选择子字选择信号 SWDZ，而不是去除选择、选择主字线MWLX。即，响应块复位信号 SRSTX的激活来去除选择为了执行刷新操作而持续选择的子字选择信号 SWDZ(图39中的(F))，同时选择对应存取请求的子字选择信号 SWDZ(图39中的(G))。从存取信号ACTPZ的激活到子字选择信号 SWDZ的选择为止的时间为T4。时间T4和第四实施方式(图18)的时间 T2基本相同。由于同时进行子字选择信号SWDZ的去除选择和选择，因 此，从存取信号ACTPZ的激活到子字选择信号SWDZ的选择为止的时间 T4比第八实施方式的T3短。其他操作和第四实施方式相同。
图40示出了第九实施方式的存储器核心CORE的操作。为了简化说 明而示出存储器核心CORE具有四个行块RBLK0-3、两条主字线MWLX0 -1、以及两条子字线SWL0-1的示例。标给刷新信号REFPZ的数字表示 执行刷新操作REF的行块RBLK的编号。在本实施方式中，根据刷新地 址发生电路14A所生成的刷新地址IAL0-12Z，按照每一刷新请求，首先 是行块RBLK进行切换，接着主字线MWLX进行切换，最后是子字线 SWL(子字译码器SWD)进行切换。因此，按照每一刷新请求顺次选择 行块RBLK0-3内的子字选择信号SWDZ，而是不是选择主字线 MWLX。其他操作和第四实施方式相同。
以上，在第九实施方式中也能够获得和第一、第四以及第八实施方式 相同的效果。即，通过降低子字选择信号线SWDZ的选择/去除选择的频 率，可以降低充放电电流，从而能够削减虚拟SRAM的电能消耗。
在上述实施方式中，本发明针对用于具有分级结构的字线MWLX、 SWL的虚拟SRAM的示例进行了阐述。即，对在每一个行块RBLK中响 应存取请求来去除选择为了刷新操作而持续选择的主字线MWLX的示例 进行了阐述。但本发明不限于所述的实施方式。例如图41和图42所示， 本发明也可适用于具有没有被分级的字线WL(或冗余字线RWL)的虚拟 SRAM。即，在下述虚拟SRAM中，也可以在每个行块RBLK中响应存取 请求来去除选择为了刷新操作而持续选择的译码信号WDS，所述虚拟 SRAM具有接收预译码信号来生成译码信号WDS的第一字译码器WD1和 接收译码信号WDS和行地址RA4-5Z来选择字线WL中某一条的第二字 译码器WD2。另外，没有被分级的字线WL一般由用于构成存储单元MC 的传输晶体管的栅极的多晶硅布线和在多晶硅布线上方布置的金属布线构 成。
在上述的第一实施方式中，对子字线SWL3作为刷新对象时，在每次 刷新中去除选择主字线MWLX的示例进行了阐述。但本发明不限于所述 的实施方式。例如，当子字线SWL0成为刷新对象时，也可以去除选择在 此之前选择的主字线MWLX，并重新选择作为刷新对象的主字线 MWLX。
在上述的第四、第五以及第七实施方式中，对为了持续激活主字线 MWLX而用地址锁存电路ADLT来锁存预译码信号的示例进行了阐述。 但本发明不限于所述实施方式。也可以在锁存地址的状态下接收下一个外 部地址EAL或者刷新地址IAL，并对接收的地址进行冗余判定。在刷新操 作或存取操作中，能够通过对下一个刷新操作或者存取操作进行冗余判断 来缩短周期时间和存取时间。
图1示出了本发明的半导体存储器的第一实施方式。该半导体存储器 是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟SRAM 例如被用作安装在便携式电话机等便携式机器上的工作存储器。虚拟 SRAM具有响应一次存取请求，连续执行读出操作或写入操作的猝发存取 功能。
虚拟SRAM包括：外部命令输入电路10；刷新请求发生电路12；刷 新地址发生电路14；判优器/操作控制电路16；复位控制电路18(复位禁 止控制电路)；复位信号生成电路20(复位禁止控制电路)；外部地址输 入电路22；外部数据输入输出电路24；内部行地址生成电路26；用于选 择后述的行块RBLK(存储块)的预译码器28；用于选择后述的子字线 SWL(字线)的预译码器29；用于选择后述的主字线MWLX的预译码器 30；列地址CAD用的预译码器32；熔丝电路34(program circuit，编程电 路)；以及存储器核心CORE。复位控制电路18、复位信号生成电路 20、以及图4所示的块复位控制电路RSTC作为字控制电路来进行操作， 该字控制电路在刷新操作之后保持在每个行块RBLX中对应刷新地址而选 择的主字线MWLX(图4)的选择状态，并且仅仅去除选择由对应存取请 求而供给的外部地址EAL所选择的行块RBLK的主字线MWLX。一般 地，具有猝发存取功能的虚拟SRAM与由时钟端子接收的外部时钟同步工 作，但在本实施方式中省略了对外部时钟的记述。
外部命令输入电路10具有输入缓冲器，并接收供应给命令端子CMD 的命令信号CMD(例如芯片使能信号/CE1、写使能信号/WE、输出使能 信号/OE)。外部命令输入电路10具有命令译码器的功能，并根据接收的 命令信号CMD来输出用于执行读出操作的读出控制信号RDPZ以及用于 执行写入操作的写入控制信号WRPZ等。表示存取请求的芯片使能信号 /CE1作为内部芯片使能信号CEX而经由输入缓冲器被提供给内部电路。
刷新请求发生电路12具有刷新定时器(图中未示出)，其以规定的 周期产生用于刷新存储单元MC的刷新请求SRTZ。例如每隔几微妙(μs) 生成刷新请求SRTZ。刷新地址发生电路14与刷新请求SRTZ同步地进行 计数操作，并生成由13位构成的内部地址(以下也称为刷新地址)IAL0- 12Z。在刷新地址IAL0-12Z中，低位的4位IAL0-3Z用于选择行块 RBLK0-15，接下来的2位用于选择子字线SWL，高位的7位用于选择主 字线MWLX。由刷新地址IAL0-12Z来指定与要刷新的存储单元MC连接 的子字线SWL。由于将行块RBLK分配给刷新地址IAL0-12Z的低阶位， 因此，按照每个刷新请求而在不同的行块RBLK中执行刷新操作。如后所 述，通过将刷新地址IAL的低阶位和高阶位分别分配给行块RBLK和主字 线MWLX，可以降低在虚拟SRAM的待机期间去除选择主字线MWLX的 频率。另外，刷新地址发生电路14在输出用于选择4根子字线SWL0-3中 的最后的子字线SWL3的刷新地址(位IAL4-5均为高电平)期间，将刷 新计数信号SRTXZ保持为高电平。
判优器/操作控制电路16具有判优器的功能，该判优器决定从虚拟 SRAM的外部供给的存取请求(读出命令和写入命令)和在虚拟SRAM的 内部生成的刷新请求的优先顺序。另外，判优器/操作控制电路16具有操 作控制电路的功能，该操作控制电路向内部电路输出控制信号和定时信 号，以响应存取请求而使存储器核心CORE执行读出操作或写入操作，并 响应刷新请求而使存储器核心CORE执行刷新操作。具体地说，判优器/操 作控制电路16与存取请求(RDPZ、WRPZ)的接收同步地输出命令锁存 信号(脉冲信号)CMDLPZ，在执行存取操作(读出操作、写入操作)时 输出存取信号ACTPZ，在执行刷新操作时输出刷新信号REFZ、REFPZ， 在执行存取操作和刷新操作时输出用于使存储器核心CORE工作的基本定 时信号RASZ、RASDZ。基本定时信号RASDZ是使基本定时信号RASZ 延迟的信号。通过基本定时信号RASZ来设定例如字线WL的选择期间。
复位控制电路18与刷新操作的开始同步地激活复位禁止信号 NORSTZ，与存取请求的接收同步地使复位禁止信号NORSTZ去除激活。 但是，在后述的猝发存取操作中和子字线SWL3的选择期间中(刷新计数 信号SRTXZ的高电平期间)，复位禁止信号NORSTZ的激活被屏蔽，从 而使复位禁止信号NORSTZ保持去除激活状态。复位信号生成电路20在 复位禁止信号NORSTZ的去除激活期间(低电平期间)，输出基本定时信 号RASZ来作为复位信号RSTX。
外部地址输入电路22具有输入缓冲器，接收供应给地址端子AD的外 部地址AD，并将接收到的信号作为外部地址EAL0-12Z(行地址)和列地 址CAD输出。外部数据输入输出电路24具有输入缓冲器和输出缓冲器。 外部数据输入输出电路24在读出操作时向外部数据端子DQ输出从存储器 核心CORE经由公共数据总线CDB传输过来的读出数据。外部数据输入 输出电路24在写入操作时通过外部数据端子DQ来接收写入数据，并将接 收到的数据通过公共数据总线CDB传输给存储器核心CORE。
内部行地址生成电路26在执行存取操作时，将外部地址EAL0-12Z作 为行地址RA0-12Z输出，在执行刷新操作时，将内部地址IAL0-12Z作为 行地址RA0-12Z输出。即，内部行地址生成电路26起着切换外部地址 EAL和内部地址IAL的选择器的作用。内部行地址生成电路26具有对行 地址RA0-12Z进行锁存的功能。
为了选择行块RBLK0-15(图4)中的某一个，预译码器28对4位行 地址RA0-3Z进行预译码，并生成8条预译码信号X01Z<0:3>、 X23Z<0:3>(行块地址)。信号名称末尾的<0:n>表示该信号由n+1位 构成。预译码信号X01Z、X23Z是分别对行地址RA0-1Z、RA2-3Z进行译 码的信号。为了在每个行块RBLK中选择主字线MWLX0-127(图5)中 的某一个，预译码器30对7位行地址RA6-12Z进行预译码，并生成16条 预译码信号X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>(主字地 址)。预译码信号X67Z、X89Z、X101112Z分别是对行地址RA6-7Z、 RA8-9Z、RA10-12Z进行预译码的信号。为了对每一数据端子DQ选择与 位线BL、/BL连接的列开关，预译码器32对列地址CAD进行预译码，并 向列译码器CDEC输出所生成的预译码信号。
当行地址RA6-12Z的值与被编程的地址值相一致时，熔丝电路34输 出冗余位信号RHITX。熔丝电路34是将不良的主字线MWLX(对应于不 良存储单元的MWLX)置换成冗余主字线RMWLX的控制电路。在本实 施方式中，在每一行块RBLK中可以补救一条主字线MWKX。
存储器核心CORE包括：存储器阵列ARY、字译码器WDEC、列译 码器CDEC、读出放大器SA、预充电电路PRE、读出缓冲器SB、以及写 入放大器WA。存储器阵列ARY具有：配置成矩阵状的多个易失性存储 单元MC(动态存储器单元)；以及与存储单元MC连接的多条字线WL (以下也称为子字线SWL)和多条位线BL、/BL。存储单元MC具有： 用于将数据保持为电荷的电容器；以及配置在该电容器和位线BL(或 /BL)之间的传输晶体管。传输晶体管的栅极与字线WL连接。
如后述的图4所示，字译码器WDEC具有主字译码器MWD(第一字 译码器)和子字译码SWD(第二字译码器)。与复位信号RSTX的激 活同步地去除选择伴随刷新操作而由主字译码器MWD选择的主字线 MWLX。换言之，在各个行块RBLK中，为了刷新操作而选择的主字线 MWLX在接收存取请求之前、或者在通过其后的刷新操作来选择其他主字 线MWLX之前没有被去除选择。列译码器CDEC按照列地址CAD来输出 列线信号，该列线信号使分别连接位线BL、/BL和局部数据总线LDB、 /LDB的列开关(图中未示出)接通。
读出放大器SA在从判优器/操作控制电路16输出的读出放大激活信 号的激活中被激活，并对读出到位线BL、/BL上的数据信号进行差动放 大。预充电电路PRE在从判优器/操作控制电路16输出的预充电控制信号 的激活中被激活，并向位线BL、/BL提供预充电电压。读出缓冲器部SB 在读出操作时放大局部数据总线LDB、/LDB上的读出数据的信号量，并 将其输出给公共数据总线CDB。写入放大部WA在写入操作时，根据公 共数据总线CDB上的写入数据而向局部数据总线LDB、/LDB输出写入数 据。
图2详细示出了图1所示的复位控制电路18。复位控制电路18包 括：入口生成电路36，其利用多个定时信号WLSPX、CEX、REFZ、 WLCHCTLZ来生成响应刷新请求的入口脉冲信号ENTPX；生成出口脉冲 信号EXITPX的出口生成电路38；由一对NAND门构成的RS触发器 40；滤波电路42；以及生成复位禁止信号NORSTZ的复位禁止生成电路 44。
在没有接收存取请求期间(CEX＝高电平)以及没有执行猝发存取操 作期间(猝发标志信号WLCHCTLZ＝低电平)，入口生成电路36与表示 刷新操作(刷新信号REFZ＝H)开始的字线设置定时信号WLSPX(脉冲 信号)的激活同步地来临时激活入口脉冲信号ENTPX。入口脉冲信号 ENTPX的激活在猝发存取操作中被猝发标志信号WLCHCTLZ所禁止。因 此，入口生成电路36在猝发存取操作过程中作为对复位禁止信号 NORSTZ的激活进行屏蔽的激活屏蔽电路来工作。
出口生成电路38与命令锁存信号CMDLPZ或初始化信号CLRX的激 活同步地来临时激活出口脉冲信号EXITPX。初始化信号CLRX在虚拟 SRAM接通电源时被激活为低电平。通过初始化信号CLRX的激活来激活 出口脉冲信号EXITPX，将复位禁止信号NORSTZ去除激活，并去除选择 后述的主字线MWLX。在接通电源时，通过去除选择所有的主字线 MWLX来防止在接通电源后紧接着多次选择字线，从而防止虚拟SRAM 误操作。
触发器40与入口脉冲信号ENTPX的激活同步地将输出节点ND1、 ND2分别设置成高电平、低电平，并与出口脉冲信号EXITPX的激活同步 地将输出节点ND1、ND2分别复位成低电平、高电平。在虚拟SRAM 中，相互不同步地生成刷新请求和存取请求。与刷新操作的开始同步地激 活入口脉冲信号ENTPX，从而即使在同时发生刷新请求和存取请求的情 况下，也可以防止将入口脉冲信号ENTPX和出口脉冲信号EXITPX同时 提供给触发器40。从而可以防止复位控制电路18误操作。
滤波电路42具有：逆变器，对节点ND1进行反相将将其传递给节点 ND3；以及NOR门，输出节点ND2、ND3的负逻辑的与逻辑。当生成了 入口脉冲信号ENTPX时，滤波电路42禁止在触发器40的设置结束之前 将节点ND2的低电平作为预复位禁止信号PNORSTZ来传递给复位禁止生 成电路44。从而即使在由于噪声等而产生短脉冲宽度的入口脉冲信号 ENTPX，触发器40的状态变得不稳定的情况下，也可以防止复位控制电 路18产生误操作。在从命令锁存信号CMDLPZ的激活到预复位禁止信号 PNORSTZ的去除激活的信号路径中仅存在三个逻辑门。因此能够使预复 位禁止信号PNORSTZ迅速去除激活。其结果是，能够响应存取请求来迅 速切换为了进行刷新操作而选择的主字线MWL，从而能够缩短存取时 间。
复位禁止生成电路44在刷新计数信号SRTXZ为低电平期间，与预复 位禁止信号PNORSTZ同步地激活复位禁止信号NORSTZ。复位禁止生成 电路44在刷新计数信号SRTXZ为高电平期间，将复位禁止信号NORSTZ 固定在低电平。刷新计数信号SRTXZ在和从刷新地址发生电路14输出的 子字线选择用的内部地址IAL4-5Z一起为高电平期间内被激活。即，在对 应各主字线的四条子字线SWL0-3中的最后子字线SWL3被选为刷新操作 的对象的期间，复位禁止信号NORSTZ不依赖预复位禁止信号PNORSTZ 地被去除激活为低电平。
图3详细示出了图1所示的熔丝电路34。
熔丝电路34具有对行块RBLK0-15的冗余主字线RMWLX的地址分 别进行编程的熔丝部FUS。当行地址RA0-12Z与被编程的地址相一致时， 各熔丝部FUS激活冗余选择信号RWSZ(RWS0Z～RWS15Z中的某一 个)以及冗余位信号RHITX(RHIT0X～RHIT15X中的某一个)。
图4示出了图1所示的存储器核心CORE的主要部分。存储器核心 CORE具有根据行块地址X01Z<0:3>、X23Z<0:3>而选择的16个行块 RBLK0-15。字译码器WDEC包括：块复位控制电路RSTC、主字译码器 MWD(第一字译码器)、以及子字译码器SWD(第二译码器)。在每个 行块RBLK0-15中形成有块复位控制电路RSTC。在每条主字线MWLX中 形成有主字译码器MWD。在每条子字线SWL中形成有子字译码器 SWD。
块复位控制电路RSTC根据复位信号RSTX和行块地址X01Z<0: 3>、X23Z<0:3>来输出用于使块复位信号SRSTX和存储器核心CORE工 作的、图中未示出的定时信号。在每个行块RBLK0-15中，根据主字地址 X67Z<0:3>、X89Z<0:3>、X101112Z<0:3>来选择主字译码器MWD。 所选择的主字译码器MWD在块复位信号SRSTX的去除激活期间选择主 字线MWLX。选择主字线MWLX的主字译码器MWD与块复位信号 SRSTX的选择同步地来去除选择主字线MWLX(字线选择信号线)。
虽然图中没有详细示出，但各条主字线MWLX与四个子字译码器 SWD相连接。在读取操作(读出操作、写入操作)和刷新操作中，通过 所选择的主字线MWL来选择对应于子字线SWL0-3的四个子字译码器 SWD，进而通过子字地址RA4-5Z来选择子字译码器SWD中的一个，并 由所选择的子字译码器SWD来选择子字线SWL。另外，由对应于各条主 字线MWLX的子字线SWL0-3来构成字线组。即，在每个字线组形成有 主字译码器MWD。子字译码器SWD被分散配置在行块RBLK内。由于 主字线MWLX与对应的所有子字译码器SWD相连，因此其布线长度比较 长。从而在每次主字线MWLX的选择/去除选择时会流过比较大的充放电 电流。在本实施方式中，如后所述，通过降低主字线MWLX的选择/去除 选择的频率来降低充放电电流，削减电能消耗。
被存储单元阵列ALY夹持的子字译码器组SWD由两侧的存储单元阵 列ALY共用。因此，在图中横向排列的子字译码器组SWD中，通过第奇 数个子字译码器组SWD或者第偶数个子字译码器组SWD中的某一个进行 操作，来执行存取操作或者刷新操作。
图5详细示出了图4所示的各个字译码器WDEC。块复位控制电路 RSTC包括：AND电路，根据行块地址X01Z<0:3>、X23Z<0:3>来生成 行块选择信号RBLKSELZ；定时信号生成电路TSC，根据行块选择信号 RBLKSELZ来生成定时信号MUX、EQL、LE以及WLENZ；以及NAND 门，在行块选择信号RBLKSELZ的激活中，输出复位信号RSTX来作为 块复位信号SRSTX。在每个行块RBLK中，块复位信号SRSTX与响应复 位禁止信号NORSTZ的去除激活而生成的复位信号RSTX同步地被激活。
如后所述，通过块复位信号SRSTX的去除激活来去除选择在相对应 的行块RBLK内选择的主字线MWLX。定时信号MUX被用于开(on)/关 (off)将位线BL、/BL连接到读出放大器SA上的开关。定时信号EQL被用 于补偿位线BL、/BL的电压以及将其设定为预充电电压。定时信号LE被 用于激活读出放大器SA。定时信号WLENZ被用于生成子字线SWL的选 择定时。
虚拟SRAM具有冗余主字译码器RMWD，该冗余主字译码器RMWD 在每个行块RBLK0-15中与冗余主字线RMWLX连接。与冗余选择信号 RWS0Z(信号名称的数字表示行块RBLK的编号)的激活同步地来选择冗 余主字线RMWLX。当选择冗余主字线RMWLX时，激活冗余位信号 RHITX，去除选择主字译码器MWD。在本实施方式中，冗余主字线 RMWLX被用于补救对应的行块RBLK的主字线MWLX。另外，当连接 在一个子字线SWL上的存储单元MC中存在不良时，通过主字线MWLX 单位(子字线SWL0-3单位)来补救不良。
图6详细示出了主字译码器MWD和冗余主字译码器RMWD。图 中，主字地址X67Z、X89Z、X101112Z分别表示主字地址X67Z<0:3>、 X89Z<0:3>、X101112Z<0:7>中某一个。通用电路COM是被主字译码 器MWD、RMWD共用的电路。通用电路COM包括：主字译码器MWD 用的电平转换器LEVC1；生成脉冲状的预译码信号RX67Z的脉冲部 PLS；以及冗余主字译码器RMWD的电平转换器LEVC2。
在冗余位信号RHITX(RHIT0X-RHIT15X)的去除激活期间，电平 转换器LEVC1将块复位信号SRSTX的高电平从内部电源电压VII转换成 升压电压VPP，生成块复位信号PRSTX。通过形成在虚拟SRAM中的升 压电压生成电路来生成升压电压VPP。在冗余位信号RHITX的去除激活 期间，脉冲部PLS将预译码信号X67Z转换成与用于确定子字线SWL的 选择期间的定时信号WLENZ同步的预译码信号RX67Z。电平转换器 LEVC2将块复位信号SRSTX的高电平从内部电源电压VII转换成升压电 压VPP，从而生成冗余块复位信号RPRSTX。
主字译码器MWD包括：在其栅极接收块复位信号PRSTX的pMOS 晶体管；在其栅极分别接收预译码信号RX67Z、X89Z、X101112Z的 nMOS晶体管；以及与pMOS晶体管的漏极连接的锁存器。PMOS晶体管 和nMOS晶体管串联在升压电源线VPP和接地线VSS之间。锁存器的输 出经由转换器而与主字线MWLX连接。
冗余主字译码器RMWD是与主字译码器MWD相同的电路。冗余主 字译码器RMWD的pMOS晶体管在栅极接收冗余块复位信号RPRSTX。 冗余主字译码器RMWD的nMOS晶体管在栅极分别接收冗余选择信号 RWSZ、内部电源电压VII以及冗余块复位信号RPRSTX。
图7示出了在执行读出操作或写入操作时主字译码器MWD和冗余主 字译码器RMWD的操作。在该示例中示出了主字线MWLX或者存储单元 MC等没有不良，冗余位信号RHITX没有被激活的情况。
首先，判优器/操作控制电路16响应存取命令(读出命令或写入命 令)来激活存取信号ACTPZ(图7中的(a))。与存取信号ACTPZ的 激活同步地来激活主字地址X67Z、X89Z、X101112Z(预译码信号)(图 7中的(b))，并激活复位信号RSTX(图7中的(c))。另外，由行 块地址X01Z、X23Z(预译码信号)选择的行块RBLK的行块选择信号 RBLKSELZ被激活(图7中的(d))。与行块选择信号RBLKSELZ的激 活同步地来激活块复位信号SRSTX(图7中的(e))，主字译码器 MWD的pMOS晶体管导通，为了执行刷新操作而持续选择的主字线 MWLX被去除选择(图7中的(f))。即，仅在执行读出操作或者写入 操作(存取操作)的行块RBLK中去除选择主字线MWLX。
之后，为了进行存取操作而激活基本定时信号RASZ，并将复位信号 RSTX和块复位信号SRSTX依次去除激活(图7中的(g))。为了进行 存取操作而选择的主字译码器MWD与定时信号WLENZ的激活以及块复 位信号SRSTX的去除激活同步地来激活预译码信号RX67Z(图7中的 (h))。预译码信号RX67Z在块复位信号SRSTX被去除激活之前没有 被激活。因此，可以防止主字译码器MWD的译码部DEC的pMOS晶体 管和nMOS晶体管同时导通，从而防止产生贯通电流。即，可以防止主字 译码器MWD误操作。
与预译码信号RX67Z的激活同步地来选择对应于存取请求的主字线 MWLX，并执行存取操作(图7中的(i))。从存取信号ACTPZ的激活 到主字线MWLX的选择的时间为T1。
存取操作结束，定时信号WLENZ被去除激活(图7中的(j))，预 译码信号RX67Z被去除激活(图7中的(k))。预译码信号RX67Z被去 除激活后，通过锁存电路来保持主字线MWLX的选择状态。另外，与基 本定时信号RASZ的去除激活同步地来激活复位信号RSTX和块复位信号 SRSTX(图7中的(l))。译码部DEC的pMOS晶体管同步于块复位信 号SRSTX的激活而导通，为了进行存取操作而选择的主字线MWLX被去 除激活(图7中的(m))。停止外部地址EAL0-12Z的供应，将块选择 信号RBLKSELZ去除激活(图7中的(n))，块复位信号SRSTX被再 次去除激活(图7中的(o))。于是，一个存取周期结束。
图8示出了在执行读出操作或写入操作时的主字译码器MWD和冗余 主字译码器RMWD的操作的其他示例。在该示例中示出了主字线MWLX 或者存储单元MC等有不良，冗余位信号RHITX被激活的情况。对于与 图7相同的操作省略其详细说明。
首先，和图7相同，激活复位信号RSTX和块复位信号SRSTX(图8 中的(a))，去除选择为了执行刷新操作而持续选择的主字线MWLX (图8中的(b))。熔丝电路34接收行地址RA6-12Z来激活冗余位信号 RHITX(图8中的(c))。由于通过冗余位信号RHITX的激活来禁止预 译码信号RX67Z的激活，并激活块复位信号PRSTX，因此，主字译码器 MWD保持主字线MWLX的去除选择状态。由于通过熔丝电路34来激活 冗余选择信号RWSZ，并使块复位信号SRSTX(RPRSTX)去除激活，因 此冗余字译码器RMWD选择冗余主字线RMWLX(图8中的(d))。 即，实施主字线的置换来补救不良。从存取信号ACTPZ的激活到冗余主 字线RMWLX的选择的时间和图7相同，为T1。之后，存取操作结束， 和图7一样，冗余主字线RMWLX被去除选择。
图9和图10示出了第一实施方式的判优器/操作控制电路16、复位控 制电路18、以及复位信号生成电路20的操作。图9右端的波形与图10左 端的波形相连。在虚拟SRAM内部自动执行的刷新操作按照每一刷新请 求，首先更新行块RBLK的编号，接着更新子字线SWL的编号，最后更 新主字线MWLX的编号。更新顺序由刷新地址发生电路14所生成的内部 地址IAL0-12Z的分配来确定。在该示例中，虚拟SRAM在第二和第三个 刷新请求SRTZ之间顺次接收写入请求和猝发写入请求。在猝发写入操作 之后，没有接收存取请求的待机状态持续。在刷新操作和写入操作(或者 读出操作)中，与存储单元MC连接的子字线SWL与基本定时信号RASZ 的高电平期间同步地被激活。在猝发存取操作(猝发写入操作或者猝发读 出操作)中，响应一次写入请求或者读出请求，即使在芯片使能信号/CE1 被去除激活后还可以连续执行写入操作或者读出操作。
在图9中，与第一个刷新操作的开始同步地来生成入口脉冲信号 ENTPX(图9中的(a))，并激活复位禁止信号NORSTZ(图9中的 (b))。在复位禁止信号NORSTZ的激活期间，虚拟SRAM变成复位禁 止模式。通过复位禁止信号NORSTZ和基本定时信号RASZ的OR逻辑来 生成复位信号RSTX(图9中的(c))。在复位信号RSTX的去除激活 (高电平)期间禁止主字线MWLX的去除选择。
在第二个刷新操作的执行过程中或者在执行之后紧接着供给写入请求 (CEX＝低电平)，激活命令锁存信号CMDLPZ(图9中的(d))。与 命令锁存信号CMDLPZ同步地来生成出口脉冲信号EXITPX，并将复位禁 止信号NORSTZ去除激活(图9中的(c))。于是，复位禁止模式被解 除。与复位禁止信号NORSTZ的去除激活或者伴随复位操作的基本定时信 号RASZ的去除激活中的较早的一个同步，激活复位信号RSTX(图9中 的(f))。
通过复位信号RSTX的去除激活而在执行写入操作的行块RBLK中去 除选择为了进行刷新操作而持续选择的主字线MWLX，并选择执行写入 操作的主字线MWLX。其他行块RBLK为了进行刷新操作而持续选择主 字线MWLX。
接着供给猝发写入请求，激活命令锁存信号CMDLPZ(图9中的 (g))。在猝发写入请求之后紧接着发生第三个刷新请求(图9中的 (h))。在猝发写入操作期间执行与该刷新请求相对应的刷新操作。在 这里，为了简化说明而示出通过两次写入操作来执行猝发操作的示例。复 位控制电路18在猝发写入操作过程中接收猝发标志信号WLCHCTLZ(图 9中的(i))，所述猝发标志信号WLCHCTLZ具有比用于刷新操作的基 本定时信号RASZ的激活期间长的激活期间。因此，即使执行刷新操作也 不会激活复位禁止信号NORSTZ(图9中的(j))。在复位禁止信号 NORSTZ的去除激活过程中，与基本定时信号RASZ的去除激活同步地来 激活复位信号RSTX(图9中的(k))。
在判优器/操作控制电路16的控制下，在最初的猝发写入操作之后紧 接着执行第三个刷新操作(图9中的(l))。在猝发写入操作结束之后， 与第四个刷新操作的开始同步地来激活复位禁止信号NORSTZ(图9中的 (m))。之后，由于没有发生存取请求，因此复位禁止信号NORSTZ保 持激活状态。所以，除非主字地址X67Z、X89Z、X101112Z得以更新， 否则不会去除选择为了进行刷新操作而选择的主字线MWLX。
在图10中，对最后的子字线SWL3(子字译码器SWD3)执行第 33～48个刷新操作。在此期间，将内部地址的位IALA-5Z保持在高电平， 刷新地址发生电路14将刷新计数信号SRTXZ保持在高电平(图10中的 (a))。通过低电平的刷新计数信号SRTXZ来使复位禁止信号NORSTZ 去除激活(图10中的(b))。因此，与用于刷新操作的基本定时信号 RASZ的去除激活同步地来顺次去除选择在各个行块RBLK中选择的主字 线MWLX。在对4条子字线SWL0-3顺次执行刷新操作之后，对其他的主 字线MWLX的子字线SWL0执行刷新操作。通过与最后的子字线SWL3 的刷新操作的结束同步地来去除选择所选择的主字线MWLX，可以在接 下来的刷新操作中迅速选择相邻的主字线MWLX。
图11示出了第一实施方式中的存储器核心CORE的操作。为了简化 说明，所示出的例子中存储器核心CORE具有四个行块RBLK0-3和两条 子字线SWL0-1。标给刷新信号REFPZ的数字表示执行刷新操作REF的 行块RBLK的编号。
由于向刷新地址发生电路14所生成的内部地址IAL的低位2位(实 际为低位4位)分配行块RBLK，因此在每一刷新请求中，通过对每一个 行块RBLK的编号进行依次增量来执行刷新操作REF。在该示例中，执行 刷新操作REF的行块RBLK2的存取操作ACT紧接在第三个刷新操作 REF之后被执行。另外，在第六个刷新操作REF之后，执行与执行刷新操 作REF的行块RBLK1不同的行块RBLK3的存取操作ACT。
此时，仅在产生了存取请求的行块RBLK中进行主字线MWLX的去 除选择。在其他的行块RBLK中，被选择的主字线MWLX保持选择状 态。由于没有同时去除选择多条主字线MWLX，因此可以分散由主字线 MWLX的充放电所引起的峰值电流。因此，与同时去除选择多条主字线 MWLX的情况相比，可以减小电压降。换言之，可以使电源布线变细，从 而可以减小虚拟SRAM的芯片大小。另外，不容易发生电源布线的电迁 移，提高了可靠性。
在各个行块RBLK0-3中，当没有发生存取请求时，在除最后的子字 线SWL1(实际上为SWL3)之外的子字线SWL0(实际上为SWL0-2)的 刷新操作REF中，与刷新操作REF的开始同步地来选择主字线MWLX。 即使刷新操作REF结束了，仍然保持主字线MWLX的选择状态(第一、 第二、第四、第九、第十个刷新操作REF)。但当发生了存取请求时，去 除选择被选择的主字线MWLX，并选择对应存取请求的主字线MWLX (第一、第二个存取操作ACT)。当刷新地址和存取地址相同时，主字线 MWLX在去除选择之后被再次选择。
在各个行块RBLK0-3中，在最后的子字线SWL1的刷新操作REF (第五、第六个REF)中，与刷新操作REF的结束同步地来去除选择主字 线MWLX。当通过执行存取操作ACT来去除选择主字线MWLX时(第 七、第八个REF)，仅在刷新操作REF期间选择主字线MWLX。由于刷 新操作之后的主字线MWLX的去除选择也是在每个行块RBLK中进行 的，因此能够分散由主字线MWLX的充放电所引起的峰值电流。
在第一实施方式中，在各个行块RBLK中，在对应的所有子字线 SWL的刷新操作结束之前，或者在接收存取请求之前，不去除选择为了进 行刷新操作而选择的主字线MWLX。因此能够降低主字线MWLX的去除 选择和选择的频率。特别是由于主字线MWLX与分散配置在存储器核心 CORE内的子字译码器SWD相连接，因此其布线长度比较长。从而使得 由于主字线MWLX的选择/去除选择而发生的充放电电流比较大。通过根 据本发明来降低主字线MWLX的选择/去除选择的频率，可以减小主字线 MWLX的充放电电流，并能够削减虚拟SRAM的电流消耗。另外，由于 在每个行块RBLK中选择/去除选择主字线MWLX，因此可以分散由于主 字线MWLX的充放电而引起的峰值电流。
通过复位控制电路18和复位信号生成电路20来生成行块RBLK通用 的复位信号RSTX，通过在每个行块RBLK中形成的块复位控制电路 RSTC来生成块复位信号SRSTX，由此，可以用简单的电路来容易地去除 选择主字线MWLX，该主字线MWLX是在根据存取请求而被存取的行块 RBLK内所选择的。
由于在去除选择刷新用的主字线MWLX之后选择存取用的主字线 MWLX，因此可以防止字线SWL的多次选择。其结果是能够防止虚拟 SRAM的误操作。另外，由于不需要指定要被去除选择的主字线 MWLX，因此可以简化对主字线MWLX进行去除选择的电路。
通过与刷新操作的开始同步地来生成入口脉冲信号ENTPX，可以防 止触发器40误操作，从而能够可靠地激活复位禁止信号NORSTZ或使之 去除激活。
通过在猝发存取过程中屏蔽复位禁止信号NORSTZ的激活，可以防止 在猝发存取过程中使复位控制电路18和复位信号生成电路20进行无益的 操作。其结果是，能够在削减这些电路的电能消耗的同时，节省使复位禁 止信号NORSTZ去除激活的时间。
在与主字线MWLX连接的子字线SWL0-3中的被最后刷新的子字线 SWL3的选择期间，即，在刷新地址的位IAL4-5Z(RA4-5Z)均为高电平 期间，可以通过使复位禁止信号PNORSTZ去除激活，与子字线SWL3的 刷新操作的结束同步地来去除选择无需选择的主字线MWLX。因此，可 以在通过更新刷新地址来切换主字线MWLX时防止同时去除选择或选择 两个主字线MWLX，并能够简单地控制主字线MWLX的切换。
由于在虚拟SRAM接通电源时去除选择所有的主字线MWLX，因此 通过响应初始化信号CLRX来使复位禁止信号NORSTZ去除激活，由此 可以防止多次选择字线SWL，并防止虚拟SRAM误操作。
通过与从熔丝电路34输出的冗余位信号RHITX同步地使为了刷新用 而选择的主字线MWLX去除激活，即使在具有冗余主字线RMWLX的虚 拟SRAM中，也可以保持通过刷新操作而选择的主字线MWLX的选择状 态，并在向冗余主字线RMWLX进行存取时去除选择对应的主字线 MWLX。
将刷新地址IAL0-12Z从低位开始顺序分配给行块RBLK、子字线 SWL、主字线MWLX，由此，当反复执行刷新操作时，可以将主字线 MWLX的切换频率降到最低，从而可以削减虚拟SRAM的电流消耗。
图12示出了本发明的半导体存储器的第二实施方式的主要部分。对 与第一实施方式相同的元件标以相同的标号，并省略详细说明。该半导体 存储器是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟 SRAM例如被用作安装在便携式电话机等便携式机器上的工作存储器。该 实施方式具有触发器40A以代替第一实施方式的触发器40(图2)。其他 结构和第一实施方式相同。
在触发器40A中，接收出口脉冲信号EXITPX的NAND门的nMOS 晶体管的阈值电压被设定得比其他nMOS晶体管的阈值电压低。换言之， 从入口信号ENTPX经由节点ND2而反馈至输入的信号路径中所存在的部 分晶体管的阈值电压被设定得比其他晶体管的阈值电压低。因此，即使在 接收到脉冲宽度比较窄的入口脉冲信号ENTPX(激活期间)时，触发器 40A也能够使节点ND2可靠地变成低电平。即，在本实施方式中，可以防 止触发器40A的状态不稳定，并能够可靠地使其输出反相。特别地，如图 2所示，使用定时不同的多个信号WLSPX、CEX、REFZ、WLCHCTLZ 来生成入口脉冲信号ENTPX。其中，由于芯片使能信号CEX和内部刷新 信号REFZ彼此不是同步生成的，所以有时其生成定时会有偏移。因此， 入口脉冲信号ENTPX的脉冲宽度容易发生变化。从而可以通过降低阈值 电压来高速进行触发器40A的内部操作，并能够防止触发器40A的误操 作。
以上，在第二实施方式中也能够获得与第一实施方式相同的效果。另 外，即使在入口脉冲信号ENTPX的脉冲宽度比较窄的情况下，也能够可 靠地激活复位禁止信号NORSTZ。即，当因半导体制造条件的变化而使得 定时信号的生成定时发生偏移时，也能够防止虚拟SRAM的误操作。
图13示出了本发明的半导体存储器的第三实施方式的主要部分。对 与第一实施方式相同的元件标以相同的标号，并省略详细说明。该半导体 存储器是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟 SRAM例如被用作安装在便携式电话机等便携式机器上的工作存储器。本 实施方式具有滤波器42B以代替第一实施方式的滤波器42(图2)。其他 结构和第一实施方式相同。
滤波器42B具有接收节点ND1以及节点ND2的反相逻辑的AND电 路。在本实施方式中，由于在从节点ND2到输出预复位禁止信号 PNORSTZ的节点之间的信号路径中存在三个逻辑门，因此滤波效果比第 一实施方式的滤波器42大。即，即使在由于噪声等影响而使入口脉冲信 号ENTPX具有多个细小脉冲的情况下，也能够防止预复位禁止信号 PNORSTZ被激活。
以上，在第三实施方式中也能够获得与第一实施方式相同的效果。另 外，可以通过滤波器42B来可靠地去除入口脉冲信号ENTPX上所带的噪 声，即，可以防止虚拟SRAM的误操作。
图14示出了本发明的半导体存储器的第四实施方式。对与第一实施 方式相同的元件标以相同的标号，并省略详细说明。该半导体存储器是作 为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟SRAM例如 被用作安装在便携式电话机等便携式机器上的工作存储器。
虚拟SRAM包括：外部命令输入电路10C；刷新请求发生电路12； 刷新地址发生电路14；判优器/操作控制电路16；外部地址输入电路22； 外部数据输入输出电路24；内部行地址生成电路26；预译码器28C、 30、32；熔丝电路34；存储器核心CORE；以及测试控制电路TC(第一 和第二测试控制电路)。
当在命令端子CMD接收测试命令时，外部命令输入电路10C根据测 试命令来激活测试激活信号TM1Z、TM2Z中的某一个，当接收测试解除 命令时，外部命令输入电路10C使测试激活信号TM1Z、TM2Z被去除激 活。虚拟SRAM在接收测试命令时，从普通操作模式转移到测试模式，当 接收测试解除命令时，从测试模式转移到普通操作模式。外部命令输入电 路10C的其他功能和第一实施方式的外部命令输入电路10相同。
预译码器28C在生成脉冲状的预译码信号X23PZ<0:3>这一方面和第 一实施方式的预译码器28不同。另外，字译码器WDEC和第一实施方式 不同。测试控制电路TC响应测试激活信号TM1Z、TM2Z的激活来分别 激活第一测试信号TOPENZ和第二测试信号TSWLZ。其他结构和第一实 施方式相同。
图15详细示出了图14所示的字译码器WDEC。与第一实施方式的字 译码器WDEC(图5)的不同之处在于：不接收复位信号RSTX；块复位 控制电路RSTC具有输出地址锁存信号AINZ、AINX的地址锁存控制电路 ALC以代替输出块复位信号SRSTX的电路；具有对预译码信号 X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>进行锁存的地址锁存电路 ADLT；以及主字译码器MWD和冗余主字译码器RMWD不同。其他结构 和第一实施方式相同。另外，行块选择信号RBLKSELPZ具有与预译码信 号X23P<0:3>同步的脉冲状的脉冲波形。
地址锁存控制电路ALC与脉冲状的行块选择信号RBLKSELPZ同步 地来生成地址锁存信号AINZ、AINX。地址锁存信号AINZ、AINX是互 补信号。当地址锁存信号AINZ为高电平时，地址锁存电路ADLT经由预 译码信号X67Z、X89Z、X101112Z来输出地址锁存信号AINZ，并作为锁 存译码信号LX67Z、LX89Z、LX101112Z而输出给主字译码器MWD，并 且与地址锁存信号AINZ向低电平变化同步地来锁存预译码信号X67Z、 X89Z、X1C1112Z。主字译码器MWD利用锁存译码信号LX67Z、 LX89Z、LX101112Z来选择主字线MWLX。
图16详细示出了地址锁存控制电路ALC和地址锁存电路ADLT。当 行块选择信号RBLKSELPZ或者第一测试信号TOPENZ为高电平期间，地 址锁存控制电路ALC输出低电平的地址锁存信号AINX和高电平的地址 锁存信号AINZ。第一测试信号TOPENZ是行块RBLK0-15的地址锁存控 制电路ALC共用的信号。在测试模式中，当为了实施字线的多次选择测 试或者干扰测试而同时选择多个行块RBLK的主字线MWLX时，激活第 一测试信号TOPENZ。例如在干扰测试中，选择与目标字线MWLX、 SWL相邻接的字线MWLX、SWL来研究对目标字线MWLX、SWL的影 响。第一测试信号TOPENZ在普通操作模式中被固定为低电平。
地址锁存电路ADLT包括：CMOS传输门，在地址锁存信号AINZ为 高电平时导通，并传输预译码信号(X67Z<0>等)；与CMOS传输门的输 出连接的锁存器；以及AND电路，其一个输入与锁存器的输出连接，并 输出锁存译码信号(LX67X<0>等)。锁存器在地址锁存信号AINZ为低 电平期间被激活，并保持接收到的预译码信号。AND电路输出正逻辑的锁 存译码信号(LX67X<0>等)。
AND电路的另一输入经由逆变器来接收第二测试信号TSWLZ。第二 测试信号TSWLZ是所有行块RBLK0-15的地址锁存电路ADLT以及所有 主字译码器MWD共用的信号。在测试模式中，为了高效地实施老化测试 (burn-in test)模式，在选择所有的主字线MWLX时激活第二测试信号 TSWLZ。第二测试信号TSWLZ在普通操作模式中被固定为低电平。
图17详细示出了主字译码器MWD和冗余主字译码器RMWD。图 中，锁存译码地址LX67Z、LX89Z、LX101112Z分别表示锁存译码信号 LX67Z<0:3>、LX89Z<0:3>、LX101112Z<0:7>中某一个。通用电路 COM是被主字译码器MWD、RMWD共用的电路。通用电路COM包 括：主字译码器MWD用的电平转换LEVC1；和冗余主字译码器 RMWD的电平转换器LEVC2。
在冗余位信号RHITX的去除激活过程中，电平转换器LEVC1将锁存 译码信号LX67Z的高电平从内部电源电压VII转换成升压电压VPP，生成 锁存译码信号PRLX67Z。为了在冗余位信号RHITX的激活过程中选择所 有的主字线MWLX，电平转换LEVC1将锁存译码信号PRLX67Z固定 为低电平。在冗余位信号RHITX的去除激活过程中，根据锁存信号 LX67Z来生成锁存译码信号RLX67Z。电平转换器LEVC2将冗余选择信 号RWSZ(图3所示的RWS0Z-RWS15Z中的某一个)或者第二测试信号 TSWLZ的高电平从内部电源电压VII转换成升压电压VPP，并作为冗余 选择信号PRWSZ输出。
主字译码器MWD包括：在其栅极接收锁存译码信号PRLX67Z的 pMOS晶体管；在其栅极分别接收锁存译码信号RLX67Z、LX89Z、 LX101112Z的nMOS晶体管；与pMOS晶体管的漏极连接的锁存器；以及 复位电路，该复位电路具有与锁存器的输出连接、并在其栅极分别接收锁 存译码信号LX89Z、LX101112Z的nMOS晶体管。分别接收锁存译码信 号PRLX67Z、RLX67Z、LX89Z、LX101112Z的PMOS晶体管和nMOS 晶体管串联在升压电源线VPP和接地线VSS之间。锁存器的输出经由逆 变器而与主字线MWLX连接。当复位电路(nMOS晶体管)导通时，主 字线MWLX被去除选择。
冗余主字译码器RMWD是与第一实施方式(图6)相同的电路。因 此以每个主字线MWLX为单位来实施不良补救。冗余主字译码器RMWD 的pMOS晶体管在栅极接收冗余选择信号PRWSZ。冗余主字译码器 RMWD的nMOS晶体管在栅极接收冗余选择信号RWSZ和内部电源电压 VII。在图示的主字译码器MWD、RMWD中，在高电平时使用升压电压 VPP的信号仅有锁存译码信号PRLX67Z和冗余选择信号PRWSZ。可以通 过将使用升压电压VPP的信号限制在最小限度来削减生成升压电压VPP 的升压电路的电能消耗。其结果是，尤其能够削减虚拟SRAM的待机电 流。
图18示出了在第四实施方式中执行读出操作或写入操作时的主字译 码器MWD和冗余主字译码器RMWD的操作。对于与图7相同的操作省 略详细说明。在该示例中示出了主字线MWLX或者存储单元MC等没有 不良，冗余位信号RHITX没有被激活的情况。
首先，响应存取命令(读出命令或写入命令)来激活存取信号 ACTPZ(图18中的(a))。与存取信号ACTPZ的激活同步地来激活作 为存取对象(ACT)的预译码信号X67Z、X89Z、X101112Z(图18中的 (b))。同时，对为了刷新操作而保持在内部行地址生成电路26中的行 地址RA0-12Z(内部地址IAL0-12Z)进行切换，因此，作为刷新对象 (REF)的预译码信号X67Z、X89Z、X101112Z被去除激活(图18中的 (c))。
在执行存取操作的行块RBLK中，激活行块选择信号RBLKSELPZ， 并与行块选择信号RBLKSELPZ同步地来激活地址锁存信号AINZ(图18 中的(d))。执行存取操作的行块RBLK的地址锁存电路ADLT锁存预 译码信号X67Z、X89Z、X101112Z，并作为锁存译码信号LX67Z、 LX89Z、LX101112Z输出(图18中的(e))。在执行存取操作的行块 RBLK中，由于使为了执行刷新而被激活的锁存译码信号LX67Z、 LX89Z、LX101112Z、PRLX67Z去除激活，因此，为执行刷新操作而持续 选择的主字线MWLX被去除选择(图18中的(f))。同时，去除选择 用于执行存取操作的主字线MWLX(图18中的(g))，该存取操作中存 取对象(ACT)的锁存译码信号LX67Z、LX89Z、LX101112Z、PRLX67Z 被激活。由于同时进行主字线MWLX的去除选择和选择，因此，从存取 信号ACTPZ的激活到主字线MWLX的选择的时间T2比第一实施方式的 T1短。
在没有执行存取操作的行块RBLK中，由于没有激活行块选择信号 RBLKSELPZ，并且没有输出地址锁存信号AINZ、AINX，因此，地址锁 存电路ADLT持续激活用于执行刷新的锁存译码信号LX67Z、LX89Z、 LX101112Z。即，作为刷新对象的主字线MWLX的去除选择仅在产生了 存取请求的行块RBLK中进行。
图19示出了在执行读出操作或写入操作时的主字译码器MWD和冗 余主字译码器RMWD的操作的其他示例。在该示例中示出了主字线 MWLX或者存储单元MC等发生不良，冗余位信号RHITX被激活的情 况。对于与图18相同的操作省略详细说明。
在该示例中，熔丝电路34接收行地址RA6-12Z，并激活冗余位信号 RHITX(图19中的(a))。通过冗余位信号RHITX的激活来使为了刷 新操作而被激活的锁存译码信号PRLX67Z去除激活(图19中的 (b))。同时激活冗余选择信号RWSZ(图中未示出)，选择冗余主字 线RMWLX(图19中的(c))。在该示例中，由于同时进行主字线 MWLX、RMWLX的去除选择和选择，因此，从存取信号ACTPZ的激活 到冗余主字线RMWLX的选择的时间T2比第一实施方式的T1短。
和图18一样，在没有执行存取操作的行块RBLK中，由于没有输出 地址锁存信号AINZ、AINX以及冗余位信号RHITX，因此，地址锁存电 路ADLT持续激活用于执行刷新的锁存译码信号LX67Z、LX89Z、 LX101112Z。即，作为刷新对象的主字线MWLX的去除选择仅在产生了 存取请求的行块RBLK中进行。
图20示出了第四实施方式的存储器核心CORE的操作。对于和图11 相同的操作省略详细说明。和第一实施方式(图11)相同，为了简化说明 而示出存储器核心具有四个行块RBLK0-3和两条子字线SWL0-1的示例。 标给刷新信号REFPZ的数字表示执行刷新操作REF的行块RBLK的编 号。
本实施方式在下述方面和第一实施方式不同。首先，同时进行为了刷 新操作而选择的主字线MWLX的去除选择和用于存取操作的主字线 MWLX的选择。在各个行块RBLK中，在执行下一个操作之前持续选择 主字线MWLX，而与刷新操作和存取操作无关。即使在最后的子字线 SWL1(实际上为SWL3)的刷新操作REF之后，还持续选择主字线 MWLX。
以上，在第四实施方式中也能够取得和第一实施方式相同的效果。另 外，通过分别对应用于选择主字译码器MWD的译码信号X67Z<0:3>、 X89Z<0:3>、X101112Z<0:7>来形成地址锁存电路ADLT，可以根据保 持在地址锁存电路ADLT中的锁存译码信号LX67Z、LX89Z、LX101112Z 来选择或去除选择主字线MWLX。因此，通过根据对应存取请求而供给 的外部地址EAL来改变地址锁存电路ADLT的状态，可以去除选择为了 刷新而被选择的主字线MWLX，并可以同时选择存取用的主字线 MWLX。其结果是，不需要第一实施方式的用于生成复位禁止信号 PNORSTZ、复位信号RSTX以及块复位信号SRSTX的电路。即，通过简 单的逻辑电路即可在刷新操作之后保持主字线MWLX的选择状态，并可 在每个存储块中切换响应存取请求而选择的主字线MWLX。由于电路结 构简单，因此可以缩短电路设计时的操作验证时间。由于同时切换两条主 字线MWLX的去除选择/选择，因此，能够缩短从存取请求到开始存取操 作的时间T2。即，可以缩短存取时间。
在测试模式中，通过激活地址锁存控制电路ALC共用的第一测试信 号TOPENZ，并与第一测试信号TOPENZ的激活同步地来生成地址锁存信 号AINZ、AINX，能够使各个行块RBLK的地址锁存电路ADLT同时操 作。其结果是，可以实施字线SWL的多次选择测试以及干扰测试。
在测试模式中，通过激活主字译码器MWD共用的第二测试信号 TSWLZ，能够与第二测试信号TSWLZ的激活同步地来同时选择所有的主 字线MWLX。其结果是，可以缩短老化测试的测试时间。
图21和图22示出了本发明的半导体存储器的第五实施方式的主要部 分。对与第一和第四实施方式相同的元件标以相同的标号，并省略详细说 明。该半导体存储器是作为虚拟SRAM而在硅衬底上使用CMOS工艺来 形成的。虚拟SRAM例如被用作安装在便携式电话机等便携式机器上的工 作存储器。在本实施方式中，地址锁存电路ADLT、主字译码器MWD以 及冗余主字译码器RMWD和第四实施方式不同。其他结构和第一实施方 式相同。主字译码器MWD和冗余主字译码器RMWD的操作、以及存储 器核心CORE的操作和第四实施方式(图18-图20)相同。
在图21中，地址锁存电路ADLT是差动输入型的锁存器，该地址锁 存电路ADLT在地址锁存信号AINZ为高电平时接收预译码信号 (X67Z<0>)，在地址锁存信号AINZ为低电平时保持所接收到的信号。 接收到的预译码信号被作为锁存译码信号(LX67X<0>等)输出。地址锁 存电路ADLT具有将接收到的预译码信号的高电平从内部电源电压VII转 换成升压电压VPP的电平转换器(level shifter)。即，从地址锁存电路 ADLT输出的所有的锁存预译码信号的高电平被设定为升压电压VPP。
在图22中，将四输入NAND门和两个逆变器串联起来构成主字译码 器MWD，其中，所述四输入NAND门接收锁存译码信号PLX67Z、 PLX89Z、PLX101112Z以及冗余位信号RHITX，该锁存译码信号 PLX67Z、PLX89Z、PLX101112Z将高电平设定成升压电压VPP，该冗余 位信号RHITX通过电平转换器LEVC而将高电平转换成升压电压VPP。 最后一级的逆变器与主字线MWLX连接。冗余主字译码器RMWD是和主 字译码器MWD相同的电路。冗余主字译码器RMWD的四输入NAND门 接收升压电压VPP以及冗余选择信号RWSZ，该冗余选择信号RWSZ通 过电平转换器LEVC而将高电平转换成升压电压VPP。最后一级的逆变器 和冗余主字线RMWLX连接。
在本实施方式中，通过将所有的锁存译码信号(PLX67Z等)的高电 平电压统一为升压电压VPP，可以用简单的逻辑门来构成主字译码器 MWD和冗余主字译码器RMWD。特别是，由于很多主字译码器MWD形 成在存储器核心CORE内，因而简化字译码器MWD的电路而带来的减小 芯片大小的效果很显著。
以上，在第五实施方式中也能够取得和第一以及第四实施方式相同的 效果。另外通过在地址锁存电路ADLT内形成电平转换器，可以将供给 主字译码器MWD以及冗余主字译码器RMWD的地址的电压(高电平电 压)均设定成相同的值。其结果是，可以简单地构成主字译码器MWD和 冗余主字译码器RMWD，从而能够减小虚拟SRAM的芯片大小。其结果 是能够削减芯片成本。
图23示出了本发明的半导体存储器的第六实施方式。对与第一实施 方式相同的元件标以相同的标号，并省略详细说明。该半导体存储器是作 为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟SRAM例如 被用作安装在便携式电话机等便携式机器上的工作存储器。本实施方式的 虚拟SRAM包括：两个存储体BANK0-1，可相互独立操作并具有存储器 核心CORE；以及用于选择存储体BANK0-1的存储体译码器46。
外部地址输入电路22D是通过在第一实施方式的外部地址输入电路 22中附加接收一位存储体地址BA0的输入缓冲器而构成的。存储体译码 器46与基本定时信号RASZ同步地来从存储体地址BA0中生成存储体选 择信号BRAS0Z、BRAS1Z。各个存储体BANK0-1具有：复位信号生成电 路(复位禁止控制电路)20、用于选择行块RBLK的预译码器28D、用于 选择主字线MWLX的预译码器30D、预译码器32、以及第一实施方式的 存储器核心CORE。复位信号生成电路20接收存储体选择信号BRAS0Z (或BRAS1Z)而不是接收基本定时信号RASZ来进行操作。即，通过形 成在各存储体BANK0-1上的复位信号生成电路20，只有接收到存取请求 的存储体BANK才根据复位禁止信号NORSTZ的去除激活来激活复位信 号RSTX。预译码器28D、30D除了具有锁存功能之外，其他和第一实施 方式的预译码器28、30相同。本实施方式的其他结构和第一实施方式相 同。
图24详细示出了图23所示的存储体BANK0-1。各个存储体BANK0- 1具有定时控制电路48。存储体BANK0-1的结构相同，因此仅说明存储 体BANK0。定时控制电路48在预定期间与存储体选择信号BRAS0Z的上 升沿同步地来激活存储体激活信号BACTP0Z。预译码器28D、30D在存 储体激活信号BACTP0Z的高电平期间接收行地址RA0-3Z、RA6-12Z，并 与存储体激活信号BACTP0Z的下降沿同步地来锁存所接收到的信号。
图25示出了第六实施方式的虚拟SRAM的操作。该实施方式的特征 在于，仅在有存取请求的存储体BANK中生成复位信号RSTX。因此，仅 在有存取请求的行块RBLK中与块复位信号SRSTX的激活同步地进行为 了刷新请求而持续选择的主字线MWLX的去除选择(图25中的(a、 b))。另外，响应存储体BANK的去除激活来激活复位信号RSTX(图 25中的(c))。响应由存储体BANK的去除激活而引起的行块RBLK的 去除激活来使块复位信号SRSTX去除激活(图25中的(d))。
以上，在第六实施方式中也能够取得和第一实施方式相同的效果。另 外，形成在各存储体BANK0-1上的复位信号生成电路20将复位信号 RSTX仅传递给根据存储体地址而选择的存储体BANK，由此，当接收存 取请求时，在每个存储体BANK中可以独立地去除选择主字线MWLX。 在存取请求没有涉及的存储体BANK中，由于能够防止主字线MWLX所 不需要的去除选择，因此能够削减电能消耗。
图26示出了本发明的半导体存储器的第七实施方式。对与第一和第 四实施方式相同的元件标以相同的标号，并省略详细说明。该半导体存储 器是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟 SRAM例如被用作安装在便携式电话机等便携式机器上的工作存储器。该 实施方式的虚拟SRAM包括：两个存储体BANK0-1，可相互独立操作并 具有存储器核心CORE；以及用于选择存储体BANK0-1的存储体译码器 46。
用于选择主字线MWLX的预译码器30和第六实施方式不同，其由存 储体BANK0-1共用。预译码器30不具备锁存功能。用于选择行块RBLK 的预译码器28E形成在每个存储体BANK0-1中。其他结构和第四实施方 式相同。
图27详细示出了图26所示的存储体BANK0-1。各个存储体BANK0- 1具有和第六实施方式相同的定时控制电路48以及和第四实施方式相同的 块复位控制电路RSTC。预译码器28E由存储体BANK0-1共用的预译码 器28E-1以及形成在各个存储体BANK0-1中的预译码器28E-2来构成。 预译码器28E-1对行地址RA2-3Z进行预译码，并生成译码信号X23Z<0: 3>。译码信号X23Z<0:3>和第四实施方式的译码信号X23PZ<0:3>不 同，其不是脉冲信号。预译码器28E-2在存储体激活信号BACTP0Z(或 BACTP1Z)的高电平期间接收行地址RA0-1Z，并生成存储体译码信号 BX01Z<0:3>。然后，通过存储体译码信号X01Z<0:3>和预译码信号 X23Z<0:3>的AND逻辑来选择行块选择信号RBLKSELPZ。在各个存储 体BANK0-1中，块复位控制电路RSTC与行块选择信号RBLKSELPZ同 步地来生成地址锁存信号AINZ、AINX。
该实施方式的虚拟SRAM和第四实施方式(图15)一样，存储体 BANK0-1中的各个行块RBLK具有地址锁存电路ADLT，该地址锁存电 路ADLT与地址锁存信号AINZ、AINX同步地来锁存预译码信号X67Z、 X89Z、X101112Z。地址锁存信号AINZ、AINX仅在根据存储体地址 BA0-1Z而选择的存储体BANK中被激活。由于没有被选择的存储体 BANK的地址锁存电路ADLT不进行锁存操作，因此，可以将用于选择主 字线MWLX的预译码信号X67Z<0:3>、X89Z<0:3>、X101112Z<0:7> 的信号线布线成由存储体BANK0-1的地址锁存电路ADLT共用。另外， 在预译码器28E-2中，通过在存储体译码信号BX01Z<0:3>的生成中包括 存储体激活信号BACTP0Z(或BACTP1Z)的逻辑，可以将预译码信号 X23Z<0:3>的信号线布线成由存储体BANK0-1的地址锁存电路ADLT共 用。其结果是，可以将布线在存储体BANK0-1中的预译码信号线的数量 从第六实施方式的48条削减至28条。
图28示出了第七实施方式的虚拟SRAM的操作。该实施方式的特征 在于，仅在有存取请求的存储体BANK的行块RBLK中与块复位信号 SRSTX的激活同步地来进行为了刷新请求而持续选择的主字线MWLX的 去除选择(图28中的(a、b))。
以上，在第七实施方式中也能够取得和第一、第四、第六实施方式相 同的效果。另外，只有根据存储体地址BA0而选择的存储体BANK的地 址锁存电路ADLT可以通过锁存外部地址EAL而在每个存储体BANK中 独立地选择/去除选择主字线MWLX。在存取请求没有涉及的存储体 BANK中，由于能够防止主字线MWLX所不需要的去除选择，因此能够 削减电能消耗。
通过在地址锁存信号AINZ、AINX的生成逻辑中包括预译码信号 X01Z、X23PZ(行块地址)，可以仅在接收了存取请求的存储体BANK 中生成地址锁存信号AINZ、AINX。由于没有被选择的存储体BANK的 地址锁存电路ADLT不进行锁存操作，因此，可以将预译码信号 X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>的信号线布线成由存储体 BANK0-1共用。其结果是，可以将预译码信号X23PZ、X67Z、X101112Z 的信号线的数量几乎减去一半，从而能够削减虚拟SRAM的芯片大小。
图29示出了本发明的半导体存储器的第八实施方式的主要部分。对 与第一实施方式相同的元件标以相同的标号，并省略详细说明。该半导体 存储器是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟 SRAM例如被用作安装在便携式电话机等便携式机器上的工作存储器。本 实施方式具有刷新地址发生电路14A以代替第一实施方式的刷新地址发生 电路14。另外，字译码器WDEC和第一实施方式不同。其他结构和第一 实施方式相同。
刷新地址发生电路14A对于地址的分配和第一实施方式不同。即，在 刷新地址IAL0-12Z中，低位的4位IAL0-3Z用作选择行块RBLK0-15，接 下来的7位用作选择主字线MWLX，高位的2位用作选择子字线SWL。 在这里，为了避免和第一实施方式的说明相重复，按照从低位起的顺序， 将13位的刷新地址设定为IAL0-3Z(行块选择地址)、IAL6-12Z(主字 选择地址)、以及IAL4-5Z(子字选择地址)。另外，在输出用于选择 128条主字线MWLX0-127中的最后的主字线MWLX127的刷新地址的期 间(位IAL6-12Z均为高电平的期间)，刷新地址发生电路14A将刷新计 数信号SRTXZ保持为高电平。刷新地址发生电路14A的其他功能和第一 实施方式的刷新地址发生电路14相同。
图30示出了图29所示的存储器核心CORE的主要部分。字译码器 WDEC对应每个行块RBLK0-15而具有子字选择译码器SWDgen，该子字 选择译码器SWDgen用于根据译码信号X45Z<0:3>来选择子字选择信号 SWDZ<0:3>(子字选择信号线)。子字选择信号SWDZ<0:3>被提供给 分散配置在各行块RBLK内的子字译码器SWD。其他结构和第一实施方 式(图4)相同。由于子字选择信号线SWDZ与分散在行块RBLK内的子 字译码器SWD连接，因此其布线长度比较长。因此，通过子字选择信号 线SWDZ的选择/去除选择来产生较大的充放电电流。在本实施方式中， 如后所述，通过降低子字选择信号线SWDZ的选择/去除选择的频率来降 低充放电电流，削减电能消耗。
图31详细示出了图30所示的各个字译码器WDEC。块复位控制电路 RSTC的定时信号生成电路TSC所生成的定时信号WLENZ(生成字线 WL(＝SWL)的激活期间)被提供给主字译码器MWD。块复位信号 SRSTX被提供给子字选择译码器SWDgen，而不是供给主字译码器 MWD。对应每个行块RBLK0-15形成四个子字选择译码器SWDgen。子 字选择译码器SWDgen根据译码信号X45Z<0:3>来分别生成子字选择信 号SWDZ<0:3>。选择(激活)子字选择信号SWDZ的子字选择译码器 SWDgen响应块复位信号SRSTX的激活来去除选择子字选择信号 SWDZ。其他结构和第一实施方式(图5)相同。
图32详细示出了子字选择译码器SWDgen。子字选择译码器SWDgen 具有：在栅极接收块复位信号PRSTX的pMOS晶体管和nMOS晶体管； 在栅极接收预译码信号X45Z的nMOS晶体管；与pMOS晶体管的漏极连 接的锁存器以及由与锁存器的输出连接的两个逆变器组成的缓冲器。子 字选择译码器SWDgen的电源线与升压电压线VPP连接。
图33示出了在第八实施方式中执行读出操作或写入操作时的子字选 择译码器SEDgen的操作。在该示例中，示出了主字线MWLX或者存储 单元MC等没有不良，且冗余位信号RHITX没有被激活的情况。对与第 一实施方式(图7)相同的操作标以相同的标号。和第一实施方式的不同 之处在于，响应块复位信号SRSTX来去除选择、选择子字选择信号 SWDZ，而不是去除选择、选择主字线MWLX。即，响应块复位信号 SRSTX的激活，导通子字选择译码器SWDgen的pMOS晶体管，并且去 除选择为了执行刷新操作而持续选择的子字选择信号SWDZ(图33中的 (F))。响应块复位信号SRSTX的去除激活来选择对应存取请求的子字 选择信号SWDZ，并执行存取操作(图33中的(I))。子字选择译码器 SWDgen的pMOS晶体管与块复位信号SRSTX的激活同步地导通，并使 为了存取操作而选择的子字选择信号SWDZ去除激活(图7中的 (M))。从存取信号ACTPZ的激活到子字选择信号SWDZ的选择为止 的时间为T3。时间T3和第一实施方式(图7)的时间T1基本相同。其他 操作和第一实施方式相同。
图34示出了第八实施方式的判优器/操作控制电路16、复位控制电路 18以及复位信号生成电路20的操作。图34中根据存取请求来选择字线的 顺序和第一实施方式(图10)有所不同。即，在该实施方式中，按照每一 刷新请求，首先，切换行块RBLK，接着切换主字线MWLX，最后切换子 字线SWL。另外，在刷新地址发生电路14输出高电平的刷新计数信号 SRTXZ的期间，即根据刷新地址来指定最后的主字线MWLX127的期间 中，按照每一刷新请求SRTZ来输出复位信号RSTX。其他操作和第一实 施方式相同。
以上，在第八实施方式中也能够获得和第一实施方式相同的效果。 即，通过降低子字选择信号线SWDZ的选择/去除选择的频率，可以降低 充放电电流，从而能够削减虚拟SRAM的电能消耗。
图35示出了本发明的半导体存储器的第九实施方式的主要部分。对 其中与第一、第四以及第八实施方式相同的元件标以相同的标号，并省略 详细说明。该半导体存储器是作为虚拟SRAM而在硅衬底上使用CMOS 工艺来形成的。虚拟SRAM例如被用作安装在便携式电话机等便携式机器 上的工作存储器。该实施方式具有刷新地址发生电路14A以代替第四实施 方式的刷新地址发生电路14。刷新地址发生电路14A和第八实施方式的 相同。另外，字译码器WDEC和第四实施方式不同。其他结构和第四实施 方式相同。
图36详细示出了图35所示的字译码器WDEC。图36所示的字译码 器WDEC形成在各个行块RBLK0-15上。字译码器WDEC包括：用于根 据译码信号X45Z<0:3>来选择子字选择信号SWDZ<0:3>(子字选择信 号线)的四个子字选择译码器SWDgen；和向子字选择译码器SWDgen提 供锁存译码信号LX45Z<0:3>的地址锁存电路ADLT。地址锁存电路 ADLT与地址锁存信号AINZ、AINX同步地来锁存预译码信号X45Z<0: 3>，而不是锁存预译码信号X67Z<0:3>、X89Z<0:3>、X101112Z<0: 7>，并输出锁存译码信号LX45Z<0:3>。块复位控制电路RSTC的定时信 号生成电路TSC所生成的定时信号WLENZ被提供给主字译码器MWD。 其他结构和第四实施方式(图15)相同。
和第八实施方式(图30)相同，由于子字选择译码器SWDgen所生成 的子字选择信号SWDZ<0:3>与分散在行块RBLK中的子字译码器SWD 相连，因此其布线长度比较长。因此，通过子字选择信号线SWDZ的选择 /去除选择可产生较大的充放电电流。在本实施方式中，如后所述，通过降 低子字选择信号线SWDZ的选择/去除选择的频率来降低充放电电流，从 而削减电能消耗。
图37详细示出了地址锁存控制电路ALC和地址锁存电路ADLT。地 址锁存控制电路ALC和第四实施方式(图16)相同。为了输出正逻辑的 锁存译码信号LX45Z<0:3>，改变第四实施方式的地址锁存电路ADLT (图16)的逻辑来构成地址锁存电路ADLT。当第二测试信号TSWLZ为 高电平时，地址锁存电路ADLT将所有的锁存译码信号LX45Z<0:3>固 定为高电平。
图38详细示出了子字选择译码器SWDgen。子字选择译码器SWDgen 具有电平转换器LEVC1和由与电平转换器LEVC1的输出连接的两个逆变 器组成的缓冲器。子字选择译码器SWDgen的电源线和升压电压线VPP 连接。电平转换器LEVC1将锁存译码信号LX45Z的高电平从内部电源电 压VII转换成升压电压VPP，并输出给缓冲器。
图39示出了在第九实施方式中执行读出操作或写入操作时的子字选 择译码器SWDgen的操作。在该示例中示出了主字线MWLX或者存储单 元MC等没有不良，且冗余位信号RHITX没有被激活的情况。对与第四 实施方式(图18)相同的操作标以相同的标号。和第四实施方式的不同之 处在于，响应块复位信号SRSTX来去除选择、选择子字选择信号 SWDZ，而不是去除选择、选择主字线MWLX。即，响应块复位信号 SRSTX的激活来去除选择为了执行刷新操作而持续选择的子字选择信号 SWDZ(图39中的(F))，同时选择对应存取请求的子字选择信号 SWDZ(图39中的(G))。从存取信号ACTPZ的激活到子字选择信号 SWDZ的选择为止的时间为T4。时间T4和第四实施方式(图18)的时间 T2基本相同。由于同时进行子字选择信号SWDZ的去除选择和选择，因 此，从存取信号ACTPZ的激活到子字选择信号SWDZ的选择为止的时间 T4比第八实施方式的T3短。其他操作和第四实施方式相同。
图40示出了第九实施方式的存储器核心CORE的操作。为了简化说 明而示出存储器核心CORE具有四个行块RBLK0-3、两条主字线MWLX0 -1、以及两条子字线SWL0-1的示例。标给刷新信号REFPZ的数字表示 执行刷新操作REF的行块RBLK的编号。在本实施方式中，根据刷新地 址发生电路14A所生成的刷新地址IAL0-12Z，按照每一刷新请求，首先 是行块RBLK进行切换，接着主字线MWLX进行切换，最后是子字线 SWL(子字译码器SWD)进行切换。因此，按照每一刷新请求顺次选择 行块RBLK0-3内的子字选择信号SWDZ，而是不是选择主字线 MWLX。其他操作和第四实施方式相同。
以上，在第九实施方式中也能够获得和第一、第四以及第八实施方式 相同的效果。即，通过降低子字选择信号线SWDZ的选择/去除选择的频 率，可以降低充放电电流，从而能够削减虚拟SRAM的电能消耗。
在上述实施方式中，本发明针对用于具有分级结构的字线MWLX、 SWL的虚拟SRAM的示例进行了阐述。即，对在每一个行块RBLK中响 应存取请求来去除选择为了刷新操作而持续选择的主字线MWLX的示例 进行了阐述。但本发明不限于所述的实施方式。例如图41和图42所示， 本发明也可适用于具有没有被分级的字线WL(或冗余字线RWL)的虚拟 SRAM。即，在下述虚拟SRAM中，也可以在每个行块RBLK中响应存取 请求来去除选择为了刷新操作而持续选择的译码信号WDS，所述虚拟 SRAM具有接收预译码信号来生成译码信号WDS的第一字译码器WD1和 接收译码信号WDS和行地址RA4-5Z来选择字线WL中某一条的第二字 译码器WD2。另外，没有被分级的字线WL一般由用于构成存储单元MC 的传输晶体管的栅极的多晶硅布线和在多晶硅布线上方布置的金属布线构 成。
在上述的第一实施方式中，对子字线SWL3作为刷新对象时，在每次 刷新中去除选择主字线MWLX的示例进行了阐述。但本发明不限于所述 的实施方式。例如，当子字线SWL0成为刷新对象时，也可以去除选择在 此之前选择的主字线MWLX，并重新选择作为刷新对象的主字线 MWLX。
在上述的第四、第五以及第七实施方式中，对为了持续激活主字线 MWLX而用地址锁存电路ADLT来锁存预译码信号的示例进行了阐述。 但本发明不限于所述实施方式。也可以在锁存地址的状态下接收下一个外 部地址EAL或者刷新地址IAL，并对接收的地址进行冗余判定。在刷新操 作或存取操作中，能够通过对下一个刷新操作或者存取操作进行冗余判断 来缩短周期时间和存取时间。