输出脉宽受限的相位频率检测器及其方法

摘要

本发明提供输出频宽受到限制的相位频率检测器与其相关方法。本发明所揭示的相位频率检测器会产生与一第一信号及一第二信号间的相位差或频率差相对应的一第一输出信号与一第二输出信号。当该第一、第二信号间的相位差大于一预定延迟量时，则该第一输出信号的脉宽会受到限制，以使得该相位频率检测器具有一受限的等效输出脉宽。

权利要求

1.一种相位频率检测器，其特征在于，包含有：

一第一边缘检测器，用来检测一第一信号的第一类边缘以产生一第一检测 信号，并依据一第一控制信号来重置所述第一检测信号的电平；

一第一锁存单元，耦接于所述第一边缘检测器，用来锁存所述第一检测信 号以产生一第一输出信号，并依据一第三控制信号来重置所述第一输出信号的 电平；

一第一延迟单元，耦接于所述第一锁存单元，用来延迟所述第一输出信号 以产生一第一延迟信号；

一第二边缘检测器，用来检测一第二信号的第一类边缘以产生一第二检测 信号，并依据一第二控制信号来重置所述第二检测信号的电平；

一第二锁存单元，耦接于所述第二边缘检测器，用来锁存所述第二检测信 号以产生一第二输出信号，并依据所述第三控制信号来重置所述第二输出信号 的电平；

一第二延迟单元，耦接于所述第二锁存单元，用来延迟所述第二输出信号 以产生一第二延迟信号；

一组合逻辑，耦接于所述第一、第二锁存单元，用来对所述第一输出信号 与所述第二输出信号进行一预定逻辑运算，以产生所述第三控制信号；

一第一逻辑单元，耦接于所述第一延迟单元、所述组合逻辑与所述第一边 缘检测器，用来对所述第一延迟信号与所述第三控制信号进行一第一逻辑运算， 以产生所述第一控制信号；以及一第二逻辑单元，耦接于所述第二延迟单元、所述组合逻辑与所述第二边 缘检测器，用来对所述第二延迟信号与所述第三控制信号进行一第二逻辑运算， 以产生所述第二控制信号。

2.根据权利要求1所述的相位频率检测器，其特征在于，所述第一边缘检测 器为一D型正反器。

3.根据权利要求2所述的相位频率检测器，其特征在于，所述第二边缘检测 器为一D型正反器。

4.根据权利要求1所述的相位频率检测器，其特征在于，所述第一锁存单元 为一D型正反器。

5.根据权利要求4所述的相位频率检测器，其特征在于，所述第二锁存单元 为一D型正反器。

6.根据权利要求1所述的相位频率检测器，其特征在于，所述第一、第二延 迟单元会分别对所述第一输出信号与所述第二输出信号施加相同的延迟量。

7.根据权利要求6所述的相位频率检测器，其特征在于，所述第一、第二延 迟单元相同。

8.根据权利要求1所述的相位频率检测器，其特征在于，所述第一、第二逻 辑运算相同。

9.根据权利要求1所述的相位频率检测器，其特征在于，所述第一边缘检测 器会在所述第一控制信号的有效期间内将所述第一检测信号设为一第一预设 电平。

10.根据权利要求9所述的相位频率检测器，其特征在于，所述第二边缘检 测器会在所述第二控制信号的有效期间内将所述第二检测信号设为所述第一预 设电平。

11.根据权利要求1所述的相位频率检测器，其特征在于，所述第一锁存单 元会在所述第三控制信号的有效期间内将所述第一输出信号设为一第一预设 电平。

12.根据权利要求11所述的相位频率检测器，其特征在于，所述第二锁存单 元会在所述第三控制信号的有效期间内将所述第二输出信号设为所述第一预设 电平。

13.根据权利要求1所述的相位频率检测器，其特征在于，另包含有一延迟 设定单元，耦接于所述第一延迟单元与该第二延迟单元两者的至少一个，用来 设定所耦接的延迟单元的延迟量。

14.一种用来产生与一第一信号及一第二信号间的相位差或频率差相对应 的一第一输出信号与一第二输出信号的方法，其特征在于，所述方法包含有：检测所述第一信号的第一类边缘以产生一第一检测信号；

依据一第一控制信号来重置所述第一检测信号的电平；

锁存所述第一检测信号以产生一第一输出信号；

依据一第三控制信号来重置所述第一输出信号的电平；

延迟所述第一输出信号以产生一第一延迟信号；

检测所述第二信号的第一类边缘以产生一第二检测信号；

依据一第二控制信号来重置所述第二检测信号的电平；

锁存所述第二检测信号以产生一第二输出信号；

依据所述第三控制信号来重置所述第二输出信号的电平；

延迟所述第二输出信号以产生一第二延迟信号；

对所述第一输出信号与所述第二输出信号进行一预定逻辑运算以产生所述 第三控制信号；

对所述第一延迟信号与所述第三控制信号进行一第一逻辑运算以产生所述 第一控制信号；以及对所述第二延迟信号与所述第三控制信号进行一第二逻辑运算以产生所述 第二控制信号。

15.根据权利要求14所述的方法，其特征在于，延迟所述第一输出信号的步 骤与延迟所述第二输出信号的步骤是分别对所述第一输出信号与所述第二输出 信号施加相同的延迟量。

16.根据权利要求14所述的方法，其特征在于，所述第一、第二逻辑运算相 同。

17.根据权利要求14所述的方法，其特征在于，重置所述第一检测信号的电 平的步骤包含有：在所述第一控制信号的有效期间内将所述第一检测信号设为一第一预设 电平。

18.根据权利要求17所述的方法，其特征在于，重置所述第二检测信号的电 平的步骤包含有：在所述第二控制信号的有效期间内将所述第二检测信号设为所述第一预设 电平。

19.根据权利要求14所述的方法，其特征在于，重置所述第一输出信号的电 平的步骤包含有：在所述第三控制信号的有效期间内将所述第一输出信号设为一第一预设 电平。

20.根据权利要求19所述的方法，其特征在于，重置所述第二输出信号的电 平的步骤包含有：在所述第三控制信号的有效期间内将所述第二输出信号设为所述第一预设 电平。

说明书

技术领域

本发明有关于相位频率检测器的技术，尤指输出脉宽受限制的相位频率 检测器。

背景技术

锁相回路(PLL)可应用在许多的场合，例如可用于时钟(clock)/数据 的恢复(recovery)、频率或相位的调制/解调与产生具有稳定频率的时钟信 号等等。一般而言，现有的锁相回路具有一相位频率检测器(PFD)，用以检 测一参考信号与一反馈信号间的相位差与频率差；一电荷泵(charge pump)， 用来依据该相位频率检测器的检测结果产生一输出电流；以及一回路滤波器， 用来依据该输出电流调整一压控振荡器(VCO)的运作，直到该反馈信号的频 率及相位与该参考信号匹配为止。
通常现有锁相回路的回路频宽设计成较该参考信号的频率小一个数量级 左右，以维持回路的稳定性。当该参考信号的频率降低时，该锁相回路的回 路频宽也应随之降低。在这样的架构下，回路滤波器必须要使用大电容才能 抑制压控振荡器的抖动情形。如此一来，将大幅增加电路的面积与体积。

发明内容

因此本发明的目的之一在于提供输出脉宽受限的相位频率检测器及其相 关方法，以解决上述问题。
本说明书中提供了一种相位频率检测器的实施例，其包含有：一第一边 缘检测器，用来检测一第一信号的第一类边缘以产生一第一检测信号，并依 据一第一控制信号来改变该第一检测信号的电平；一第一锁存单元，耦接于 该第一边缘检测器，用来锁存该第一检测信号以产生一第一输出信号，并依 据一第三控制信号来改变该第一输出信号的电平；一第一延迟单元，耦接于 该第一锁存单元，用来延迟该第一输出信号以产生一第一延迟信号；一第二 边缘检测器，用来检测一第二信号的第一类边缘以产生一第二检测信号，并 依据一第二控制信号来改变该第二检测信号的电平；一第二锁存单元，耦接 于该第二边缘检测器，用来锁存该第二检测信号以产生一第二输出信号，并 依据该第三控制信号来改变该第二输出信号的电平；一第二延迟单元，耦接 于该第二锁存单元，用来延迟该第二输出信号以产生一第二延迟信号；一组 合逻辑，耦接于该第一、第二锁存单元，用来对该第一输出信号与该第二输 出信号进行一预定逻辑运算，以产生该第三控制信号；一第一逻辑单元，耦 接于该第一延迟单元、该组合逻辑与该第一边缘检测器，用来对该第一延迟 信号与该第三控制信号进行一第一逻辑运算，以产生该第一控制信号；以及 一第二逻辑单元，耦接于该第二延迟单元、该组合逻辑与该第二边缘检测器， 用来对该第二延迟信号与该第三控制信号进行一第二逻辑运算，以产生该第 二控制信号。
所述第一边缘检测器为一D型正反器。
所述第二边缘检测器为一D型正反器。
所述第一锁存单元为一D型正反器。
所述第二锁存单元为一D型正反器。
所述第一、第二延迟单元会分别对所述第一输出信号与所述第二输出信号 施加相同的延迟量。
所述第一、第二延迟单元实质上相同。
所述第一、第二逻辑运算实质上相同。
所述第一边缘检测器会在所述第一控制信号的有效期间内将所述第一检测 信号设为一第一预设电平。
所述第二边缘检测器会在所述第二控制信号的有效期间内将所述第二检测 信号设为所述第一预设电平。
所述第一锁存单元会在所述第三控制信号的有效期间内将所述第一输出信 号设为一第一预设电平。
所述第二锁存单元会在所述第三控制信号的有效期间内将所述第二输出信 号设为所述第一预设电平。
所述的相位频率检测器另包含有一延迟设定单元，耦接于所述第一延迟单 元与该第二延迟单元两者的至少一个，用来设定所耦接的延迟单元的延迟量。
本说明书中提供了一种产生与一第一信号及一第二信号间的相位差或频 率差相对应的一第一输出信号与一第二输出信号的方法的实施例，其包含有： 检测该第一信号的第一类边缘以产生一第一检测信号；依据一第一控制信号 来改变该第一检测信号的电平；锁存该第一检测信号以产生一第一输出信号； 依据一第三控制信号来改变该第一输出信号的电平；延迟该第一输出信号以 产生一第一延迟信号；检测该第二信号的第一类边缘以产生一第二检测信号； 依据一第二控制信号来改变该第二检测信号的电平；锁存该第二检测信号以 产生一第二输出信号；依据该第三控制信号来改变该第二输出信号的电平； 延迟该第二输出信号以产生一第二延迟信号；对该第一输出信号与该第二输 出信号进行一预定逻辑运算以产生该第三控制信号；对该第一延迟信号与该 第三控制信号进行一第一逻辑运算以产生该第一控制信号；以及对该第二延 迟信号与该第三控制信号进行一第二逻辑运算以产生该第二控制信号。
延迟所述第一输出信号的步骤与延迟所述第二输出信号的步骤是分别对所 述第一输出信号与所述第二输出信号施加相同的延迟量。
所述第一、第二逻辑运算实质上相同。
改变所述第一检测信号的电平的步骤包含有：在所述第一控制信号的有效 期间内将所述第一检测信号设为一第一预设电平。
改变所述第二检测信号的电平的步骤包含有：在所述第二控制信号的有效 期间内将所述第二检测信号设为所述第一预设电平。
改变所述第一输出信号的电平的步骤包含有：在所述第三控制信号的有效 期间内将所述第一输出信号设为一第一预设电平。
改变所述第二输出信号的电平的步骤包含有：在所述第三控制信号的有效 期间内将所述第二输出信号设为所述第一预设电平。
本说明书中提供了一种信号产生模块的实施例，其包含有：一第一锁存 单元，用来锁存一第一输入信号以产生一第一锁存信号，并依据一控制信号 来改变该第一锁存信号的电平；一第一延迟单元，耦接于该第一锁存单元， 用来延迟该第一锁存信号以产生一第一延迟信号；一第二锁存单元，用来锁 存一第二输入信号以产生一第二锁存信号，并依据该控制信号来改变该第二 锁存信号的电平；一第二延迟单元，耦接于该第二锁存单元，用来延迟该第 二锁存信号以产生一第二延迟信号；一组合逻辑，耦接于该第一、第二锁存 单元，用来对该第一锁存信号与该第二锁存信号进行一预定逻辑运算以产生 该控制信号；一第一逻辑单元，耦接于该第一延迟单元与该组合逻辑，用来 对该第一延迟信号与该控制信号进行一第一逻辑运算以产生一第一信号；以 及一第二逻辑单元，耦接于该第二延迟单元与该组合逻辑，用来对该第二延 迟信号与该控制信号进行一第二逻辑运算以产生一第二信号。
本说明书中提供了一种信号产生方法的实施例，其包含有：锁存一第一 输入信号以产生一第一锁存信号；依据一控制信号来改变该第一锁存信号的 电平；延迟该第一锁存信号以产生一第一延迟信号；锁存一第二输入信号以 产生一第二锁存信号；依据该控制信号来改变该第二锁存信号的电平；延迟 该第二锁存信号以产生一第二延迟信号；对该第一锁存信号与该第二锁存信 号进行一预定逻辑运算以产生该控制信号；对该第一延迟信号与该控制信号 进行一第一逻辑运算以产生一第一信号；以及对该第二延迟信号与该控制信 号进行一第二逻辑运算以产生一第二信号。
本发明通过将回路滤波器所产生的输出电压箝制在一固定电位，可大幅 降低该回路滤波器用来抑制锁相回路的压控振荡器的抖动情况所需的电容 值。

附图说明

图1为本发明用于锁相回路的相位频率检测器的一实施例的方块图；
图2与图3为图1的相位频率检测器在不同情形下的运作时序图；
图4为图1的相位频率检测器的输入-输出特性的一实施例的示意图。
主要组件符号说明：
100         相位频率检测器
110、120    边缘检测器
130、140    锁存单元
150、160    延迟单元
170         组合逻辑
180、190    逻辑单元

具体实施方式

在说明书及权利要求书中使用了某些词汇来指称特定的组件。所属领域 中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同样的 组件。本说明书及权利要求书中并不以名称的差异来作为区分组件的方式， 而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书 中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。 另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文 中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于 该第二装置，或通过其它装置或连接手段间接地电气连接至该第二装置。
请参考图1，其所示为本发明一实施例用于锁相回路的相位频率检测器100 的方块图。相位频率检测器100包含有：组合逻辑170、两边缘检测器(edge detector)110与120、两锁存单元(latch unit)130与140、两延迟单元150 与160、以及两逻辑单元180与190。如图所示，第一锁存单元130耦接于第一 边缘检测器110与第一延迟单元150；第二锁存单元140耦接于第二边缘检测器 120与第二延迟单元160；组合逻辑170耦接于第一锁存单元130与第二锁存单 元140；第一逻辑单元180耦接于第一边缘检测器110、第一延迟单元150与组 合逻辑170；而第二逻辑单元190则耦接于第二边缘检测器120、第二延迟单元 160与组合逻辑170。
在运作上，相位频率检测器100会接收一参考信号CLK_REF与该锁相回路 所产生的一反馈信号CLK_FB，并产生两输出信号UP与DN来控制相位频率检测 器100后级的一电荷泵的充放电运作。以下将进一步说明相位频率检测器100 的实施与运作方式。
第一边缘检测器110用来检测该参考信号CLK_REF中的第一类边缘以产生 一第一检测信号DS1，并依据一第一控制信号CS1来改变该第一检测信号DS1的 电平。第二边缘检测器120用来检测该反馈信号CLK_FB中的第一类边缘以产生 一第二检测信号DS2，并依据一第二控制信号CS2来改变该第二检测信号DS2的 电平。实作上，前述的第一类边缘不是上升缘就是下降缘。
较佳者，边缘检测器110与120皆为边缘触发型的边缘检测器。在一实施 例中，该第一、第二控制信号CS1与CS2作为重置信号，分别用来重置第一边 缘检测器110与第二边缘检测器120。在此实施例中，第一边缘检测器110会于 该第一控制信号CS1的有效期间(active period)内，将该第一检测信号DS1 设为低逻辑电平，而第二边缘检测器120则会于该第二控制信号CS2的有效期 间内，将该第二检测信号DS2设为低逻辑电平。实作上，该第一控制信号CS1 与该第二控制信号CS2两者皆可为低电平有效信号，但此仅为一实施例，而非 局限本发明的实际实施方式。
在相位频率检测器100中，第一锁存单元130用来锁存该第一检测信号DS1 以产生一第一输出信号UP，而第二锁存单元140则用来锁存该第二检测信号DS2 以产生一第二输出信号DN。另外，第一锁存单元130会依据一第三控制信号CS3 来改变该第一输出信号UP的电平。同样地，第二锁存单元140会依据该第三控 制信号CS3来改变该第二输出信号DN的电平。在本实施例中，该第三控制信号 CS3作为一重置信号，用来重置第一锁存单元130与第二锁存单元140。因此， 在该第三控制信号CS3的有效期间内，第一锁存单元130与第二锁存单元140会 分别将该第一输出信号UP与该第二输出信号DN设为低逻辑电平。较佳者，该 第三控制信号CS3为低电平有效信号，但此仅为一实施例，而非局限本发明的 实际实施方式。
在一较佳实施例中，边缘检测器110与120两者以D型正反器来实现，如图 1所示。在此例中，第一边缘检测器110包含有：一数据输入端，耦接于高逻 辑电平；一时钟输入端，耦接于该参考信号CLK_REF；一数据输出端，用来输 出该第一检测信号DS1；以及一控制输入端Ci，耦接于该第一控制信号CS1。 相仿地，第二边缘检测器120包含有：一数据输入端，耦接于高逻辑电平；一 时钟输入端，耦接于该反馈信号CLK_FB；一数据输出端，用来输出该第二检 测信号DS2；以及一控制输入端Ci，耦接于该第二控制信号CS2。
此外，第一与第二锁存单元130与140两者也可用D型正反器来实现，如图 1所示。在此实施例中，第一锁存单元130包含有：一数据输入端，耦接于高 逻辑电平；一时钟输入端，耦接于第一边缘检测器110的数据输出端，用来接 收该第一检测信号DS1；一数据输出端，用来输出该第一输出信号UP；以及一 控制输入端Ci，耦接于该第三控制信号CS3。第二锁存单元140包含有：一数 据输入端，耦接于高逻辑电平；一时钟输入端，耦接于第二边缘检测器120的 数据输出端，用来接收该第二检测信号DS2；一数据输出端，用来输出该第二 输出信号DN；以及一控制输入端Ci，耦接于该第三控制信号CS3。
第一延迟单元150用来施加一第一延迟量给该第一输出信号UP，以产生一 第一延迟信号D1。第二延迟单元160用来施加一第二延迟量给该第二输出信号 DN，以产生一第二延迟信号D2。在一较佳实施例中，该第一、第二延迟量实 质上相同，故第一延迟单元150与第二延迟单元160两者可用实质上相同的设 计来实现。请注意，此一架构仅为一较佳实施例，而非局限本发明的实际实 施方式。例如，在另一实施例中，相位频率检测器100另包含有一延迟设定单 元(未显示)，耦接于第一延迟单元150及/或第二延迟单元160，用来设定该 第一及/或该第二延迟量。
另一方面，组合逻辑170用来对该第一输出信号UP及该第二输出信号DN进 行一预定逻辑运算，以产生用来控制第一与第二锁存单元130与140的该第三 控制信号CS3。举例而言，组合逻辑170可对该第一输出信号UP及该第二输出 信号DN进行逻辑与(AND)运算，以产生该第三控制信号CS3。
在相位频率检测器100中，第一逻辑单元180用来对该第一延迟信号D1与 该第三控制信号CS3进行一第一逻辑运算，以产生该第一控制信号CS1，而第 二逻辑单元190则用来对该第二延迟信号D2与该第三控制信号CS3进行一第二 逻辑运算，以产生该第二控制信号CS2。较佳者，该第一逻辑运算与该第二逻 辑运算实质上相同。例如，第一逻辑单元180与第二逻辑单元190在本实施例 中皆可用一与门(AND gate)来实现，如图1所示。
请参考图2与图3所示的相位频率检测器100在不同情形下的运作时序图。 为了后续说明上的方便，在此假设第一延迟单元150所提供的该第一延迟量与 第二延迟单元160所提供的该第二延迟量皆为Td。如图2所示，当该参考信号 CLK_REF与该反馈信号CLK_FB两者间的相位差T小于第一、第二延迟单元150与 160所提供的延迟量Td时，相位频率检测器100的等效输出脉宽会与该参考信 号CLK_REF及该反馈信号CLK_FB两者间的相位差T成正比。更进一步而言，该 第一输出信号UP与该第二输出信号DN间的差异会正比于该相位差T。
反之，如图3所示，当该参考信号CLK_REF与该反馈信号CLK_FB两者间的 相位差T大于第一、第二延迟单元150与160的延迟量Td时，该第一输出信号UP 的脉宽会被限制在该延迟量Td而不会正比于该参考信号CLK_REF及该反馈信 号CLK_FB两者间的相位差T。换言之，相位频率检测器100在此一情况下会具 有一受限的等效输出脉宽。
图4所示为本发明一实施例的相位频率检测器100的输入-输出特性图。在 图4中，x轴是该参考信号CLK_REF与该反馈信号CLK_FB两者间的相位差(以度 来表示)，而y轴则是相位频率检测器100的等效输出电压，其对应于该第一 输出信号UP与该第二输出信号DN间的脉宽差异。如图所示，当该参考信号CLK _REF与该反馈信号CLK_FB两者间的相位差介于-Th1至Th1之间时，相位频率检 测器100的等效输出电压会与该参考信号CLK_REF及该反馈信号CLK_FB两者的 的相位差成正比。另一方面，当该参考信号CLK_REF与该反馈信号CLK_FB两者 间的相位差落于Th1至360度之间时，相位频率检测器100的等效输出电压会被 箝制在一预定值VL。相仿地，当该参考信号CLK_REF与该反馈信号CLK_FB两者 间的相位差介于-Th1至一360度之间时，相位频率检测器100的等效输出电压会 被箝制在另一预定值-VL。该临界度数Th1取决于第一、第二延迟单元150与160 所提供的延迟量Td。
由于该参考信号CLK_REF与该反馈信号CLK_FB两者间的相位差T大于该延 迟量Td时，相位频率检测器100的等效输出脉宽会被箝制住，故相位频率检测 器100后级的电荷泵所产生的最大输出电流也会被限制在一固定值。所属技术 领域中具有通常知识者应可理解，当该参考信号CLK_REF与该反馈信号CLK_FB 两者间的相位差T大于该延迟量Td时，该电荷泵后级的回路滤波器(未显示) 所产生的输出电压也会被箝制在一固定电位。如此一来，将可大幅降低该回 路滤波器用来抑制锁相回路的压控振荡器的抖动情况所需的电容值。
请注意，前述实施例中的第一、第二及第三控制信号CS1、CS2及CS3为电 平触发(level trigger)信号。然而，此仅为一较佳实施利，而非限制本发 明的实际实施方式。实作上，这些控制信号也可设计成边缘触发信号。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均 等变化与修饰，皆应属本发明的涵盖范围。