半导体存储装置及该半导体存储装置的控制方法转让专利
申请号 : CN200480042812.7
文献号 : CN100593215C
文献日 : 2010-03-03
发明人 : 长尾光洋
申请人 : 斯班逊有限公司 , 斯班逊日本有限公司
摘要 :
本发明提供一种冗余判断电路(3)，该冗余判断电路(3)包含冗余判断电路地址+1控制器(30)、偶数冗余地址判断区段(31)、奇数冗余判断区段(32)、冗余地址唯读存储(33)、冗余输入输出唯读存储(34)及选择区段(35)。对应于在图2中所显示的2位元预先提取操作的冗余判断电路(3)为并入对应于在图1中所显示的2位元预先提取操作的电路内(存储单元电路(2)、读取电路(4)、地址产生器电路(5)。利用这种结构，即使在因为该2位元预先提取的突发操作中，该冗余补救可以受到控制，并且读取操作速度变低的担忧可以避免。因为本发明可以减少在列方向上的解码信号总线的配线长度成为实质上的一半，并且减少解码信号总线区域成为实质上的一半，本发明可以避免在该解码信号总线的配线区域内的该配线密度变得过高并且增加该读取速度。
权利要求 :
1.一种半导体存储装置包括：
通过奇数列地址所选择的奇数存储区块；
通过偶数列地址所选择的偶数存储区块；以及
存储单元阵列，
其中，当由该奇数存储区块及由该偶数存储区块所读出的数据取 决于通过重复地址增量所获得的高阶列地址而交互地及连续地输出以 执行突发操作时，而该地址增量为最低阶位从其所消除的输入的初始 列地址，则若该初始列地址为奇数地址，该偶数存储区块通过+1高阶 列地址所选择，该+1高阶列地址为该高阶列地址加入“1”，并且该存储单元阵列包括：
由配置在该存储单元阵列的列方向上的其中一端上的该奇数存储 区块所组成的奇数存储区块区域；以及由配置在该存储单元阵列的列方向上的另一端上的该偶数存储区 块所组成的偶数存储区块区域。
2.根据权利要求1所述的半导体存储装置，其中该存储单元阵列 进一步包括：从该奇数存储区块区域及该偶数存储区块区域的区域边界所观看 在列方向上配置在该奇数存储区块区域的一端处的奇数存储区块专用 的列解码器；以及从该区域边界所观看在列方向上配置在该偶数存储区块区域的一 端处的偶数存储区块专用的列解码器。
3.根据权利要求1所述的半导体存储装置进一步包括配置在该奇 数存储区块区域及该偶数存储区块区域的该区域边界处的冗余存储区 块。
4.一种半导体存储装置，包括：
通过奇数列地址所选择的奇数存储区块；
通过偶数列地址所选择的偶数存储区块；以及
存储单元阵列，
其中，当由该奇数存储区块及由该偶数存储区块所读出的数据取 决于通过重复地址增量所获得的高阶列地址而交互地及连续地输出以 执行突发操作时，而该地址增量为最低阶位从其所消除的输入的初始 列地址，则若该初始列地址为奇数地址，该偶数存储区块通过+1高阶 列地址所选择，该+1高阶列地址为该高阶列地址加入“1”，并且该半导体存储装置进一步包括：
用于冗余补救的冗余存储区块；
用于储存缺陷列的地址的冗余地址存储区段，该缺陷列存在于该 奇数存储区块及该偶数存储区块中的至少一个区块中；
用于判断该高阶列地址及来自该缺陷列地址的最低阶位从其所消 除的高阶缺陷列地址的重合的奇数端冗余判断电路；
该高阶列地址所输入的地址“+1”电路，若该初始列地址的最低 阶位为“0”，则该地址“+1”电路输出该高阶列地址，并且若该初始 列地址的最低阶位为“1”，则输出该+1高阶列地址；以及用于判断从该地址“+1”电路所输出的地址及该高阶缺陷列地址 的重合的偶数端冗余判断电路；
5.根据权利要求4所述的半导体存储装置进一步包括选择区段， 其中来自该偶数端冗余判断电路的输出信号及来自该奇数端冗余判断 电路的输出信号输入至该选择区段，并且若该缺陷的列地址的最低阶 位为“0”，则该选择区段选择来自该偶数端冗余判断电路的输出信号 以输出偶数列地址的冗余判断结果，且若该缺陷的列地址之最低阶位 为“1”，则该选择区段选择来自该奇数端冗余判断电路的输出信号以 输出奇数列地址的冗余判断结果。
6.根据权利要求4所述的半导体存储装置，其中该冗余地址存储 区段包括：用于储存存在于该奇数存储区块内的缺陷列地址的奇数端冗余地 址存储区段；以及用于储存存在于该偶数存储区块内的缺陷列地址的偶数端冗余地 址存储区段；以及储存于该奇数端冗余地址存储区段内的高阶缺陷的列地址供给至 该奇数端冗余判断电路，且储存于该偶数端冗余地址存储区段内之高 阶缺陷的列地址供给至该偶数端冗余判断电路。
7.根据权利要求6所述的半导体存储装置，其中该冗余存储区块 包括用于该奇数存储区块的冗余补救的奇数冗余存储区块及用于该偶 数存储区块的冗余补救的偶数冗余存储区块。
8.根据权利要求4所述的半导体存储装置更包括：
接收来自该奇数存储区块的输出数据及来自该冗余存储区块的输 出数据的奇数端切换区段，其中至少任意一个未受到选择；
接收来自该偶数存储区块的输出数据及来自该冗余存储区块的输 出数据的偶数端切换区段，其中至少任意一个未受到选择；以及通过连接该奇数端切换区段的输出端及该偶数端切换区段的输出 端所组成的共同输出区段，其中若该奇数端切换区段选择并输出来自该奇数存储区块的数据 或来自该冗余存储区块的数据，则欲输入至该偶数端切换区段的来自 该偶数存储区块的输出数据及来自该冗余存储区块的输出数据两者都 不被选择，或者若该偶数端切换区段选择并输出来自该偶数存储区块 的数据或来自该冗余存储区块的数据，则欲输入至该奇数端切换区段 的来自该奇数存储区块的输出数据及来自该冗余存储区块的输出数据 两者都不被选择。
9.根据权利要求4所述的半导体存储装置进一步包括：
奇数列选择区段，用于选择在该奇数存储区块的列中指向欲输入 的奇数列地址的列；
偶数列选择区段，用于选择在该偶数存储区块的列中指向欲输入 的偶数列地址的列；以及冗余列选择区段，用于选择在该冗余存储区块的列中指向该缺陷 列地址的列，其中该冗余列选择区段的输出端连接至该奇数列选择区段的输出 端及该偶数列选择区段的输出端中的至少任意一个输出端，并且若冗余补救未执行，则该冗余列选择区段不选择列，反之若冗余 补救有执行，则至少该奇数列选择区段或该偶数列选择区段不选择列。
10.一种半导体存储装置之控制方法，该半导体存储装置包括通过 奇数列地址所选择之奇数存储区块、通过偶数列地址所选择之偶数存 储区块及用于冗余补救之冗余存储区块，并且如此运作以使得当由该 奇数存储区块所读出的数据及由该偶数存储区块所读出的数据控制取 决于通过重复地址增量所获得的高阶列地址而交互地及连续地输出以 执行突发操作时，而该地址增量为最低阶位从其所消除的输入的初始 列地址，则若该初始列地址为奇数地址，该偶数存储区块通过+1高阶 列地址所选择，该+1高阶列地址为该高阶列地址加入“1”，该半导体 存储装置的控制方法包括：奇数端冗余判断步骤，其中该高阶列地址及该缺陷列地址的最低 阶位从其消除的高阶缺陷列地址的重合；
“加+1至地址”步骤，其中若该初始列地址的最低阶位为“0” 时，输出该高阶列地址，并且若该初始列地址的最低阶位为“1”时， 输出+1高阶列地址；以及偶数端冗余判断步骤，其中判断在该“加+1至地址”步骤处所输 出的地址及该高阶缺陷列地址的重合。
11.根据权利要求10所述的半导体存储装置的控制方法进一步包 括输出选择步骤，其中若该缺陷列地址的最低阶位为“0”，则选择该 偶数端冗余判断步骤以输出包含该高阶列地址的偶数列地址的冗余判 断结果，并且若该缺陷列地址的最低阶位为“1”，则选择该奇数端冗 余判断步骤以输出包含该高阶列地址的奇数列地址的冗余判断结果。
12.根据权利要求10所述的半导体存储装置的控制方法进一步包 括：选择来自该奇数存储区块的输出数据或来自该冗余存储区块的输 出数据的奇数端选择步骤；以及选择来自该偶数存储区块的输出数据或来自该冗余存储区块的输 出数据的偶数端选择步骤，其中若任意一个来自该奇数存储区块之输出数据或来自该冗余存 储区块之输出数据是通过该奇数端选择步骤所选择及输出，在该偶数 端选择步骤内之输出数据两者皆不选择，并且其中若来自该偶数存储区块的输出数据或来自该冗余存储区块的 输出数据是通过该偶数端选择步骤所选择并输出，在该奇数端选择步 骤中的输出数据两者皆不被选择。
13.根据权利要求10所述的半导体存储装置的控制方法进一步包 括：在该奇数存储区块的列中指向奇数列地址的列的奇数列选择步 骤；
在该偶数存储区块的列中指向偶数列地址的列的偶数列选择步 骤；以及在该冗余存储区块的列中指向该缺陷列地址的列的冗余列选择步 骤，其中若冗余补救未执行，则在该冗余列选择步骤中不选择列，反 之，若冗余补救被执行，则在两步骤，即，该奇数列选择步骤及该偶 数列选择步骤中的至少其中一个不选择列。
说明书 :
技术领域
本发明系关于半导体存储装置的数据读取，并且尤其系关于具有 使用能够突发读取操作的冗余电路的电路结构的半导体存储装置及控 制该半导体存储装置的方法。
背景技术
在半导体存储装置中有一种突发模式作为能够连续地执行高速读 取操作之其中一项操作模式。该突发模式为输出在连续来自该外部所 给定之地址而作为相对于该地址之初始的地址处之存储数据的模式。 连续输出位元的数目有2位元、4位元、8位元或类似的指定。在该突 发模式中，具有一种方法为其中连续指向外部地址之地址为依据该外 部地址而内部产生，并且该产生的地址经由解码以输出存储数据。在 这种方法中，内部存储单元阵列区分成位在奇数地址端之存储单元阵 列及位在偶数地址端之存储单元阵列。在该突发模式中，来自该最低 阶位受到消除的地址为供给至相对于来自该外部所给定之地址或该内 部产生之地址的该奇数地址端存储单元阵列及该偶数地址端存储单元 阵列之列解码器。该上述电路结构之应用可以总是连续地读取2位元 之存储数据。该电路即所谓能够执行高速突发读取之“2位元预先提取 电路”。
图8显示于专利文件1中之习知的同步动态随机存取存储 (SDRAM)900之2位元预先提取电路之例子。在这个例子中，该存 储单元阵列区分为奇数地址端存储单元阵列910及偶数地址端存储单 元阵列920。接着，地址预先解码器911、921及地址主要解码器912、 922为提供于该相对的存储单元阵列910及920之内。此外，该相对的 存储单元阵列910及920之输出为通过数据总线放大器913及923而 放大。
该SDRAM900与来自系统端所供给之时脉901而同步操作。因此， 指令信号902为闩锁于指令闩锁解码器932之内，并且地址信号903 (在这个例子中为a0至a9之10个位元)在由该时脉901内所取得之 时脉缓冲器930所输出之时脉931之时序下为闩锁于地址缓冲器933 之内。接着，来自该地址缓冲器933之该地址信号a3至a9在通过该 指令闩锁解码器932所产生之地址闩锁时脉935之时序下为闩锁至地 址闩锁938内。并且，该地址信号a1及a2依据该相同的时脉925为 闩锁于地址闩锁计数器939之内。
该地址信号a3至a9如同之前说明为供给至该奇数及偶数地址预 先解码器911及921。另一方面，该地址a1及a2如同之前说明为供给 至该奇数地址预先解码器911。再者，该地址a1及a2如同之前说明之 闩锁地址944，或者本身的地址数值透过地址+1计算电路946而增加 1之新的平移(shift)地址948为依据最低阶地址a0之数值，意即， 依据奇数或偶数而供给至该偶数地址预先解码器921。为何该平移地址 948是必要的之理由在于由于在给定列地址处之该存储数据及在接续 该给定地址之列地址处之存储数据是连续地输出，必须产生相对于该 给定的列地址之接续的地址。
换言之，已经受到由该地址+1计算电路946之+1处理所支配之 该平移地址948为相对于该给定的列地址而产生，并且供给至该偶数 端解码器之该列地址(a2，a1)在其中该给定地址之最低阶位a0为0 (偶数地址)及1(奇数地址)的事件之间而改变。同样地，闩锁该数 据总线放大器913及923以输出数据闩锁电路916及926之输出的顺 序在其中该最低阶位为0或1之事件之间而改变。
当假设该给定的地址为(a2，a1，a0)＝(0，0，0)时，第一地 址变成(0，0，0)，并且第二地址变成(0，1，0)。在这种情况下， 因为该最低阶地址a0为“0”，初始读取之数据为在该偶数存储单元阵 列内之数据，并且接续读取之数据为在该奇数存储单元阵列内之数据。 因此，(a2，a1)＝(0，0)需要供给至该奇数端解码器及该偶数端解 码器两者。同样地，当假设该给定的地址为(a2，a1，a0)＝(0，0， 1)时，该第一地址为(0，0，1)，并且第二地址为(0，1，0)。在这 种情况下，因为该最低阶地址a0为“1”，初始读取之数据为在该奇数 存储单元阵列内之数据，并且接续读取之数据为在该偶数存储单元阵 列内之数据。因此，必须供给(a2，a1)＝(0，0)至该奇数端解码 器及供给已经支配成为+1之(a2，a1)＝(0，1)至该偶数端解码器。
数据输出之操作将作描述。在其中该外部地址为该最低阶地址a0 ＝0(偶数地址)之例子中，已经由该偶数数据总线放大器923所输出 之该偶数存储数据924在时脉956之时序下为闩锁至该输出数据闩锁 电路916内。接着，已经由该奇数数据总线放大器913所输出之该奇 数存储数据914在时脉957之时序下为闩锁至该输出数据闩锁电路926 内。接着，数据从该输出数据闩锁电路916及926以偶及奇之顺序连 续地输出。
另一方面，在其中该外部地址为该最低阶地址a0＝1(奇数地址) 之例子中，分别地，该奇数存储数据914在时脉956之时序下为闩锁 至该输出数据闩锁电路916内，并且该偶数存储数据924在时脉957 之时序下为闩锁至该输出数据闩锁电路926内。接着，数据从该输出 数据闩锁电路916及926以偶及奇之顺序连续地输出。
专利文件1：JP 10-340579A(段落0006至0010，以及第13图)
然而，在该专利文件1中，并未揭露该冗余功能之操作。因此， 假设电路经由组成使得冗余判断电路970(具有偶数端判断区段971 及奇数端判断区段972之电路及判断需要解除之地址)是加入至显示 于第8图中之电路，并且并未通过该地址+1计算电路946之该闩锁地 址944为供给至该冗余判断电路970以进行冗余比较。
当由该外部所供给之地址为(a2，a1，a0)＝(0，0，1)，分别地， (a2，a1)＝(0，0)为供给至该奇数地址预先解码器911，并且已经 受到+1处理而定之(a2，a1)＝(0，1)为供给至该偶数地址预先解 码器921。接着，数据以连续列地址(0，0，1)及(0，1，0)之顺序 从该存储单元阵列连续地读取。然而，因为未受到+1处理所支配之该 闩锁地址944之列地址(a2，a1)＝(0，0)为供给至该冗余判断电 路970之该奇数端判断区段972及该偶数端判断区段971两者，数据 之冗余判以该连续列地址(0，0，1)及(0，0，0)之相反顺序而连 续地控制。因此，产生其中在解码该偶数地址之时间时该地址并未彼 此重合之情况。
因此，产生其中供给至该存储单元阵列920及该冗余判断电路970 之该偶数端判断区段917之地址并未重合之情况，并且令人担忧的是 该偶数位元线路之冗余比较并未精确的控制，该未精确的控制将是问 题所在。意即，在其中起始地址为奇数之例子中，该偶数内部地址受 支配为+1，并且2位元预先提取操作受到控制，藉以并入该非对应的 冗余判断电路970成为实现该相同存取时间作为在该奇数起始之时间 的偶数起始之时间的电路。在这种例子中，产生其中欲读取之该地址 之顺序是相反的之情况，并且当该外部地址为奇数起始时，该冗余判 断并未精确地控制，该未精确的控制将是问题所在。
再者，当电路经由组成使得已经通过该地址+1计算电路946之平 移地址948在偶数起始该外部地址之时间时为供给至该冗余判断电 路970之偶数判断区段972时，可能可以正常地控制2位元预先提取 操作。然而，该SDRAM900通常具有多个模组(banks)，并且该地址 +1计算电路946需要提供给每一个模组，同时该冗余判断电路970 共同地提供给该个别的模组。
因此，当提供于每一个模组内之该地址+1计算电路946正欲通过 单一冗余判断电路970而分享时，由该多个模组所输出之该个别的平 移地址948必须输入至该冗余判断电路。因此，在控制之下用于改变 该输入的平移地址之电路是额外需要的，并且令人担忧的是该电路尺 寸变得较大，该尺寸变大将会是问题所在。再者，令人担忧的是输入 至该冗余判断电路之该平移地址之输入时间可能由于在来自该个别的 模组之配线长度上的不同而关闭，并且令人担忧的是因为该配线从该 个别的存储单元电路至该冗余判断电路是受到影响，电路尺寸将变得 较大，该电路尺寸变大将是问题所在。
本发明已经达到消除至少其中一个使用该习知的技艺之上述问 题，并且因此本发明之目的在于提供半导体存储装置及控制该半导体 存储装置之方法，该元件能够控制冗余补救以便避免读取操作速度变 低之令人担忧的问题并且即使因为2位元预先提取操作在控制该突发 读取操作之半导体存储装置内，亦可以减少该电路面积。
图8显示于专利文件1中之习知的同步动态随机存取存储 (SDRAM)900之2位元预先提取电路之例子。在这个例子中，该存 储单元阵列区分为奇数地址端存储单元阵列910及偶数地址端存储单 元阵列920。接着，地址预先解码器911、921及地址主要解码器912、 922为提供于该相对的存储单元阵列910及920之内。此外，该相对的 存储单元阵列910及920之输出为通过数据总线放大器913及923而 放大。
该SDRAM900与来自系统端所供给之时脉901而同步操作。因此， 指令信号902为闩锁于指令闩锁解码器932之内，并且地址信号903 (在这个例子中为a0至a9之10个位元)在由该时脉901内所取得之 时脉缓冲器930所输出之时脉931之时序下为闩锁于地址缓冲器933 之内。接着，来自该地址缓冲器933之该地址信号a3至a9在通过该 指令闩锁解码器932所产生之地址闩锁时脉935之时序下为闩锁至地 址闩锁938内。并且，该地址信号a1及a2依据该相同的时脉925为 闩锁于地址闩锁计数器939之内。
该地址信号a3至a9如同之前说明为供给至该奇数及偶数地址预 先解码器911及921。另一方面，该地址a1及a2如同之前说明为供给 至该奇数地址预先解码器911。再者，该地址a1及a2如同之前说明之 闩锁地址944，或者本身的地址数值透过地址+1计算电路946而增加 1之新的平移(shift)地址948为依据最低阶地址a0之数值，意即， 依据奇数或偶数而供给至该偶数地址预先解码器921。为何该平移地址 948是必要的之理由在于由于在给定列地址处之该存储数据及在接续 该给定地址之列地址处之存储数据是连续地输出，必须产生相对于该 给定的列地址之接续的地址。
换言之，已经受到由该地址+1计算电路946之+1处理所支配之 该平移地址948为相对于该给定的列地址而产生，并且供给至该偶数 端解码器之该列地址(a2，a1)在其中该给定地址之最低阶位a0为0 (偶数地址)及1(奇数地址)的事件之间而改变。同样地，闩锁该数 据总线放大器913及923以输出数据闩锁电路916及926之输出的顺 序在其中该最低阶位为0或1之事件之间而改变。
当假设该给定的地址为(a2，a1，a0)＝(0，0，0)时，第一地 址变成(0，0，0)，并且第二地址变成(0，1，0)。在这种情况下， 因为该最低阶地址a0为“0”，初始读取之数据为在该偶数存储单元阵 列内之数据，并且接续读取之数据为在该奇数存储单元阵列内之数据。 因此，(a2，a1)＝(0，0)需要供给至该奇数端解码器及该偶数端解 码器两者。同样地，当假设该给定的地址为(a2，a1，a0)＝(0，0， 1)时，该第一地址为(0，0，1)，并且第二地址为(0，1，0)。在这 种情况下，因为该最低阶地址a0为“1”，初始读取之数据为在该奇数 存储单元阵列内之数据，并且接续读取之数据为在该偶数存储单元阵 列内之数据。因此，必须供给(a2，a1)＝(0，0)至该奇数端解码 器及供给已经支配成为+1之(a2，a1)＝(0，1)至该偶数端解码器。
数据输出之操作将作描述。在其中该外部地址为该最低阶地址a0 ＝0(偶数地址)之例子中，已经由该偶数数据总线放大器923所输出 之该偶数存储数据924在时脉956之时序下为闩锁至该输出数据闩锁 电路916内。接着，已经由该奇数数据总线放大器913所输出之该奇 数存储数据914在时脉957之时序下为闩锁至该输出数据闩锁电路926 内。接着，数据从该输出数据闩锁电路916及926以偶及奇之顺序连 续地输出。
另一方面，在其中该外部地址为该最低阶地址a0＝1(奇数地址) 之例子中，分别地，该奇数存储数据914在时脉956之时序下为闩锁 至该输出数据闩锁电路916内，并且该偶数存储数据924在时脉957 之时序下为闩锁至该输出数据闩锁电路926内。接着，数据从该输出 数据闩锁电路916及926以偶及奇之顺序连续地输出。
专利文件1：JP 10-340579A(段落0006至0010，以及第13图)
然而，在该专利文件1中，并未揭露该冗余功能之操作。因此， 假设电路经由组成使得冗余判断电路970(具有偶数端判断区段971 及奇数端判断区段972之电路及判断需要解除之地址)是加入至显示 于第8图中之电路，并且并未通过该地址+1计算电路946之该闩锁地 址944为供给至该冗余判断电路970以进行冗余比较。
当由该外部所供给之地址为(a2，a1，a0)＝(0，0，1)，分别地， (a2，a1)＝(0，0)为供给至该奇数地址预先解码器911，并且已经 受到+1处理而定之(a2，a1)＝(0，1)为供给至该偶数地址预先解 码器921。接着，数据以连续列地址(0，0，1)及(0，1，0)之顺序 从该存储单元阵列连续地读取。然而，因为未受到+1处理所支配之该 闩锁地址944之列地址(a2，a1)＝(0，0)为供给至该冗余判断电 路970之该奇数端判断区段972及该偶数端判断区段971两者，数据 之冗余判以该连续列地址(0，0，1)及(0，0，0)之相反顺序而连 续地控制。因此，产生其中在解码该偶数地址之时间时该地址并未彼 此重合之情况。
因此，产生其中供给至该存储单元阵列920及该冗余判断电路970 之该偶数端判断区段917之地址并未重合之情况，并且令人担忧的是 该偶数位元线路之冗余比较并未精确的控制，该未精确的控制将是问 题所在。意即，在其中起始地址为奇数之例子中，该偶数内部地址受 支配为+1，并且2位元预先提取操作受到控制，藉以并入该非对应的 冗余判断电路970成为实现该相同存取时间作为在该奇数起始之时间 的偶数起始之时间的电路。在这种例子中，产生其中欲读取之该地址 之顺序是相反的之情况，并且当该外部地址为奇数起始时，该冗余判 断并未精确地控制，该未精确的控制将是问题所在。
再者，当电路经由组成使得已经通过该地址+1计算电路946之平 移地址948在偶数起始该外部地址之时间时为供给至该冗余判断电 路970之偶数判断区段972时，可能可以正常地控制2位元预先提取 操作。然而，该SDRAM900通常具有多个模组(banks)，并且该地址 +1计算电路946需要提供给每一个模组，同时该冗余判断电路970 共同地提供给该个别的模组。
因此，当提供于每一个模组内之该地址+1计算电路946正欲通过 单一冗余判断电路970而分享时，由该多个模组所输出之该个别的平 移地址948必须输入至该冗余判断电路。因此，在控制之下用于改变 该输入的平移地址之电路是额外需要的，并且令人担忧的是该电路尺 寸变得较大，该尺寸变大将会是问题所在。再者，令人担忧的是输入 至该冗余判断电路之该平移地址之输入时间可能由于在来自该个别的 模组之配线长度上的不同而关闭，并且令人担忧的是因为该配线从该 个别的存储单元电路至该冗余判断电路是受到影响，电路尺寸将变得 较大，该电路尺寸变大将是问题所在。
本发明已经达到消除至少其中一个使用该习知的技艺之上述问 题，并且因此本发明之目的在于提供半导体存储装置及控制该半导体 存储装置之方法，该元件能够控制冗余补救以便避免读取操作速度变 低之令人担忧的问题并且即使因为2位元预先提取操作在控制该突发 读取操作之半导体存储装置内，亦可以减少该电路面积。
发明内容
为了达到上述目的，根据权利要求1所述的半导体存储装置特征 在于通过奇数列地址所选择的奇数存储区块；通过偶数列地址所选择 的偶数存储区块；以及存储单元阵列，其中，当由该奇数存储区块及 由该偶数存储区块所读取的数据取决于通过重复地址增量所获得的高 阶列地址而交互地及连续地输出以执行突发操作时，而该地址增量为 最低阶位从其所消除的输入的初始列地址，则若该初始列地址为奇数 地址，该偶数记忆体存储区块是通过+1高阶列地址所选择，该+1高 阶列地址为该高阶列地址加入“1”；并且偶数存储区块区域是由配置 在用于该存储单元阵列的列方向上的另一端上的该偶数存储区块所组 成。
初始列地址为开启该突发操作的地址。该高阶列地址为序列增加 通过从该输入的初始列地址消除该最低阶位得地址所获得的地址。在 其中该初始列地址为奇数地址的例子中(在其中该初始列地址之最低 阶位为“1”的例子中)，该+1高阶列地址为通过加入1至该高阶列所 获得的地址。该突发功能为是连续由作为相对于该给定地址之来源的 外部所给定之地址的地址处输出存储数据之功能。列方向为沿着该列 对准的方向。奇数存储区块区域为通过配置该奇数存储区块在该存储 单元阵列之列方向上之其中一端处所形成，并且偶数存储区块区域为 通过配置该偶数存储区块在该存储单元阵列之列方向上的另一端处所 形成。意即，该奇数存储区块及该偶数存储区块是分别地位在该存储 单元阵列的其中一端及另一端处。
利用上述配置，连接至该奇数存储区块区域之多个群组的解码信 号总线之配线区域及连接至该偶数存储区块区域之多个群组的解码信 号总线之配线区域依据该结果可以位在该列方向的其中一端及另一端 以便该电路可以如此组成而不会彼此覆盖该配线区域。
再者，根据权利要求2所述的半导体存储装置特征在于根据在权 利要求1所述的半导体存储装置中，该记忆单元阵列包括配置在从该 奇数存储区块区域及该偶数存储区块区域的区域边界所观看在列方向 上的该奇数存储区块区域的一端处的奇数存储区块专用的列解码器； 以及配置在从该区域边界所观看在列方向上的该偶数存储区块区域的 一端处的偶数存储区块专用的列解码器。
用于该奇数存储区块之列解码器为配置在该奇数存储区块区域及 该偶数存储区块区域之间之相对于区域边界之列方向上的该奇数存储 区块区域端之上。再者，用于该偶数存储区块之列解码器为配置在该 奇数存储区块区域及该偶数存储区块区域之间之相对于该边界的延伸 之列方向上的该偶数存储区块区域端之上。
因此，在用于该奇数存储区块从该列解码器朝向该奇数存储区块 之该解码信号总线之列方向上的配线长度可以缩短超过其中该奇数存 储区块散布于该存储单元之宽广面积上之例子(在其中该奇数存储区 块及该偶数存储区块为混合一起之例子中)。同样地，在用于该偶数存 储区块从该列解码器朝向该偶数存储区块之该解码信号总线之列方向 上的配线长度可以更加地缩短。
再者，在其中该偶数存储区块区域及该奇数存储区块区域分离该 存储单元阵列之列方向成为实质上的两个之例子中，沿着该列方向之 解码信号总线之配线长度可以缩短成为实质上的一半。再者，因为已 经连接至该偶数存储区块区域及该奇数存储区块区域之解码信号总线 可以区分于每一个区域内并且彼此连接，沿着该列方向延伸平行之该 解码信号总线之配线区域可以区分成为实质上的一半。因为在该配线 长度上的缩减，本发明可以改善高速读取及因为在该配线区域上的缩 减，本发明可以改善配线的自由度。
再者，因为配线负载之缩减，本发明可以减少于该个别的电路上 之电晶体的驱动效能，该配线负载可以归因于在该配线长度上之减少， 并且由该个别的电路所占有的面积可以减少。
再者，根据权利要求3所述的该半导体存储装置特征在于根据权 利要求1所述的该半导体存储装置中，该装置提供配置在该奇数存储 区块区域及该偶数存储区块区域的区域边界处的冗余存储区块。通过 该结构，因为该冗余存储区块存在于该区域边界内，该偶/奇数存储 区块为配置接近于该冗余存储区块，因此可以减少在由该冗余存储区 块所输出的数据之配线长度及由该个别的存储区块所输出的数据之配 线长度之间之差异性。因此，本发明可以减少在冗余补救时该数据输 出之时间关闭(timing off)。
再者，根据权利要求3所述的该半导体存储装置特征在于该装置 提供通过奇数列地址所选择的奇数存储区块；通过偶数列地址所选择 之的偶数存储区块；以及存储单元阵列，其中，当由该奇数存储区块 及由该偶数存储区块所读取的数据取决于通过重复地址增量所获得的 高阶列地址而交互地及连续地输出以执行突发操作时，而该地址增量 为最低阶位从其所消除的输入的初始列地址，则若该初始列地址为奇 数地址时，该偶数记忆体存储区块是通过+1高阶列地址所选择，该+ 1高阶列地址为该高阶列地址加入“1”，并且该半导体装置进一步包括： 用于冗余补救的冗余存储区块；用于储存缺陷列的位址的冗余地址存 储区段，该缺陷列存在于该奇数存储区块及该偶数存储区块中的至少 一个区块中；用于判断该高阶列地址及该缺陷列地址的最低阶位从其 所消除的高阶缺陷列地址的重合的奇数端冗余判断电路；该高阶列地 址输入的地址“+1”电路，若该初始列地址的最低阶位为“0”，则该 地址“+1”电路输出该高阶列地址，并且若该初始列地址之最低阶位 为“1”，则输出该+1高阶列地址；以及用于判断从该地址“+1”电 路所输出的地址及该高阶缺陷列地址的重合的偶数端冗余判断电路。
再者，根据权利要求10所述的半导体存储装置的控制方法特征在 于该装置提供通过奇数列地址所选择的奇数存储区块、通过偶数列地 址所选择的偶数存储区块及用于冗余补救的冗余存储区块，并且如此 运作以使得当由该奇数存储区块所读出的数据及由该偶数存储区块所 读出的数据为取决于通过重复地址增量所获得的高阶列地址而交互地 及连续地输出以执行突发操作时，而该地址增量为最低阶位从其所消 除的输入的初始列地址，则若该初始列地址为奇数地址，该偶数记忆 体存储区块为通过+1高阶列地址所选择，该+1高阶列地址为该高阶 列地址加入“1”，半导体存储装置的控制方法包括：其中该高阶列地 址及从该缺陷列地址的最低阶位从其消除的高阶缺陷列地址的重合的 判断的奇数端冗余判断步骤；其中若该初始列地址的最低阶位为“0” 时，输出该高阶列地址，并且若该初始列地址之最低阶位为“1”时， 输出+1高阶列地址的“加+1至地址”步骤；以及判断其中在该“加 +1至地址”步骤处所输出的地址及该高阶缺陷列地址的重合的偶数端 冗余判断步骤。
该冗余地址存储区段储存存在于至少其中一个该奇数存储区块及 该偶数存储区块内的缺陷列之缺陷列地址。该奇数端冗余判断电路及 该奇数端冗余判断步骤判断该高阶列地址及该缺陷列地址的最低阶位 从其消除的该高阶缺陷列地址的重合。在其中该初始列地址的最低阶 位为“0”之例子中，该地址“+1”电路及该“加+1至地址”步骤输 出该高阶列地址，并且在该初始列地址之最低阶位为“1”之例子中， 输出该+1高阶列地址。该偶数端冗余判断电路及该偶数端冗余判断步 骤判断来自该地址“+1”电路与该“加+1至地址”步骤所输出的地 址及该高阶缺陷列地址的重合。
利用该上述结构，“1”为加入至由该最低阶位元所消除的该高阶 列地址。因此，即使在其中该初始地址A0为“1”(奇数)之例子中， 本发明可以控制能够高速读取之突发操作，而不会有相对于该初始列 地址之任何时间的延迟。
再者，根据权利要求5所述的半导体存储装置，在根据权利要求4 项所述的导体存储装置中特征在于该装置提供选择区段，其中来自该 偶数端冗余判断电路的输出信号及来自该奇数端冗余判断电路的输出 信号被输入至该选择区段，并且若该缺陷列地址的最低阶位为“0”， 则该选择区段选择来自该偶数端冗余判断电路的输出信号以输出偶数 列地址的冗余判断结果，并且若该缺陷列地址的最低阶位为“1”，则 该选择区段选择来自该奇数端冗余判断电路的输出信号以输出奇数列 地址的冗余判断结果。
在其中该缺陷列地址的最低阶位为“0”之例子中，该选择区段或 该输出选择步骤选择该偶数端冗余判断电路或该偶数端冗余判断步骤 的输出信号，并且在其中该缺陷列地址的最低阶位为“1”之例子中， 选择该奇数端冗余判断电路或该奇数端冗余判断步骤的输出信号。该 高阶列地址及该高阶缺陷列地址的重合判断为通过该偶数端冗余判断 电路及该奇数端冗余判断电路所控制。再者，由数据所读取的该区块 的偶奇数及通过该缺陷列地址的最低阶位所指定的该区块的偶数及奇 数的重合判断为通过该选择区段所控制。
利用上述的结构，通过判断该上述的重合，本发明可以获得选择 该奇数存储区块或该偶数存储区块的相对于该奇数或偶数列地址的冗 余判断结果。
再者，根据权利要求6所述的半导体存储装置特征在于在根据权 利要求4所述的半导体存储装置中，该冗余地址存储区段包括用于储 存存在于该奇数存储区块的缺陷列地址的奇数端冗余地址存储区段； 以及用于储存存在于该偶数存储区块的缺陷列地址之偶数端冗余地址 存储区段，并且储存于该奇数端冗余地址存储区段内的高阶缺陷列地 址为供给至该奇数端冗余判断电路及储存于该偶数端冗余地址存储区 段内的高阶缺陷列地址为供给至该偶数端冗余判断电路。
分别地，该奇数端存储区块的缺陷列地址为储存于该奇数端冗余 地址存储区段内，并且该偶数端存储区块的缺陷列地址为储存于该偶 数端冗余地址存储区段内。该奇数存储区块的缺陷列地址及该偶数存 储区块的缺陷列地址为个别地受到该重合判断。因此，在连续地读取 该偶数及奇数列地址的突发操作中，本发明可以控制在个别连续的地 址上的冗余补救。
再者，根据权利要求7所述的半导体存储装置特征在于在根据权 利要求6所述的半导体存储装置中，该冗余存储区块包含用于该奇数 存储区块的冗余补救的奇数冗余存储区块及用于该偶数存储区块的冗 余补救的偶数冗余存储区块。利用这种结构，因为预设的冗余区块为 提供于每一个该偶数存储区块及该奇数存储区块内以允许冗余补救， 即使在其中该缺陷列存在于该偶数存储区块及该奇数存储区块两者之 内，冗余补救可以受到控制。
再者，根据权利要求8所述的半导体存储装置特征在于在根据权 利要求4所述的半导体存储装置中，该装置提供接收来自该奇数存储 区块的输出数据及来自该冗余存储区块的输出数据的奇数端切换区 段，其中至少任意一个未受到选择；接收来自该偶数存储区块的输出 数据及来自该冗余存储区块的输出数据的偶数端切换区段，其中至少 任意一个未受到选择；以及通过连接该奇数端切换区段的输出端及该 偶数端切换区段的输出端所组成的共同输出区段，其中若该奇数端切 换区段选择并输出来自该奇数存储区块的数据或来自该冗余存储区块 的数据，则欲输入至该偶数端切换区段的来自该偶数存储区块的输出 数据及来自该冗余存储区块的输出数据两者都不被选择，或者若该偶 数端切换区段选择及输出来自该偶数存储区块的数据或来自该冗余存 储区块的数据，则欲输入至该奇数端切换区段的来自该奇数存储区块 的输出数据及来自该冗余存储区块的输出数据两者都不被选择。
再者，根据权利要求12所述的半导体存储装置的控制方法特征在 于根据权利要求10所述的半导体存储装置的控制方法中包括，选择来 自该奇数存储区块的输出数据或来自该冗余存储区块的输出数据的奇 数端选择步骤；以及选择来自该偶数存储区块的输出数据或来自该冗 余存储区块的输出数据的偶数端选择步骤，其中若来自该奇数存储区 块的输出数据或来自该冗余存储区块的输出数据是通过该奇数端选择 步骤所选择并输出，则在该偶数端选择步骤内的输出数据两者皆不被 选择，并且若来自该偶数存储区块的输出数据或来自该冗余存储区块 的输出数据是通过该偶数端选择步骤所选择并输出，在该奇数端选择 步骤内的输出数据两者皆不被选择。
在该奇数端切换区段选择并输出任何来自该奇数存储区块及该冗 余存储区块的数据的例子中，输入至该偶数端切换区段的输出数据两 者都不被选择，并且没有信号从该偶数端切换区段而输出。再者，在 该偶数端切换区段选择并输出任何来自该偶数存储区块及该冗余存储 区块的数据的例子中，输入至该奇数端切换区段的输出数据两者都不 被选择，并且没有信号从该偶数端切换区段而输出。
同样地，在该奇数端选择步骤选择并输出任何来自该奇数存储区 块及该冗余存储区块的数据的例子中，输出数据两者都不被选择，并 且没有信号在该偶数端选择步骤中输出。再者，在该偶数端选择步骤 选择并输出任何来自该偶数存储区块及该冗余存储区块的数据的例子 中，输出数据两者都不被选择，并且没有信号在该奇数端选择步骤中 输出。
在这种情况下，所谓的线路OR的共同输出区段连接该奇数端切 换区段及该偶数端切换区段的该个别的输出端。
利用该上述结构，即使交互地选择及输出该输出数据之电路或步 骤并未额外地提供于该奇数端切换区段或该奇数端选择步骤之内及于 该偶数端切换区段或该偶数端选择步骤之内，本发明可以控制交互地 及连续地输出来自该奇数存储区块所读取的数据及来自该偶数存储区 块所读取的数据。
再者，根据权利要求9所述的半导体存储装置特征在于根据权利 要求4所述的半导体存储装置的控制方法中，该方法提供用于选择在 该奇数存储区块的列中指向欲输入的奇数列地址的列的奇数列选择区 段；用于选择在该偶数存储区块的列中指向欲输入的偶数列地址的列 的偶数列选择区段；以及用于选择在该冗余存储区块的列中指向该缺 陷列地址的列的冗余列选择区段，其中该冗余列选择区段的输出端连 接至该奇数列选择区段的输出端及该偶数列选择区段的输出端中的至 少任意一个输出端，并且若冗余补救未执行，则该冗余列选择区段不 选择列，反之若冗余补救有执行，则至少该奇数列选择区段或该偶数 列选择区段不选择列。
再者，根据权利要求13所述的半导体存储装置的控制方法特征在 于根据权利要求10所述的半导体存储装置的控制方法中，该方法提供 在该奇数存储区块内的列中指向奇数列地址的列的奇数列选择步骤； 在该偶数存储区块内的列中指向偶数列地址的列的偶数列选择步骤； 以及在该冗余存储区块内的列中指向该缺陷列地址的列的冗余列选择 步骤，其中若冗余补救未执行，则在该冗余列选择步骤中不选择列， 反之若冗余补救被执行，则在两步骤，即，该奇数列选择步骤及该偶 数列选择步骤中的至少其中一个不选择列。
在冗余补救未执行的例子中，因为该列并未在该冗余列选择区段 中被选择，未有数据由该冗余列选择区段而输出。在这种情况下，因 为至少其中一个该奇数列选择区段及该偶数列选择区段的输出端连接 至该冗余列区段的输出端，来自至少其中一个该奇数列选择区段及该 偶数列选择区段的数据被选择地输出。
再者，在该冗余补救被执行的例子中，因为该列并未于至少其中 一个该奇数列选择区段及该偶数列选择区段内被选择，未有数据由未 选择该列之列选择区段所输出。因此，该冗余列选择区段的输出数据 被输出。
同样地，在根据权利要求13所述的控制该半导体存储装置的方法 中，在该冗余补救被执行的例子中，未有数据是通过不选择在该冗余 列选择步骤中的列而输出，并且选择在至少其中一个该奇数列选择步 骤及该偶数列选择步骤中的列的数据被输出。再者，在该冗余补救被 执行的例子中，未有数据是通过不选择在至少其中一个该奇数列选择 步骤及该偶数列选择步骤中的列而输出，并且选择在该冗余列选择步 骤中的列的数据被输出。
利用上述的结构，本发明可以通过切换该输出数据结合由该冗余 列选择区段及至少其中一个该奇数列选择区段与该偶数列选择区段所 选择的列的存在或缺乏而执行冗余补救。因此，可以不需要额外地提 供选择该输出数据的变换的电路，因而能够减少该晶片面积及减少该 半导体存储装置的成本。
初始列地址为开启该突发操作的地址。该高阶列地址为序列增加 通过从该输入的初始列地址消除该最低阶位得地址所获得的地址。在 其中该初始列地址为奇数地址的例子中(在其中该初始列地址之最低 阶位为“1”的例子中)，该+1高阶列地址为通过加入1至该高阶列所 获得的地址。该突发功能为是连续由作为相对于该给定地址之来源的 外部所给定之地址的地址处输出存储数据之功能。列方向为沿着该列 对准的方向。奇数存储区块区域为通过配置该奇数存储区块在该存储 单元阵列之列方向上之其中一端处所形成，并且偶数存储区块区域为 通过配置该偶数存储区块在该存储单元阵列之列方向上的另一端处所 形成。意即，该奇数存储区块及该偶数存储区块是分别地位在该存储 单元阵列的其中一端及另一端处。
利用上述配置，连接至该奇数存储区块区域之多个群组的解码信 号总线之配线区域及连接至该偶数存储区块区域之多个群组的解码信 号总线之配线区域依据该结果可以位在该列方向的其中一端及另一端 以便该电路可以如此组成而不会彼此覆盖该配线区域。
再者，根据权利要求2所述的半导体存储装置特征在于根据在权 利要求1所述的半导体存储装置中，该记忆单元阵列包括配置在从该 奇数存储区块区域及该偶数存储区块区域的区域边界所观看在列方向 上的该奇数存储区块区域的一端处的奇数存储区块专用的列解码器； 以及配置在从该区域边界所观看在列方向上的该偶数存储区块区域的 一端处的偶数存储区块专用的列解码器。
用于该奇数存储区块之列解码器为配置在该奇数存储区块区域及 该偶数存储区块区域之间之相对于区域边界之列方向上的该奇数存储 区块区域端之上。再者，用于该偶数存储区块之列解码器为配置在该 奇数存储区块区域及该偶数存储区块区域之间之相对于该边界的延伸 之列方向上的该偶数存储区块区域端之上。
因此，在用于该奇数存储区块从该列解码器朝向该奇数存储区块 之该解码信号总线之列方向上的配线长度可以缩短超过其中该奇数存 储区块散布于该存储单元之宽广面积上之例子(在其中该奇数存储区 块及该偶数存储区块为混合一起之例子中)。同样地，在用于该偶数存 储区块从该列解码器朝向该偶数存储区块之该解码信号总线之列方向 上的配线长度可以更加地缩短。
再者，在其中该偶数存储区块区域及该奇数存储区块区域分离该 存储单元阵列之列方向成为实质上的两个之例子中，沿着该列方向之 解码信号总线之配线长度可以缩短成为实质上的一半。再者，因为已 经连接至该偶数存储区块区域及该奇数存储区块区域之解码信号总线 可以区分于每一个区域内并且彼此连接，沿着该列方向延伸平行之该 解码信号总线之配线区域可以区分成为实质上的一半。因为在该配线 长度上的缩减，本发明可以改善高速读取及因为在该配线区域上的缩 减，本发明可以改善配线的自由度。
再者，因为配线负载之缩减，本发明可以减少于该个别的电路上 之电晶体的驱动效能，该配线负载可以归因于在该配线长度上之减少， 并且由该个别的电路所占有的面积可以减少。
再者，根据权利要求3所述的该半导体存储装置特征在于根据权 利要求1所述的该半导体存储装置中，该装置提供配置在该奇数存储 区块区域及该偶数存储区块区域的区域边界处的冗余存储区块。通过 该结构，因为该冗余存储区块存在于该区域边界内，该偶/奇数存储 区块为配置接近于该冗余存储区块，因此可以减少在由该冗余存储区 块所输出的数据之配线长度及由该个别的存储区块所输出的数据之配 线长度之间之差异性。因此，本发明可以减少在冗余补救时该数据输 出之时间关闭(timing off)。
再者，根据权利要求3所述的该半导体存储装置特征在于该装置 提供通过奇数列地址所选择的奇数存储区块；通过偶数列地址所选择 之的偶数存储区块；以及存储单元阵列，其中，当由该奇数存储区块 及由该偶数存储区块所读取的数据取决于通过重复地址增量所获得的 高阶列地址而交互地及连续地输出以执行突发操作时，而该地址增量 为最低阶位从其所消除的输入的初始列地址，则若该初始列地址为奇 数地址时，该偶数记忆体存储区块是通过+1高阶列地址所选择，该+ 1高阶列地址为该高阶列地址加入“1”，并且该半导体装置进一步包括： 用于冗余补救的冗余存储区块；用于储存缺陷列的位址的冗余地址存 储区段，该缺陷列存在于该奇数存储区块及该偶数存储区块中的至少 一个区块中；用于判断该高阶列地址及该缺陷列地址的最低阶位从其 所消除的高阶缺陷列地址的重合的奇数端冗余判断电路；该高阶列地 址输入的地址“+1”电路，若该初始列地址的最低阶位为“0”，则该 地址“+1”电路输出该高阶列地址，并且若该初始列地址之最低阶位 为“1”，则输出该+1高阶列地址；以及用于判断从该地址“+1”电 路所输出的地址及该高阶缺陷列地址的重合的偶数端冗余判断电路。
再者，根据权利要求10所述的半导体存储装置的控制方法特征在 于该装置提供通过奇数列地址所选择的奇数存储区块、通过偶数列地 址所选择的偶数存储区块及用于冗余补救的冗余存储区块，并且如此 运作以使得当由该奇数存储区块所读出的数据及由该偶数存储区块所 读出的数据为取决于通过重复地址增量所获得的高阶列地址而交互地 及连续地输出以执行突发操作时，而该地址增量为最低阶位从其所消 除的输入的初始列地址，则若该初始列地址为奇数地址，该偶数记忆 体存储区块为通过+1高阶列地址所选择，该+1高阶列地址为该高阶 列地址加入“1”，半导体存储装置的控制方法包括：其中该高阶列地 址及从该缺陷列地址的最低阶位从其消除的高阶缺陷列地址的重合的 判断的奇数端冗余判断步骤；其中若该初始列地址的最低阶位为“0” 时，输出该高阶列地址，并且若该初始列地址之最低阶位为“1”时， 输出+1高阶列地址的“加+1至地址”步骤；以及判断其中在该“加 +1至地址”步骤处所输出的地址及该高阶缺陷列地址的重合的偶数端 冗余判断步骤。
该冗余地址存储区段储存存在于至少其中一个该奇数存储区块及 该偶数存储区块内的缺陷列之缺陷列地址。该奇数端冗余判断电路及 该奇数端冗余判断步骤判断该高阶列地址及该缺陷列地址的最低阶位 从其消除的该高阶缺陷列地址的重合。在其中该初始列地址的最低阶 位为“0”之例子中，该地址“+1”电路及该“加+1至地址”步骤输 出该高阶列地址，并且在该初始列地址之最低阶位为“1”之例子中， 输出该+1高阶列地址。该偶数端冗余判断电路及该偶数端冗余判断步 骤判断来自该地址“+1”电路与该“加+1至地址”步骤所输出的地 址及该高阶缺陷列地址的重合。
利用该上述结构，“1”为加入至由该最低阶位元所消除的该高阶 列地址。因此，即使在其中该初始地址A0为“1”(奇数)之例子中， 本发明可以控制能够高速读取之突发操作，而不会有相对于该初始列 地址之任何时间的延迟。
再者，根据权利要求5所述的半导体存储装置，在根据权利要求4 项所述的导体存储装置中特征在于该装置提供选择区段，其中来自该 偶数端冗余判断电路的输出信号及来自该奇数端冗余判断电路的输出 信号被输入至该选择区段，并且若该缺陷列地址的最低阶位为“0”， 则该选择区段选择来自该偶数端冗余判断电路的输出信号以输出偶数 列地址的冗余判断结果，并且若该缺陷列地址的最低阶位为“1”，则 该选择区段选择来自该奇数端冗余判断电路的输出信号以输出奇数列 地址的冗余判断结果。
在其中该缺陷列地址的最低阶位为“0”之例子中，该选择区段或 该输出选择步骤选择该偶数端冗余判断电路或该偶数端冗余判断步骤 的输出信号，并且在其中该缺陷列地址的最低阶位为“1”之例子中， 选择该奇数端冗余判断电路或该奇数端冗余判断步骤的输出信号。该 高阶列地址及该高阶缺陷列地址的重合判断为通过该偶数端冗余判断 电路及该奇数端冗余判断电路所控制。再者，由数据所读取的该区块 的偶奇数及通过该缺陷列地址的最低阶位所指定的该区块的偶数及奇 数的重合判断为通过该选择区段所控制。
利用上述的结构，通过判断该上述的重合，本发明可以获得选择 该奇数存储区块或该偶数存储区块的相对于该奇数或偶数列地址的冗 余判断结果。
再者，根据权利要求6所述的半导体存储装置特征在于在根据权 利要求4所述的半导体存储装置中，该冗余地址存储区段包括用于储 存存在于该奇数存储区块的缺陷列地址的奇数端冗余地址存储区段； 以及用于储存存在于该偶数存储区块的缺陷列地址之偶数端冗余地址 存储区段，并且储存于该奇数端冗余地址存储区段内的高阶缺陷列地 址为供给至该奇数端冗余判断电路及储存于该偶数端冗余地址存储区 段内的高阶缺陷列地址为供给至该偶数端冗余判断电路。
分别地，该奇数端存储区块的缺陷列地址为储存于该奇数端冗余 地址存储区段内，并且该偶数端存储区块的缺陷列地址为储存于该偶 数端冗余地址存储区段内。该奇数存储区块的缺陷列地址及该偶数存 储区块的缺陷列地址为个别地受到该重合判断。因此，在连续地读取 该偶数及奇数列地址的突发操作中，本发明可以控制在个别连续的地 址上的冗余补救。
再者，根据权利要求7所述的半导体存储装置特征在于在根据权 利要求6所述的半导体存储装置中，该冗余存储区块包含用于该奇数 存储区块的冗余补救的奇数冗余存储区块及用于该偶数存储区块的冗 余补救的偶数冗余存储区块。利用这种结构，因为预设的冗余区块为 提供于每一个该偶数存储区块及该奇数存储区块内以允许冗余补救， 即使在其中该缺陷列存在于该偶数存储区块及该奇数存储区块两者之 内，冗余补救可以受到控制。
再者，根据权利要求8所述的半导体存储装置特征在于在根据权 利要求4所述的半导体存储装置中，该装置提供接收来自该奇数存储 区块的输出数据及来自该冗余存储区块的输出数据的奇数端切换区 段，其中至少任意一个未受到选择；接收来自该偶数存储区块的输出 数据及来自该冗余存储区块的输出数据的偶数端切换区段，其中至少 任意一个未受到选择；以及通过连接该奇数端切换区段的输出端及该 偶数端切换区段的输出端所组成的共同输出区段，其中若该奇数端切 换区段选择并输出来自该奇数存储区块的数据或来自该冗余存储区块 的数据，则欲输入至该偶数端切换区段的来自该偶数存储区块的输出 数据及来自该冗余存储区块的输出数据两者都不被选择，或者若该偶 数端切换区段选择及输出来自该偶数存储区块的数据或来自该冗余存 储区块的数据，则欲输入至该奇数端切换区段的来自该奇数存储区块 的输出数据及来自该冗余存储区块的输出数据两者都不被选择。
再者，根据权利要求12所述的半导体存储装置的控制方法特征在 于根据权利要求10所述的半导体存储装置的控制方法中包括，选择来 自该奇数存储区块的输出数据或来自该冗余存储区块的输出数据的奇 数端选择步骤；以及选择来自该偶数存储区块的输出数据或来自该冗 余存储区块的输出数据的偶数端选择步骤，其中若来自该奇数存储区 块的输出数据或来自该冗余存储区块的输出数据是通过该奇数端选择 步骤所选择并输出，则在该偶数端选择步骤内的输出数据两者皆不被 选择，并且若来自该偶数存储区块的输出数据或来自该冗余存储区块 的输出数据是通过该偶数端选择步骤所选择并输出，在该奇数端选择 步骤内的输出数据两者皆不被选择。
在该奇数端切换区段选择并输出任何来自该奇数存储区块及该冗 余存储区块的数据的例子中，输入至该偶数端切换区段的输出数据两 者都不被选择，并且没有信号从该偶数端切换区段而输出。再者，在 该偶数端切换区段选择并输出任何来自该偶数存储区块及该冗余存储 区块的数据的例子中，输入至该奇数端切换区段的输出数据两者都不 被选择，并且没有信号从该偶数端切换区段而输出。
同样地，在该奇数端选择步骤选择并输出任何来自该奇数存储区 块及该冗余存储区块的数据的例子中，输出数据两者都不被选择，并 且没有信号在该偶数端选择步骤中输出。再者，在该偶数端选择步骤 选择并输出任何来自该偶数存储区块及该冗余存储区块的数据的例子 中，输出数据两者都不被选择，并且没有信号在该奇数端选择步骤中 输出。
在这种情况下，所谓的线路OR的共同输出区段连接该奇数端切 换区段及该偶数端切换区段的该个别的输出端。
利用该上述结构，即使交互地选择及输出该输出数据之电路或步 骤并未额外地提供于该奇数端切换区段或该奇数端选择步骤之内及于 该偶数端切换区段或该偶数端选择步骤之内，本发明可以控制交互地 及连续地输出来自该奇数存储区块所读取的数据及来自该偶数存储区 块所读取的数据。
再者，根据权利要求9所述的半导体存储装置特征在于根据权利 要求4所述的半导体存储装置的控制方法中，该方法提供用于选择在 该奇数存储区块的列中指向欲输入的奇数列地址的列的奇数列选择区 段；用于选择在该偶数存储区块的列中指向欲输入的偶数列地址的列 的偶数列选择区段；以及用于选择在该冗余存储区块的列中指向该缺 陷列地址的列的冗余列选择区段，其中该冗余列选择区段的输出端连 接至该奇数列选择区段的输出端及该偶数列选择区段的输出端中的至 少任意一个输出端，并且若冗余补救未执行，则该冗余列选择区段不 选择列，反之若冗余补救有执行，则至少该奇数列选择区段或该偶数 列选择区段不选择列。
再者，根据权利要求13所述的半导体存储装置的控制方法特征在 于根据权利要求10所述的半导体存储装置的控制方法中，该方法提供 在该奇数存储区块内的列中指向奇数列地址的列的奇数列选择步骤； 在该偶数存储区块内的列中指向偶数列地址的列的偶数列选择步骤； 以及在该冗余存储区块内的列中指向该缺陷列地址的列的冗余列选择 步骤，其中若冗余补救未执行，则在该冗余列选择步骤中不选择列， 反之若冗余补救被执行，则在两步骤，即，该奇数列选择步骤及该偶 数列选择步骤中的至少其中一个不选择列。
在冗余补救未执行的例子中，因为该列并未在该冗余列选择区段 中被选择，未有数据由该冗余列选择区段而输出。在这种情况下，因 为至少其中一个该奇数列选择区段及该偶数列选择区段的输出端连接 至该冗余列区段的输出端，来自至少其中一个该奇数列选择区段及该 偶数列选择区段的数据被选择地输出。
再者，在该冗余补救被执行的例子中，因为该列并未于至少其中 一个该奇数列选择区段及该偶数列选择区段内被选择，未有数据由未 选择该列之列选择区段所输出。因此，该冗余列选择区段的输出数据 被输出。
同样地，在根据权利要求13所述的控制该半导体存储装置的方法 中，在该冗余补救被执行的例子中，未有数据是通过不选择在该冗余 列选择步骤中的列而输出，并且选择在至少其中一个该奇数列选择步 骤及该偶数列选择步骤中的列的数据被输出。再者，在该冗余补救被 执行的例子中，未有数据是通过不选择在至少其中一个该奇数列选择 步骤及该偶数列选择步骤中的列而输出，并且选择在该冗余列选择步 骤中的列的数据被输出。
利用上述的结构，本发明可以通过切换该输出数据结合由该冗余 列选择区段及至少其中一个该奇数列选择区段与该偶数列选择区段所 选择的列的存在或缺乏而执行冗余补救。因此，可以不需要额外地提 供选择该输出数据的变换的电路，因而能够减少该晶片面积及减少该 半导体存储装置的成本。
附图说明
图1为依据第一实施例显示半导体存储装置1的电路结构图；
图2为依据该第一实施例显示冗余判断电路3的电路结构的图示；
图3为依据该第二实施例显示半导体存储装置1a的电路结构图；
图4为依据该第二实施例显示冗余判断电路3a的电路结构之图 示；
图5为依据该第三实施例显示存储单元电路2c的电路图；
图6为依据该第四实施例显示输出区段OBUF15c的电路图；
图7为显示该半导体存储装置1的修正例子的电路结构图；
图8为显示习知的2位元预先提取电路之例子的图示；以及
图9为显示习知的存储单元电路的结构的图示。
图2为依据该第一实施例显示冗余判断电路3的电路结构的图示；
图3为依据该第二实施例显示半导体存储装置1a的电路结构图；
图4为依据该第二实施例显示冗余判断电路3a的电路结构之图 示；
图5为依据该第三实施例显示存储单元电路2c的电路图；
图6为依据该第四实施例显示输出区段OBUF15c的电路图；
图7为显示该半导体存储装置1的修正例子的电路结构图；
图8为显示习知的2位元预先提取电路之例子的图示；以及
图9为显示习知的存储单元电路的结构的图示。
具体实施方式
在下文中，依据本发明之实施例之半导体存储装置将参考图1至7 作详细说明。依据第一实施例之半导体存储装置1之电路结构图为显 示于图1及2中。该半导体存储装置1包含显示于图1中之存储单元 电路2、读取电路4、地址产生器电路5及冗余判断电路3。
该地址产生器电路5包含地址闩锁区段10及地址计数器11。该地 址闩锁区段10之输入终端为连接至未显示之存储控制电路，并且以突 发操作之起始地址STADD而输入。该地址闩锁区段10之输入终端为 连接至该地址计数器11、存储单元电路地址+1控制器12及后续将作 描述之冗余判断电路地址+1控制器30(图2)。初始地址A0至A14 由该地址闩锁区段10所输出。为最低阶位的该初始地址A0为输入至 该存储单元电路地址+1控制器12及该冗余判断电路地址+1控制器 30，并且该初始地址A1至A14为输入至该地址计数器11。时脉信号 CLK为输入至该地址计数器11之输入端，该该地址计数器11依据该 时脉信号CLK增量该起始地址STADD以产生读取地址RA1至RA14。 该读取地址RA6至RA14为输入至在该存储单元电路2内之字元线解 码器13。再者，该读取地址RA1至RA5为输入至该存储单元电路地 址+1控制器12、奇数Y解码器15及配置在显示于图2中之该冗余判 断电路3内之该冗余判断电路地址+1控制器30与奇数冗余判断区段 32。
该存储单元电路2包含该存储单元电路地址+1控制器12、该字 元线解码器13、偶数Y解码器14、该奇数Y解码器15、模组16及位 元线路选择器区段17。该模组16具有具备IO0至IO15之16位元宽度 的输入输出(IO)，并且该个别的输入输出具有偶数区块EB0至EB15 及奇数区块OB0至OB15。再者，该模组16具有用于冗余补救之冗余 区块RB。该偶数区块EB0至EB15为配置在该模组16之列方向(在 沿着该列排成一列之模组16之方向上)上之其中一个区域内，并且该 奇数区块OB0至OB15为配置在该列方向上之其它区域内，藉以由彼 此分离该偶数区块及该奇数区块。该冗余区块RB为配置在其中该偶数 区块所配置之区域及其中该奇数区块所配置之区域之间之边界内。
来自该字元线解码器13所导引512个字元线(通过该导引地址 RA6至RA14所选择)为配置穿越该偶数区块EB0至EB15、该奇数区 块OB0至OB15及在该模组16内之该冗余区块RB，并且为共同地连 接至该个别的区块之存储单元。
该位元线选择器区段17具有对应于该偶数区块EB0至EB15之位 元线选择器BSEB0至BSEB15、对应于该奇数区块OB0至OB15之位 元线选择器BSOB0至BSOB15及对应于该冗余区块RB之位元线选择 器BSRB位元线选择器，该冗余区块RB为连接至该个别的对应区块。
该Y解码器区分成该偶数Y解码器14及该奇数Y解码器15。该 偶数Y解码器14为配置在相对于在其中该偶数区块EB0至EB15所配 置之区域及其中该数区块OB0至OB15所配置之区域之间的边界之列 方向上之该偶数区块端上(在相对于图1中之该冗余区块RB之列方向 上之左端上)。同样地，该奇数Y解码器15为配置在相对于该边界之 列方向上之奇数区块端上(在相对于图1中之该冗余区块RB之列方向 上之右端上)。
该偶数Y解码器14之输入端与该存储单元电路地址+1控制器12 之输出终端连接，并且该奇数Y解码器15之输入端与该地址计数器 11之输出终端连接。该偶数Y解码器14之输出终端为连接至该位元 线选择器区段17之位元线选择器BSEB0至BSEB15，并且该奇数Y 解码器15之输出终端为连接至位元线选择器BSOS0至BSOS15。该位 元线选择器BSRB输入具有来自依据由该冗余判断电路3所获得的判 断结果之未显示的冗余解码器所输出之冗余解码信号RY。在该位元线 选择器区段17内之该个别的位元线选择器之输出端为连接至该个别对 应的输出区段OBUF0至OBUF15。
该读取电路4包含输出区段OBUF0至OBUF15。输出数据Dout0 至Dout15是由该输出区段OBUF0至OBUF15所输出。该输出区段 OBUF15包含奇数端冗余数据切换区段20、偶数端冗余数据切换区段 21及并列转串列切换区段22。该奇数端冗余数据切换区段20之输入 终端与冗余数据感测放大器19及奇数端数据感测放大器23连接，并 且该偶数端冗余数据切换区段21之输入终端与冗余数据感测放大器 19及偶数端数据感测放大器24连接。该冗余数据感测放大器19为连 接至该位元线选择器BSRB、该奇数端数据感测放大器23为连接至该 位元线选择器BSOS15及该偶数端数据感测放大器24为连接至该位元 线选择器BSOS15之输出终端。
该奇数端冗余数据切换区段20之切换信号之输入端与AND闸极 25之输出端连接，并且该偶数端冗余数据切换区段21之切换信号之输 入端与AND闸极26之输出端连接。该AND闸极26输入具有冗余输 入输出信号IO15R、重合信号MATCH、及已经透过反相器27作转换 之冗余地址最低阶位A0R。
切换控制器28之输入终端输入具有初始地址最低阶位A0及该时 脉信号CLK，并且切换信号SS由该切换控制器28所输出。该并列转 串列切换区段22之输入终端与该奇数端冗余数据切换区段20及该偶 数端冗余数据切换区段21之输出终端连接。再者，该并列转串列切换 区段22之切换信号之输入终端与该切换控制器28之输出终端连接， 并且输入具有该切换信号SS。该并列转串列切换区段22之输出数据透 过缓冲器29而输出作为输出数据Dout15。该输出区段OBUF0至 OBUF14具有相同于该输出区段OBUF15之结构。
该冗余判断电路3之电路结构显示于图2中。该冗余判断电路3 具有冗余判断电路地址+1控制器30、偶数冗余地址判断区段31、奇 数冗余地址判断区段32、冗余地址唯读存储33、冗余输入输出唯读存 储(IOROM)34及选择区段35。该偶数冗余地址判断区段31之输入 终端为输入具有由该冗余判断电路地址+1控制器30所输出之该读取 地址RA1至RA5及由该冗余地址唯读存储33所输出之该冗余地址 A1R至A5R。再者，该奇数冗余地址判断区段32之输入终端为输入具 有由该地址计数器11所输出之该读取地址RA1至RA5及由该冗余地 址唯读存储33所输出之该冗余地址A1R至A5R。
该选择区段35之输入终端与该偶数冗余地址判断区段31及该奇 数冗余地址判断区段32之输出终端连接，并且该选择区段35之切换 信号之输入终端与该冗余地址唯读存储33之输出终端连接。该最低阶 位位的冗余地址A0由该冗余地址唯读存储33所输入。该选择区段35 之输出终端为连接至分别地提供于该读取电路4之输出区段OBUF0至 OBUF15内之该AND闸极25，并且由该选择区段35所输出之重合信 号MATCH为输入至该个别的AND闸极25。再者，由该冗余输入输 出唯读存储34所输出之该冗余输入输出信号IO0R至IO15R为输入至 分别地提供于该输出区段OBUF0至OBUF15内之该AND闸极25。
该半导体存储装置1之操作将作描述。用于突发操作之地址为产 生于该地址产生器电路5内。由该未显示的存储控制元件所输出之突 发操作之起始地址STADD或类似的地址为输入至该地址闩锁区段10， 并且接着闩锁成为该初始地址A0至A14。
该地址计数器11为输入具有由该地址闩锁区段10所输出之该初 始地址A1至A14及具有该时脉信号CLK，并且依据该时脉信号CLK 产生该增量的读取地址RA1至RA14。该读取地址RA1至RA5为输入 至该偶数Y解码器15，并且亦透过该存储单元电路地址+1控制器12 输入至该奇数Y解码器14以便使用于位元线选择解码。另一方面，为 高阶地址之该读取地址RA6至RA14为输入至该字元线解码器13并且 使用于字元线选择解码。
该存储单元电路2之操作将作描述。在该存储单元电路2中，数 据由依据该初始地址A0之数值通过该地址解码之该模组16之个别的 存储区块而平行地读取(意即，依据是否该突发读取操作由该偶数地 址而起始或由该奇数地址而起始)，并且该读取数据为输出至该读取电 路4。
在该存储单元地址+1控制器12中，在其中该初始地址最低阶位 A0为“1”之例子中，在由该地址计数器11所输入之该读取地址RA1 至RA5为受到+1处理所支配之后，该处理的读取地址RA1至RA5 为输出至该偶数Y解码器14。
例如，当“0”为输入至该存储单元电路地址+1控制器12而成为 该初始地址最低阶位A0(在该突发操作偶数起始之时间)时，该切换 40为连接至该终端40b端，并且a+1处理器区段41为旁通。因此， 该未处理的读取地址RA1至RA5为输入至该偶数Y解码14如同之前 的说明。另一方面，当“1”为输入至该存储单元电路地址+1控制器 12而成为该初始地址最低阶位A0(在该突发操作奇数起始之时间)时， 该切换40为连接至该终端40a端，并且穿越通过该+1处理器区段41 之路径将会形成。因此，该+1处理的读取地址RA1至RA5为输入至 该偶数Y解码器14。
在该位元线选择器BSEB0至BSEB15中，该偶数区块EB0至EB15 之位元线为依据已经由该偶数Y解码器14所解码之信号而选择。在该 位元线选择器BSOB0至BSOB15中，该奇数区块OB0至OB15之位 元线为依据已经由该奇数Y解码器15所解码之信号而选择。再者，在 该位元线选择器BSRB中，在该冗余区块RB中之替换位元线为依据 该冗余解码信号RY而选择，该冗余解码信号RY为依据来自该冗余判 断电路3之判断结果由未显示的该冗余解码器所输出，而非由该偶数Y 解码器14及该奇数Y解码器15所输入之信号。
来自该偶数区块EB0至EB15、该奇数区块OB0至OB15及该冗 余区块RB之个别选择的位元线之输出为透过该位元线选择器区段17 而供给至该输出区段OBUF0至OBUF15。
现在，具备本发明特征之该存储单元电路2之电路结构将参考图1 作说明，并且该习知的存储单元电路之结构将参考图9作描述。在图9 中之模组816以该偶数区块EB及该奇数区块OB为交互地配置之方式 作架构，并且该冗余区块RB为配置在该模组816之右侧。再者，该地 址计数器11之输出为输入至该存储单元电路地址+1控制器12及该奇 数Y解码器15。在图9中之其它电路具有相同于图1中之结构，并且 具有相同的的操作及效用。再者，本说明假设该列沿着对准之列方向 为X方向，并且该列之方向为Y方向。
在这种情况下，当接近该位元线选择器817之区域定义为输出配 线区域AA2，并且重点在于该输出配线区域AA2内之配线数量时，将 配置两对在该X方向上长度为X2之解码信号总线862及863。在其中 识别是通过该读取地址RA1至RA5所组成之5位元的地址信号所达成 之例子中，该个别的解码信号总线为通过整批32信号线所形成，并且 两对该解码信号总线为通过64信号线所形成。因此，可以了解的是较 大的配线区域是需要的。
另一方面，在该存储单元电路中之模组16依据本发明于图1中分 别地是以该偶数区块EB0至EB15为配置在该模组16之左半区域的方 式作架构，并且该奇数区块OB0至OB15为配置在该模组16之右半区 域，并且该冗余区块RB为配置在该偶数区块EB15及该奇数区块OB15 之间。再者，该偶数Y解码器14为配置在相对于该模组16之左侧， 并且该奇数Y解码器15为配置在相对于该模组16之右侧。该冗余区 块RB所配置之位置则不限制。
该地址计数器11之输出为透过该存储单元电路地址+1控制器12 输入至该偶数Y解码器14同时透过旁通地址总线60绕过存在于接近 该位元线选择器17之输出配线区域AA1及输入至该奇数Y解码器15。 在这种例子中，当重点在于该输出配线区域AA1内之配线时，每个于 该X方向上具有长度X1之一对解码信号总线64及65，该长度X1在 该X方向上为大约习知的长度X2之一半(图9)，为配置在该模组16 之每一个该右侧及左侧区域内。
该输出配线区域AA1及AA2于该配线密度内是高的，因为用于 分别地选择在该个别区块内之大量存储区块及大量位元线之该位元线 选择区段17及817之输入/输出配线及读取数据为集中于本身的区域 AA1及AA2之内。因此，必须要减少该配线密度。再者，在连续地读 取该数据之突发操作中，较高的速度处理是需要的。
考量到上述，图1及9将作比较。在图9中，因为该奇数区块及 该偶数区块为分散的而并没有区分于每个该区域内，该解码信号总线 862及863必须配置在该X方向上之整个模组816之上方，并且配线 距离X2是需要的。相反地，因为该奇数区块及该偶数区块为位在显示 于图1中之该解码信号总线64及65之内，该解码信号总线64及65 需要配置于在该X方向上之模组816之半区域内。因此，该配线距离 可以设定为X1。接着，因为该配线距离X1为实质上该配线距离X2 之一半，可以设定占据于该输出区域AA1内之该解码信号总线之配线 长度成为实质上的一半。
再者，在图9之该Y方向上之配线区域中，因为该解码信号总线 862及863为彼此重叠，必须配置该配线使得该解码信号总线两者不会 彼此重叠。因此，在由该解码信号总线863至该位元线选择器817延 伸之配线中，必须延长在该Y方向上之距离成为距离Y2而用于避免 该配线与该解码信号总线862之重叠。另一方面，在图1中，因为该 解码信号总线64之配线区域及该解码信号总线65之配线区域并未彼 此重叠，可以取消用于避免该重叠之距离Y2之使用。
因此，利用显示于图1中之存储区块之配置，该解码信号总线区 域可以缩减为实质地一半，并且该配线长度可以缩减为实质地一半。 因此，在维持该电晶体之驱动效能中可以增加该读取速度。再者，因 为该解码信号总线之配线区域可以缩减为实质上地一半，在维持该读 取速度之例子中可以减少于该个别的电路中之电晶体之驱动效能，并 且可以减少由该偶数Y解码器14、该奇数Y解码器15及该位元线选 择器区段17之个别的电路所占据之面积。因此，该配线布局之自由度 可以增加，并且可以避免该配线密度超过该限制及该配线无法配置之 担忧。
该读取电路4之操作将参考该输出区段OBUF15而作描述。在已 经由该位元线选择器区段17之位元线选择器BSEB15所输出之数据 DEB15输入至该输出区段OBUF15之偶数端数据感测放大器24并且 接着放大之后，该数据DEB15为输入至该偶数端冗余数据切换区段 21。再者，在已经由该位元线选择器BSOB15所输出之数据DOB15输 入至该奇数端数据感测放大器23并且接着放大之后，该数据DOB15 为输入至该奇数端冗余数据切换区段20。再者，在已经由该位元线选 择器BSRB所输出之数据DRB输入至该冗余数据感测放大器19并且 接着放大之后，该数据DRB为输入至该奇数端冗余数据切换区段20 及该偶数端冗余数据切换区段21。
在该奇数端冗余数据切换区段20中，如同将作说明的，当低位准 (未有冗余判断)之信号由该AND闸极25输入时，终端20b将连接， 并且由该位元线选择器BSOB15所输出之该数据DOB15为输入至该并 列转串列切换区段22。当高位准(冗余判断)之信号由该AND闸极 25输入时，终端20a将连接，并且由该位元线选择器BSRS所输出之 该数据DRB为输入至该并列转串列切换区段22。同样地，在该偶数端 冗余数据切换区段21中，当低位准之信号由该AND闸极26输入时， 该数据DEB15为输入至该并列转串列切换区段22。再者，当高位准之 信号输入时，该数据DRB为输入至该并列转串列切换区段22。
因此，在其中经判断已经由该奇数区块OB15或该偶数区块EB15 所选择之位元线为缺陷的位元线之例子中，该缺陷位元线之补救可以 通过替换该缺陷的位元线成为该冗余区块RB之正常的位元线而控制。
该初始地址最低阶位A0及该时脉信号CLK为输入至该切换控制 器28，并且该切换信号SS由该切换控制器28所输出。该切换信号SS 为以该并列转串列切换区段22之终端22a及终端22b的连接同步与该 时脉信号CLK作交互切换之方式而用于控制该并列转串列切换区段 22之信号。
该并列转串列切换区段22为输入具有该奇数端冗余数据切换区段 20及该偶数端冗余数据切换区段21之输出数据与该切换信号SS。接 着，当输入至该切换控制器28之该初始地址最低阶位A0为”1”(奇数) 时，该并列转串列切换区段22之连接切换由该终端22a处起始，并且 数据以奇数及偶数(数据DOB15、数据DEB15)之顺序而输出。因此， 已经受到并列转串列转换所支配之该输出数据Dout15可以输出。另一 方面，当输入至该切换控制器28之该初始地址最低位A0为“0”(偶 数)时，该并列转串列切换区段22之连接切换由该终端22b处起始， 并且已经受到并列转串列转换所支配之该输出数据Dout15可以以奇数 及偶数之顺序而输出。该输出区段OBUF0至OBUF14控制相同于该输 出区段OBUF15之操作。
该冗余判断电路3之操作将作描述。在显示于图2中之冗余判断 电路3中，由该冗余地址ROM33所输入之冗余地址A1R至A5R及由 该地址计数器11所输入之读取地址RA1至RA5为受到在该偶数冗余 地址判断区段31及该奇数冗余地址判断区段32中之重合判断所支配。 因此，该方法为判断是否已经由该模组16之偶数区块及该奇数区块所 读取及选择之位元线为缺陷的位元线。
再者，在该选择区段35中，当该冗余地址最低阶位A0R为奇数 时，终端35b处是连接的，并且该奇数冗余地址判断区段32之输出为 输出成为该重合信号MATCH。当该冗余地址最低阶位A0R为偶数时， 终端35a处是连接的，并且该偶数冗余地址判断区段31之输出为输出 成为该重合信号MATCH。再者，在其中该缺陷单元存在之该缺陷位元 线之冗余地址A0R至A5为预先储存在该冗余地址ROM33之内，并 且与在其中该缺陷位元线存在之该模组16内的存储区块连接之输入输 出为预先储存在该冗余输入输出唯读存储34内。
当“0”为输入至该冗余判断电路+1控制器30成为该初始地址最 低阶位A0时，该切换50为连接至该终端50b处，并且该+1处理器 区段51为旁通的。因此，该读取地址RA1至RA5如同先前之描述为 输入至该偶数冗余地址判断区段31。另一方面，当“1”为输入至该冗 余判断电路+1控制器30成为该初始地址最低阶位A0时，该切换50 为连接至该终端50a处，并且穿越通过该+1处理器区段51之路径将 会形成。因此，已经受到+1处理所支配之读取地址RA1至RA5为输 入至该偶数冗余地址判断区段31。当该冗余地址最低阶位A0R为奇数 时，该选择区段35连接该终端35b及该输出终端，并且当该冗余地址 最低阶位A0R为偶数时连接该终端35a及该输出终端。
在其中该突发读取操作为该奇数起始之例子中，该冗余判断电路3 之操作将参考其中已经由该地址闩锁区段10(图10)所闩锁之该起始 地址之最低阶位A0为“1”之例子作描述，并且已经由该地址计数器 11所产生之该读取地址为RA5至RA1＝(00001)。在这种例子中，因 为该初始地址最低阶位A0为“1”，并且该突发读取操作为该奇数起始。 该切换50为连接至该终端50a处。因此，该偶数冗余地址判断区段31 为输入具有已经受到该+1处理区段51所支配+1处理之该读取地址 为RA5至RA1＝(00010)。再者，该奇数冗余地址判断区段32为输 入具有如同先前描述之该未作处理的读取地址RA5至RA1＝(00001)。
现在，其中已经储存于该冗余地址唯读存储33内之该冗余地址为 该冗余地址A5R至A0R＝(000011)之给定的例子将作描述，并且其 中储存于该冗余输入输出唯读存储34内之该模组16中之该缺陷位元 线存在之输入输出为输入输出15。当该冗余地址最低阶位A0R为“1”， 该缺陷位元线存在于该奇数区块内，并且当该冗余地址最低阶位A0R 为“0”，该缺陷位元线存在于该偶数区块内。由该最低阶位A0R所消 除之该冗余地址A5R至A1R＝(00001)为输入至来自该冗余地址唯 读存储33之该偶数冗余地址判断区段31及该奇数冗余地址判断区段 32，并且接着受到以该读取地址之重合判断所支配。在该奇数冗余地 址判断区段32中，因为所有该读取地址RA5至RA1及欲输入之该冗 余地址A5R至A1R以(00001)重合，表示该重合之高阶信号由该奇 数冗余地址判断区段32所输出。再者，在该偶数冗余地址判断区段31 中，因为由该冗余判断电路+1控制器30所输入之该读取地址RA5至 RA1＝(00010)并未与该冗余地址A5R至A1R＝(00001)重合，由 该偶数冗余地址判断区段31所输出之信号为维持在该低位准。
再者，该选择区段35为输入具有该奇数冗余地址最低阶位A0R “1”，并且选择以便供应该奇数冗余地址判断区段32之输出至该读取 电路4。因此，该奇数冗余地址判断区段32之输出是由该冗余判断电 路3供应至该读取电路4而成为该高位准之重合信号MATCH。再者， 该高位准之冗余输入输出信号IO15R及该低位准之冗余输入输出信号 IO0R至IO15R是由该冗余输入输出唯读存储34输出至该读取电路4。
另一方面，其中已经储存于该冗余地址唯读存储33内之该冗余地 址为该冗余地址A5R至A0R＝(000010)之给定的例子将作描述。同 样地，在这个例子中，因为由该最低阶位所消除之该冗余地址A5R至 A1R＝(00001)与已经输入至该奇数冗余地址判断区段32之该读取 地址RA5至RA1＝(00001)重合，该高位准之信号是由该奇数冗余 地址判断区段32所输出。再者，因为该冗余地址A5R至A1R＝(00001) 并未与已经输入至该偶数冗余地址判断区段31之该读取地址RA5至 RA1＝(00010)重合，该最低位准之信号是由该偶数冗余地址判断区 段31所输出。
由该最低阶位所消除之该读取地址RA5至RA1及已经储存于该冗 余地址唯读存储33内之该读取地址A5R至A1R的重合判断为通过该 偶数冗余地址判断区段31及该奇数冗余地址判断区段32所控制。该 重合判断结果是由该奇数冗余地址判断区段32所输出。
此外，在该选择区段35中，该区块之偶数及奇数之重合判断是受 到控制的。意即，连接是以该偶数冗余地址最低阶位A0R＝“0”为输 入至该选择区段35之方式而达成，并且该偶数冗余地址判断区段31 之输出为供给至该读取电路4。因此，由该奇数冗余地址判断区段32 所输出之该高位准的信号并为输出至该读取电路4，并且冗余操作并未 受到控制。
利用该上述结构，该读取地址RA5至RA1及该冗余地址A5R至 A1R之重合的判断为通过该偶数冗余地址判断区段31及该奇数冗余地 址判断区段31所控制。数据由该区块之偶数及奇数所读取及通过该冗 余地址A0R所指定之该区块之偶数及奇数的重合的判断为通过该选择 区段35所控制。
在该读取电路4之输出区段OBUF15内之冗余切换操作将作描述。 在该输出区段OBUF15内之冗余切换操作意指该AND闸极25或该 AND闸极26之输出为高位准之操作，并且读取该数据之区块切换至 来自该正常区块(该偶数区块EB0至EB15，以及该奇数区块OB0至 OB15)之冗余区块RB。
由该冗余判断电路3所输出之该高位准之重合信号MATCH、该高 位准之冗余输入输出信号IO15R及由该冗于判断电路3所输出的该高 位准之冗余地址A0R为输入至提供于该读取电路4之输出区段 OBUF15内之该AND闸极25及该AND闸极26。当输入时，因为该 低位准之信号是由该反相器27所输入，由该AND闸极25所输出之该 奇数端冗余切换信号RSO变成高位准，并且由该AND闸极26所输出 之该偶数端冗余切换信号RSE变成低位准。当该高位准之奇数端冗余 切换信号RSO为输入至该奇数端冗余数据切换区段20时，该奇数端 冗余数据切换区段20之输出端之连接由该终端20b切擙至该终端20a， 并且该冗余数据感测放大器19之输出为输入至该并列转串列切换区段 22而非该奇数端数据感测放大器23之输出。再者，当该低位准之偶数 端冗余切换信号RSE为输入至该偶数端冗余数据切换区段21时，其中 该偶数端冗余数据切换区段21之输出终端为连接至该终端21b之状态 将会维持。该偶数端数据感测放大器24之输出为输入至该并列转串列 切换区段22。因此，来自数据所读取之区块由该奇数区块OB15(数 据DOB15)切换至该冗余区块(数据DRB)。
透过该上述的操作，该冗余补救可以通过替换存在于该奇数区块 OB15内之缺陷的位元线成为该冗余区块RB之位元线而执行，该冗余 区块RB为通过该冗余地址A5R至A0R＝(000011)所选择。再者， 该相同的操作为受控制于其它输出区段OBUF0至OBUF14之内。
再者，在其中储存于该冗余地址唯读存储33内之该缺陷地址所存 在之冗余地址为该冗余地址A5R至A0R＝(000100)之例子中，由该 最低阶位所消除之该冗余地址A5R至A1R＝(00010)与已经输入至 该偶数冗余地址判断区段31之该读取地址RA5至RA1＝(00010)重 合。再者，该偶数冗余地址最低阶位A0R＝(0)为输入至该选择区段 35，并且该偶数冗余地址判断区段31受到选择。因此，由该偶数冗余 地址判断区段31所输出之该高位准之信号是由该选择区段35所输出 而成为该重合信号MATCH。因此，该高位准之重合信号、该高位准之 冗余输入输出信号IO15R、及该低位准之冗余地址A0R为输入至提供 于该输出区段OBUF15内之该AND闸极25及该AND闸极26，并且 该低位准之奇数端冗余切换信号RSO及该高位准之偶数端冗余切换信 号RSE将会输出。
当该低位准之奇数端冗余切换信号RSO为输入至该奇数端冗余数 据切换区段20时，其中该奇数端冗余数据切换区段20之输出终端为 连接至该终端20b之状态是受到维持。该奇数端数据感测放大器23之 输出为输入至该并列转串列切换区段22。再者，当该高位准之偶数端 冗余切换信号RSE为输入至该偶数端冗余数据切换区段21时，该偶数 端冗余数据切换区段21之输出终端之连接由该终端21b切换至该终端 21a，并且该冗余数据感测放大器19之输出为输入至该并列转串列切 换区段22而非该偶数端数据感测放大器24之输出。
利用该上述结构，该冗余补救可以通过替换存在于该偶数区块 EB15内之缺陷的位元线成为该冗余区块RB之位元线执行，该冗余区 块RB是通过该冗余地址A5R至A0R＝(000100)而选择。
如同上文的说明，在该第一实施例中，对应于在图2中所显示之 预先提取操作之该冗余判断电路3为并入于对应在显示于图1中之该2 位元预先提取操作之电路(该存储单元电路2、该读取电路4及该地址 产生器电路5)内，藉以在其中该起始地址为奇数之例中，+1为加入 至该偶数端内部地址内，并且该2位元预先提取操作为受到控制。因 此，即使在实现与在该奇数起始内之偶数起始相同的存取时间之电路 中该冗余判断可以精确地受到控制。
再者，在该第一实施例中，该冗余判断电路地址+1控制器30为 配置在该冗余判断电路3(图2)之内，藉以即使在其中该冗余判断电 路3为通过多个模组所分享之例子中，并不需要连接配置于该个别的 模组内之该个别的存储单元电路地址+1控制器12至该冗余判断电路 3。
利用该上述结构，因为必须要提供由该受到控制之个别的模组输 入至该冗余判断电路3之用于切换多个读取地址的电路及由该个别的 模组延伸至该冗余判断电路3之配线，该电路尺寸增加的担忧可以避 免。再者，可以避免担忧的是由该个别的模组输入至该冗余判断电路3 之该读取地址之时序因为信号延迟之发生而关闭。
第二实施例将参考图3及4而作描述。依据该第二实施例之半导 体存储元件1a特征在于提供由奇数冗余区块ROB及偶数冗余区块 REB所组成之具有两个冗余区块之电路结构。
在该存储单元电路2a内之模组16a之冗余存储区块具有偶数冗余 区块REB及奇数冗余区块ROB，该偶数冗余区块REB及该奇数冗余 区块ROB分别地连接至位元线选择器BSREB及位元线选择器 BSROB。再者，由该未显示的冗余解码器所输出之偶数冗余解码信号 REY依据来自该冗余判断电路3a之判断结果为输入至位元线选择器 BSREB，并且奇数冗余解码信号ROY为输入至位元线选择器BSROB。
配置于读取电路4a之输出区段OBUF15a内之偶数冗余数据感测 放大器37为输入具有由该偶数冗余区块REB所输出之数据DREB，并 且在受到放大之后，该数据DREB为输出至该偶数端冗余数据切换区 段21。同样地，奇数冗余数据感测放大器19为输入具有由该奇数冗余 区块ROB所输出之数据DROB，并且在受到放大之后，该数据DROB 为输出至该奇数端冗余数据切换区段20。
该AND闸极25a并不需要输入具有该冗余地址A0R，并且为输入 具有已经由该冗余判断电路3a所输出之奇数冗余输入输出信号IO15R (O)及奇数重合信号MATCH(O)。该AND闸极26a并不需要输入 具有该冗余地址A0R，并且为输入具有偶数冗余输入输出信号IO15R (E)及偶数重合信号MATCH(E)。输出区段OBUF0a至OBUF14a 具有相同于该输出区段OBUF15a之结构。
该冗余判断电路3a之电路结构为显示于图4中。该冗余判断电路 3a包含冗余判断电路地址+1控制器30、偶数冗余地址判断区段31、 奇数冗余地址判断区段32、偶数冗余地址唯读存储33a、奇数冗余地 址唯读存储33b、偶数冗余输入输出唯读存储34a及奇数冗余输入输出 唯读存储34b。其中该缺陷单元存在于该偶数区块EB0至EB15内之该 缺陷的位元线之偶数冗余地址A1R(E)至A5R(E)为预先储存于该 偶数冗余地址唯读存储33a内。其中该缺陷单元存在于该奇数区块OB0 至OB15内之该缺陷的位元线之奇数冗余地址A1R(O)至A5R(O) 为预先储存于该奇数冗余地址唯读存储33b内。
分别地，已经由该偶数冗余地址唯读存储33a所输出之该偶数冗 余地址A1R(E)至A5R(E)为输入至该偶数冗余地址判断区段31， 并且已经由该奇数冗余地址唯读存储33b所输出之该奇数冗余地址 A1R(O)至A5R(O)为输入至该奇数冗余地址判断区段32。已经由 该偶数冗余地址判断区段31所输出之该偶数重合信号MATCH(E)为 输入至配置在该读取电路4a之输出区段OBUF15a内之该AND闸极 26a，并且已经由该奇数冗余地址判断区段32所输出之该奇数重合信 号MATCH(O)为输入至配置在该输出区段OBUF15a内之该AND闸 极25a。
识别其中缺陷位元线存在于该偶数区块EB0至EB15内之存储区 块的输入输出为预先储存于该偶数冗余输入输出唯读存储34a内，并 且识别其中缺陷位元线存在于该奇数区块OB0至OB15内之存储区块 的输入输出为预先储存于该奇数冗余输入输出唯读存储34b内。
由该偶数冗余输入输出唯读存储IOROM34a所输出之该偶数冗余 输入输出信号IO0R(E)至IO15R(E)为输入至配置于该个别的输出 区段OBUF0a至OBUF15a内之该AND闸极26a。再者，由该奇数冗 余输入输出唯读存储IOROM34b所输出之该奇数冗余输入输出信号 IO0R(O)至IO15R(O)为输入至配置于该个别的输出区段OBUF0a 至OBUF15a内之该AND闸极25a。其它电路结构为相同于在该第一 实施例(图1及2)内之电路结构，并且因此，该电路结构的说明将作 省略。
在该输出区段OBUF15a内之冗余切换操作将作描述。当该高位准 之重合信号MATCH(O)及该高位准之冗余输入输出信号IO15R(O) 是由该冗余判断电路3a输入至该AND闸极25a时，该AND闸极25a 之输出变成高位准。当该高位准之输出为输入至该奇数端冗余数据切 换区段20时，该奇数端冗余数据切换区段20之输出终端为连接至该 终端20a，并且该冗余数据感测放大器19之输出为输入至该并列转串 列切换区段22而非该奇数端数据感测放大器23之输出。因此，由数 据所读取之区块由该奇数区块OB15(数据DOB15)切换至该奇数冗 余区块ROB(数据DROB)。
同样地，当该高位准之重合信号MATCH(E)及该高位准之冗余 输入输出信号IO15R(E)为输入至该AND闸极26a时，由数据所读 取之区块由该偶数区块EB15(数据DEB15)切换至该偶数冗余区块 REB(数据DREB)。该相同的操作受控制于其它输出区段OBUF0至 OBUF14a内。
利用该上述结构，因为该冗余区块REB及ROB、该冗余地址唯读 存储33a与33b及该冗余输入输出唯读存储34a及34b为分别地提供 给偶数及奇数系统，该冗余补救可以单独地在每一个该偶数区块EB0 至EB15及该奇数区块OB0至OB15内执行。因此，即使在其中缺陷 的位元线存在于每一个该偶数区块及该奇数区块内之例子中，该个别 的缺陷位元线可以受到补救。因此，缺陷补救之数量可以改善、半导 体存储装置之良率可以改善及该制造成本可以减少。
第三实施例将参考图5作描述。在该第三实施例中，切换该正常 存储区块及该冗余存储区块之方式将作修正。该存储单元电路2c包含 偶数Y解码器14b、偶数冗余Y解码器14c、奇数Y解码器15b及奇 数冗余Y解码器15c。
已经由未显的冗余判断电路所输入之该偶数重合信号MATCH(E) 为输入至该偶数冗余Y解码器14c，并且在通过反相器70反相之后亦 输入至该偶数Y解码器14b。同样地，该奇数重合信号MATCH(O) 为输入至该奇数冗余Y解码器15c，并且在通过反相器71反相之后亦 输入至该奇数Y解码器15b。
只有当欲输入之该偶数重合信号MATCH(E)及该奇数重合信号 MATCH(O)为高位准时，该偶数冗余Y解码器14c及该奇数冗余Y 解码器15c输出解码信号，并且只有当欲输入之该偶数重合信号 MATCH(E)及该奇数重合信号MATCH(O)为低位准时，该偶数Y 解码器14b及该奇数冗余Y解码器15b输出解码信号。该偶数Y解码 器14b、该偶数冗余Y解码器14c、该奇数冗余Y解码器15b及该奇 数冗余Y解码器15c之输出为分别地输入至该位元线选择器BSEB15、 该位元线选择器BSREB、该位元线选择器BSOB15及该位元线选择器 BSROB。该位元线选择器BSEB15及该位元线选择器BSREB之输出 终端为共同地连接在节点N1处，并且接着连接至该输出区段OBUF15b 之该偶数端数据感测放大器24。该位元线选择器BSOB15及该位元线 选择器BSROB之输出终端为共同地连接在节点N2处，并且接着连接 至该输出区段OBUF15b之该奇数端数据感测放大器23。再者，其它 电路结构与在该第二实施例(图3及4)中之电路结构相同，并且因此 该电路结构的说明将会省略。
在该未显示之冗余判断电路中，当缺陷的位元线所存在之该偶数 读取地址及该冗余地址并未彼此重合时，该偶数冗余Y解码器14c为 输入具有该低位准之重合信号MATCH(E)，并且该偶数Y解码器14b 为输入具有已经通过该反相器70反相成为该高位准之重合信号 MATCH(E)。在这种情况下，该解码信号是由该偶数Y解码器14b 所输出，并且该解码信号并未由该偶数冗余Y解码器14c所输出。因 此，在该位元线选择器BSEB15中，该位元受到选择，并且该数据 DEB15将输出。在该位元线选择器BSREB中，因为该位元线并未受 到选择，该数据BSREB并未受到输出。因此，该数据DEB15为透过 共同连接之节点N1而输入至该偶数端数据感测放大器24。
再者，当缺陷的位元线所存在之该偶数读取地址及该冗余地址并 未彼此重合时，该偶数冗余Y解码器14c为输入具有该高位准之重合 信号MATCH(E)，并且该偶数Y解码器14b为输入具有已经通过该 反相器70反相成为该低位准之重合信号MATCH(E)。在这种情况下， 该解码信号并未由该偶数Y解码器14b所输出，并且该解码信号是由 该偶数冗余Y解码器14c所输出。因此，在该位元线选择器BSEB15 中，因为该位元线并未受到选择，该数据DEB15并未输出。在该位元 线选择器BSREB中，该位元线受到选择，并且该数据BSREB将会输 出。因此，该数据DREB为透过共同连接之节点N1而输入至该偶数 端数据感测放大器24。
意即，利用显示于图5内之电路结构，该数据DREB及该数据 DEB15可以通过该位元线选择器BSEB15及该位元线选择器BSREB 所切换。因此，在该输出区段OBUF15b中，必须提供如同在该第二实 施例(图3)之输出区段OBUF15a内之该偶数端冗余数据切换区段21。 再者，必须提供控制该偶数端冗余数据切换区段21之AND闸极26a。 再者，该数据DREB及该数据DEB15之配线为共同地连接以允许欲分 享之该偶数端数据感测放大器24。因此，必须提供如同在该第二实施 例(图3)内之该偶数冗余数据感测放大器37。此外，由于该共同连 接是通过该节点N1所达成，由该节点N1延伸至该偶数端数据感测放 大器24之配线可以作分享，藉以能够减少该配线之数量。
当显示于图5中之电路结构为施加至该奇数地址端时，同样地， 必须提供该奇数端冗余数据切换区段20、该冗余数据感测放大器19 及该AND闸极25a，并且能够减少配线之数量。因此，该输出区段 OBUF15b之电路结构可以作简化，并且连接至该输出区段OBUF15b 之配线之数量可以减少。该配线数量之减少可以减少该晶片面积及减 少该半导体存储装置之成本。
当然，当提供显示于图5中之多个存储单元电路2c及多个输出区 段OBUF15b时，将可以构成具有如同显示于图3中之该输出数据Dout0 至Dout15之平行输出。再者，图5显示其中该偶数冗余区块REB及 该奇数冗余区块ROB之个别的冗余区块为分离的实施例。然而，本发 明并未限定于该结构，并且当然本发明可以适用于其中该冗余区块RB 为通过如同在图1中之该奇数区块及该偶数区块所分享之实施例。
第四实施例将参考图6而作说明。在该第四实施例中，该奇数端 冗余数据切换区段20及该偶数端冗余数据切换区段21之结构及操作 依据显示于图1中第一实施例为修正于该输出区段OBUF15内。
显示于图6中之输出区段OBUF15c包含具有三个连接终端53a至 53c之奇数端冗余数据切换区段53及具有三个连接终端54a至54c之 偶数端冗余数据切换区段54。该终端53a为连接至该冗余数据感测放 大器19，并且该终端53b为连接至该奇数端数据感测放大器23。再者， 该终端53c是位于高阻抗状态。同样地，该偶数端冗余数据切换区段 54具有该三个连接终端54a至54c。该终端54a为连接至该冗余数据感 测放大器19、该终端54b为连接至该偶数端数据感测放大器24及该终 端54c是位于高阻抗状态。
该AND闸极25为输入具有已经由该冗余判断电路3、该重合信 号MATCH及该冗余地址最低阶位A0R所输出之冗余输入输出信号 IO15R。已经由该AND闸极25所输出之该奇数端冗余切换信号RSO 为输入至该奇数端冗余数据切换区段53。该AND闸极26为输入具有 该冗余输入输出信号IO15R、该重合信号MATCH及已经透过该反相 器27所反相之该冗余地址最低阶位A0R。已经由该AND闸极26所输 出之该偶数端冗余切换信号RSE为输入至该偶数端冗余数据切换区段 54。
该切换控制器28与该时脉信号CLK同步而交互地切换及输出来 自该奇数端冗余数据切换区段53及该偶数端冗余数据切换区段54之 输出数据，并且亦输出用于控制并列转串列转换之切换信号SS。该切 换信号SS为输入至该奇数端冗余数据切换区段53，并且在通过反相器 55反相之后亦输入至该偶数端冗余数据切换区段54。
该奇数端冗余数据切换区段53及该偶数端冗余数据切换区段54 之操作将作说明。当该输入切换信号SS为高位准时，该奇数端冗余数 据切换区段53为提供传导至该终端53c而不管该输入的奇数端冗余切 换信号RSO之状态。再者，在当该输入的切换信号SS为低位准之时 间周期期间，当该低位准(未有冗余判断)之奇数端冗余切换信号RSO 为输入至奇数端冗余数据切换区段53时，该奇数端冗余数据切换区段 53为提供传导至该终端53b，并且当该高位准(冗余判断)之奇数端 冗余切换信号RSO为输入至奇数端冗余数据切换区段53时，该奇数 端冗余数据切换区段53为提供传导至该终端53a，藉以切换该终端53a 及该终端53b。同样地，当该输入切换信号SS为高位准时，该偶数端 冗余数据切换区段54为提供传导至该终端54c而不管该输入的奇数端 冗余切换信号RSE之状态。再者，在当该输入的切换信号SS为低位 准之时间周期期间，当该低位准之偶数端冗余切换信号RSE为输入至 偶数端冗余数据切换区段54时，该偶数端冗余数据切换区段54为提 供传导至该终端54b，并且当该高位准(冗余判断)之偶数端冗余切换 信号RSE为输入至偶数端冗余数据切换区段54时，该偶数端冗余数据 切换区段54为提供传导至该终端54a，藉以切换该终端54a及该终端 54b。
在当该低位准之切换信号SS是由该切换控制器28所输出之时间 周期期间，该奇数端冗余数据切换区段53为输入具有该低位准之切换 信号SS，并且该终端53a或该终端53b为提供传导至该缓冲器29。另 一方面，该偶数端冗余数据切换区段54为输入具有来自该反相器55 之高位准之输出信号，并且提供传导至该高阻抗状态之终端54c。接着， 该冗余数据感测放大器19或该奇数端数据感测放大器23之输出为透 过该缓冲器28供给成为该输出数据Dout15。
另一方面，在当该高位准之切换信号SS是由该切换控制器28所 输出之时间周期期间，该偶数端冗余数据切换区段54为输入具有来自 该反相器55之低位准之输出信号，并且该终端54a或该终端54b为提 供传导至该缓冲器29。再者，该奇数端冗余数据切换区段53为输入具 有该高位准之切换信号SS，并且提供传导至该高阻抗状态之终端53c。 接着，该冗余数据感测放大器19或该偶数端数据感测放大器24之输 出为透过该缓冲器29供给成为该输出数据Dout15。
再者，当输入至该切换控制器28之该初始地址最低阶位A0为“1” (奇数)时，该切换信号SS之初始逻辑位准变成低位准，并且该奇数 端冗余数据切换区段53及该偶数端冗余数据切换区段54之输出之切 换由该奇数端冗余数据切换区段53开始以该奇数端及该偶数端之顺序 输出该输出数据Dout15。另一方面，当输入至该切换控制器28之该初 始地址最低阶位A0为“0”(偶数)时，该切换信号SS之初始逻辑位 准变成高位准，并且该奇数端冗余数据切换区段53及该偶数端冗余数 据切换区段54之输出之切换由该偶数端冗余数据切换区段54开始以 该偶数端及奇偶数端之顺序输出该输出数据Dout15。因此，能够依据 是否该突发读取操作为该偶数地址起始或该奇数地址起始而输出已经 受支配成为并列转串列转换之输出数据Dout15。
利用上述结构，其中该奇数端冗余数据切换区段53为位于该数据 输出状态及该偶数端冗余数据切换区段54为位于该高阻抗状态之时间 周期，以及其中该奇数端冗余数据切换区段53为位于该高阻抗状态之 时间周期，以及该偶数端冗余数据切换区段54为位于该数据输出状态 可以与该时脉信号CLK同步切换。因此，已经受到并列转串列转换所 支配之该输出数据Dout15可以输出而不需要显示于图1中之该并列转 串列切换区段22之提供。因此，因为并不需要该平行至序切换区段22， 本发明可以简化该输出区段OBUF15c之电路及减少该电路尺寸。
如同上文之描述，依据在本发明中之该半导体存储装置及控制该 半导体存储装置之方法，在该第一实施例中，因为该奇数区块及该偶 数区块是位在该模组16内之其中一个方向及另一个方向，连接至该奇 数存储区块区域之该解码信号总线65之配线区域及连接至该偶数存储 区块区域之该解码信号总线64之配线区域可以位在依照该电路可以如 此架构以便不会彼此重叠该配线区域之该列方向之其中一端及另一 端。
再者，因为本发明可以减少该解码信号总线于该列方向上之配线 长度成为实质上的一半及减少该解码信号总线区域成为实质上的一 半，在该解码信号总线之配线区域内之配线的自由度可以增加。再者， 因为该解码信号之配线长度可以减少为实质上的一半，将可以增加该 读取速度。再者，在维持该读取速度之例子中，因为本发明能够减少 该电晶体在该个别的电路中之驱动效能，将可以减少通过诸如该偶数Y 解码器14或该奇数Y解码器15之个别的电路所占据的面积。因此， 该配线布局之自由度可以增加，并且本发明可以避免该配线密度超过 极限及该配线无法配置之忧虑。
再者，在其中该冗余区块RB为配置在该奇数存储区块区域及该偶 数存储区块区域之间之区域边界内之例子中，以藉以连接来自该奇数Y 解码器15或该偶数Y解码器14之该解码信号总线64及65至该冗余 存储区块之位元线选择器BSRB，因为该冗余区块RB存在于该区域的 边界内，本发明可以避免来自该解码器两者之解码信号总线64及65 彼此重叠。再者，在其中于该冗余区块RB内之列取代于该奇数存储区 块内之列之例子中，或者在其中于该冗余区块RB内之列取代于该偶数 存储区块内之列之例子中，该冗余区块RB为允许存在于该区域的边界 内，藉以能够减少在该数据路径长度至该个别的输出区段OBUF0至 OBUF15内之差异性。因此，本发明可以减少在冗余补救处之时间处 之输出数据之时间关闭。在该冗余区块RB所配置之位置处并未受到限 定。
再者，依据该在本发明中之半导体存储装置及控制该半导体存储 装置之方法，在具有用于诸如该冗余区块RB、该冗余地址唯读存储33、 该冗余输入输出唯读存储34、该奇数冗余地址判断区段31或该奇数冗 余地址判断区段32之冗余补救之电路的半导体存储装置中，本发明可 以读取因为该突发操作之数据。
再者，该读取地址RA1至RA5及该冗余地址A1R至A5R之重合 判断为通过该偶数冗余地址判断区段31及该奇数冗余地址判断区段 32所控制。来自数据所读取之区块之偶数及奇数及通过该冗余地址所 指定之区块之偶数及奇数的重合判断是通过该选择区段35所控制。因 此，1为加入至来自通过该冗余判断电路地址+1控制器30所消除之 最低阶位的该高阶列地址，藉以即使在其中该初始地址A0为“0”(奇 数)之例子中，能够控制产生高速读取之突发操作而不会有任何相对 于该初始地址之时间延迟。
再者，在该第二实施例中，该奇数冗余区块ROB之冗余补救列及 该奇数区块OB0至OB15之缺陷列为彼此替换，并且该偶数冗余区块 REB之冗余补救列及该偶数区块EB0至EB15之缺陷列为彼此替换， 藉以控制冗余补救。因此，因为该冗余补救可以控制于每一个该偶数 区块及该奇数区块内，即使在其中该缺陷列存在于该奇数区块及该偶 数区块两者内之例子中，该冗余补救可以受到控制。因此，本发明可 以增加该半导体存储装置之良率。
再者，在该第三实施例中，因为该数据DREB及该数据DEB15可 以通过该位元线选择器BSEB15及该位元线选择器BSREB所切换，必 须提供该偶数端冗余数据切换区段21(图3)于该输出区段OBUF15b 内，并且必须提供控制该偶数端冗余数据切换区段21之AND闸极26a。 再者，因为该数据DREB及该数据DEB15之配线为共同地连接，并且 该偶数端数据感测放大器24可以分享，必须提供该偶数冗余数据感测 放大器37(图3)。此外，该共同连接为通过该节点N1所达成，藉以 能够分享从该节点N1延伸至该偶数端数据感测放大器24之配线及减 少该配线之数量。利用该上述结构，因为能够简化该输出区段OBUF15 之电路结构及减少连接至该输出区段OBUF15b之配线的数目，将可以 减少该晶片面积及减少该半导体存储装置之成本。
再者，在该第四实施例中，在该奇数端冗余数据切换区段53及该 偶数端冗余数据切换区段54中，奇数端输出步骤及偶数端输出步骤为 交互地重复，藉以并不需要额外地提供显示于该第一实施例内之并列 转串列切换区段22。因此，本发明能够简化该电路结构。在该奇数端 输出步骤中，该奇数端冗余数据切换区段53选择及输出任何来自该奇 数区块OB0至OB15或该冗余区块RB之数据，并且该偶数端冗余数 据切换区段54之输出是位于该高阻抗状态内，并且在该偶数端输出步 骤中，该偶数端冗余数据切换区段54选择及输出任何来自该偶数区块 EB0至EB15或该冗余区块RB之数据，并且该奇数端冗余数据切换区 段53之输出是位于该高阻抗状态内。
本发明并未限于上述的实施例，并且当然本发明在未脱离本发明 之主要目的的范畴内可以作各种的改良及修正。
在该第一实施例中，该模组16具有使用其中一个补救位元线之冗 余区块RB，但是本发明并未限定于这种结构。意即，若结构经由组成 使得大量补救位元线为配置在其中一个模组内，并且对应于补救位元 线之数目之该冗余地址唯读存储及该冗余输入输出唯读存储为配置于 该冗余判断电路内，即使在其中大量缺陷位元线发生于其中一个模组 内之例子中，补救可以受到控制，并且该半导体存储装置之制造良率 可以受到改善。
例如，如同于图7所显示，本发明能够该两个该第一冗余区块RB1 及该第二冗余区块RB2配置于该模组16d内，并且该第一冗余判断电 路3c及该第二冗余判断电路3d经由配置成为该冗余判断电路。该第 一冗余区块RB1及该第二冗余区块RB2分别地与该位元线选择器 BSRB 1及该位元线选择器BSRB2连接。该位元选择器BSRB1依据来 自该冗余判断电路3c之判断结果为输入具有来自未显示之冗余解码器 所输出之该偶数冗余解码信号RY1，并且该位元选择器BSRB2依据来 自该冗余判断电路3d之判断结果为输入具有该奇数冗余解码信号 RY2。
该第一冗余输入输出信号IO0R(1)至IR15R(1)、该第一重合 信号MATCH(1)及该第一冗余地址最低阶位A0R(1)是由该第一 冗余判断电路3c所输出。该第二冗余输入输出信号IO0R(2)至IR15R (2)、该第二重合信号MATCH(2)及该第二冗余地址最低阶位A0R (2)是由该第二冗余判断电路3d所输出。那些信号为输入至该个别 对应的输出区段OBUF0d至OBUF15d。该输出区段OBUF15d包含为 具有三个输入之选择器之奇数端冗余数据区段80及偶数端冗余数据切 换区段81，并且分别地输入该第一冗余数据感测放大器82及该第二冗 余数据感测放大器83之输出。
该AND闸极25为输入具有已经由该第一冗余判断电路3c所输出 之该第一冗余输入输出信号IO15R(1)、该第一重合信号MATCH(1) 及该第一冗余地址最低阶位A0R(1)。该AND闸极26为输入具有已 经透过该反相器27所反相之该第一冗余输入输出信号IO15R(1)、该 第一重合信号MATCH(1)及该第一冗余地址最低阶位A0R(1)。同 样地，该AND闸极85为输入具有已经由该第二冗余判断电路3d所输 出之该第二冗余输入输出信号IO15R(2)、该第二重合信号MATCH(2) 及该第二冗余地址最低阶位A0R(2)。该AND闸极86为输入具有已 经透过该反相器87所反相之该第二冗余输入输出信号IO15R(2)、该 第二重合信号MATCH(2)及该第二冗余地址最低阶位A0R(2)。
该奇数端冗余数据切换区段80当输入来自该AND闸极85之高位 准的信号时选择该第二冗余数据感测放大器83之输入、当输入来自该 AND闸极25之高位准的信号时选择该第一冗余数据感测放大器82之 输入及当输入来自该AND闸极85及该AND闸极25两者之低位准的 信号时选择该奇数端数据感测放大器23之输入，并且输出那些输入至 该并列转串列切换区段22。
同样地，该奇数端冗余数据切换区段81当输入来自该AND闸极 86之高位准的信号时选择该第二冗余数据感测放大器83之输入、当输 入来自该AND闸极26之高位准的信号时选择该第一冗余数据感测放 大器82之输入及当输入来自该AND闸极86及该AND闸极26两者之 低位准的信号时选择该偶数端数据感测放大器24之输入，并且输出那 些输入至该并列转串列切换区段22。
其它电路结构为相同于在该第一实施例(图1及2)内之结构，并 且因此该电路结构的说明将会省略。利用该上述结构，本发明可以补 救在该模组16d内之两个缺陷位元线。
再者，在该第四实施例中，该实施例将提供位于该高阻抗状态之 终端53c。然而，本发明并未限定于这项结构。当然，若该终端53a及 该终端53b两者并未连接，相同于具有该终端53c之结构的效果可以 获得。该相同的效果对于位在该高阻抗状态内之终端54c亦是确定的。
再者，依据本发明之该半导体存储装置及控制该半导体存储装置 之方法并未限定于诸如同步动态随机存取存储(SDRAM)之挥发性存 储，并且当然本发明可以适用于诸如快闪存储之非挥发性存储。
该读取地址RA1至RA5为高列地址之例子、该初始地址A0至 A5为该初始列地址之例子、该冗余地址A0R至A5R为该缺陷列地址 之例子、该冗余区块A1R至A5R为该高阶缺陷列地址之例子、该奇数 区块OB0至OB15为该奇数存储区块区域之例子、该偶数区块EB0至 EB15为该偶数存储区块区域之例子、该奇数Y解码器为该奇数存储区 块列解码器之例子、该偶数Y解码器14为该偶数存储区块列解码器之 例子、该冗余区块RB为该冗余存储区块之例子、该存储单元电路地址 +1控制器12及该冗余判断电路地址+1控制器30为该地址+1电路 之例子、该奇数端冗余数据切换区段为该奇数端切换区段之例子、该 偶数端冗余数据切换区段为该偶数端切换区段之例子、该缓冲器29为 该共同输出区段之例子、该位元线选择器BSOB0及BSOB15为该奇数 列选择区段之例子、该位元线选择器BSEB0及BSEB15为该偶数列选 择区段之例子及该位元线选择器BSRB、BSREB及BSROB为该冗余 列选择区段之例子。
在该存储区块内之该存储单元、该字元线及该位元线之连接关系 并未由本发明之主要目的所特别地限定。
产业利用性
如同上文之说明，依据本发明之该半导体存储装置及制造该半导 体存储装置之方法，本发明将提供该半导体存储装置及控制该半导体 存储装置之方法，即使在控制该突发读取操作之该半导体存储装置中， 该半导体存储装置及控制该半导体存储装置之方法可以控制冗余补救 及可以避免该读取操作速度变低之忧虑，并且该半导体存储装置及控 制该半导体存储装置之方法亦可以减少该电路面积。
该地址产生器电路5包含地址闩锁区段10及地址计数器11。该地 址闩锁区段10之输入终端为连接至未显示之存储控制电路，并且以突 发操作之起始地址STADD而输入。该地址闩锁区段10之输入终端为 连接至该地址计数器11、存储单元电路地址+1控制器12及后续将作 描述之冗余判断电路地址+1控制器30(图2)。初始地址A0至A14 由该地址闩锁区段10所输出。为最低阶位的该初始地址A0为输入至 该存储单元电路地址+1控制器12及该冗余判断电路地址+1控制器 30，并且该初始地址A1至A14为输入至该地址计数器11。时脉信号 CLK为输入至该地址计数器11之输入端，该该地址计数器11依据该 时脉信号CLK增量该起始地址STADD以产生读取地址RA1至RA14。 该读取地址RA6至RA14为输入至在该存储单元电路2内之字元线解 码器13。再者，该读取地址RA1至RA5为输入至该存储单元电路地 址+1控制器12、奇数Y解码器15及配置在显示于图2中之该冗余判 断电路3内之该冗余判断电路地址+1控制器30与奇数冗余判断区段 32。
该存储单元电路2包含该存储单元电路地址+1控制器12、该字 元线解码器13、偶数Y解码器14、该奇数Y解码器15、模组16及位 元线路选择器区段17。该模组16具有具备IO0至IO15之16位元宽度 的输入输出(IO)，并且该个别的输入输出具有偶数区块EB0至EB15 及奇数区块OB0至OB15。再者，该模组16具有用于冗余补救之冗余 区块RB。该偶数区块EB0至EB15为配置在该模组16之列方向(在 沿着该列排成一列之模组16之方向上)上之其中一个区域内，并且该 奇数区块OB0至OB15为配置在该列方向上之其它区域内，藉以由彼 此分离该偶数区块及该奇数区块。该冗余区块RB为配置在其中该偶数 区块所配置之区域及其中该奇数区块所配置之区域之间之边界内。
来自该字元线解码器13所导引512个字元线(通过该导引地址 RA6至RA14所选择)为配置穿越该偶数区块EB0至EB15、该奇数区 块OB0至OB15及在该模组16内之该冗余区块RB，并且为共同地连 接至该个别的区块之存储单元。
该位元线选择器区段17具有对应于该偶数区块EB0至EB15之位 元线选择器BSEB0至BSEB15、对应于该奇数区块OB0至OB15之位 元线选择器BSOB0至BSOB15及对应于该冗余区块RB之位元线选择 器BSRB位元线选择器，该冗余区块RB为连接至该个别的对应区块。
该Y解码器区分成该偶数Y解码器14及该奇数Y解码器15。该 偶数Y解码器14为配置在相对于在其中该偶数区块EB0至EB15所配 置之区域及其中该数区块OB0至OB15所配置之区域之间的边界之列 方向上之该偶数区块端上(在相对于图1中之该冗余区块RB之列方向 上之左端上)。同样地，该奇数Y解码器15为配置在相对于该边界之 列方向上之奇数区块端上(在相对于图1中之该冗余区块RB之列方向 上之右端上)。
该偶数Y解码器14之输入端与该存储单元电路地址+1控制器12 之输出终端连接，并且该奇数Y解码器15之输入端与该地址计数器 11之输出终端连接。该偶数Y解码器14之输出终端为连接至该位元 线选择器区段17之位元线选择器BSEB0至BSEB15，并且该奇数Y 解码器15之输出终端为连接至位元线选择器BSOS0至BSOS15。该位 元线选择器BSRB输入具有来自依据由该冗余判断电路3所获得的判 断结果之未显示的冗余解码器所输出之冗余解码信号RY。在该位元线 选择器区段17内之该个别的位元线选择器之输出端为连接至该个别对 应的输出区段OBUF0至OBUF15。
该读取电路4包含输出区段OBUF0至OBUF15。输出数据Dout0 至Dout15是由该输出区段OBUF0至OBUF15所输出。该输出区段 OBUF15包含奇数端冗余数据切换区段20、偶数端冗余数据切换区段 21及并列转串列切换区段22。该奇数端冗余数据切换区段20之输入 终端与冗余数据感测放大器19及奇数端数据感测放大器23连接，并 且该偶数端冗余数据切换区段21之输入终端与冗余数据感测放大器 19及偶数端数据感测放大器24连接。该冗余数据感测放大器19为连 接至该位元线选择器BSRB、该奇数端数据感测放大器23为连接至该 位元线选择器BSOS15及该偶数端数据感测放大器24为连接至该位元 线选择器BSOS15之输出终端。
该奇数端冗余数据切换区段20之切换信号之输入端与AND闸极 25之输出端连接，并且该偶数端冗余数据切换区段21之切换信号之输 入端与AND闸极26之输出端连接。该AND闸极26输入具有冗余输 入输出信号IO15R、重合信号MATCH、及已经透过反相器27作转换 之冗余地址最低阶位A0R。
切换控制器28之输入终端输入具有初始地址最低阶位A0及该时 脉信号CLK，并且切换信号SS由该切换控制器28所输出。该并列转 串列切换区段22之输入终端与该奇数端冗余数据切换区段20及该偶 数端冗余数据切换区段21之输出终端连接。再者，该并列转串列切换 区段22之切换信号之输入终端与该切换控制器28之输出终端连接， 并且输入具有该切换信号SS。该并列转串列切换区段22之输出数据透 过缓冲器29而输出作为输出数据Dout15。该输出区段OBUF0至 OBUF14具有相同于该输出区段OBUF15之结构。
该冗余判断电路3之电路结构显示于图2中。该冗余判断电路3 具有冗余判断电路地址+1控制器30、偶数冗余地址判断区段31、奇 数冗余地址判断区段32、冗余地址唯读存储33、冗余输入输出唯读存 储(IOROM)34及选择区段35。该偶数冗余地址判断区段31之输入 终端为输入具有由该冗余判断电路地址+1控制器30所输出之该读取 地址RA1至RA5及由该冗余地址唯读存储33所输出之该冗余地址 A1R至A5R。再者，该奇数冗余地址判断区段32之输入终端为输入具 有由该地址计数器11所输出之该读取地址RA1至RA5及由该冗余地 址唯读存储33所输出之该冗余地址A1R至A5R。
该选择区段35之输入终端与该偶数冗余地址判断区段31及该奇 数冗余地址判断区段32之输出终端连接，并且该选择区段35之切换 信号之输入终端与该冗余地址唯读存储33之输出终端连接。该最低阶 位位的冗余地址A0由该冗余地址唯读存储33所输入。该选择区段35 之输出终端为连接至分别地提供于该读取电路4之输出区段OBUF0至 OBUF15内之该AND闸极25，并且由该选择区段35所输出之重合信 号MATCH为输入至该个别的AND闸极25。再者，由该冗余输入输 出唯读存储34所输出之该冗余输入输出信号IO0R至IO15R为输入至 分别地提供于该输出区段OBUF0至OBUF15内之该AND闸极25。
该半导体存储装置1之操作将作描述。用于突发操作之地址为产 生于该地址产生器电路5内。由该未显示的存储控制元件所输出之突 发操作之起始地址STADD或类似的地址为输入至该地址闩锁区段10， 并且接着闩锁成为该初始地址A0至A14。
该地址计数器11为输入具有由该地址闩锁区段10所输出之该初 始地址A1至A14及具有该时脉信号CLK，并且依据该时脉信号CLK 产生该增量的读取地址RA1至RA14。该读取地址RA1至RA5为输入 至该偶数Y解码器15，并且亦透过该存储单元电路地址+1控制器12 输入至该奇数Y解码器14以便使用于位元线选择解码。另一方面，为 高阶地址之该读取地址RA6至RA14为输入至该字元线解码器13并且 使用于字元线选择解码。
该存储单元电路2之操作将作描述。在该存储单元电路2中，数 据由依据该初始地址A0之数值通过该地址解码之该模组16之个别的 存储区块而平行地读取(意即，依据是否该突发读取操作由该偶数地 址而起始或由该奇数地址而起始)，并且该读取数据为输出至该读取电 路4。
在该存储单元地址+1控制器12中，在其中该初始地址最低阶位 A0为“1”之例子中，在由该地址计数器11所输入之该读取地址RA1 至RA5为受到+1处理所支配之后，该处理的读取地址RA1至RA5 为输出至该偶数Y解码器14。
例如，当“0”为输入至该存储单元电路地址+1控制器12而成为 该初始地址最低阶位A0(在该突发操作偶数起始之时间)时，该切换 40为连接至该终端40b端，并且a+1处理器区段41为旁通。因此， 该未处理的读取地址RA1至RA5为输入至该偶数Y解码14如同之前 的说明。另一方面，当“1”为输入至该存储单元电路地址+1控制器 12而成为该初始地址最低阶位A0(在该突发操作奇数起始之时间)时， 该切换40为连接至该终端40a端，并且穿越通过该+1处理器区段41 之路径将会形成。因此，该+1处理的读取地址RA1至RA5为输入至 该偶数Y解码器14。
在该位元线选择器BSEB0至BSEB15中，该偶数区块EB0至EB15 之位元线为依据已经由该偶数Y解码器14所解码之信号而选择。在该 位元线选择器BSOB0至BSOB15中，该奇数区块OB0至OB15之位 元线为依据已经由该奇数Y解码器15所解码之信号而选择。再者，在 该位元线选择器BSRB中，在该冗余区块RB中之替换位元线为依据 该冗余解码信号RY而选择，该冗余解码信号RY为依据来自该冗余判 断电路3之判断结果由未显示的该冗余解码器所输出，而非由该偶数Y 解码器14及该奇数Y解码器15所输入之信号。
来自该偶数区块EB0至EB15、该奇数区块OB0至OB15及该冗 余区块RB之个别选择的位元线之输出为透过该位元线选择器区段17 而供给至该输出区段OBUF0至OBUF15。
现在，具备本发明特征之该存储单元电路2之电路结构将参考图1 作说明，并且该习知的存储单元电路之结构将参考图9作描述。在图9 中之模组816以该偶数区块EB及该奇数区块OB为交互地配置之方式 作架构，并且该冗余区块RB为配置在该模组816之右侧。再者，该地 址计数器11之输出为输入至该存储单元电路地址+1控制器12及该奇 数Y解码器15。在图9中之其它电路具有相同于图1中之结构，并且 具有相同的的操作及效用。再者，本说明假设该列沿着对准之列方向 为X方向，并且该列之方向为Y方向。
在这种情况下，当接近该位元线选择器817之区域定义为输出配 线区域AA2，并且重点在于该输出配线区域AA2内之配线数量时，将 配置两对在该X方向上长度为X2之解码信号总线862及863。在其中 识别是通过该读取地址RA1至RA5所组成之5位元的地址信号所达成 之例子中，该个别的解码信号总线为通过整批32信号线所形成，并且 两对该解码信号总线为通过64信号线所形成。因此，可以了解的是较 大的配线区域是需要的。
另一方面，在该存储单元电路中之模组16依据本发明于图1中分 别地是以该偶数区块EB0至EB15为配置在该模组16之左半区域的方 式作架构，并且该奇数区块OB0至OB15为配置在该模组16之右半区 域，并且该冗余区块RB为配置在该偶数区块EB15及该奇数区块OB15 之间。再者，该偶数Y解码器14为配置在相对于该模组16之左侧， 并且该奇数Y解码器15为配置在相对于该模组16之右侧。该冗余区 块RB所配置之位置则不限制。
该地址计数器11之输出为透过该存储单元电路地址+1控制器12 输入至该偶数Y解码器14同时透过旁通地址总线60绕过存在于接近 该位元线选择器17之输出配线区域AA1及输入至该奇数Y解码器15。 在这种例子中，当重点在于该输出配线区域AA1内之配线时，每个于 该X方向上具有长度X1之一对解码信号总线64及65，该长度X1在 该X方向上为大约习知的长度X2之一半(图9)，为配置在该模组16 之每一个该右侧及左侧区域内。
该输出配线区域AA1及AA2于该配线密度内是高的，因为用于 分别地选择在该个别区块内之大量存储区块及大量位元线之该位元线 选择区段17及817之输入/输出配线及读取数据为集中于本身的区域 AA1及AA2之内。因此，必须要减少该配线密度。再者，在连续地读 取该数据之突发操作中，较高的速度处理是需要的。
考量到上述，图1及9将作比较。在图9中，因为该奇数区块及 该偶数区块为分散的而并没有区分于每个该区域内，该解码信号总线 862及863必须配置在该X方向上之整个模组816之上方，并且配线 距离X2是需要的。相反地，因为该奇数区块及该偶数区块为位在显示 于图1中之该解码信号总线64及65之内，该解码信号总线64及65 需要配置于在该X方向上之模组816之半区域内。因此，该配线距离 可以设定为X1。接着，因为该配线距离X1为实质上该配线距离X2 之一半，可以设定占据于该输出区域AA1内之该解码信号总线之配线 长度成为实质上的一半。
再者，在图9之该Y方向上之配线区域中，因为该解码信号总线 862及863为彼此重叠，必须配置该配线使得该解码信号总线两者不会 彼此重叠。因此，在由该解码信号总线863至该位元线选择器817延 伸之配线中，必须延长在该Y方向上之距离成为距离Y2而用于避免 该配线与该解码信号总线862之重叠。另一方面，在图1中，因为该 解码信号总线64之配线区域及该解码信号总线65之配线区域并未彼 此重叠，可以取消用于避免该重叠之距离Y2之使用。
因此，利用显示于图1中之存储区块之配置，该解码信号总线区 域可以缩减为实质地一半，并且该配线长度可以缩减为实质地一半。 因此，在维持该电晶体之驱动效能中可以增加该读取速度。再者，因 为该解码信号总线之配线区域可以缩减为实质上地一半，在维持该读 取速度之例子中可以减少于该个别的电路中之电晶体之驱动效能，并 且可以减少由该偶数Y解码器14、该奇数Y解码器15及该位元线选 择器区段17之个别的电路所占据之面积。因此，该配线布局之自由度 可以增加，并且可以避免该配线密度超过该限制及该配线无法配置之 担忧。
该读取电路4之操作将参考该输出区段OBUF15而作描述。在已 经由该位元线选择器区段17之位元线选择器BSEB15所输出之数据 DEB15输入至该输出区段OBUF15之偶数端数据感测放大器24并且 接着放大之后，该数据DEB15为输入至该偶数端冗余数据切换区段 21。再者，在已经由该位元线选择器BSOB15所输出之数据DOB15输 入至该奇数端数据感测放大器23并且接着放大之后，该数据DOB15 为输入至该奇数端冗余数据切换区段20。再者，在已经由该位元线选 择器BSRB所输出之数据DRB输入至该冗余数据感测放大器19并且 接着放大之后，该数据DRB为输入至该奇数端冗余数据切换区段20 及该偶数端冗余数据切换区段21。
在该奇数端冗余数据切换区段20中，如同将作说明的，当低位准 (未有冗余判断)之信号由该AND闸极25输入时，终端20b将连接， 并且由该位元线选择器BSOB15所输出之该数据DOB15为输入至该并 列转串列切换区段22。当高位准(冗余判断)之信号由该AND闸极 25输入时，终端20a将连接，并且由该位元线选择器BSRS所输出之 该数据DRB为输入至该并列转串列切换区段22。同样地，在该偶数端 冗余数据切换区段21中，当低位准之信号由该AND闸极26输入时， 该数据DEB15为输入至该并列转串列切换区段22。再者，当高位准之 信号输入时，该数据DRB为输入至该并列转串列切换区段22。
因此，在其中经判断已经由该奇数区块OB15或该偶数区块EB15 所选择之位元线为缺陷的位元线之例子中，该缺陷位元线之补救可以 通过替换该缺陷的位元线成为该冗余区块RB之正常的位元线而控制。
该初始地址最低阶位A0及该时脉信号CLK为输入至该切换控制 器28，并且该切换信号SS由该切换控制器28所输出。该切换信号SS 为以该并列转串列切换区段22之终端22a及终端22b的连接同步与该 时脉信号CLK作交互切换之方式而用于控制该并列转串列切换区段 22之信号。
该并列转串列切换区段22为输入具有该奇数端冗余数据切换区段 20及该偶数端冗余数据切换区段21之输出数据与该切换信号SS。接 着，当输入至该切换控制器28之该初始地址最低阶位A0为”1”(奇数) 时，该并列转串列切换区段22之连接切换由该终端22a处起始，并且 数据以奇数及偶数(数据DOB15、数据DEB15)之顺序而输出。因此， 已经受到并列转串列转换所支配之该输出数据Dout15可以输出。另一 方面，当输入至该切换控制器28之该初始地址最低位A0为“0”(偶 数)时，该并列转串列切换区段22之连接切换由该终端22b处起始， 并且已经受到并列转串列转换所支配之该输出数据Dout15可以以奇数 及偶数之顺序而输出。该输出区段OBUF0至OBUF14控制相同于该输 出区段OBUF15之操作。
该冗余判断电路3之操作将作描述。在显示于图2中之冗余判断 电路3中，由该冗余地址ROM33所输入之冗余地址A1R至A5R及由 该地址计数器11所输入之读取地址RA1至RA5为受到在该偶数冗余 地址判断区段31及该奇数冗余地址判断区段32中之重合判断所支配。 因此，该方法为判断是否已经由该模组16之偶数区块及该奇数区块所 读取及选择之位元线为缺陷的位元线。
再者，在该选择区段35中，当该冗余地址最低阶位A0R为奇数 时，终端35b处是连接的，并且该奇数冗余地址判断区段32之输出为 输出成为该重合信号MATCH。当该冗余地址最低阶位A0R为偶数时， 终端35a处是连接的，并且该偶数冗余地址判断区段31之输出为输出 成为该重合信号MATCH。再者，在其中该缺陷单元存在之该缺陷位元 线之冗余地址A0R至A5为预先储存在该冗余地址ROM33之内，并 且与在其中该缺陷位元线存在之该模组16内的存储区块连接之输入输 出为预先储存在该冗余输入输出唯读存储34内。
当“0”为输入至该冗余判断电路+1控制器30成为该初始地址最 低阶位A0时，该切换50为连接至该终端50b处，并且该+1处理器 区段51为旁通的。因此，该读取地址RA1至RA5如同先前之描述为 输入至该偶数冗余地址判断区段31。另一方面，当“1”为输入至该冗 余判断电路+1控制器30成为该初始地址最低阶位A0时，该切换50 为连接至该终端50a处，并且穿越通过该+1处理器区段51之路径将 会形成。因此，已经受到+1处理所支配之读取地址RA1至RA5为输 入至该偶数冗余地址判断区段31。当该冗余地址最低阶位A0R为奇数 时，该选择区段35连接该终端35b及该输出终端，并且当该冗余地址 最低阶位A0R为偶数时连接该终端35a及该输出终端。
在其中该突发读取操作为该奇数起始之例子中，该冗余判断电路3 之操作将参考其中已经由该地址闩锁区段10(图10)所闩锁之该起始 地址之最低阶位A0为“1”之例子作描述，并且已经由该地址计数器 11所产生之该读取地址为RA5至RA1＝(00001)。在这种例子中，因 为该初始地址最低阶位A0为“1”，并且该突发读取操作为该奇数起始。 该切换50为连接至该终端50a处。因此，该偶数冗余地址判断区段31 为输入具有已经受到该+1处理区段51所支配+1处理之该读取地址 为RA5至RA1＝(00010)。再者，该奇数冗余地址判断区段32为输 入具有如同先前描述之该未作处理的读取地址RA5至RA1＝(00001)。
现在，其中已经储存于该冗余地址唯读存储33内之该冗余地址为 该冗余地址A5R至A0R＝(000011)之给定的例子将作描述，并且其 中储存于该冗余输入输出唯读存储34内之该模组16中之该缺陷位元 线存在之输入输出为输入输出15。当该冗余地址最低阶位A0R为“1”， 该缺陷位元线存在于该奇数区块内，并且当该冗余地址最低阶位A0R 为“0”，该缺陷位元线存在于该偶数区块内。由该最低阶位A0R所消 除之该冗余地址A5R至A1R＝(00001)为输入至来自该冗余地址唯 读存储33之该偶数冗余地址判断区段31及该奇数冗余地址判断区段 32，并且接着受到以该读取地址之重合判断所支配。在该奇数冗余地 址判断区段32中，因为所有该读取地址RA5至RA1及欲输入之该冗 余地址A5R至A1R以(00001)重合，表示该重合之高阶信号由该奇 数冗余地址判断区段32所输出。再者，在该偶数冗余地址判断区段31 中，因为由该冗余判断电路+1控制器30所输入之该读取地址RA5至 RA1＝(00010)并未与该冗余地址A5R至A1R＝(00001)重合，由 该偶数冗余地址判断区段31所输出之信号为维持在该低位准。
再者，该选择区段35为输入具有该奇数冗余地址最低阶位A0R “1”，并且选择以便供应该奇数冗余地址判断区段32之输出至该读取 电路4。因此，该奇数冗余地址判断区段32之输出是由该冗余判断电 路3供应至该读取电路4而成为该高位准之重合信号MATCH。再者， 该高位准之冗余输入输出信号IO15R及该低位准之冗余输入输出信号 IO0R至IO15R是由该冗余输入输出唯读存储34输出至该读取电路4。
另一方面，其中已经储存于该冗余地址唯读存储33内之该冗余地 址为该冗余地址A5R至A0R＝(000010)之给定的例子将作描述。同 样地，在这个例子中，因为由该最低阶位所消除之该冗余地址A5R至 A1R＝(00001)与已经输入至该奇数冗余地址判断区段32之该读取 地址RA5至RA1＝(00001)重合，该高位准之信号是由该奇数冗余 地址判断区段32所输出。再者，因为该冗余地址A5R至A1R＝(00001) 并未与已经输入至该偶数冗余地址判断区段31之该读取地址RA5至 RA1＝(00010)重合，该最低位准之信号是由该偶数冗余地址判断区 段31所输出。
由该最低阶位所消除之该读取地址RA5至RA1及已经储存于该冗 余地址唯读存储33内之该读取地址A5R至A1R的重合判断为通过该 偶数冗余地址判断区段31及该奇数冗余地址判断区段32所控制。该 重合判断结果是由该奇数冗余地址判断区段32所输出。
此外，在该选择区段35中，该区块之偶数及奇数之重合判断是受 到控制的。意即，连接是以该偶数冗余地址最低阶位A0R＝“0”为输 入至该选择区段35之方式而达成，并且该偶数冗余地址判断区段31 之输出为供给至该读取电路4。因此，由该奇数冗余地址判断区段32 所输出之该高位准的信号并为输出至该读取电路4，并且冗余操作并未 受到控制。
利用该上述结构，该读取地址RA5至RA1及该冗余地址A5R至 A1R之重合的判断为通过该偶数冗余地址判断区段31及该奇数冗余地 址判断区段31所控制。数据由该区块之偶数及奇数所读取及通过该冗 余地址A0R所指定之该区块之偶数及奇数的重合的判断为通过该选择 区段35所控制。
在该读取电路4之输出区段OBUF15内之冗余切换操作将作描述。 在该输出区段OBUF15内之冗余切换操作意指该AND闸极25或该 AND闸极26之输出为高位准之操作，并且读取该数据之区块切换至 来自该正常区块(该偶数区块EB0至EB15，以及该奇数区块OB0至 OB15)之冗余区块RB。
由该冗余判断电路3所输出之该高位准之重合信号MATCH、该高 位准之冗余输入输出信号IO15R及由该冗于判断电路3所输出的该高 位准之冗余地址A0R为输入至提供于该读取电路4之输出区段 OBUF15内之该AND闸极25及该AND闸极26。当输入时，因为该 低位准之信号是由该反相器27所输入，由该AND闸极25所输出之该 奇数端冗余切换信号RSO变成高位准，并且由该AND闸极26所输出 之该偶数端冗余切换信号RSE变成低位准。当该高位准之奇数端冗余 切换信号RSO为输入至该奇数端冗余数据切换区段20时，该奇数端 冗余数据切换区段20之输出端之连接由该终端20b切擙至该终端20a， 并且该冗余数据感测放大器19之输出为输入至该并列转串列切换区段 22而非该奇数端数据感测放大器23之输出。再者，当该低位准之偶数 端冗余切换信号RSE为输入至该偶数端冗余数据切换区段21时，其中 该偶数端冗余数据切换区段21之输出终端为连接至该终端21b之状态 将会维持。该偶数端数据感测放大器24之输出为输入至该并列转串列 切换区段22。因此，来自数据所读取之区块由该奇数区块OB15(数 据DOB15)切换至该冗余区块(数据DRB)。
透过该上述的操作，该冗余补救可以通过替换存在于该奇数区块 OB15内之缺陷的位元线成为该冗余区块RB之位元线而执行，该冗余 区块RB为通过该冗余地址A5R至A0R＝(000011)所选择。再者， 该相同的操作为受控制于其它输出区段OBUF0至OBUF14之内。
再者，在其中储存于该冗余地址唯读存储33内之该缺陷地址所存 在之冗余地址为该冗余地址A5R至A0R＝(000100)之例子中，由该 最低阶位所消除之该冗余地址A5R至A1R＝(00010)与已经输入至 该偶数冗余地址判断区段31之该读取地址RA5至RA1＝(00010)重 合。再者，该偶数冗余地址最低阶位A0R＝(0)为输入至该选择区段 35，并且该偶数冗余地址判断区段31受到选择。因此，由该偶数冗余 地址判断区段31所输出之该高位准之信号是由该选择区段35所输出 而成为该重合信号MATCH。因此，该高位准之重合信号、该高位准之 冗余输入输出信号IO15R、及该低位准之冗余地址A0R为输入至提供 于该输出区段OBUF15内之该AND闸极25及该AND闸极26，并且 该低位准之奇数端冗余切换信号RSO及该高位准之偶数端冗余切换信 号RSE将会输出。
当该低位准之奇数端冗余切换信号RSO为输入至该奇数端冗余数 据切换区段20时，其中该奇数端冗余数据切换区段20之输出终端为 连接至该终端20b之状态是受到维持。该奇数端数据感测放大器23之 输出为输入至该并列转串列切换区段22。再者，当该高位准之偶数端 冗余切换信号RSE为输入至该偶数端冗余数据切换区段21时，该偶数 端冗余数据切换区段21之输出终端之连接由该终端21b切换至该终端 21a，并且该冗余数据感测放大器19之输出为输入至该并列转串列切 换区段22而非该偶数端数据感测放大器24之输出。
利用该上述结构，该冗余补救可以通过替换存在于该偶数区块 EB15内之缺陷的位元线成为该冗余区块RB之位元线执行，该冗余区 块RB是通过该冗余地址A5R至A0R＝(000100)而选择。
如同上文的说明，在该第一实施例中，对应于在图2中所显示之 预先提取操作之该冗余判断电路3为并入于对应在显示于图1中之该2 位元预先提取操作之电路(该存储单元电路2、该读取电路4及该地址 产生器电路5)内，藉以在其中该起始地址为奇数之例中，+1为加入 至该偶数端内部地址内，并且该2位元预先提取操作为受到控制。因 此，即使在实现与在该奇数起始内之偶数起始相同的存取时间之电路 中该冗余判断可以精确地受到控制。
再者，在该第一实施例中，该冗余判断电路地址+1控制器30为 配置在该冗余判断电路3(图2)之内，藉以即使在其中该冗余判断电 路3为通过多个模组所分享之例子中，并不需要连接配置于该个别的 模组内之该个别的存储单元电路地址+1控制器12至该冗余判断电路 3。
利用该上述结构，因为必须要提供由该受到控制之个别的模组输 入至该冗余判断电路3之用于切换多个读取地址的电路及由该个别的 模组延伸至该冗余判断电路3之配线，该电路尺寸增加的担忧可以避 免。再者，可以避免担忧的是由该个别的模组输入至该冗余判断电路3 之该读取地址之时序因为信号延迟之发生而关闭。
第二实施例将参考图3及4而作描述。依据该第二实施例之半导 体存储元件1a特征在于提供由奇数冗余区块ROB及偶数冗余区块 REB所组成之具有两个冗余区块之电路结构。
在该存储单元电路2a内之模组16a之冗余存储区块具有偶数冗余 区块REB及奇数冗余区块ROB，该偶数冗余区块REB及该奇数冗余 区块ROB分别地连接至位元线选择器BSREB及位元线选择器 BSROB。再者，由该未显示的冗余解码器所输出之偶数冗余解码信号 REY依据来自该冗余判断电路3a之判断结果为输入至位元线选择器 BSREB，并且奇数冗余解码信号ROY为输入至位元线选择器BSROB。
配置于读取电路4a之输出区段OBUF15a内之偶数冗余数据感测 放大器37为输入具有由该偶数冗余区块REB所输出之数据DREB，并 且在受到放大之后，该数据DREB为输出至该偶数端冗余数据切换区 段21。同样地，奇数冗余数据感测放大器19为输入具有由该奇数冗余 区块ROB所输出之数据DROB，并且在受到放大之后，该数据DROB 为输出至该奇数端冗余数据切换区段20。
该AND闸极25a并不需要输入具有该冗余地址A0R，并且为输入 具有已经由该冗余判断电路3a所输出之奇数冗余输入输出信号IO15R (O)及奇数重合信号MATCH(O)。该AND闸极26a并不需要输入 具有该冗余地址A0R，并且为输入具有偶数冗余输入输出信号IO15R (E)及偶数重合信号MATCH(E)。输出区段OBUF0a至OBUF14a 具有相同于该输出区段OBUF15a之结构。
该冗余判断电路3a之电路结构为显示于图4中。该冗余判断电路 3a包含冗余判断电路地址+1控制器30、偶数冗余地址判断区段31、 奇数冗余地址判断区段32、偶数冗余地址唯读存储33a、奇数冗余地 址唯读存储33b、偶数冗余输入输出唯读存储34a及奇数冗余输入输出 唯读存储34b。其中该缺陷单元存在于该偶数区块EB0至EB15内之该 缺陷的位元线之偶数冗余地址A1R(E)至A5R(E)为预先储存于该 偶数冗余地址唯读存储33a内。其中该缺陷单元存在于该奇数区块OB0 至OB15内之该缺陷的位元线之奇数冗余地址A1R(O)至A5R(O) 为预先储存于该奇数冗余地址唯读存储33b内。
分别地，已经由该偶数冗余地址唯读存储33a所输出之该偶数冗 余地址A1R(E)至A5R(E)为输入至该偶数冗余地址判断区段31， 并且已经由该奇数冗余地址唯读存储33b所输出之该奇数冗余地址 A1R(O)至A5R(O)为输入至该奇数冗余地址判断区段32。已经由 该偶数冗余地址判断区段31所输出之该偶数重合信号MATCH(E)为 输入至配置在该读取电路4a之输出区段OBUF15a内之该AND闸极 26a，并且已经由该奇数冗余地址判断区段32所输出之该奇数重合信 号MATCH(O)为输入至配置在该输出区段OBUF15a内之该AND闸 极25a。
识别其中缺陷位元线存在于该偶数区块EB0至EB15内之存储区 块的输入输出为预先储存于该偶数冗余输入输出唯读存储34a内，并 且识别其中缺陷位元线存在于该奇数区块OB0至OB15内之存储区块 的输入输出为预先储存于该奇数冗余输入输出唯读存储34b内。
由该偶数冗余输入输出唯读存储IOROM34a所输出之该偶数冗余 输入输出信号IO0R(E)至IO15R(E)为输入至配置于该个别的输出 区段OBUF0a至OBUF15a内之该AND闸极26a。再者，由该奇数冗 余输入输出唯读存储IOROM34b所输出之该奇数冗余输入输出信号 IO0R(O)至IO15R(O)为输入至配置于该个别的输出区段OBUF0a 至OBUF15a内之该AND闸极25a。其它电路结构为相同于在该第一 实施例(图1及2)内之电路结构，并且因此，该电路结构的说明将作 省略。
在该输出区段OBUF15a内之冗余切换操作将作描述。当该高位准 之重合信号MATCH(O)及该高位准之冗余输入输出信号IO15R(O) 是由该冗余判断电路3a输入至该AND闸极25a时，该AND闸极25a 之输出变成高位准。当该高位准之输出为输入至该奇数端冗余数据切 换区段20时，该奇数端冗余数据切换区段20之输出终端为连接至该 终端20a，并且该冗余数据感测放大器19之输出为输入至该并列转串 列切换区段22而非该奇数端数据感测放大器23之输出。因此，由数 据所读取之区块由该奇数区块OB15(数据DOB15)切换至该奇数冗 余区块ROB(数据DROB)。
同样地，当该高位准之重合信号MATCH(E)及该高位准之冗余 输入输出信号IO15R(E)为输入至该AND闸极26a时，由数据所读 取之区块由该偶数区块EB15(数据DEB15)切换至该偶数冗余区块 REB(数据DREB)。该相同的操作受控制于其它输出区段OBUF0至 OBUF14a内。
利用该上述结构，因为该冗余区块REB及ROB、该冗余地址唯读 存储33a与33b及该冗余输入输出唯读存储34a及34b为分别地提供 给偶数及奇数系统，该冗余补救可以单独地在每一个该偶数区块EB0 至EB15及该奇数区块OB0至OB15内执行。因此，即使在其中缺陷 的位元线存在于每一个该偶数区块及该奇数区块内之例子中，该个别 的缺陷位元线可以受到补救。因此，缺陷补救之数量可以改善、半导 体存储装置之良率可以改善及该制造成本可以减少。
第三实施例将参考图5作描述。在该第三实施例中，切换该正常 存储区块及该冗余存储区块之方式将作修正。该存储单元电路2c包含 偶数Y解码器14b、偶数冗余Y解码器14c、奇数Y解码器15b及奇 数冗余Y解码器15c。
已经由未显的冗余判断电路所输入之该偶数重合信号MATCH(E) 为输入至该偶数冗余Y解码器14c，并且在通过反相器70反相之后亦 输入至该偶数Y解码器14b。同样地，该奇数重合信号MATCH(O) 为输入至该奇数冗余Y解码器15c，并且在通过反相器71反相之后亦 输入至该奇数Y解码器15b。
只有当欲输入之该偶数重合信号MATCH(E)及该奇数重合信号 MATCH(O)为高位准时，该偶数冗余Y解码器14c及该奇数冗余Y 解码器15c输出解码信号，并且只有当欲输入之该偶数重合信号 MATCH(E)及该奇数重合信号MATCH(O)为低位准时，该偶数Y 解码器14b及该奇数冗余Y解码器15b输出解码信号。该偶数Y解码 器14b、该偶数冗余Y解码器14c、该奇数冗余Y解码器15b及该奇 数冗余Y解码器15c之输出为分别地输入至该位元线选择器BSEB15、 该位元线选择器BSREB、该位元线选择器BSOB15及该位元线选择器 BSROB。该位元线选择器BSEB15及该位元线选择器BSREB之输出 终端为共同地连接在节点N1处，并且接着连接至该输出区段OBUF15b 之该偶数端数据感测放大器24。该位元线选择器BSOB15及该位元线 选择器BSROB之输出终端为共同地连接在节点N2处，并且接着连接 至该输出区段OBUF15b之该奇数端数据感测放大器23。再者，其它 电路结构与在该第二实施例(图3及4)中之电路结构相同，并且因此 该电路结构的说明将会省略。
在该未显示之冗余判断电路中，当缺陷的位元线所存在之该偶数 读取地址及该冗余地址并未彼此重合时，该偶数冗余Y解码器14c为 输入具有该低位准之重合信号MATCH(E)，并且该偶数Y解码器14b 为输入具有已经通过该反相器70反相成为该高位准之重合信号 MATCH(E)。在这种情况下，该解码信号是由该偶数Y解码器14b 所输出，并且该解码信号并未由该偶数冗余Y解码器14c所输出。因 此，在该位元线选择器BSEB15中，该位元受到选择，并且该数据 DEB15将输出。在该位元线选择器BSREB中，因为该位元线并未受 到选择，该数据BSREB并未受到输出。因此，该数据DEB15为透过 共同连接之节点N1而输入至该偶数端数据感测放大器24。
再者，当缺陷的位元线所存在之该偶数读取地址及该冗余地址并 未彼此重合时，该偶数冗余Y解码器14c为输入具有该高位准之重合 信号MATCH(E)，并且该偶数Y解码器14b为输入具有已经通过该 反相器70反相成为该低位准之重合信号MATCH(E)。在这种情况下， 该解码信号并未由该偶数Y解码器14b所输出，并且该解码信号是由 该偶数冗余Y解码器14c所输出。因此，在该位元线选择器BSEB15 中，因为该位元线并未受到选择，该数据DEB15并未输出。在该位元 线选择器BSREB中，该位元线受到选择，并且该数据BSREB将会输 出。因此，该数据DREB为透过共同连接之节点N1而输入至该偶数 端数据感测放大器24。
意即，利用显示于图5内之电路结构，该数据DREB及该数据 DEB15可以通过该位元线选择器BSEB15及该位元线选择器BSREB 所切换。因此，在该输出区段OBUF15b中，必须提供如同在该第二实 施例(图3)之输出区段OBUF15a内之该偶数端冗余数据切换区段21。 再者，必须提供控制该偶数端冗余数据切换区段21之AND闸极26a。 再者，该数据DREB及该数据DEB15之配线为共同地连接以允许欲分 享之该偶数端数据感测放大器24。因此，必须提供如同在该第二实施 例(图3)内之该偶数冗余数据感测放大器37。此外，由于该共同连 接是通过该节点N1所达成，由该节点N1延伸至该偶数端数据感测放 大器24之配线可以作分享，藉以能够减少该配线之数量。
当显示于图5中之电路结构为施加至该奇数地址端时，同样地， 必须提供该奇数端冗余数据切换区段20、该冗余数据感测放大器19 及该AND闸极25a，并且能够减少配线之数量。因此，该输出区段 OBUF15b之电路结构可以作简化，并且连接至该输出区段OBUF15b 之配线之数量可以减少。该配线数量之减少可以减少该晶片面积及减 少该半导体存储装置之成本。
当然，当提供显示于图5中之多个存储单元电路2c及多个输出区 段OBUF15b时，将可以构成具有如同显示于图3中之该输出数据Dout0 至Dout15之平行输出。再者，图5显示其中该偶数冗余区块REB及 该奇数冗余区块ROB之个别的冗余区块为分离的实施例。然而，本发 明并未限定于该结构，并且当然本发明可以适用于其中该冗余区块RB 为通过如同在图1中之该奇数区块及该偶数区块所分享之实施例。
第四实施例将参考图6而作说明。在该第四实施例中，该奇数端 冗余数据切换区段20及该偶数端冗余数据切换区段21之结构及操作 依据显示于图1中第一实施例为修正于该输出区段OBUF15内。
显示于图6中之输出区段OBUF15c包含具有三个连接终端53a至 53c之奇数端冗余数据切换区段53及具有三个连接终端54a至54c之 偶数端冗余数据切换区段54。该终端53a为连接至该冗余数据感测放 大器19，并且该终端53b为连接至该奇数端数据感测放大器23。再者， 该终端53c是位于高阻抗状态。同样地，该偶数端冗余数据切换区段 54具有该三个连接终端54a至54c。该终端54a为连接至该冗余数据感 测放大器19、该终端54b为连接至该偶数端数据感测放大器24及该终 端54c是位于高阻抗状态。
该AND闸极25为输入具有已经由该冗余判断电路3、该重合信 号MATCH及该冗余地址最低阶位A0R所输出之冗余输入输出信号 IO15R。已经由该AND闸极25所输出之该奇数端冗余切换信号RSO 为输入至该奇数端冗余数据切换区段53。该AND闸极26为输入具有 该冗余输入输出信号IO15R、该重合信号MATCH及已经透过该反相 器27所反相之该冗余地址最低阶位A0R。已经由该AND闸极26所输 出之该偶数端冗余切换信号RSE为输入至该偶数端冗余数据切换区段 54。
该切换控制器28与该时脉信号CLK同步而交互地切换及输出来 自该奇数端冗余数据切换区段53及该偶数端冗余数据切换区段54之 输出数据，并且亦输出用于控制并列转串列转换之切换信号SS。该切 换信号SS为输入至该奇数端冗余数据切换区段53，并且在通过反相器 55反相之后亦输入至该偶数端冗余数据切换区段54。
该奇数端冗余数据切换区段53及该偶数端冗余数据切换区段54 之操作将作说明。当该输入切换信号SS为高位准时，该奇数端冗余数 据切换区段53为提供传导至该终端53c而不管该输入的奇数端冗余切 换信号RSO之状态。再者，在当该输入的切换信号SS为低位准之时 间周期期间，当该低位准(未有冗余判断)之奇数端冗余切换信号RSO 为输入至奇数端冗余数据切换区段53时，该奇数端冗余数据切换区段 53为提供传导至该终端53b，并且当该高位准(冗余判断)之奇数端 冗余切换信号RSO为输入至奇数端冗余数据切换区段53时，该奇数 端冗余数据切换区段53为提供传导至该终端53a，藉以切换该终端53a 及该终端53b。同样地，当该输入切换信号SS为高位准时，该偶数端 冗余数据切换区段54为提供传导至该终端54c而不管该输入的奇数端 冗余切换信号RSE之状态。再者，在当该输入的切换信号SS为低位 准之时间周期期间，当该低位准之偶数端冗余切换信号RSE为输入至 偶数端冗余数据切换区段54时，该偶数端冗余数据切换区段54为提 供传导至该终端54b，并且当该高位准(冗余判断)之偶数端冗余切换 信号RSE为输入至偶数端冗余数据切换区段54时，该偶数端冗余数据 切换区段54为提供传导至该终端54a，藉以切换该终端54a及该终端 54b。
在当该低位准之切换信号SS是由该切换控制器28所输出之时间 周期期间，该奇数端冗余数据切换区段53为输入具有该低位准之切换 信号SS，并且该终端53a或该终端53b为提供传导至该缓冲器29。另 一方面，该偶数端冗余数据切换区段54为输入具有来自该反相器55 之高位准之输出信号，并且提供传导至该高阻抗状态之终端54c。接着， 该冗余数据感测放大器19或该奇数端数据感测放大器23之输出为透 过该缓冲器28供给成为该输出数据Dout15。
另一方面，在当该高位准之切换信号SS是由该切换控制器28所 输出之时间周期期间，该偶数端冗余数据切换区段54为输入具有来自 该反相器55之低位准之输出信号，并且该终端54a或该终端54b为提 供传导至该缓冲器29。再者，该奇数端冗余数据切换区段53为输入具 有该高位准之切换信号SS，并且提供传导至该高阻抗状态之终端53c。 接着，该冗余数据感测放大器19或该偶数端数据感测放大器24之输 出为透过该缓冲器29供给成为该输出数据Dout15。
再者，当输入至该切换控制器28之该初始地址最低阶位A0为“1” (奇数)时，该切换信号SS之初始逻辑位准变成低位准，并且该奇数 端冗余数据切换区段53及该偶数端冗余数据切换区段54之输出之切 换由该奇数端冗余数据切换区段53开始以该奇数端及该偶数端之顺序 输出该输出数据Dout15。另一方面，当输入至该切换控制器28之该初 始地址最低阶位A0为“0”(偶数)时，该切换信号SS之初始逻辑位 准变成高位准，并且该奇数端冗余数据切换区段53及该偶数端冗余数 据切换区段54之输出之切换由该偶数端冗余数据切换区段54开始以 该偶数端及奇偶数端之顺序输出该输出数据Dout15。因此，能够依据 是否该突发读取操作为该偶数地址起始或该奇数地址起始而输出已经 受支配成为并列转串列转换之输出数据Dout15。
利用上述结构，其中该奇数端冗余数据切换区段53为位于该数据 输出状态及该偶数端冗余数据切换区段54为位于该高阻抗状态之时间 周期，以及其中该奇数端冗余数据切换区段53为位于该高阻抗状态之 时间周期，以及该偶数端冗余数据切换区段54为位于该数据输出状态 可以与该时脉信号CLK同步切换。因此，已经受到并列转串列转换所 支配之该输出数据Dout15可以输出而不需要显示于图1中之该并列转 串列切换区段22之提供。因此，因为并不需要该平行至序切换区段22， 本发明可以简化该输出区段OBUF15c之电路及减少该电路尺寸。
如同上文之描述，依据在本发明中之该半导体存储装置及控制该 半导体存储装置之方法，在该第一实施例中，因为该奇数区块及该偶 数区块是位在该模组16内之其中一个方向及另一个方向，连接至该奇 数存储区块区域之该解码信号总线65之配线区域及连接至该偶数存储 区块区域之该解码信号总线64之配线区域可以位在依照该电路可以如 此架构以便不会彼此重叠该配线区域之该列方向之其中一端及另一 端。
再者，因为本发明可以减少该解码信号总线于该列方向上之配线 长度成为实质上的一半及减少该解码信号总线区域成为实质上的一 半，在该解码信号总线之配线区域内之配线的自由度可以增加。再者， 因为该解码信号之配线长度可以减少为实质上的一半，将可以增加该 读取速度。再者，在维持该读取速度之例子中，因为本发明能够减少 该电晶体在该个别的电路中之驱动效能，将可以减少通过诸如该偶数Y 解码器14或该奇数Y解码器15之个别的电路所占据的面积。因此， 该配线布局之自由度可以增加，并且本发明可以避免该配线密度超过 极限及该配线无法配置之忧虑。
再者，在其中该冗余区块RB为配置在该奇数存储区块区域及该偶 数存储区块区域之间之区域边界内之例子中，以藉以连接来自该奇数Y 解码器15或该偶数Y解码器14之该解码信号总线64及65至该冗余 存储区块之位元线选择器BSRB，因为该冗余区块RB存在于该区域的 边界内，本发明可以避免来自该解码器两者之解码信号总线64及65 彼此重叠。再者，在其中于该冗余区块RB内之列取代于该奇数存储区 块内之列之例子中，或者在其中于该冗余区块RB内之列取代于该偶数 存储区块内之列之例子中，该冗余区块RB为允许存在于该区域的边界 内，藉以能够减少在该数据路径长度至该个别的输出区段OBUF0至 OBUF15内之差异性。因此，本发明可以减少在冗余补救处之时间处 之输出数据之时间关闭。在该冗余区块RB所配置之位置处并未受到限 定。
再者，依据该在本发明中之半导体存储装置及控制该半导体存储 装置之方法，在具有用于诸如该冗余区块RB、该冗余地址唯读存储33、 该冗余输入输出唯读存储34、该奇数冗余地址判断区段31或该奇数冗 余地址判断区段32之冗余补救之电路的半导体存储装置中，本发明可 以读取因为该突发操作之数据。
再者，该读取地址RA1至RA5及该冗余地址A1R至A5R之重合 判断为通过该偶数冗余地址判断区段31及该奇数冗余地址判断区段 32所控制。来自数据所读取之区块之偶数及奇数及通过该冗余地址所 指定之区块之偶数及奇数的重合判断是通过该选择区段35所控制。因 此，1为加入至来自通过该冗余判断电路地址+1控制器30所消除之 最低阶位的该高阶列地址，藉以即使在其中该初始地址A0为“0”(奇 数)之例子中，能够控制产生高速读取之突发操作而不会有任何相对 于该初始地址之时间延迟。
再者，在该第二实施例中，该奇数冗余区块ROB之冗余补救列及 该奇数区块OB0至OB15之缺陷列为彼此替换，并且该偶数冗余区块 REB之冗余补救列及该偶数区块EB0至EB15之缺陷列为彼此替换， 藉以控制冗余补救。因此，因为该冗余补救可以控制于每一个该偶数 区块及该奇数区块内，即使在其中该缺陷列存在于该奇数区块及该偶 数区块两者内之例子中，该冗余补救可以受到控制。因此，本发明可 以增加该半导体存储装置之良率。
再者，在该第三实施例中，因为该数据DREB及该数据DEB15可 以通过该位元线选择器BSEB15及该位元线选择器BSREB所切换，必 须提供该偶数端冗余数据切换区段21(图3)于该输出区段OBUF15b 内，并且必须提供控制该偶数端冗余数据切换区段21之AND闸极26a。 再者，因为该数据DREB及该数据DEB15之配线为共同地连接，并且 该偶数端数据感测放大器24可以分享，必须提供该偶数冗余数据感测 放大器37(图3)。此外，该共同连接为通过该节点N1所达成，藉以 能够分享从该节点N1延伸至该偶数端数据感测放大器24之配线及减 少该配线之数量。利用该上述结构，因为能够简化该输出区段OBUF15 之电路结构及减少连接至该输出区段OBUF15b之配线的数目，将可以 减少该晶片面积及减少该半导体存储装置之成本。
再者，在该第四实施例中，在该奇数端冗余数据切换区段53及该 偶数端冗余数据切换区段54中，奇数端输出步骤及偶数端输出步骤为 交互地重复，藉以并不需要额外地提供显示于该第一实施例内之并列 转串列切换区段22。因此，本发明能够简化该电路结构。在该奇数端 输出步骤中，该奇数端冗余数据切换区段53选择及输出任何来自该奇 数区块OB0至OB15或该冗余区块RB之数据，并且该偶数端冗余数 据切换区段54之输出是位于该高阻抗状态内，并且在该偶数端输出步 骤中，该偶数端冗余数据切换区段54选择及输出任何来自该偶数区块 EB0至EB15或该冗余区块RB之数据，并且该奇数端冗余数据切换区 段53之输出是位于该高阻抗状态内。
本发明并未限于上述的实施例，并且当然本发明在未脱离本发明 之主要目的的范畴内可以作各种的改良及修正。
在该第一实施例中，该模组16具有使用其中一个补救位元线之冗 余区块RB，但是本发明并未限定于这种结构。意即，若结构经由组成 使得大量补救位元线为配置在其中一个模组内，并且对应于补救位元 线之数目之该冗余地址唯读存储及该冗余输入输出唯读存储为配置于 该冗余判断电路内，即使在其中大量缺陷位元线发生于其中一个模组 内之例子中，补救可以受到控制，并且该半导体存储装置之制造良率 可以受到改善。
例如，如同于图7所显示，本发明能够该两个该第一冗余区块RB1 及该第二冗余区块RB2配置于该模组16d内，并且该第一冗余判断电 路3c及该第二冗余判断电路3d经由配置成为该冗余判断电路。该第 一冗余区块RB1及该第二冗余区块RB2分别地与该位元线选择器 BSRB 1及该位元线选择器BSRB2连接。该位元选择器BSRB1依据来 自该冗余判断电路3c之判断结果为输入具有来自未显示之冗余解码器 所输出之该偶数冗余解码信号RY1，并且该位元选择器BSRB2依据来 自该冗余判断电路3d之判断结果为输入具有该奇数冗余解码信号 RY2。
该第一冗余输入输出信号IO0R(1)至IR15R(1)、该第一重合 信号MATCH(1)及该第一冗余地址最低阶位A0R(1)是由该第一 冗余判断电路3c所输出。该第二冗余输入输出信号IO0R(2)至IR15R (2)、该第二重合信号MATCH(2)及该第二冗余地址最低阶位A0R (2)是由该第二冗余判断电路3d所输出。那些信号为输入至该个别 对应的输出区段OBUF0d至OBUF15d。该输出区段OBUF15d包含为 具有三个输入之选择器之奇数端冗余数据区段80及偶数端冗余数据切 换区段81，并且分别地输入该第一冗余数据感测放大器82及该第二冗 余数据感测放大器83之输出。
该AND闸极25为输入具有已经由该第一冗余判断电路3c所输出 之该第一冗余输入输出信号IO15R(1)、该第一重合信号MATCH(1) 及该第一冗余地址最低阶位A0R(1)。该AND闸极26为输入具有已 经透过该反相器27所反相之该第一冗余输入输出信号IO15R(1)、该 第一重合信号MATCH(1)及该第一冗余地址最低阶位A0R(1)。同 样地，该AND闸极85为输入具有已经由该第二冗余判断电路3d所输 出之该第二冗余输入输出信号IO15R(2)、该第二重合信号MATCH(2) 及该第二冗余地址最低阶位A0R(2)。该AND闸极86为输入具有已 经透过该反相器87所反相之该第二冗余输入输出信号IO15R(2)、该 第二重合信号MATCH(2)及该第二冗余地址最低阶位A0R(2)。
该奇数端冗余数据切换区段80当输入来自该AND闸极85之高位 准的信号时选择该第二冗余数据感测放大器83之输入、当输入来自该 AND闸极25之高位准的信号时选择该第一冗余数据感测放大器82之 输入及当输入来自该AND闸极85及该AND闸极25两者之低位准的 信号时选择该奇数端数据感测放大器23之输入，并且输出那些输入至 该并列转串列切换区段22。
同样地，该奇数端冗余数据切换区段81当输入来自该AND闸极 86之高位准的信号时选择该第二冗余数据感测放大器83之输入、当输 入来自该AND闸极26之高位准的信号时选择该第一冗余数据感测放 大器82之输入及当输入来自该AND闸极86及该AND闸极26两者之 低位准的信号时选择该偶数端数据感测放大器24之输入，并且输出那 些输入至该并列转串列切换区段22。
其它电路结构为相同于在该第一实施例(图1及2)内之结构，并 且因此该电路结构的说明将会省略。利用该上述结构，本发明可以补 救在该模组16d内之两个缺陷位元线。
再者，在该第四实施例中，该实施例将提供位于该高阻抗状态之 终端53c。然而，本发明并未限定于这项结构。当然，若该终端53a及 该终端53b两者并未连接，相同于具有该终端53c之结构的效果可以 获得。该相同的效果对于位在该高阻抗状态内之终端54c亦是确定的。
再者，依据本发明之该半导体存储装置及控制该半导体存储装置 之方法并未限定于诸如同步动态随机存取存储(SDRAM)之挥发性存 储，并且当然本发明可以适用于诸如快闪存储之非挥发性存储。
该读取地址RA1至RA5为高列地址之例子、该初始地址A0至 A5为该初始列地址之例子、该冗余地址A0R至A5R为该缺陷列地址 之例子、该冗余区块A1R至A5R为该高阶缺陷列地址之例子、该奇数 区块OB0至OB15为该奇数存储区块区域之例子、该偶数区块EB0至 EB15为该偶数存储区块区域之例子、该奇数Y解码器为该奇数存储区 块列解码器之例子、该偶数Y解码器14为该偶数存储区块列解码器之 例子、该冗余区块RB为该冗余存储区块之例子、该存储单元电路地址 +1控制器12及该冗余判断电路地址+1控制器30为该地址+1电路 之例子、该奇数端冗余数据切换区段为该奇数端切换区段之例子、该 偶数端冗余数据切换区段为该偶数端切换区段之例子、该缓冲器29为 该共同输出区段之例子、该位元线选择器BSOB0及BSOB15为该奇数 列选择区段之例子、该位元线选择器BSEB0及BSEB15为该偶数列选 择区段之例子及该位元线选择器BSRB、BSREB及BSROB为该冗余 列选择区段之例子。
在该存储区块内之该存储单元、该字元线及该位元线之连接关系 并未由本发明之主要目的所特别地限定。
产业利用性
如同上文之说明，依据本发明之该半导体存储装置及制造该半导 体存储装置之方法，本发明将提供该半导体存储装置及控制该半导体 存储装置之方法，即使在控制该突发读取操作之该半导体存储装置中， 该半导体存储装置及控制该半导体存储装置之方法可以控制冗余补救 及可以避免该读取操作速度变低之忧虑，并且该半导体存储装置及控 制该半导体存储装置之方法亦可以减少该电路面积。