具金属块形电接触端子电路组件的平片型封装产品及其制作方法转让专利
申请号 : CN200410038336.3
文献号 : CN100593363C
文献日 : 2010-03-03
发明人 : 陈文隆 , 胡志良 , 陈炳南 , 梁明忠
申请人 : 典琦科技股份有限公司
摘要 :
本发明揭示一种电路组件的无导接脚平片型封装，特别适用于高功率电路组件的用途，其包含有一平片型封装本体与至少二个电接触端子。平片型封装本体包含有水气密封装材料水气密地包封该电路组件的至少一电路组件晶粒。电接触端子分别电性地连接至该至少一电路组件晶粒的对应电路节点。每一个电接触端子各包含有一水平焊锡表面露出于该封装本体的焊接面的外表面上；且该水平焊锡表面可将该电接触端子焊固于一印刷电路板的对应线路焊垫上，以将该封装组装于该印刷电路板上。其中这些电接触端子各由单一导电性材质制作成形，并利用控制对所述单一导电性材质的蚀刻时间而形成侧壁凹陷，以有助于所述封装材料稳固地抓固所述电接触端子。
权利要求 :
1.一种电路组件的无导接脚平片型封装产品，其包含有： 一平片型封装本体，包含有水气密封装材料水气密地包封该电路组件的至少一电路组件晶粒；与 至少二个电接触端子，分别电性地连接至所述至少一电路组件晶粒的对应电路节点；每一个所述电接触端子分别包含有一水平焊锡表面露出于所述封装本体的焊接面的外表面上；且所述水平焊锡表面可将所述电接触端子焊固于一印刷电路板的对应线路焊垫上，以将所述封装组装于所述印刷电路板上；其中所述电接触端子分别由单一导电性材质制作成形，并利用控制对所述单一导电性材质的蚀刻时间而形成侧壁凹陷，以有助于所述封装材料稳固地抓固所述电接触端子。
2. 如权利要求1所述的无导接脚平片型封装产品，其中所述至少一电路组件晶粒为二极管晶粒。
3. 如权利要求1所述的无导接脚平片型封装产品，其中所述至少一 电路组件晶粒为晶体管晶粒。
4. 如权利要求1所述的无导接脚平片型封装产品，其中所述至少一电路组件晶粒为电容晶粒。
5. 如权利要求1所述的无导接脚平片型封装产品，其中所述至少一 电路组件晶粒为电阻晶粒。
6. 如权利要求1所述的无导接脚平片型封装产品，其中所述至少一电路组件晶粒为包含有主动与被动电路组件的晶粒。
7. —种电路组件的无导接脚平片型封装产品，其包含有：一平片型封装本体，包含有水气密封装材料水气密地包封所述电路组件的一电路组件晶粒；与二个电接触端子，分别电性地连接至所述电路组件晶粒的对应电路节点；每一个所述电接触端子分别包含有一水平焊锡表面露出于所述封装本体的焊接面的外表面上；所述水平焊锡表面可将所述电接触端子焊固于印刷电路板的对应线路焊垫上，以将所述封装组装于所述印刷电路板上；其中所述电接触端子分别由单一导电性材质制作成形，并利用控制对所述单一导电性材质的蚀刻时间而形成侧壁凹陷，以有助于所述封装材料稳固地抓固所述两个电接触端子。
8. —种于一导电性材质的基板上制作电路组件的无导接脚平片型封装的方法，所述基板的晶粒面上形成有一个矩阵复数个的组件晶粒面导电线路，每一个所述晶粒面导电线路分别包含有实体上互相独立的一第一导电段及一第二导电段，并利用控制对所述导电段的蚀刻时间而形成侧壁凹陷；所述制作方法其步骤包含有：(a) 在所述晶粒面的晶粒导电线路的第一导电段上定置一组件晶粒，将所述晶粒的第一电极电性地连结至所述晶粒导电线路的第一导电段，并将所述组件晶粒的第二电极电性地连结至该晶粒导电线路的所述第二导电段；(b) 以电性绝缘物质水气密地完全包覆所述基板所述晶粒面上的所述组件晶粒及其所有所述导电线路；(C)于所述基板反对于所述晶粒面的焊接面上，实质位于所述第一及第二导电段间位置进行蚀刻，其蚀达到可使所述第一及第二导电段互相电性分隔开的深度，并形成侧壁凹陷；与(d)切割所述被水气密封的基板，以将所有所述组件晶粒分割成为个体独立的离散式电路组件。
9. 如权利要求8所述的暂时性埋孔离散式电路组件制作方法，于所述步骤(C)之后还包含有在所述蚀刻处内填补绝缘物质的步骤。
10. 如权利要求8所述的暂时性埋孔离散式电路组件制作方法，其中所述电路组件晶粒是二极管晶粒。
11. 如权利要求8所述的暂时性埋孔离散式电路组件制作方法，其中所述电路组件晶粒是晶体管晶粒。
12. 如权利要求8所述的暂时性埋孔离散式电路组件制作方法，其中所述电路组件晶粒是电容晶粒。
13. 如权利要求8所述的暂时性埋孔离散式电路组件制作方法，其中所述电路组件晶粒是电阻晶粒。
14. 如权利要求8所述的暂时性埋孔离散式电路组件制作方法，其中所述电路组件晶粒是包含有主动与被动电路组件的晶粒。
说明书 :
具金属块形电接触端子电路组件的平片型封装产品及其制作方法技术领域
本发明大致有关于电路组件（circuit components)的封装(package),特别是有关于一种适于低成本高效率自动化大量生产，具有良好导电胜质接触端子(contact terminals),具有良好散热性质，适用于高功率电路组件的平片型封装(Flat Package)。
背景技术
诸如二极管(diode)，晶体管(transistor),电阻(resistor)与电容(capacitor)等的主云力及t皮云力式电路纟且l牛(active and passive circuitcomponerts)，乃是广泛应用于电子电路中的电路组件。不论是小信号(signal)或较大功率(power)用途的，线性(linear)或数字(digital)性质的
电路，皆需应用到这些不同性质的离散式电路组件。除了整合亍集成电路中的二极管，电阻与电容之外，离散组件(discrete component)形
式的二极管，电阻与电容组件，是使用量极大的电子零件。
离散式电路组件有多种型式的包装(packaging)。基于小型化的需求，表面黏着技术(SMT, surface-mount technology)型式的离散式组
件，已逐渐变成微型化电子装置所需采用的电路组件。以低成本进行高速率的大量生产，乃是制造此类离散式电路组件必要的作法。
与导线型包装利用插入至印刷电路板上的零件接脚插孔吃锡而进行电路组件软焊有所不同的是，SMT离散式电路组件的电接触端子是利用其接触端子的实质面积吃锡而将组件本身软焊于印刷电路板上。SMT组^并无凸形插入于印刷电路板孔洞内的电接触端子，因此必须依赖足够大的吃锡面积才能够稳固地将组件焊固于印刷电路板的定位之上，并拥有良好的电接触品质。
不过，现有技术的SMT型式离散式电路组件的电接触端子焊锡面
虽然具有足够大的面积，但其连结至其内部晶粒的对应电接触端于的电性连结通路并未具有最佳化的导电性质。例如，某些现有组件的内部电连结通路是弯曲而拉长的。虽然其导电通路的阻抗特性于小信号用途中足可应付，但却无法适合于大功率的应用场合。若要使用于大功率用途中，其整体组件体积便必须成比例地放大，才足以符合大功率的大电流需求。
电路，皆需应用到这些不同性质的离散式电路组件。除了整合亍集成电路中的二极管，电阻与电容之外，离散组件(discrete component)形
式的二极管，电阻与电容组件，是使用量极大的电子零件。
离散式电路组件有多种型式的包装(packaging)。基于小型化的需求，表面黏着技术(SMT, surface-mount technology)型式的离散式组
件，已逐渐变成微型化电子装置所需采用的电路组件。以低成本进行高速率的大量生产，乃是制造此类离散式电路组件必要的作法。
与导线型包装利用插入至印刷电路板上的零件接脚插孔吃锡而进行电路组件软焊有所不同的是，SMT离散式电路组件的电接触端子是利用其接触端子的实质面积吃锡而将组件本身软焊于印刷电路板上。SMT组^并无凸形插入于印刷电路板孔洞内的电接触端子，因此必须依赖足够大的吃锡面积才能够稳固地将组件焊固于印刷电路板的定位之上，并拥有良好的电接触品质。
不过，现有技术的SMT型式离散式电路组件的电接触端子焊锡面
虽然具有足够大的面积，但其连结至其内部晶粒的对应电接触端于的电性连结通路并未具有最佳化的导电性质。例如，某些现有组件的内部电连结通路是弯曲而拉长的。虽然其导电通路的阻抗特性于小信号用途中足可应付，但却无法适合于大功率的应用场合。若要使用于大功率用途中，其整体组件体积便必须成比例地放大，才足以符合大功率的大电流需求。
发明内容
因此，本发明的目的即在于提供一种电路组件的平片型封装产品及其制作方法，可适于自动化大量生产具有良好导电及散热性质的电接触端子，特别适用于高功率电路组件的用途。
为达到前述目的，本发明提供一种电路组件的无导接脚平片型封装产品，其包含有一平片型封装本体与至少二个电接触端子。平片型封装本体包含有水气密封装材料水气密地包封该电路组件的至少一电路组件晶粒。电接触端子分别电性地连接至该至少一电路组件晶粒的对应电路节点。每一个电接触端子各包含有一水平焊锡表面露出于该封装本体的焊接面的外表面上；且该水平焊锡表面可将该电接触端子焊固于一印刷电路板的对应线路焊垫上，以将该封装组装于该印刷电路板上。其中这些电接触端子分别由单一导电性材质制作成形，并利用控制对所述单一导电性材质的蚀刻时间而形成侧壁凹陷，以有助于所述封装材料稳固地抓固所述电接触端子。
本发明并提供一种于一导电性材质的基板上制作电路组件的无导接脚平片型封装的方法，该基板的晶粒面上形成有一个矩阵复数个的组件晶粒面导电线路，每一个晶粒面导电线路各包含有实体上互相独立的一第一导电段及一第二导电段，并利用控制对所述导电段的蚀刻时间而形成侧壁凹陷；该制作方法的步骤包括有：（a)在该晶粒面的晶粒导电线路的第一导电段上定置一组件晶粒，将该晶粒的第一电极电性地连结至该晶粒导电线路的第一导电段，并将该组件晶粒的第二电极电性地连结至该晶粒导电线路的该第二导电段；（b)以电性绝缘物质水气密地完全包覆该基板该晶粒面上的这些组件晶粒及其所有这些导电线路；（C〉于该基板反对于该晶粒面的焯接面上，实质位于该第一及第二导电段间的位置进行蚀刻，其蚀达到可使该第一及第二导电段互相电性分隔开的深度，并形成侧壁凹陷；与(d)切割该被水气密封的基板，以将所有这些组件晶粒分割成为个体独立的离散式电路组件。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下面结合优选实施例并配合附图进行详细说明。附图说明
图1是用于制作本发明电路组件的平片型封装优选实施例电路组件的基板晶粒面的立体图；
图2是图1的局部放大图，显示基板晶粒面的初始导电线路的构形细节；
图3是图1基板的横截面图；
图4的横截面图显示一离散式电路组件晶粒被定置于基板的晶粒面上，并形成组件电极的电性连结；
图5的横截面图显示图4的离散式电路组件被水气密性材料包覆；图6的横截面图显示图5基板的焊接面进行蚀刻处理后的构造；图7:是图6基板的焊接面的立体图；
图8的横截面图显示图6基板的焊接面进行绝缘材料填补处理后的构造；
图9的横截面图显示图8的基板构造被切割成分离的离散式电路组
件；
图10:是本发明平片型离散式电路组件封装的横截面图，其中显
示两电接触端子的凹陷侧面；
图11是根据本发明一优选实施例制造完成并经切割分离的一电路
组件，其单体构造的后视立体图；
图12是图11组件单体构造的焊接面的立体图；
图13及图14分别是本发明另一电路组件单体构造的背面及焊接
面的立体图，其具有四个电接触端子；
图15及图16分别是本发明又一电路组件单体构造的背面及焊接
面的立体图，其具有双排各四个电接触端子； 图17是本发明另一电路组件单体构造的焊接面的立体图；与
图18是本发明另一电路组件单体构造的焊接面的立体图，其具有
四面排列的多个电接触端子。
具体实施方式图1显示用于制作本发明电路组件平片型封装优选实施例电路组 件的基板晶粒面的立体图。如图所示，用以承载整个矩阵排列的，典
型多达数百个离散式电路组件的基板100，其晶粒面110的表面上有 多组成对的离散式电路组件的初始导电线路111A， 111B, 112A, 112B，...及116A， 116B等，其排列于如图中所显示的， 一个二维正 交的矩阵之中。注意到基板100本身，在此制作过程早期阶段，亦被 使用作为本发明整批制作，数量众多的电路组件的基础承载片板用途。
图1所显示的基板，作为本发明离散式电路组件的基础，其基板 整片为具有良好导电性的板材，其可以是，例如铜质片材所制作形成 的板材。图1中所显示基板100其上的所有导电线路，可以利用诸如 显影蚀刻之类的技术(photolithography)制作而成。
图2是图1的局部放大图，其显示基板晶粒面的初始导电线路的 构形细节。图1及2之中，每一个以虚线所围绕的矩形区域，如同后 面所将说明的，是代表一个离散电路组件的实体范围。例如图2所示， 虚线124所标示的范围是本发明一个完整离散式电路组件的实体范 围，其中，在范围124内大致中心之处，如虚线区域154所标示的位 置，是组件晶粒所将定置的位置。
注意到如图2的立体图中所显示的，导电线路在基板100晶粒面 110上沿其长轴方向(图中的水平方向)的不对称图形。依据本发明离散 式电路组件的一优选实施例，其导电线路于图2中所显示一个别组件 的组件个体脚印(component footprint)范围122内，沿其短轴方向(阁 中的垂直方向),导电线路112A与112B实质上是呈现大致对称的图形。
导电线路112A与112B，实质上，是属实体互相独立的两导电图 形。导电线路112A与112B两者各具有一段朝向组件中心延伸的导电 线段。两导电线路其中的一朝向组件中心，即组件晶粒所将定置的定 位延伸，另一导电线路则未依相当幅度向中心延伸，以便两者实体互 不接触。
在图2所显示的实施例中，右侧的导电线路112A是向组件中心延 伸较多的导电线路段落。不过，如同本领域普通技术人员所可以理解 的，若安排左侧的导电线路延伸到达组件中心，也同样是可行的作法。
图3是图1及2基板的横截面图，其是沿着图1及2中的导电线路113A， 113B, 114A及114B等的长轴方向所截取的横截面图。注 意到图3的横截面图显示，基板100及其晶粒面110上的所有导电线 路全皆是由单一片诸如铜质的导电片材制作出来的。
接着便可以将离散式电路组件的晶粒定置于图3所示的定位上。 例如，图中的一组件单位124的范围内， 一组件晶粒即会被定置于位 置154上。图4的横截面图即显示一离散式电路组件的晶粒414被定 置于基板100的晶粒面110上。组件晶粒414的电极,并且与基板100 上的晶粒面110上导电线路114A电性地连结。
晶粒414与导电线路114A的电性接合可以利用，例如，以电气 炉加热，使预先形成于晶粒414下表面与/或导电线路154位置上的焊 锡熔化，冷却后将晶粒414焊着于导电线路114A的定位154上。若 为了大功率的需求，晶粒414下表面与导线路114A之间的永久性电 性结合可以，例如，形成共晶(eutectic)，以便承受大电流通过。
当电路组件晶粒414下表面的电极与晶粒面上的导电线路114A 达成稳固电性接合后，晶粒414另一端，亦即，顶端上的另一电极， 便可以如图4所示利用诸如跳接线434而与基板100晶粒面110上的 另一导电线路114B,透过导线434而电性地接合。
当完成图4所示的架构之后，各组件晶粒的电极便已电性地连结 到其各自基板范围(图1及2中以虚线所标示出来的组件范围)内的对应 软焊接触端子上。此时，各组件的电性结构已建构完成，但仍排列于 矩阵中的各个离散式电路组件，便可以进行水气密封(hermetic seal) 的处理。图5的横截面图即显示图4的离散式电路组件晶粒被水气密 性材料500包覆的情形。此种密封包覆可以，例如，利用模铸的方式 进行。只需利用模具在基板100的晶粒面110上方形成一个高度适宜 的空间，便可以利用，例如，将熔融(软化)的水气密封材质注入该空间 内，而可以方便而容易地制成水气密封装500，以将晶粒413， 414等
保护于其中。
之后，如图6的横截面图所显示的，此时可以进行基板100焊接 面的处理。基本上，基板100的焊接面可利用微影技术进行受控的蚀 刻处理，将基板焊接面上指定位置处的导电材质蚀入设定的深度。此 受控的蚀刻处理可以将每一组件单元的个别电极对应导电线路电性地
9分离开，即如图6的横截面图所显示的构造。以图6中的组件晶粒414 所属的电路组件为例，已经水气密封装层500所保护住的晶粒414， 其底面电极的导电线路114A与其顶面电极的导电线路114B，两者之
间经此蚀刻处理即如图6的横截面图所显示的，便可以电性地隔绝开 来。
同样的，图6中的受控蚀刻处理，亦可以将相邻两组件单元之间 的相邻导电线路电性地隔绝分离。例如，图中晶粒414及413两者各 自的底面电极导电线路114A及顶面电极导电线路113B亦已被电性地 隔绝分开。注意到如图6所显示的，此时在基板100的焊接面的各相 邻导电线路之间所露出是为封装材料500。
图7为图6基板的焊接面的立体图，其中显示了基板100在此制 造过程阶段中其焊接面的构造细节。注意到基板100底面210此时所 露出，凸浮出于基板大致平坦的平面之上的，是前述各晶粒导电线路 所形成的组件电极。例如，图中虚线范围123内包含了组件电极123A 及123B。
接着，如图8的横截面图所显示的，基板100焊接面210表面所 露出的各电极之间，此时即可以填入绝缘性的材质。此填补处理可以 增补组件的整体机械强度。例如，组件晶粒414于基板焊接面的两电 极124A及124B之间，可以填入绝缘物质814。填补物质可使用任何 适当的绝缘材料，但优选者应为与封装500所使用者相同的物质。
图8的基板构造此时即可加以切割成分离的离散式电路组件。注 意到两相邻组件之间的切割，实质上可以对准两组件间的间隔中心线 而进行切割。如图9所示，切割图中组件914即须沿切割道944与945 进行切割。此外，如同可以理解的，沿着图中所未标示，实质上垂直 于切割道944与945的方向，亦须进行二道切割，才能完整地将组件 914分离出来。
图10为本发明平片型离散式电路组件封装的横截面图，其中显示 组件封装914的两电接触端子，即电极124A及124B各皆具有凹陷的 侧面。例如，电极端子124A外侧侧壁有凹陷1024及1025，其内侧 侧壁则有凹陷1026及1022，而电极端子124B外侧侧壁有凹陷102了 及1028，其内侧侧壁则有凹陷1029及1023。这些电极垂直侧壁上的凹陷部份，可以利用控制前述导电段进行蚀刻时的蚀刻时间长度而达 成。这些凹陷区的存在有助于封装材质稳固地抓固两导电接触端子。
图11显示依据本发明一优选实施例，应用本发明电路组件的平片 型封装制作方法而制造完成并经切割分离的一电路组件，其单体构造
的背面的立体图。图12则显示图11组件单体构造的焊接面的立体图。 图13及14分别显示本发明另一电路组件单体构造的背面及焊接 面的立体图。此电路组件可为两个类如图11及12中组件单体的连结， 其具有四个电接触端子。注意到图中组件1300的电接触端子1311， 1313等，与图11中组件1100的端子1111相类似的，是具有露出于 组件本体表面以外的大面积导电接面。
图15及16则分别显示本发明又一电路组件单体构造的背面及焊 接面的立体图，其可为四个类如图11中的组件单体的连结，具有双排 各四个电接触端子。图中组件1500的电接触端子1511， 1513等，与 图11中组件1100的端子1111相类似。图13至16所显示的多电接 触端子电路组件可适用于，例如，排二极管等的整合式主动或被动电 路组件。
另一方面，图17显示本发明另一电路组件单体构造的焊接面的立 体图。此电路组件1700的三个电接触端子1711， 1713及1712是依 不对称形态安排的，可适用于诸如需要使用三个接脚的晶体管等离散 式电路组件的需求。
图18还显示本发明另一电路组件单体构造的焊接面的立体图，其 具有四面排列的多个电接触端子。注意到图中的电路组件1800在其两 较宽侧面各具有四个电接触端子(1811, 1813,化15及1817与化12， 1814， 1816及1818),而其较窄侧面则各只有一个电接触端子1821 与1822。电路组件1800的此种电接触端子安排同样可适用于，例如， 排二极管或排晶体管等的整合式主动或被动电路组件。在一种典型的 组件接脚分派方式之中，宽侧的电接触端子可以为组件1800所内含多 个个别离散式电路组件的信号接脚，例如二极管的正负极接脚，而其 窄侧的电接触端子则可供诸如接地，或诸如共阳或共阴排二极管的共 同电源或共同接地端。
如同本领域普通技术人员所可以理解的，虽然图中的电路组件1800，其实质上位于左右两侧的组件侧面只具有单一个电接触端子， 但其亦可以安排多于一个的电接触端子，以适合于不同的组件的需要。虽然前面的说明文字已以本发明优选实施例的一个完整的说明， 但其各种的修改变化，变动的构造及等效者的应用仍是可能的。例如， 虽然前述实施例的详细说明中只广泛地以离散式电路组件来说明本发明，但如同本领域普通技术人员所可以理解者，SMT型式下，EIA标 准芯片的各种尺寸的离散式二极管，诸如Zener, Schottky等，或者离散式电容，无论是有否极性，或者离散式电阻，甚至是主动或集成 电路本质，不论是需使用二电性接头或多于二电性接头的电路组件， 皆是可以适用于本发明所揭示的制作方法。此外，本发明不但适用于 常见的1310， 1306，以及0805等SMT型EIA标准芯片尺寸，其还 特别适于更为小型的SMT型离散式电路组件。再例如，该板的焊接面 上的这些导电线路上还可覆有一镍层与或一金层。此外，虽然本发明 说明文字段落中强调了高功率的应用，但如同本领域普通技术人员所 可以理解的，本发明的平片型封装同样亦可适用于非高功率，诸如信号组件的用途。因此，前面的描述说明即不应被拿来限定本发明，而 其保护范围应以权利要求来加以界定。
为达到前述目的，本发明提供一种电路组件的无导接脚平片型封装产品，其包含有一平片型封装本体与至少二个电接触端子。平片型封装本体包含有水气密封装材料水气密地包封该电路组件的至少一电路组件晶粒。电接触端子分别电性地连接至该至少一电路组件晶粒的对应电路节点。每一个电接触端子各包含有一水平焊锡表面露出于该封装本体的焊接面的外表面上；且该水平焊锡表面可将该电接触端子焊固于一印刷电路板的对应线路焊垫上，以将该封装组装于该印刷电路板上。其中这些电接触端子分别由单一导电性材质制作成形，并利用控制对所述单一导电性材质的蚀刻时间而形成侧壁凹陷，以有助于所述封装材料稳固地抓固所述电接触端子。
本发明并提供一种于一导电性材质的基板上制作电路组件的无导接脚平片型封装的方法，该基板的晶粒面上形成有一个矩阵复数个的组件晶粒面导电线路，每一个晶粒面导电线路各包含有实体上互相独立的一第一导电段及一第二导电段，并利用控制对所述导电段的蚀刻时间而形成侧壁凹陷；该制作方法的步骤包括有：（a)在该晶粒面的晶粒导电线路的第一导电段上定置一组件晶粒，将该晶粒的第一电极电性地连结至该晶粒导电线路的第一导电段，并将该组件晶粒的第二电极电性地连结至该晶粒导电线路的该第二导电段；（b)以电性绝缘物质水气密地完全包覆该基板该晶粒面上的这些组件晶粒及其所有这些导电线路；（C〉于该基板反对于该晶粒面的焯接面上，实质位于该第一及第二导电段间的位置进行蚀刻，其蚀达到可使该第一及第二导电段互相电性分隔开的深度，并形成侧壁凹陷；与(d)切割该被水气密封的基板，以将所有这些组件晶粒分割成为个体独立的离散式电路组件。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下面结合优选实施例并配合附图进行详细说明。附图说明
图1是用于制作本发明电路组件的平片型封装优选实施例电路组件的基板晶粒面的立体图；
图2是图1的局部放大图，显示基板晶粒面的初始导电线路的构形细节；
图3是图1基板的横截面图；
图4的横截面图显示一离散式电路组件晶粒被定置于基板的晶粒面上，并形成组件电极的电性连结；
图5的横截面图显示图4的离散式电路组件被水气密性材料包覆；图6的横截面图显示图5基板的焊接面进行蚀刻处理后的构造；图7:是图6基板的焊接面的立体图；
图8的横截面图显示图6基板的焊接面进行绝缘材料填补处理后的构造；
图9的横截面图显示图8的基板构造被切割成分离的离散式电路组
件；
图10:是本发明平片型离散式电路组件封装的横截面图，其中显
示两电接触端子的凹陷侧面；
图11是根据本发明一优选实施例制造完成并经切割分离的一电路
组件，其单体构造的后视立体图；
图12是图11组件单体构造的焊接面的立体图；
图13及图14分别是本发明另一电路组件单体构造的背面及焊接
面的立体图，其具有四个电接触端子；
图15及图16分别是本发明又一电路组件单体构造的背面及焊接
面的立体图，其具有双排各四个电接触端子； 图17是本发明另一电路组件单体构造的焊接面的立体图；与
图18是本发明另一电路组件单体构造的焊接面的立体图，其具有
四面排列的多个电接触端子。
具体实施方式图1显示用于制作本发明电路组件平片型封装优选实施例电路组 件的基板晶粒面的立体图。如图所示，用以承载整个矩阵排列的，典
型多达数百个离散式电路组件的基板100，其晶粒面110的表面上有 多组成对的离散式电路组件的初始导电线路111A， 111B, 112A, 112B，...及116A， 116B等，其排列于如图中所显示的， 一个二维正 交的矩阵之中。注意到基板100本身，在此制作过程早期阶段，亦被 使用作为本发明整批制作，数量众多的电路组件的基础承载片板用途。
图1所显示的基板，作为本发明离散式电路组件的基础，其基板 整片为具有良好导电性的板材，其可以是，例如铜质片材所制作形成 的板材。图1中所显示基板100其上的所有导电线路，可以利用诸如 显影蚀刻之类的技术(photolithography)制作而成。
图2是图1的局部放大图，其显示基板晶粒面的初始导电线路的 构形细节。图1及2之中，每一个以虚线所围绕的矩形区域，如同后 面所将说明的，是代表一个离散电路组件的实体范围。例如图2所示， 虚线124所标示的范围是本发明一个完整离散式电路组件的实体范 围，其中，在范围124内大致中心之处，如虚线区域154所标示的位 置，是组件晶粒所将定置的位置。
注意到如图2的立体图中所显示的，导电线路在基板100晶粒面 110上沿其长轴方向(图中的水平方向)的不对称图形。依据本发明离散 式电路组件的一优选实施例，其导电线路于图2中所显示一个别组件 的组件个体脚印(component footprint)范围122内，沿其短轴方向(阁 中的垂直方向),导电线路112A与112B实质上是呈现大致对称的图形。
导电线路112A与112B，实质上，是属实体互相独立的两导电图 形。导电线路112A与112B两者各具有一段朝向组件中心延伸的导电 线段。两导电线路其中的一朝向组件中心，即组件晶粒所将定置的定 位延伸，另一导电线路则未依相当幅度向中心延伸，以便两者实体互 不接触。
在图2所显示的实施例中，右侧的导电线路112A是向组件中心延 伸较多的导电线路段落。不过，如同本领域普通技术人员所可以理解 的，若安排左侧的导电线路延伸到达组件中心，也同样是可行的作法。
图3是图1及2基板的横截面图，其是沿着图1及2中的导电线路113A， 113B, 114A及114B等的长轴方向所截取的横截面图。注 意到图3的横截面图显示，基板100及其晶粒面110上的所有导电线 路全皆是由单一片诸如铜质的导电片材制作出来的。
接着便可以将离散式电路组件的晶粒定置于图3所示的定位上。 例如，图中的一组件单位124的范围内， 一组件晶粒即会被定置于位 置154上。图4的横截面图即显示一离散式电路组件的晶粒414被定 置于基板100的晶粒面110上。组件晶粒414的电极,并且与基板100 上的晶粒面110上导电线路114A电性地连结。
晶粒414与导电线路114A的电性接合可以利用，例如，以电气 炉加热，使预先形成于晶粒414下表面与/或导电线路154位置上的焊 锡熔化，冷却后将晶粒414焊着于导电线路114A的定位154上。若 为了大功率的需求，晶粒414下表面与导线路114A之间的永久性电 性结合可以，例如，形成共晶(eutectic)，以便承受大电流通过。
当电路组件晶粒414下表面的电极与晶粒面上的导电线路114A 达成稳固电性接合后，晶粒414另一端，亦即，顶端上的另一电极， 便可以如图4所示利用诸如跳接线434而与基板100晶粒面110上的 另一导电线路114B,透过导线434而电性地接合。
当完成图4所示的架构之后，各组件晶粒的电极便已电性地连结 到其各自基板范围(图1及2中以虚线所标示出来的组件范围)内的对应 软焊接触端子上。此时，各组件的电性结构已建构完成，但仍排列于 矩阵中的各个离散式电路组件，便可以进行水气密封(hermetic seal) 的处理。图5的横截面图即显示图4的离散式电路组件晶粒被水气密 性材料500包覆的情形。此种密封包覆可以，例如，利用模铸的方式 进行。只需利用模具在基板100的晶粒面110上方形成一个高度适宜 的空间，便可以利用，例如，将熔融(软化)的水气密封材质注入该空间 内，而可以方便而容易地制成水气密封装500，以将晶粒413， 414等
保护于其中。
之后，如图6的横截面图所显示的，此时可以进行基板100焊接 面的处理。基本上，基板100的焊接面可利用微影技术进行受控的蚀 刻处理，将基板焊接面上指定位置处的导电材质蚀入设定的深度。此 受控的蚀刻处理可以将每一组件单元的个别电极对应导电线路电性地
9分离开，即如图6的横截面图所显示的构造。以图6中的组件晶粒414 所属的电路组件为例，已经水气密封装层500所保护住的晶粒414， 其底面电极的导电线路114A与其顶面电极的导电线路114B，两者之
间经此蚀刻处理即如图6的横截面图所显示的，便可以电性地隔绝开 来。
同样的，图6中的受控蚀刻处理，亦可以将相邻两组件单元之间 的相邻导电线路电性地隔绝分离。例如，图中晶粒414及413两者各 自的底面电极导电线路114A及顶面电极导电线路113B亦已被电性地 隔绝分开。注意到如图6所显示的，此时在基板100的焊接面的各相 邻导电线路之间所露出是为封装材料500。
图7为图6基板的焊接面的立体图，其中显示了基板100在此制 造过程阶段中其焊接面的构造细节。注意到基板100底面210此时所 露出，凸浮出于基板大致平坦的平面之上的，是前述各晶粒导电线路 所形成的组件电极。例如，图中虚线范围123内包含了组件电极123A 及123B。
接着，如图8的横截面图所显示的，基板100焊接面210表面所 露出的各电极之间，此时即可以填入绝缘性的材质。此填补处理可以 增补组件的整体机械强度。例如，组件晶粒414于基板焊接面的两电 极124A及124B之间，可以填入绝缘物质814。填补物质可使用任何 适当的绝缘材料，但优选者应为与封装500所使用者相同的物质。
图8的基板构造此时即可加以切割成分离的离散式电路组件。注 意到两相邻组件之间的切割，实质上可以对准两组件间的间隔中心线 而进行切割。如图9所示，切割图中组件914即须沿切割道944与945 进行切割。此外，如同可以理解的，沿着图中所未标示，实质上垂直 于切割道944与945的方向，亦须进行二道切割，才能完整地将组件 914分离出来。
图10为本发明平片型离散式电路组件封装的横截面图，其中显示 组件封装914的两电接触端子，即电极124A及124B各皆具有凹陷的 侧面。例如，电极端子124A外侧侧壁有凹陷1024及1025，其内侧 侧壁则有凹陷1026及1022，而电极端子124B外侧侧壁有凹陷102了 及1028，其内侧侧壁则有凹陷1029及1023。这些电极垂直侧壁上的凹陷部份，可以利用控制前述导电段进行蚀刻时的蚀刻时间长度而达 成。这些凹陷区的存在有助于封装材质稳固地抓固两导电接触端子。
图11显示依据本发明一优选实施例，应用本发明电路组件的平片 型封装制作方法而制造完成并经切割分离的一电路组件，其单体构造
的背面的立体图。图12则显示图11组件单体构造的焊接面的立体图。 图13及14分别显示本发明另一电路组件单体构造的背面及焊接 面的立体图。此电路组件可为两个类如图11及12中组件单体的连结， 其具有四个电接触端子。注意到图中组件1300的电接触端子1311， 1313等，与图11中组件1100的端子1111相类似的，是具有露出于 组件本体表面以外的大面积导电接面。
图15及16则分别显示本发明又一电路组件单体构造的背面及焊 接面的立体图，其可为四个类如图11中的组件单体的连结，具有双排 各四个电接触端子。图中组件1500的电接触端子1511， 1513等，与 图11中组件1100的端子1111相类似。图13至16所显示的多电接 触端子电路组件可适用于，例如，排二极管等的整合式主动或被动电 路组件。
另一方面，图17显示本发明另一电路组件单体构造的焊接面的立 体图。此电路组件1700的三个电接触端子1711， 1713及1712是依 不对称形态安排的，可适用于诸如需要使用三个接脚的晶体管等离散 式电路组件的需求。
图18还显示本发明另一电路组件单体构造的焊接面的立体图，其 具有四面排列的多个电接触端子。注意到图中的电路组件1800在其两 较宽侧面各具有四个电接触端子(1811, 1813,化15及1817与化12， 1814， 1816及1818),而其较窄侧面则各只有一个电接触端子1821 与1822。电路组件1800的此种电接触端子安排同样可适用于，例如， 排二极管或排晶体管等的整合式主动或被动电路组件。在一种典型的 组件接脚分派方式之中，宽侧的电接触端子可以为组件1800所内含多 个个别离散式电路组件的信号接脚，例如二极管的正负极接脚，而其 窄侧的电接触端子则可供诸如接地，或诸如共阳或共阴排二极管的共 同电源或共同接地端。
如同本领域普通技术人员所可以理解的，虽然图中的电路组件1800，其实质上位于左右两侧的组件侧面只具有单一个电接触端子， 但其亦可以安排多于一个的电接触端子，以适合于不同的组件的需要。虽然前面的说明文字已以本发明优选实施例的一个完整的说明， 但其各种的修改变化，变动的构造及等效者的应用仍是可能的。例如， 虽然前述实施例的详细说明中只广泛地以离散式电路组件来说明本发明，但如同本领域普通技术人员所可以理解者，SMT型式下，EIA标 准芯片的各种尺寸的离散式二极管，诸如Zener, Schottky等，或者离散式电容，无论是有否极性，或者离散式电阻，甚至是主动或集成 电路本质，不论是需使用二电性接头或多于二电性接头的电路组件， 皆是可以适用于本发明所揭示的制作方法。此外，本发明不但适用于 常见的1310， 1306，以及0805等SMT型EIA标准芯片尺寸，其还 特别适于更为小型的SMT型离散式电路组件。再例如，该板的焊接面 上的这些导电线路上还可覆有一镍层与或一金层。此外，虽然本发明 说明文字段落中强调了高功率的应用，但如同本领域普通技术人员所 可以理解的，本发明的平片型封装同样亦可适用于非高功率，诸如信号组件的用途。因此，前面的描述说明即不应被拿来限定本发明，而 其保护范围应以权利要求来加以界定。