用总线进行通信的处理系统及在发送组件与接收组件之间经由总线进行通信的方法转让专利
申请号 : CN200680013745.5
文献号 : CN100595747C
文献日 : 2010-03-24
发明人 : 理查德·杰拉尔德·霍夫曼 , 马克·迈克尔·谢弗
申请人 : 高通股份有限公司
摘要 :
本发明揭示一种处理系统，其具有由总线连接的发送组件和接收组件。所述总线可配置有发射和接收通道。所述发射通道可具有多个子通道。所述发送组件可经配置以在所述子通道的每一者上广播包含所述子通道每一者上的读取和写入地址位置、读取和写入控制信号和写入数据的信息。所述接收组件可经配置以响应于在所述子通道中的任一者上广播的信息来存储写入数据并检索读取数据，且在所述接收通道上将所述检索的读取数据广播到所述发送组件。所述发送组件可进一步经配置以向所述接收组件提供针对所述子通道每一者的独立信令，所述独立信令足以允许所述接收组件确定在所述子通道每一者上广播的信息类型。
权利要求 :
1.一种用总线进行通信的处理系统，其包含：
总线，其具有发射和接收通道，所述发射通道具有多个子通道，其中 每一子通道经配置以广播多种类型的信息；
发送组件，其经配置以在所述子通道中的每一者上广播包含读取和写 入地址位置、读取和写入控制信号和写入数据的信息；以及接收组件，其经配置以响应于在所述子通道中的任一者上广播的所述 信息来存储所述广播的写入数据并检索读取数据，且经进一步配置，在 所述接收通道上将所述检索的读取数据广播到所述发送组件；
其中所述发送组件进一步经配置以向所述接收组件提供针对所述子 通道每一者的独立信令，所述独立信令足以允许所述接收组件确定在所 述子通道每一者上广播的信息类型。
2.根据权利要求1所述的处理系统，其中所述发送组件经配置以进一步向 所述接收组件提供所有所述子通道共用的信令。
3.根据权利要求2所述的处理系统，其中所述所有所述子通道共用的信令 包括信号，所述信号指示在所述子通道每一者上广播的所述信息是有效 的。
4.根据权利要求1所述的处理系统，其中所述接收组件进一步经配置以向 所述发送组件提供所有所述子通道共用的信令。
5.根据权利要求4所述的处理系统，其中所述所有所述子通道共用的信令 包括信号，所述信号指示所述接收组件能够接收所述信息。
6.根据权利要求5所述的处理系统，其中所述发送组件进一步经配 置以继续广播在所述独立信令指示所述接收组件不能够接收所述信息的 期间曾在所述子通道每一者上广播的所述信息。
7.根据权利要求1所述的处理系统，其中所述独立信令进一步包括多个第 一信号，所述子通道的每一者各有一个信号，且其中所述第一信号中的 每一者指示在其各自子通道上广播的所述信息是有效的。
8.根据权利要求1所述的处理系统，其中所述接收组件进一步经配置以向 所述发送组件提供针对所述子通道的每一者的第二独立信令，所述第二 独立信令包括多个第二信号，所述子通道的每一者各有一个信号，且其 中所述第二信号中的每一者指示所述接收组件能够接收在其各自子通 道上广播的所述信息。
9.根据权利要求8所述的处理系统，其中所述发送组件进一步经配置以继 续广播在一特定子通道的所述信号指示所述接收组件不能够接收所述 信息的期间曾在所述特定子通道上广播的所述信息。
10.根据权利要求9所述的处理系统，其中所述发送组件进一步经配置以继 续在所述特定子通道上广播所述信息。
11.一种在发送组件与接收组件之间经由总线进行通信的方法，所述方法包 含：在一发射通道的多个子通道中的每一者上从所述发送组件向所述接 收组件广播包含读取和写入地址位置、读取和写入控制信号和写入数据 的信息，其中所述每个子通道经配置，以广播多种类型的信息；
从所述发送组件向所述接收组件提供针对所述子通道每一者的独立 信令，所述独立信令足以允许所述接收组件确定在所述子通道每一者上 广播的信息类型；
响应于在所述子通道任一者上广播的所述信息来存储所述写入数据 并检索读取数据；
基于在所述发射通道上广播的所述读取地址位置和所述读取控制信 号而检索读取数据；以及在一接收通道上将所述检索的读取数据广播到所述发送组件。
12.根据权利要求11所述的方法，其进一步包含通过所述子通道的每一者 从所述发送组件向所述接收组件提供所有所述子通道共用的信令。
13.根据权利要求12所述的方法，其中所述所有所述子通道共用的信令包 括信号，所述信号指示在所述子通道每一者上广播的所述信息是有效 的。
14.根据权利要求11所述的方法，其进一步包含从所述接收组件向所述发 送组件提供所有所述子通道共用的信令。
15.根据权利要求14所述的方法，其中所述所有所述子通道共用的信令包 括信号，所述信号指示所述接收组件能够接收所述信息。
16.根据权利要求15所述的方法，其进一步包含继续广播在所述信号指示 所述接收组件不能够接收所述信息的期间曾在所述子通道每一者上广 播的所述信息。
17.根据权利要求11所述的方法，其中独立信令进一步包括多个信号，所 述子通道的每一者各有一个信号，且其中所述多个信号中的每一者指示 在其各自子通道上广播的所述信息是有效的。
18.根据权利要求11所述的方法，其进一步包含从所述接收组件向所述发 送组件提供和所述子通道相关联独立信令，所述独立信令包括多个信 号，所述子通道的每一者各有一个信号，且其中所述信号中的每一者指 示所述接收组件能够接收在其各自子通道上广播的所述信息。
19.根据权利要求18所述的方法，其进一步包含继续广播在和所述特定子 通道相关联的所述信号指示所述接收组件不能够接收所述信息的期间 曾在该特定子通道上广播的所述信息。
20.根据权利要求19所述的方法，其中所述信息的广播在一和所述特定子 通道不同的子通道上继续。
说明书 :
技术领域
本揭示内容大体上涉及数字系统，且更具体地说，涉及一种可伸缩总线结构。
背景技术
计算机已经通过使得能仅通过敲击几下键盘来执行复杂的处理任务而使电子产业 发生重大变化。这些复杂的任务涉及多得惊人的复杂组件，所述组件使用总线以快速且 高效的方式彼此通信。总线是计算机中组件之间的通道或路径。
驻留在计算机中的很多总线传统上实施为共享总线。共享总线提供任何数目的组件 经由共同路径或通道进行通信的手段。近些年来，共享总线技术已经在很大程度上由点 到点切换连接取代。当总线上两个组件彼此通信时，点到点切换连接提供其之间的直接 连接。可使用多个直接链路来允许若干组件同时进行通信。
典型的计算机包括微处理器及系统存储器。高带宽系统总线可用于支持所述两者之 间的通信。另外，还可存在较低性能的外围总线，其用于将数据传送到较低带宽的外围 设备。在一些情况下，还可存在配置总线，其用于编程各种资源的目的。桥接器可用于 在较高与较低带宽总线之间有效传送数据，以及提供必要的协议转译。这些总线中的每 一者由于其之间的性能要求的广泛差异而在过去用不同协议来实施。
在计算机中使用多个总线结构多年来已经提供了一种切实可行的解决方案。然而， 随着面积和功率变为集成电路的主要设计考虑因素，越来越需要降低总线结构的复杂 性。
驻留在计算机中的很多总线传统上实施为共享总线。共享总线提供任何数目的组件 经由共同路径或通道进行通信的手段。近些年来，共享总线技术已经在很大程度上由点 到点切换连接取代。当总线上两个组件彼此通信时，点到点切换连接提供其之间的直接 连接。可使用多个直接链路来允许若干组件同时进行通信。
典型的计算机包括微处理器及系统存储器。高带宽系统总线可用于支持所述两者之 间的通信。另外，还可存在较低性能的外围总线，其用于将数据传送到较低带宽的外围 设备。在一些情况下，还可存在配置总线，其用于编程各种资源的目的。桥接器可用于 在较高与较低带宽总线之间有效传送数据，以及提供必要的协议转译。这些总线中的每 一者由于其之间的性能要求的广泛差异而在过去用不同协议来实施。
在计算机中使用多个总线结构多年来已经提供了一种切实可行的解决方案。然而， 随着面积和功率变为集成电路的主要设计考虑因素，越来越需要降低总线结构的复杂 性。
发明内容
在本发明的一个方面中，一种处理系统包括：具有发射和接收通道的总线，所述发 射通道具有多个子通道；发送组件，其经配置以在所述子通道的每一者上广播信息，所 述信息包含读取和写入地址位置、读取和写入控制信号以及写入数据；以及接收组件， 其经配置以响应于在任何所述子通道上广播的信息而存储写入数据并检索读取数据，且 在接收通道上将所检索的读取数据广播到发送组件。发送组件进一步经配置以向接收组 件提供针对所述子通道每一者的独立信令，所述独立信令足以允许接收组件确定在子通 道每一者上广播的信息类型。
在本发明的另一方面中，可执行一种在发送组件与接收组件之间经由总线通信的方 法。所述总线包括发射和接收通道，且所述发射通道具有多个子通道。所述方法包括： 在所述子通道每一者上从发送组件向接收组件广播信息，所述信息包含读取和写入地址 位置、读取和写入控制信号以及写入数据；从发送组件向接收组件提供针对所述子通道 每一者的独立信令，所述独立信令足以允许接收组件确定在子通道每一者上广播的信息 类型；响应于在任何所述子通道上广播的信息而存储写入数据并检索读取数据；以及在 接收通道上将所检索的读取数据广播到发送组件。
应了解，所属领域的技术人员将从以下详细描述中容易了解本发明的各种实施例， 其中以说明方式展示和描述本发明的各种实施例。正如将认识到，本发明能够具有其它 和不同实施例，且其若干细节能够在各种其它方面进行修改，所有这些都不会偏离本发 明的精神和范围。因此，应认为图式和详细描述在本质上是说明性的而并非限制性的。
在本发明的另一方面中，可执行一种在发送组件与接收组件之间经由总线通信的方 法。所述总线包括发射和接收通道，且所述发射通道具有多个子通道。所述方法包括： 在所述子通道每一者上从发送组件向接收组件广播信息，所述信息包含读取和写入地址 位置、读取和写入控制信号以及写入数据；从发送组件向接收组件提供针对所述子通道 每一者的独立信令，所述独立信令足以允许接收组件确定在子通道每一者上广播的信息 类型；响应于在任何所述子通道上广播的信息而存储写入数据并检索读取数据；以及在 接收通道上将所检索的读取数据广播到发送组件。
应了解，所属领域的技术人员将从以下详细描述中容易了解本发明的各种实施例， 其中以说明方式展示和描述本发明的各种实施例。正如将认识到，本发明能够具有其它 和不同实施例，且其若干细节能够在各种其它方面进行修改，所有这些都不会偏离本发 明的精神和范围。因此，应认为图式和详细描述在本质上是说明性的而并非限制性的。
附图说明
在附图中，以实例方式而并非限制方式说明本发明各方面，其中：
图1是说明处理系统中两个组件之间经由双通道总线的点到点连接的实例的概念方 框图；
图2是展示具有经由双通道总线的点到点连接的处理系统中两个组件之间的读取和 写入操作的时序图；
图3是说明处理系统中两个组件之间的经由高性能双通道总线的点到点连接的实例 的概念方框图；
图4是说明在图3的高性能总线的一个实施例中广播信息的方式的图形图；
图5是说明在图3的高性能总线的另一实施例中广播信息的方式的图形图；
图6是说明处理系统中两个组件之间经由低带宽双通道总线的点到点连接的实例的 概念方框图；
图7是说明在图5的低带宽总线的一个实施例中广播信息的方式的图形图；以及
图8是说明高性能组件与较低带宽组件之间通过桥接器的点到点连接的实例的概念 方框图。
图1是说明处理系统中两个组件之间经由双通道总线的点到点连接的实例的概念方 框图；
图2是展示具有经由双通道总线的点到点连接的处理系统中两个组件之间的读取和 写入操作的时序图；
图3是说明处理系统中两个组件之间的经由高性能双通道总线的点到点连接的实例 的概念方框图；
图4是说明在图3的高性能总线的一个实施例中广播信息的方式的图形图；
图5是说明在图3的高性能总线的另一实施例中广播信息的方式的图形图；
图6是说明处理系统中两个组件之间经由低带宽双通道总线的点到点连接的实例的 概念方框图；
图7是说明在图5的低带宽总线的一个实施例中广播信息的方式的图形图；以及
图8是说明高性能组件与较低带宽组件之间通过桥接器的点到点连接的实例的概念 方框图。
具体实施方式
希望下文结合附图陈述的详细描述作为对本发明各种实施例的描述，而不希望其代 表其中可实践本发明的仅有实施例。所述详细描述包括用于提供对本发明的彻底理解的 目的的特定细节。然而，所属领域的技术人员将明了，可在没有这些特定细节的情况下 实践本发明。在一些例子中，以方框图形式展示众所周知的结构和组件，以便避免混淆 本发明的概念。首字母缩略词和其它描述性术语可仅仅出于方便且清楚起见而使用，且 不希望限制本发明范围。
处理系统中的各种组件可经由总线进行通信。所述总线可在带宽和时钟频率方面是 可伸缩的，以支持各种组件的带宽要求。所述总线还可使用用于所有可伸缩配置的通用 结构和信令协议。这可通过将总线的信令协议缩减到仅发射或接收信息所必要的那些信 号来实现。
总线结构可包括“发射通道”，其提供用于将信息以时分多工型式从发送组件广播到 接收组件的通用媒体。“接收通道”可用于使用与发射通道相同的信号协议来将信息从接 收组件广播到发送组件。
图1是说明此总线结构的概念方框图。在处理系统中展示两个组件之间经由总线的 点到点连接。处理系统100可以是协作以执行一个或一个以上处理功能的组件集合。通 常，处理系统将是计算机或驻留在计算机中，且能够处理、检索和存储信息。所述处理 系统可以是独立系统。或者，处理系统可以嵌入在任何装置中，举例来说包括蜂窝式电 话。
在处理系统100的一个实施例中，总线106是发送组件102与接收组件104之间的 专用总线。在处理系统100的另一实施例中，发送组件102与接收组件104通过总线互 连件(未图示)经由总线106上的点到点连接进行通信。此外，正如所属领域的技术人 员将容易理解，在此揭示内容中描述的发明性方面不限于专用总线或点到点切换连接， 而是可适用于任何类型的总线技术，举例来说包括共享总线。
发送组件102可以是任何类型的总线控制组件，举例来说包括微处理器、数字信号 处理器(DSP)、直接存储器存取控制器、桥接器、可编程逻辑组件、离散门或晶体管逻 辑或任何其它信息处理组件。
接收组件104可以是任何存储组件，举例来说包括寄存器、存储器、桥接器或能够 检索和存储信息的任何其它组件。接收组件的每一地址位置处的存储容量可依据特定应 用和总体设计限制而变化。出于解释目的，接收组件将被描述为具有每地址位置1字节 的存储容量。
发送组件102可从接收组件104进行读取或对其进行写入。在发送组件102对接收 组件104进行写入的情况下，发送组件可在发射通道108上将地址位置、恰当控制信号 和有效负荷广播到接收组件104。“有效负荷”是指与特定读取或写入操作(且在此情况 下，指写入操作)相关联的数据。
控制信号可包括传送限定器。术语“传送限定器”是指描述读取操作、写入操作或 另一总线相关操作的属性的参数。在此情况下，传送限定器可包括“有效负荷大小信号” 以指示有效负荷中含有的数据字节数目。如果有效负荷是多个字节，那么接收组件104 可将有效负荷存储在以在发射通道108上广播的地址位置开始的连续地址位置的块中。 举例来说，如果发送装置102广播地址位置100HEX且随后广播4字节有效负荷，那么接 收组件104可将有效负荷写入到以100HEX开始且以103HEX结束的连续地址位置的块中。
控制信号还可包括写入字节启用。“写入字节启用”可用于指示发射通道108上的哪 个字节路线将用于广播写入操作的有效负荷。举例来说，在32位发射通道108上广播的 2字节有效负荷可使用4字节路线中的2个字节。写入字节启用可用于向接收组件104 指示发射通道108上的所述2字节路线中的哪个将用于广播有效负荷。
在发送组件102从接收组件104进行读取的情况下，地址位置和恰当的传送限定器 可能是需要在发射通道108上广播的仅有信息。传送限定器可包括有效负荷大小信号以 指示有效负荷中含有的数据字节数目。接收组件104可确认广播并在接收通道110上发 送有效负荷。如果有效负荷是多个字节，那么接收组件104可从以在发射通道108上广 播的地址位置开始的连续地址位置的块中读取有效负荷。举例来说，如果发送装置102 广播地址位置200HEX且请求4字节有效负荷，那么接收组件104可从以200HEX开始且以 203HEX结束的连续地址位置的块中检索有效负荷。
在迄今描述的处理系统的实施例中，发送组件102具有对发射通道108的全部控制。 而且，发射和接收通道108和110是完全独立的，且因此发送组件进行的地址位置、控 制信号和写入数据广播可与接收组件104进行的读取数据广播一致。“写入数据”是指由 发送组件102广播的数据，且“读取数据”是指从接收组件104读取且在接收通道110 上广播的数据。
在处理系统的一个实施例中，写入操作的有效负荷在发射通道108上跟随其相应地 址位置的广播而广播。在此实施例中，可在针对写入操作的地址位置与有效负荷广播之 间插入一个或一个以上读取操作请求，但在起始新的写入操作之前广播有效负荷。在这 些条件下，接收组件104可容易地识别任何特定写入操作的有效负荷。
在处理系统的其它实施例中，可由发送组件102通过在广播单个有效负荷之前在发 射通道108上广播一系列地址位置连同恰当控制信号来起始多个写入操作。在此情况下， 应当使用允许接收组件104将在发射通道108上广播的每一有效负荷关联到其相应地址 位置的协议。所述协议还应提供供发送组件102将在接收通道110上广播的每一有效负 荷关联到在发射通道108上广播的其相应地址位置的方式。一种用以将地址位置关联到 有效负荷的方式是通过隐式寻址方案。隐式寻址方案可提供与针对写入操作广播地址位 置具有相同次序的在发射通道108上的有效负荷广播。隐式寻址方案还可提供与针对读 取操作在发射通道108上广播地址位置具有相同次序的在接收通道110上的有效负荷广 播。
“传送标签”可用作隐式寻址方案的替代方案。发送组件102可为每一读取和写入 操作分派传送标签。传送标签可包括于在发射通道108上广播的传送限定器中。在写入 操作的情况下，发送组件102可发送传送标签连同有效负荷，且接收组件104可使用从 传送限定器恢复得到的传送标签来识别有效负荷。在读取操作的情况下，接收组件104 可发送恢复的传送标签连同有效负荷，且发送组件可使用发送标签来识别有效负荷。
迄今所描述的各种概念可使用任何数目的协议来实施。在随后的详细描述中，将展 现总线协议的实例。此总线协议经展现以说明处理系统的发明性方面，应了解此类发明 性方面可与任何适合的协议一起使用。以下在表格1中展示用于发射通道的基本信令协 议。所属领域的技术人员将容易地在实际实施本文所述的总线结构的过程中改变信号且/ 或向此协议添加信号。
表格1
信号 定义 驱动方 时钟 参考时钟信号 系统 有效 有效信息正在发射通道上广播 发送组件 类型(2:0) 指示正被广播的信息类型 发送组件 传送确认 指示接收组件准备好接收写入数据 接收组件 发射通道 由发送组件驱动以广播信息的通道 发送组件
相同信令协议可用于如以下表格2中所示的接收通道。
表格2
信号 定义 驱动方 时钟 参考时钟信号 系统 有效 有效信息正在接收通道上广播 接收组件 类型(2:0) 指示正被广播的信息类型 接收组件 传送确认 指示发送组件准备好接收读取数据 发送组件 接收通道 由接收组件驱动以广播信息的通道 接收组件
表格3中展示此信令协议中所使用的类型字段的定义。
表格3
类型值 定义 000 保留 001 有效写入地址位置 010 有效写入控制信号 011 有效写入数据 100 保留 101 有效读取地址位置 110 有效读取控制信号 111 有效读取数据
表格4中展示此信令协议中的有效和传送确认信号的定义。
表格4
有效；传送确认 定义 0；0 不在广播有效信息，且在另一末端处的组件尚未准备好接收广播 0；1 不在广播有效信息，但在另一末端处的组件准备好接收广播 1；0 正在广播有效信息，但在另一末端处的组件尚未准备好接收广播 1；1 正在广播有效信息，且在另一末端处的组件准备好接收广播
图2是说明经由32位发射通道和32位接收通道的读取和写入操作的时序图。系统 时钟202可用于同步发送组件与接收组件之间的通信。系统时钟202经展示为具有十一 个时钟周期，为易于解释起见依次编号每一周期。
写入操作可在第二时钟周期203期间由发送组件起始。这可通过确立有效信号204 并设置类型字段206以发信号通知用于写入操作的地址位置的广播来实现。地址位置还 可经由发射通道208广播到接收组件。响应于此广播，接收组件将地址位置存储在其地 址队列中。在第二时钟周期203的末端，发送组件检测发送确认信号210的确立，并确 定已经接收到地址位置的广播。
地址位置广播之后可以是第三时钟周期205中针对写入操作的控制信号广播。发送 组件可通过保持有效信号204被确立并恰当地改变类型字段206来向接收组件警报控制 信号广播。控制信号广播可包括用于写入操作的传送限定器和写入字节启用。在此情况 下，传送限定器可包括指示8字节有效负荷的有效负荷大小信号。写入字节启用可指示 所述8字节有效负荷将在发射通道208的所有字节路线上广播。接收组件可根据此信息 确定将在两个时钟周期上广播有效负荷广播。在第三时钟周期205的末端，发送组件检 测到传送确认信号210的确立，且确定已经接收到控制信号广播。
用于写入操作的有效负荷的最初4字节可在第四时钟周期207期间在发射通道208 上广播。发送组件可通过保持有效信号204被确立且改变类型字段206以发信号通知有 效负荷广播来向接收组件警报有效负荷广播。在没有传送标签的情况下，接收组件基于 早先论述的隐式寻址方案来将写入数据辨认为有效负荷的最初4字节。响应于此广播， 可将有效负荷的最初4字节写入到接收组件。在第四时钟周期207的末端，发送组件检 测到传送确认信号210的确立，并确定已经接收到有效负荷的最初4字节的广播。
在随后时钟周期209中，随着有效负荷的第二4字节在发射通道208上广播，有效 信号204和类型字段206保持未变化。然而，传送确认信号210不再由接收组件确立， 从而指示其不能接受广播。发送组件可检测到在此第五时钟周期209的末端传送确认信 号210不被确立，且在随后时钟周期211中重复有效负荷的第二4字节的广播。发送组 件可持续在每个时钟周期广播有效负荷的第二4字节，直到发送组件检测到来自接收组 件的传送确认信号210的确立为止。在此情况下，只需要一次重复广播，且可在第六时 钟周期中将有效负荷的第二4字节写入到接收组件。在第六时钟周期211的末端，发送 组件检测到传送确认信号210的确立，并确定已经接收有效负荷的第二4字节的广播。
读取操作可在第七时钟周期213期间由发送组件起始。这可通过确立有效信号204 并设置类型字段206以发信号通知用于读取操作的地址位置的广播来实现。地址位置可 接着经由发射通道208广播到接收组件。响应于此广播，接收组件将地址位置存储在其 地址队列中。在第七时钟周期213的末端，发送组件检测到传送确认信号210的确立， 并确定已经接收到地址位置的广播。
地址位置广播之后可以是在第八时钟周期215中针对读取操作的控制信号广播。发 送组件可通过保持有效信号204被确立并恰当地改变类型字段206来向接收组件警报控 制信号广播。控制信号广播可包括用于读取操作的传送限定器。在此情况下，传送限定 器可包括指示4字节有效负荷的有效负荷大小信号。接收组件可根据此信息确定可在一 个时钟周期上广播有效负荷广播。在第八时钟周期215的末端，发送组件检测到传送确 认信号210的确立，且确定已经接收到控制信号广播。
由于接收组件的读取等待时间的缘故，在读取数据可用之前可能经历若干时钟周期 的延迟。一旦所述4字节有效负荷可用，接收组件便可确立有效信号212且确立类型字 段214，从而发信号通知在接收通道216上的有效负荷广播。由于传送确认信号218由 发送组件确立，因而有效负荷的广播可在一个时钟周期中完成。接收组件在第十时钟周 期219的末端检测到传送确认信号218的确立，且确定已经接收到有效负荷广播。
图3是说明两个组件之间经由高性能总线的点到点连接的概念方框图。高性能总线 的发射和接收通道108和110可实施为多个子通道，其中每一子通道为32位宽。在实际 实施方案中，子通道的数目和每一子通道的宽度可依据特定应用的性能要求而变化。在 此实例中，发射通道包括四个32位子通道108a-108d，且接收通道包括两个32位子通 道110a-110b。此实施方案可适用于(例如)计算机中的系统总线或任何其它高性能总 线。术语“子通道”是指可在所广播的信息类型方面独立于通道中其它电线或导体而控 制的一组电线或导体。举例来说，发送组件可在单个时钟周期中在一个子通道108a上广 播32位地址位置，在另一子通道108b上广播包括传送限定器和写入字节启用的32位控 制信号，且在剩余两个子通道108c和108d上广播8字节的写入数据。
在迄今描述的处理系统的各种实施例中，接收通道仅专用于有效负荷广播。因此， 在这些实施例中不需要将接收通道分解为多个子通道。可实施单个64位接收通道，且因 此降低了信令要求。然而，在处理系统的一些实施例中，可扩展信令协议中的类型字段 以允许在接收通道110上广播其它信息。举例来说，可在接收通道110上广播“写入响 应”以向发送组件发信号通知已经将数据写入到接收组件104。写入响应可使用保留类 型字段中的一者而在接收通道110上加以广播。在此情况下，可能有用的是具有两个独 立受控的32位子通道，使得读取数据和写入响应可同时在接收通道110上广播。通过两 个32位子通道，便可能同时广播4字节读取数据、2字节读取数据和32位写入响应或 两个32位写入响应。另一方面，单个64位接收通道110可仅能够在任何给定时钟周期 中支持读取数据或写入响应。
以类似方式，发射通道还可经扩展以包括广播在许多总线协议中常见的其它类型的 信息(例如标准命令)。举例来说，附接到总线的微处理器可能需要将信号广播到系统中 的其它组件，例如TLB同步命令或TLB无效命令。这些命令可在类型字段中予以分类， 而不需要额外信令。
子通道信令可依据设计者偏好、特定应用和总体设计限制而以多种方式来实施。在 处理系统的一个实施例中，每一子通道可具备独立信令能力。更具体地说，每一子通道 具有其自身的信号组(包括有效和传送确认信号)以及其自身的类型字段。通过此方法， 未能在一个子通道上检测到来自接收组件的经确立的传送确认信号不会影响其它子通道 上的广播。在此情况下，发送组件只需要在时钟周期末端其传送确认信号未被确立的子 通道上继续广播。在处理系统的替代实施方案中，独立信令可限于类型字段，且子通道 可共享共同有效信号和传送确认信号。在此实施例中，接收组件将仅在所有子通道上接 收到广播时才确立传送确认信号。因而，即使在只有一个所述子通道在时钟周期末端不 确认广播时，发送组件也将继续每一子通道上的广播。与在多个子通道上具有独立信令 的处理系统相比，此方法降低了信令要求并减少了处理系统的复杂性。
图4是说明在具有其均具有独立信令能力的四个子通道的发射通道上广播信息的概 念时序图。在此实例中，可在单个时钟周期内在所述四个子通道上完成完整的8字节写 入数据有效负荷广播。更具体地说，在第一时钟周期401期间，发送组件可针对第一写 入操作在第一子通道108a上广播32位地址位置且在第二子通道108b上广播32位控制 信号。发送组件还可在相同时钟周期期间在第三子通道108c上广播有效负荷的较高阶4 字节且在第四子通道108d上广播有效负荷的较低阶4字节。发送组件可针对每一子通道 108a-108d确立有效信号204a-204d并设置恰当的类型字段206a-206d。
发送组件在第一时钟周期401的末端检测到针对每一子通道108a-108d确立传送确 认信号210a-210d，且接着在第二时钟周期403期间起始两个读取操作。两个读取操作 可通过针对第一读取操作在第一子通道108a上广播32位地址位置且在第二子通道108b 上广播32位控制信号来起始。发送组件还可针对第二读取操作在第三子通道108c上广 播32位地址位置且在第四子通道108d上广播32位控制信号。发送组件可针对每一子通 道108a-108d确立有效信号204a-204d并设置恰当的类型字段206a-206d。
发送组件在第二时钟周期403的末端检测到针对每一子通道108a-108d确立传送确 认信号210a-210d，且接着在第三时钟周期405期间起始第二写入操作和第三读取操作。 发送组件可针对第二写入操作在第一子通道108a上广播32位地址位置且在第二子通道 108b上广播32位控制信号。发送组件还可针对第三读取操作在第三子通道108c上广播 32位地址位置且在第四子通道108d上广播32位控制信号。发送组件可针对每一子通道 108a-108d确立有效信号204a-204d并设置恰当的类型字段206a-206d。
在此实例中，在第三时钟周期405的末端，在第一和第二子通道108a和108b上确 立传送确认信号210a-210b，但不在第三和第四子通道108c和108d上确立。发送组件 可检测到在第三和第四子通道108c和108d上未确立传送确认信号210c-210d，且因此 确定其应继续广播用于第三读取操作的地址位置和控制信号。用于第三读取操作的地址 位置和控制信号经展示为在第四时钟407期间分别在第三和第四子通道108c和108d上 广播，但可在任何后续时钟周期期间在任何子通道上广播。
在以上实例中，接收组件经配置以将用于第三读取操作的地址位置和控制信号作为 一对来加以确认。然而，在处理系统的一些实施例中，接收组件可经配置以将用于相同 读取或写入操作的地址位置和控制信号彼此独立地加以确认。类似地，接收组件可经配 置以单独确认有效负荷的较高阶或较低阶字节。在此情况下，需要一种用以将例如第三 读取操作的控制信号广播联系到先前广播的用于相同操作的地址位置的方式。这可以多 种方式来实现。举例来说，一旦用于读取或写入操作的地址位置被发送并由接收组件确 认，便不会广播用于下一读取或写入操作的地址，直到接收组件接收并确认了与当前读 取或写入操作请求相关联的控制信号为止。相同规则可经扩展以涵盖有效负荷广播。举 例来说，如果发送组件检测到针对有效负荷的较高阶字节的广播的传送确认信号，但未 检测到针对有效负荷的较低阶字节的广播的传送确认信号，那么直到接收组件接收并确 认了当前有效负荷广播的较低阶字节时才广播下一有效负荷。
返回到图4，发送组件可在第四时钟周期407期间广播第二写入操作的有效负荷。 这可通过针对第二写入操作而在第一子通道108a上广播有效负荷的较高阶4字节且在第 二子通道108b上广播有效负荷的较低阶4字节来实现，其中在每一子通道108a-108b 上具有恰当信令。发送组件还可针对第三读取操作而在第三子通道108c上广播32位地 址位置且在第四子通道108d上广播32位控制信号，其中在每一子通道108c-108d上具 有恰当信令。发送组件可针对每一子通道108a-108d确立有效信号204a-204d并设置 恰当的类型字段206a-206d。
图5是说明具有共同的有效信号和传送确认信号的在具有四个子通道的发射通道上 广播信息的概念时序图。在此实例中，在最初两个时钟周期期间执行的总线操作类似于 早先结合图4论述的那些操作。也就是说，一完整写入操作在第一时钟周期401期间由 发送组件执行，且两个读取操作在第二时钟周期403期间由发送组件起始。唯一不同之 处是共同有效信号204由发送组件确立，且共同传送确认信号210由接收组件确立。
在第三时钟周期405期间执行的总线操作也类似于针对相同时钟周期结合图4描述 的总线操作。发送组件通过在第一子通道108a上广播32位地址位置且在第二子通道108b 上广播32位控制信号来起始第二写入操作，其中针对每一子通道108a-108b具有恰当 的类型字段206a-206b。同时，发送组件通过在第三子通道108c上广播32位地址位置 且在第四子通道108d上广播32位控制信号来起始第三读取操作，其中再次针对每一子 通道108c-108d具有恰当的类型字段206c-206d。发送组件还确立有效信号204以向接 收组件指示正在子通道108a-108d上广播有效信号。
在第三时钟周期405的末端，发送组件确定接收组件尚未确立传送确认信号210。 接收组件未能确立传送确认信号210可能是由于不能够确认广播的单个子通道的广播引 起的。因而，发送组件将继续在第四时钟周期407期间广播在第三时钟周期405期间广 播的所有信息。或者，发送组件可在稍后时钟周期期间重新广播用于第二写入操作和第 三读取操作的地址位置和控制信号，或在多个时钟周期上重新广播相同地址位置和控制 信号。举例来说，发送组件可在第四时钟周期期间广播用于第二写入操作的地址位置和 控制信号，且在第五时钟周期或任何其它时钟周期期间重新广播用于第三读取操作的地 址位置和控制信号。任何特定总线操作的地址位置和控制信号并不必须在相同时钟周期 期间广播。第三读取操作的地址位置可在第五时钟周期期间重新广播，且相同读取操作 的控制信号可在第六时钟周期期间重新广播。隐式寻址方案可用于防止发送组件在广播 第三读取操作的控制信号之前起始第四读取操作。以此方式，接收组件可将在第五时钟 周期中重新广播的控制信号联系到在第四时钟周期中接收到的地址位置。此外，第二写 入操作和第三读取操作的地址位置和控制信号可在与它们先前广播所在的子通道不同的 子通道上重新广播。在第四时钟周期期间，发送组件可在第二和第三子通道上重新广播 第二写入操作的地址位置和控制信号，且在第一和第四子通道上广播第三读取操作的地 址位置和控制信号。
在此高性能总线实施例中，在同一时钟周期期间起始的总线操作的排序可由位置暗 示。通过在第一子通道108a上广播地址位置而起始的总线操作将在同一时钟周期期间通 过在任何其它子通道108b-108d上广播地址位置而起始的任何其它总线操作之前执行。 通过在第二子通道108b上广播地址位置而起始的总线操作将在通过在第三或第四子通 道108c-108d上广播地址位置而起始的任何其它总线操作之前执行。最后，通过在第三 子通道108c上广播地址位置而起始的总线操作将在通过在第四子通道108d上广播地址 位置而起始的总线操作之前执行。因此，举例来说，如果图5中在第四时钟周期407期 间起始的读取和写入操作的地址位置是相同的，那么接收组件可在将此地址位置处的新 近写入数据提供到接收通道以供传输到发送组件之前进行等待，直到在第五时钟周期409 期间在第一和第二子通道108a和108b上广播的有效负荷写入到所述地址位置为止。
在迄今描述的高性能总线的实施例中，写入数据不需要在广播写入操作请求(即， 地址位置和控制信号)后立即进行广播。其它较高优先级读取操作请求和/或命令可与在 发射通道108上广播的写入数据交错。然而，如果发送组件将读取操作请求和/或命令与 写入数据交错，那么发送组件应当配置有地址补偿机制。
如早先结合图2描述的，发送组件在发射通道208上的广播之后对传送确认信号210 进行取样。如果发送组件未能检测到经确立的传送确认信号210，那么其可在随后时钟 周期期间重复所述广播。所述广播可在每个时钟周期中重复，直到发送组件检测到经确 立的传送确认信号210为止。当地址队列在读取操作请求期间变满且因此不能接受任何 另外的地址位置时可能出现问题。同时，接收组件需要完成待处理的写入操作，以便释 放地址队列中的空间。在此情况下，接收组件被称为死锁。
地址补偿机制经设计以允许在接收组件处于死锁状态时完成写入操作。这可通过限 制发送组件结合读取操作请求而进行的重复广播的数目来实现。如果接收组件不在特定 数目的时钟周期内用传送确认信号来确认读取操作请求，那么发送组件可通过发送剩余 写入数据(代替当前读取操作请求的地址位置)来放弃所述请求。如果没有待处理的写 入操作需要完成，那么不需要放弃读取操作请求的广播。所述广播可持续到接收组件确 认所述请求为止。
如果发送组件不将读取操作请求与写入数据交错，那么可能不需要地址补偿机制。 也就是说，如果写入操作的地址位置随后就是控制信号且接着随后就是写入数据，那么 接收组件将永远不会遇到死锁。然而，这会使接收通道的性能降级，因为发送组件可能 不能够保持充分的读取操作的管线以完全利用接收通道的带宽。
图6是说明两个组件之间经由低带宽总线的点到点连接的概念方框图。所述低带宽 总线可用单个发射通道108和单个接收通道110实施，从而需要较少信号且导致较低功 率耗散。在图6所示的实例中，发送组件102可经由32位发射通道108将信息广播到接 收组件104，且接收组件104可经由32位接收通道110将信息广播回到发送组件102。 或者，此相同总线结构可用较窄总线宽度来实施。
虽然此配置继续允许发射和接收通道108和110同时广播信息，但每一读取或写入 操作现可能需要多个时钟周期，如图7的方框图中所示。在此实例中，使用两个时钟周 期来起始读取操作。更具体地说，32位地址位置可在第一时钟周期701中在发射通道108 上广播，接着在随后时钟周期703中广播32位控制信号。可响应于此请求而从接收组件 读取4字节有效负荷，并将其在第三时钟周期705中在接收通道110上广播。
与在接收通道上广播有效负荷同时，发送组件可起始写入操作。在此情况下，写入 操作使用三个时钟周期。在第三时钟周期705中，发送组件在发射通道108上广播32位 地址位置，随后在第四时钟周期707中广播32位控制信号，随后在第五时钟周期709中 广播4字节有效负荷。
在许多处理系统中，一些装置可能需要高带宽互连，而其它装置能用低得多的带宽 互连来充分操作。通过使用可伸缩总线结构，桥接器实施方案可用共用信令协议来实施。 图8是说明两个组件之间通过桥接器的点到点连接的概念方框图。桥接器802可用于将 附接到高性能总线的发送组件102介接到附接到较低带宽总线的接收组件104。高性能 总线可用具有四个32位子通道108a-108d的发射通道108和具有两个32位接收通道 110a和110b的接收通道110来实施。较低带宽总线可用单个32位发射通道108′和单个 32位接收通道110′来实施。
在此实例中，写入操作可在单个时钟周期内在发送组件装置102与桥接器802之间 通过使用高性能总线的所述四个发射子通道108a-108d来广播地址位置、控制信号和8 字节有效负荷(如早先结合图3-5描述)而完成。桥接器802可缓冲信息并在四个时钟 周期内将所述信息经由较低带宽总线的32位发射通道108′广播到接收组件104，如早先 结合图6和7描述。
在读取操作的情况下，地址位置和控制信号可在单个时钟周期内在高性能总线的两 个发射子通道上由发送组件102广播到桥接器802。桥接器802可缓冲此信息并在两个 时钟周期中经由所述32位发射通道108′将所述信息广播到接收组件104。8字节有效负 荷可接着在所述32位接收通道110′上从接收组件104广播到桥接器802，在桥接器802 中缓冲，且接着在单个时钟周期中在所述两个接收子通道110a和110b上由桥接器802 广播到发送组件102。
结合本文所揭示的实施例描述的各种说明性逻辑块、模组和电路可用通用处理器、 数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可 编程逻辑组件、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文描述的功能的 其任何组合来实施或执行。通用处理器可以是微处理器，但在替代方案中，所述处理器 可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算组件的组 合，例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处 理器或任何其它此类配置。
结合本文所揭示的实施例描述的方法或算法可直接在硬件、由处理器执行的软件模 块或所述两者的组合中实施。软件模块可驻存在RAM存储器、闪速存储器、ROM存储 器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动硬盘、CD-ROM或此项 技术中已知的任何其它形式的存储媒体中。存储媒体可耦连到处理器，使得处理器可从 存储媒体读取信息和向存储媒体写入信息。在替代方案中，存储媒体可与处理器成为一 体。处理器和存储媒体可驻留在ASIC中。ASIC可驻留在发送和/或接收组件中或者其它 地方。在替代方案中，处理器和存储媒体可作为离散组件驻留在发送和/或接收组件中或 其它地方。
提供先前对所揭示实施例的描述是为了使得所属领域的技术人员能够制作或使用本 发明。所属领域的技术人员将容易了解对这些实施例的各种修改，且在不脱离本发明精 神或范围的情况下，本文所界定的一般原理可适用于其它实施例。因此，本发明不希望 限于本文展示的实施例，而是应符合与权利要求书一致的整个范围，其中以单数形式提 及元件不希望表示“一个且只有一个”(除非明确陈述)，而是表示“一个或一个以上”。 在此整个揭示内容中描述的各种实施例的元件的所有结构和功能等效物(所属领域的技 术人员已知的或稍后将知道的)以引用方式明确并入本文中且希望由权利要求书涵盖。 此外，不希望本文所揭示的任何事物被贡献给公众，不管此类揭示内容是否在权利要求 书中明确陈述。不应根据35U.S.C.§112第六段的规定解释任一权利要求要素，除非所述 要素使用短语“用于……的装置”来明确陈述，或在方法项的情况下，使用术语“用于…… 的步骤”来陈述所述要素。
处理系统中的各种组件可经由总线进行通信。所述总线可在带宽和时钟频率方面是 可伸缩的，以支持各种组件的带宽要求。所述总线还可使用用于所有可伸缩配置的通用 结构和信令协议。这可通过将总线的信令协议缩减到仅发射或接收信息所必要的那些信 号来实现。
总线结构可包括“发射通道”，其提供用于将信息以时分多工型式从发送组件广播到 接收组件的通用媒体。“接收通道”可用于使用与发射通道相同的信号协议来将信息从接 收组件广播到发送组件。
图1是说明此总线结构的概念方框图。在处理系统中展示两个组件之间经由总线的 点到点连接。处理系统100可以是协作以执行一个或一个以上处理功能的组件集合。通 常，处理系统将是计算机或驻留在计算机中，且能够处理、检索和存储信息。所述处理 系统可以是独立系统。或者，处理系统可以嵌入在任何装置中，举例来说包括蜂窝式电 话。
在处理系统100的一个实施例中，总线106是发送组件102与接收组件104之间的 专用总线。在处理系统100的另一实施例中，发送组件102与接收组件104通过总线互 连件(未图示)经由总线106上的点到点连接进行通信。此外，正如所属领域的技术人 员将容易理解，在此揭示内容中描述的发明性方面不限于专用总线或点到点切换连接， 而是可适用于任何类型的总线技术，举例来说包括共享总线。
发送组件102可以是任何类型的总线控制组件，举例来说包括微处理器、数字信号 处理器(DSP)、直接存储器存取控制器、桥接器、可编程逻辑组件、离散门或晶体管逻 辑或任何其它信息处理组件。
接收组件104可以是任何存储组件，举例来说包括寄存器、存储器、桥接器或能够 检索和存储信息的任何其它组件。接收组件的每一地址位置处的存储容量可依据特定应 用和总体设计限制而变化。出于解释目的，接收组件将被描述为具有每地址位置1字节 的存储容量。
发送组件102可从接收组件104进行读取或对其进行写入。在发送组件102对接收 组件104进行写入的情况下，发送组件可在发射通道108上将地址位置、恰当控制信号 和有效负荷广播到接收组件104。“有效负荷”是指与特定读取或写入操作(且在此情况 下，指写入操作)相关联的数据。
控制信号可包括传送限定器。术语“传送限定器”是指描述读取操作、写入操作或 另一总线相关操作的属性的参数。在此情况下，传送限定器可包括“有效负荷大小信号” 以指示有效负荷中含有的数据字节数目。如果有效负荷是多个字节，那么接收组件104 可将有效负荷存储在以在发射通道108上广播的地址位置开始的连续地址位置的块中。 举例来说，如果发送装置102广播地址位置100HEX且随后广播4字节有效负荷，那么接 收组件104可将有效负荷写入到以100HEX开始且以103HEX结束的连续地址位置的块中。
控制信号还可包括写入字节启用。“写入字节启用”可用于指示发射通道108上的哪 个字节路线将用于广播写入操作的有效负荷。举例来说，在32位发射通道108上广播的 2字节有效负荷可使用4字节路线中的2个字节。写入字节启用可用于向接收组件104 指示发射通道108上的所述2字节路线中的哪个将用于广播有效负荷。
在发送组件102从接收组件104进行读取的情况下，地址位置和恰当的传送限定器 可能是需要在发射通道108上广播的仅有信息。传送限定器可包括有效负荷大小信号以 指示有效负荷中含有的数据字节数目。接收组件104可确认广播并在接收通道110上发 送有效负荷。如果有效负荷是多个字节，那么接收组件104可从以在发射通道108上广 播的地址位置开始的连续地址位置的块中读取有效负荷。举例来说，如果发送装置102 广播地址位置200HEX且请求4字节有效负荷，那么接收组件104可从以200HEX开始且以 203HEX结束的连续地址位置的块中检索有效负荷。
在迄今描述的处理系统的实施例中，发送组件102具有对发射通道108的全部控制。 而且，发射和接收通道108和110是完全独立的，且因此发送组件进行的地址位置、控 制信号和写入数据广播可与接收组件104进行的读取数据广播一致。“写入数据”是指由 发送组件102广播的数据，且“读取数据”是指从接收组件104读取且在接收通道110 上广播的数据。
在处理系统的一个实施例中，写入操作的有效负荷在发射通道108上跟随其相应地 址位置的广播而广播。在此实施例中，可在针对写入操作的地址位置与有效负荷广播之 间插入一个或一个以上读取操作请求，但在起始新的写入操作之前广播有效负荷。在这 些条件下，接收组件104可容易地识别任何特定写入操作的有效负荷。
在处理系统的其它实施例中，可由发送组件102通过在广播单个有效负荷之前在发 射通道108上广播一系列地址位置连同恰当控制信号来起始多个写入操作。在此情况下， 应当使用允许接收组件104将在发射通道108上广播的每一有效负荷关联到其相应地址 位置的协议。所述协议还应提供供发送组件102将在接收通道110上广播的每一有效负 荷关联到在发射通道108上广播的其相应地址位置的方式。一种用以将地址位置关联到 有效负荷的方式是通过隐式寻址方案。隐式寻址方案可提供与针对写入操作广播地址位 置具有相同次序的在发射通道108上的有效负荷广播。隐式寻址方案还可提供与针对读 取操作在发射通道108上广播地址位置具有相同次序的在接收通道110上的有效负荷广 播。
“传送标签”可用作隐式寻址方案的替代方案。发送组件102可为每一读取和写入 操作分派传送标签。传送标签可包括于在发射通道108上广播的传送限定器中。在写入 操作的情况下，发送组件102可发送传送标签连同有效负荷，且接收组件104可使用从 传送限定器恢复得到的传送标签来识别有效负荷。在读取操作的情况下，接收组件104 可发送恢复的传送标签连同有效负荷，且发送组件可使用发送标签来识别有效负荷。
迄今所描述的各种概念可使用任何数目的协议来实施。在随后的详细描述中，将展 现总线协议的实例。此总线协议经展现以说明处理系统的发明性方面，应了解此类发明 性方面可与任何适合的协议一起使用。以下在表格1中展示用于发射通道的基本信令协 议。所属领域的技术人员将容易地在实际实施本文所述的总线结构的过程中改变信号且/ 或向此协议添加信号。
表格1
信号 定义 驱动方 时钟 参考时钟信号 系统 有效 有效信息正在发射通道上广播 发送组件 类型(2:0) 指示正被广播的信息类型 发送组件 传送确认 指示接收组件准备好接收写入数据 接收组件 发射通道 由发送组件驱动以广播信息的通道 发送组件
相同信令协议可用于如以下表格2中所示的接收通道。
表格2
信号 定义 驱动方 时钟 参考时钟信号 系统 有效 有效信息正在接收通道上广播 接收组件 类型(2:0) 指示正被广播的信息类型 接收组件 传送确认 指示发送组件准备好接收读取数据 发送组件 接收通道 由接收组件驱动以广播信息的通道 接收组件
表格3中展示此信令协议中所使用的类型字段的定义。
表格3
类型值 定义 000 保留 001 有效写入地址位置 010 有效写入控制信号 011 有效写入数据 100 保留 101 有效读取地址位置 110 有效读取控制信号 111 有效读取数据
表格4中展示此信令协议中的有效和传送确认信号的定义。
表格4
有效；传送确认 定义 0；0 不在广播有效信息，且在另一末端处的组件尚未准备好接收广播 0；1 不在广播有效信息，但在另一末端处的组件准备好接收广播 1；0 正在广播有效信息，但在另一末端处的组件尚未准备好接收广播 1；1 正在广播有效信息，且在另一末端处的组件准备好接收广播
图2是说明经由32位发射通道和32位接收通道的读取和写入操作的时序图。系统 时钟202可用于同步发送组件与接收组件之间的通信。系统时钟202经展示为具有十一 个时钟周期，为易于解释起见依次编号每一周期。
写入操作可在第二时钟周期203期间由发送组件起始。这可通过确立有效信号204 并设置类型字段206以发信号通知用于写入操作的地址位置的广播来实现。地址位置还 可经由发射通道208广播到接收组件。响应于此广播，接收组件将地址位置存储在其地 址队列中。在第二时钟周期203的末端，发送组件检测发送确认信号210的确立，并确 定已经接收到地址位置的广播。
地址位置广播之后可以是第三时钟周期205中针对写入操作的控制信号广播。发送 组件可通过保持有效信号204被确立并恰当地改变类型字段206来向接收组件警报控制 信号广播。控制信号广播可包括用于写入操作的传送限定器和写入字节启用。在此情况 下，传送限定器可包括指示8字节有效负荷的有效负荷大小信号。写入字节启用可指示 所述8字节有效负荷将在发射通道208的所有字节路线上广播。接收组件可根据此信息 确定将在两个时钟周期上广播有效负荷广播。在第三时钟周期205的末端，发送组件检 测到传送确认信号210的确立，且确定已经接收到控制信号广播。
用于写入操作的有效负荷的最初4字节可在第四时钟周期207期间在发射通道208 上广播。发送组件可通过保持有效信号204被确立且改变类型字段206以发信号通知有 效负荷广播来向接收组件警报有效负荷广播。在没有传送标签的情况下，接收组件基于 早先论述的隐式寻址方案来将写入数据辨认为有效负荷的最初4字节。响应于此广播， 可将有效负荷的最初4字节写入到接收组件。在第四时钟周期207的末端，发送组件检 测到传送确认信号210的确立，并确定已经接收到有效负荷的最初4字节的广播。
在随后时钟周期209中，随着有效负荷的第二4字节在发射通道208上广播，有效 信号204和类型字段206保持未变化。然而，传送确认信号210不再由接收组件确立， 从而指示其不能接受广播。发送组件可检测到在此第五时钟周期209的末端传送确认信 号210不被确立，且在随后时钟周期211中重复有效负荷的第二4字节的广播。发送组 件可持续在每个时钟周期广播有效负荷的第二4字节，直到发送组件检测到来自接收组 件的传送确认信号210的确立为止。在此情况下，只需要一次重复广播，且可在第六时 钟周期中将有效负荷的第二4字节写入到接收组件。在第六时钟周期211的末端，发送 组件检测到传送确认信号210的确立，并确定已经接收有效负荷的第二4字节的广播。
读取操作可在第七时钟周期213期间由发送组件起始。这可通过确立有效信号204 并设置类型字段206以发信号通知用于读取操作的地址位置的广播来实现。地址位置可 接着经由发射通道208广播到接收组件。响应于此广播，接收组件将地址位置存储在其 地址队列中。在第七时钟周期213的末端，发送组件检测到传送确认信号210的确立， 并确定已经接收到地址位置的广播。
地址位置广播之后可以是在第八时钟周期215中针对读取操作的控制信号广播。发 送组件可通过保持有效信号204被确立并恰当地改变类型字段206来向接收组件警报控 制信号广播。控制信号广播可包括用于读取操作的传送限定器。在此情况下，传送限定 器可包括指示4字节有效负荷的有效负荷大小信号。接收组件可根据此信息确定可在一 个时钟周期上广播有效负荷广播。在第八时钟周期215的末端，发送组件检测到传送确 认信号210的确立，且确定已经接收到控制信号广播。
由于接收组件的读取等待时间的缘故，在读取数据可用之前可能经历若干时钟周期 的延迟。一旦所述4字节有效负荷可用，接收组件便可确立有效信号212且确立类型字 段214，从而发信号通知在接收通道216上的有效负荷广播。由于传送确认信号218由 发送组件确立，因而有效负荷的广播可在一个时钟周期中完成。接收组件在第十时钟周 期219的末端检测到传送确认信号218的确立，且确定已经接收到有效负荷广播。
图3是说明两个组件之间经由高性能总线的点到点连接的概念方框图。高性能总线 的发射和接收通道108和110可实施为多个子通道，其中每一子通道为32位宽。在实际 实施方案中，子通道的数目和每一子通道的宽度可依据特定应用的性能要求而变化。在 此实例中，发射通道包括四个32位子通道108a-108d，且接收通道包括两个32位子通 道110a-110b。此实施方案可适用于(例如)计算机中的系统总线或任何其它高性能总 线。术语“子通道”是指可在所广播的信息类型方面独立于通道中其它电线或导体而控 制的一组电线或导体。举例来说，发送组件可在单个时钟周期中在一个子通道108a上广 播32位地址位置，在另一子通道108b上广播包括传送限定器和写入字节启用的32位控 制信号，且在剩余两个子通道108c和108d上广播8字节的写入数据。
在迄今描述的处理系统的各种实施例中，接收通道仅专用于有效负荷广播。因此， 在这些实施例中不需要将接收通道分解为多个子通道。可实施单个64位接收通道，且因 此降低了信令要求。然而，在处理系统的一些实施例中，可扩展信令协议中的类型字段 以允许在接收通道110上广播其它信息。举例来说，可在接收通道110上广播“写入响 应”以向发送组件发信号通知已经将数据写入到接收组件104。写入响应可使用保留类 型字段中的一者而在接收通道110上加以广播。在此情况下，可能有用的是具有两个独 立受控的32位子通道，使得读取数据和写入响应可同时在接收通道110上广播。通过两 个32位子通道，便可能同时广播4字节读取数据、2字节读取数据和32位写入响应或 两个32位写入响应。另一方面，单个64位接收通道110可仅能够在任何给定时钟周期 中支持读取数据或写入响应。
以类似方式，发射通道还可经扩展以包括广播在许多总线协议中常见的其它类型的 信息(例如标准命令)。举例来说，附接到总线的微处理器可能需要将信号广播到系统中 的其它组件，例如TLB同步命令或TLB无效命令。这些命令可在类型字段中予以分类， 而不需要额外信令。
子通道信令可依据设计者偏好、特定应用和总体设计限制而以多种方式来实施。在 处理系统的一个实施例中，每一子通道可具备独立信令能力。更具体地说，每一子通道 具有其自身的信号组(包括有效和传送确认信号)以及其自身的类型字段。通过此方法， 未能在一个子通道上检测到来自接收组件的经确立的传送确认信号不会影响其它子通道 上的广播。在此情况下，发送组件只需要在时钟周期末端其传送确认信号未被确立的子 通道上继续广播。在处理系统的替代实施方案中，独立信令可限于类型字段，且子通道 可共享共同有效信号和传送确认信号。在此实施例中，接收组件将仅在所有子通道上接 收到广播时才确立传送确认信号。因而，即使在只有一个所述子通道在时钟周期末端不 确认广播时，发送组件也将继续每一子通道上的广播。与在多个子通道上具有独立信令 的处理系统相比，此方法降低了信令要求并减少了处理系统的复杂性。
图4是说明在具有其均具有独立信令能力的四个子通道的发射通道上广播信息的概 念时序图。在此实例中，可在单个时钟周期内在所述四个子通道上完成完整的8字节写 入数据有效负荷广播。更具体地说，在第一时钟周期401期间，发送组件可针对第一写 入操作在第一子通道108a上广播32位地址位置且在第二子通道108b上广播32位控制 信号。发送组件还可在相同时钟周期期间在第三子通道108c上广播有效负荷的较高阶4 字节且在第四子通道108d上广播有效负荷的较低阶4字节。发送组件可针对每一子通道 108a-108d确立有效信号204a-204d并设置恰当的类型字段206a-206d。
发送组件在第一时钟周期401的末端检测到针对每一子通道108a-108d确立传送确 认信号210a-210d，且接着在第二时钟周期403期间起始两个读取操作。两个读取操作 可通过针对第一读取操作在第一子通道108a上广播32位地址位置且在第二子通道108b 上广播32位控制信号来起始。发送组件还可针对第二读取操作在第三子通道108c上广 播32位地址位置且在第四子通道108d上广播32位控制信号。发送组件可针对每一子通 道108a-108d确立有效信号204a-204d并设置恰当的类型字段206a-206d。
发送组件在第二时钟周期403的末端检测到针对每一子通道108a-108d确立传送确 认信号210a-210d，且接着在第三时钟周期405期间起始第二写入操作和第三读取操作。 发送组件可针对第二写入操作在第一子通道108a上广播32位地址位置且在第二子通道 108b上广播32位控制信号。发送组件还可针对第三读取操作在第三子通道108c上广播 32位地址位置且在第四子通道108d上广播32位控制信号。发送组件可针对每一子通道 108a-108d确立有效信号204a-204d并设置恰当的类型字段206a-206d。
在此实例中，在第三时钟周期405的末端，在第一和第二子通道108a和108b上确 立传送确认信号210a-210b，但不在第三和第四子通道108c和108d上确立。发送组件 可检测到在第三和第四子通道108c和108d上未确立传送确认信号210c-210d，且因此 确定其应继续广播用于第三读取操作的地址位置和控制信号。用于第三读取操作的地址 位置和控制信号经展示为在第四时钟407期间分别在第三和第四子通道108c和108d上 广播，但可在任何后续时钟周期期间在任何子通道上广播。
在以上实例中，接收组件经配置以将用于第三读取操作的地址位置和控制信号作为 一对来加以确认。然而，在处理系统的一些实施例中，接收组件可经配置以将用于相同 读取或写入操作的地址位置和控制信号彼此独立地加以确认。类似地，接收组件可经配 置以单独确认有效负荷的较高阶或较低阶字节。在此情况下，需要一种用以将例如第三 读取操作的控制信号广播联系到先前广播的用于相同操作的地址位置的方式。这可以多 种方式来实现。举例来说，一旦用于读取或写入操作的地址位置被发送并由接收组件确 认，便不会广播用于下一读取或写入操作的地址，直到接收组件接收并确认了与当前读 取或写入操作请求相关联的控制信号为止。相同规则可经扩展以涵盖有效负荷广播。举 例来说，如果发送组件检测到针对有效负荷的较高阶字节的广播的传送确认信号，但未 检测到针对有效负荷的较低阶字节的广播的传送确认信号，那么直到接收组件接收并确 认了当前有效负荷广播的较低阶字节时才广播下一有效负荷。
返回到图4，发送组件可在第四时钟周期407期间广播第二写入操作的有效负荷。 这可通过针对第二写入操作而在第一子通道108a上广播有效负荷的较高阶4字节且在第 二子通道108b上广播有效负荷的较低阶4字节来实现，其中在每一子通道108a-108b 上具有恰当信令。发送组件还可针对第三读取操作而在第三子通道108c上广播32位地 址位置且在第四子通道108d上广播32位控制信号，其中在每一子通道108c-108d上具 有恰当信令。发送组件可针对每一子通道108a-108d确立有效信号204a-204d并设置 恰当的类型字段206a-206d。
图5是说明具有共同的有效信号和传送确认信号的在具有四个子通道的发射通道上 广播信息的概念时序图。在此实例中，在最初两个时钟周期期间执行的总线操作类似于 早先结合图4论述的那些操作。也就是说，一完整写入操作在第一时钟周期401期间由 发送组件执行，且两个读取操作在第二时钟周期403期间由发送组件起始。唯一不同之 处是共同有效信号204由发送组件确立，且共同传送确认信号210由接收组件确立。
在第三时钟周期405期间执行的总线操作也类似于针对相同时钟周期结合图4描述 的总线操作。发送组件通过在第一子通道108a上广播32位地址位置且在第二子通道108b 上广播32位控制信号来起始第二写入操作，其中针对每一子通道108a-108b具有恰当 的类型字段206a-206b。同时，发送组件通过在第三子通道108c上广播32位地址位置 且在第四子通道108d上广播32位控制信号来起始第三读取操作，其中再次针对每一子 通道108c-108d具有恰当的类型字段206c-206d。发送组件还确立有效信号204以向接 收组件指示正在子通道108a-108d上广播有效信号。
在第三时钟周期405的末端，发送组件确定接收组件尚未确立传送确认信号210。 接收组件未能确立传送确认信号210可能是由于不能够确认广播的单个子通道的广播引 起的。因而，发送组件将继续在第四时钟周期407期间广播在第三时钟周期405期间广 播的所有信息。或者，发送组件可在稍后时钟周期期间重新广播用于第二写入操作和第 三读取操作的地址位置和控制信号，或在多个时钟周期上重新广播相同地址位置和控制 信号。举例来说，发送组件可在第四时钟周期期间广播用于第二写入操作的地址位置和 控制信号，且在第五时钟周期或任何其它时钟周期期间重新广播用于第三读取操作的地 址位置和控制信号。任何特定总线操作的地址位置和控制信号并不必须在相同时钟周期 期间广播。第三读取操作的地址位置可在第五时钟周期期间重新广播，且相同读取操作 的控制信号可在第六时钟周期期间重新广播。隐式寻址方案可用于防止发送组件在广播 第三读取操作的控制信号之前起始第四读取操作。以此方式，接收组件可将在第五时钟 周期中重新广播的控制信号联系到在第四时钟周期中接收到的地址位置。此外，第二写 入操作和第三读取操作的地址位置和控制信号可在与它们先前广播所在的子通道不同的 子通道上重新广播。在第四时钟周期期间，发送组件可在第二和第三子通道上重新广播 第二写入操作的地址位置和控制信号，且在第一和第四子通道上广播第三读取操作的地 址位置和控制信号。
在此高性能总线实施例中，在同一时钟周期期间起始的总线操作的排序可由位置暗 示。通过在第一子通道108a上广播地址位置而起始的总线操作将在同一时钟周期期间通 过在任何其它子通道108b-108d上广播地址位置而起始的任何其它总线操作之前执行。 通过在第二子通道108b上广播地址位置而起始的总线操作将在通过在第三或第四子通 道108c-108d上广播地址位置而起始的任何其它总线操作之前执行。最后，通过在第三 子通道108c上广播地址位置而起始的总线操作将在通过在第四子通道108d上广播地址 位置而起始的总线操作之前执行。因此，举例来说，如果图5中在第四时钟周期407期 间起始的读取和写入操作的地址位置是相同的，那么接收组件可在将此地址位置处的新 近写入数据提供到接收通道以供传输到发送组件之前进行等待，直到在第五时钟周期409 期间在第一和第二子通道108a和108b上广播的有效负荷写入到所述地址位置为止。
在迄今描述的高性能总线的实施例中，写入数据不需要在广播写入操作请求(即， 地址位置和控制信号)后立即进行广播。其它较高优先级读取操作请求和/或命令可与在 发射通道108上广播的写入数据交错。然而，如果发送组件将读取操作请求和/或命令与 写入数据交错，那么发送组件应当配置有地址补偿机制。
如早先结合图2描述的，发送组件在发射通道208上的广播之后对传送确认信号210 进行取样。如果发送组件未能检测到经确立的传送确认信号210，那么其可在随后时钟 周期期间重复所述广播。所述广播可在每个时钟周期中重复，直到发送组件检测到经确 立的传送确认信号210为止。当地址队列在读取操作请求期间变满且因此不能接受任何 另外的地址位置时可能出现问题。同时，接收组件需要完成待处理的写入操作，以便释 放地址队列中的空间。在此情况下，接收组件被称为死锁。
地址补偿机制经设计以允许在接收组件处于死锁状态时完成写入操作。这可通过限 制发送组件结合读取操作请求而进行的重复广播的数目来实现。如果接收组件不在特定 数目的时钟周期内用传送确认信号来确认读取操作请求，那么发送组件可通过发送剩余 写入数据(代替当前读取操作请求的地址位置)来放弃所述请求。如果没有待处理的写 入操作需要完成，那么不需要放弃读取操作请求的广播。所述广播可持续到接收组件确 认所述请求为止。
如果发送组件不将读取操作请求与写入数据交错，那么可能不需要地址补偿机制。 也就是说，如果写入操作的地址位置随后就是控制信号且接着随后就是写入数据，那么 接收组件将永远不会遇到死锁。然而，这会使接收通道的性能降级，因为发送组件可能 不能够保持充分的读取操作的管线以完全利用接收通道的带宽。
图6是说明两个组件之间经由低带宽总线的点到点连接的概念方框图。所述低带宽 总线可用单个发射通道108和单个接收通道110实施，从而需要较少信号且导致较低功 率耗散。在图6所示的实例中，发送组件102可经由32位发射通道108将信息广播到接 收组件104，且接收组件104可经由32位接收通道110将信息广播回到发送组件102。 或者，此相同总线结构可用较窄总线宽度来实施。
虽然此配置继续允许发射和接收通道108和110同时广播信息，但每一读取或写入 操作现可能需要多个时钟周期，如图7的方框图中所示。在此实例中，使用两个时钟周 期来起始读取操作。更具体地说，32位地址位置可在第一时钟周期701中在发射通道108 上广播，接着在随后时钟周期703中广播32位控制信号。可响应于此请求而从接收组件 读取4字节有效负荷，并将其在第三时钟周期705中在接收通道110上广播。
与在接收通道上广播有效负荷同时，发送组件可起始写入操作。在此情况下，写入 操作使用三个时钟周期。在第三时钟周期705中，发送组件在发射通道108上广播32位 地址位置，随后在第四时钟周期707中广播32位控制信号，随后在第五时钟周期709中 广播4字节有效负荷。
在许多处理系统中，一些装置可能需要高带宽互连，而其它装置能用低得多的带宽 互连来充分操作。通过使用可伸缩总线结构，桥接器实施方案可用共用信令协议来实施。 图8是说明两个组件之间通过桥接器的点到点连接的概念方框图。桥接器802可用于将 附接到高性能总线的发送组件102介接到附接到较低带宽总线的接收组件104。高性能 总线可用具有四个32位子通道108a-108d的发射通道108和具有两个32位接收通道 110a和110b的接收通道110来实施。较低带宽总线可用单个32位发射通道108′和单个 32位接收通道110′来实施。
在此实例中，写入操作可在单个时钟周期内在发送组件装置102与桥接器802之间 通过使用高性能总线的所述四个发射子通道108a-108d来广播地址位置、控制信号和8 字节有效负荷(如早先结合图3-5描述)而完成。桥接器802可缓冲信息并在四个时钟 周期内将所述信息经由较低带宽总线的32位发射通道108′广播到接收组件104，如早先 结合图6和7描述。
在读取操作的情况下，地址位置和控制信号可在单个时钟周期内在高性能总线的两 个发射子通道上由发送组件102广播到桥接器802。桥接器802可缓冲此信息并在两个 时钟周期中经由所述32位发射通道108′将所述信息广播到接收组件104。8字节有效负 荷可接着在所述32位接收通道110′上从接收组件104广播到桥接器802，在桥接器802 中缓冲，且接着在单个时钟周期中在所述两个接收子通道110a和110b上由桥接器802 广播到发送组件102。
结合本文所揭示的实施例描述的各种说明性逻辑块、模组和电路可用通用处理器、 数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可 编程逻辑组件、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文描述的功能的 其任何组合来实施或执行。通用处理器可以是微处理器，但在替代方案中，所述处理器 可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算组件的组 合，例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处 理器或任何其它此类配置。
结合本文所揭示的实施例描述的方法或算法可直接在硬件、由处理器执行的软件模 块或所述两者的组合中实施。软件模块可驻存在RAM存储器、闪速存储器、ROM存储 器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动硬盘、CD-ROM或此项 技术中已知的任何其它形式的存储媒体中。存储媒体可耦连到处理器，使得处理器可从 存储媒体读取信息和向存储媒体写入信息。在替代方案中，存储媒体可与处理器成为一 体。处理器和存储媒体可驻留在ASIC中。ASIC可驻留在发送和/或接收组件中或者其它 地方。在替代方案中，处理器和存储媒体可作为离散组件驻留在发送和/或接收组件中或 其它地方。
提供先前对所揭示实施例的描述是为了使得所属领域的技术人员能够制作或使用本 发明。所属领域的技术人员将容易了解对这些实施例的各种修改，且在不脱离本发明精 神或范围的情况下，本文所界定的一般原理可适用于其它实施例。因此，本发明不希望 限于本文展示的实施例，而是应符合与权利要求书一致的整个范围，其中以单数形式提 及元件不希望表示“一个且只有一个”(除非明确陈述)，而是表示“一个或一个以上”。 在此整个揭示内容中描述的各种实施例的元件的所有结构和功能等效物(所属领域的技 术人员已知的或稍后将知道的)以引用方式明确并入本文中且希望由权利要求书涵盖。 此外，不希望本文所揭示的任何事物被贡献给公众，不管此类揭示内容是否在权利要求 书中明确陈述。不应根据35U.S.C.§112第六段的规定解释任一权利要求要素，除非所述 要素使用短语“用于……的装置”来明确陈述，或在方法项的情况下，使用术语“用于…… 的步骤”来陈述所述要素。