半导体器件及其制作方法转让专利
申请号 : CN200610005865.2
文献号 : CN100595920C
文献日 : 2010-03-24
发明人 : 二宫仁 , 三浦喜直
申请人 : 恩益禧电子股份有限公司
摘要 :
一种半导体器件(100)，包括：元件形成区，其具有在其中形成的栅电极(108)；和周围区，其形成在元件形成区的外围中并且具有在其中形成的元件隔离区(118)。在半导体衬底(101)的主表面上，形成平行pn层，该平行pn层具有在其中交替地排列的N型漂移区(104)和P型柱区(106)。在周围区中，形成场电极(120)，但是场电极(120)不形成在P型柱区(106)上。周围区中的P型柱区(106)形成有大于或等于元件形成区中的P型柱区(106)的深度。
权利要求 :
1.一种半导体器件，包括：
第一导电类型衬底，其包括元件形成区和周围区，元件形成区具 有在其中形成的栅电极，周围区形成在所述元件形成区的外围中并且 具有在其中形成的元件隔离区；
至少形成在所述周围区上的场电极，所述场电极具有多个开口； 以及平行pn层，其具有在其中交替地排列的第一导电类型漂移区和第 二导电类型柱区，其中第一导电类型漂移区形成在所述衬底的主表面 上，并且所述第二导电类型柱区在所述元件形成区和一部分所述周围 区上延伸，形成在所述周围区中的至少一个所述柱区形成有大于或等 于所述元件形成区中形成的所述柱区的深度，所述至少一个所述柱区 对应于所述场电极的多个开口，并且所述场电极不形成在形成有大于 或等于所述元件形成区中形成的所述柱区的深度的所述至少一个所述 柱区的正上方，其中所述场电极的所述多个开口分别在所述至少一个所述柱区上 打开并且以岛状方式形成。
2.根据权利要求1所述的半导体器件，其中所述场电极具有在形 成有大于或等于所述元件形成区中形成的所述柱区的深度的所述至少 一个所述柱区上方打开的开口。
3.根据权利要求1所述的半导体器件，其中根据二维的交错排列 以岛状方式形成所述柱区。
4.根据权利要求1所述的半导体器件，其中所述栅电极是所述衬 底中掩埋的沟槽电极，其电连接到所述场电极，并且当从所述栅电极 和所述场电极之间的连接点观察时，形成有大于或等于所述元件形成 区中形成的所述柱区的深度的所述至少一个所述柱区位于周围区侧。
5.根据权利要求1所述的半导体器件，其中所述场电极至少不形 成在除了与所述元件隔离区接触地形成的柱区和邻近于所述元件隔离 区形成的所述柱区以外的所述柱区的正上方。
6.根据权利要求1所述的半导体器件，其中所述场电极具有多个 开口，该多个开口至少分别在除了与所述元件隔离区接触地形成的柱 区和邻近于所述元件隔离区形成的所述柱区以外的所有所述柱区上打 开。
7.根据权利要求1所述的半导体器件，其中，至少除了与所述元 件隔离区接触地形成的柱区和邻近于所述元件隔离区形成的所述柱区 以外的所有所述柱区具有基本上相同的深度。
8.根据权利要求1所述的半导体器件，其中，至少除了与所述元 件隔离区接触地形成的柱区和邻近于所述元件隔离区形成的所述柱区 以外的所有所述柱区具有基本上相同的杂质分布。
9.根据权利要求1所述的半导体器件，其中形成在所述周围区中 的所述柱区具有大于形成在所述元件形成区中的柱区的深度。
10.根据权利要求1所述的半导体器件，还包括在所述衬底的背表 面上形成的漏区，以及至少在所述元件形成区中，形成所述柱区使其深度不达到所述漏 区。
11.一种制作半导体器件的方法，包括：
在第一导电类型衬底的周围区上形成场电极，该第一导电类型衬 底具有在其中形成的元件形成区和周围区，元件形成区具有在其中形 成的栅电极，周围区形成在所述元件形成区的外围并且具有在其中形 成的元件隔离区；
有选择地除去所述场电极；以及
通过从所述衬底的主表面，在所述元件形成区中的预定区中和在 所述周围区中除去所述场电极的区域下面注入第二导电类型的杂质离 子，形成平行pn层，该平行pn层具有在其中交替地排列的第一导电类 型漂移区和第二导电类型柱区。
12.根据权利要求11所述的制作半导体器件的方法，其中
在所述形成所述平行pn层中，根据二维的交错排列以岛状方式在 所述漂移区中形成所述柱区。
13.根据权利要求11所述的制作半导体器件的方法，其中在所述 有选择地除去场电极中，至少除了与所述元件隔离区接触地形成的柱 区和邻近于所述元件隔离区形成的所述柱区以外的所有所述柱区上形 成的所述场电极的一部分被有选择地除去。
14.根据权利要求11所述的制作半导体器件的方法，还包括在所 述元件形成区中的所述衬底的表面上形成沟槽，该沟槽围绕其中形成 所述柱区的区域；
在所述形成场电极中，在所述沟槽中填充与构成所述场电极的材 料相同的导电材料，以由此在所述元件形成区中形成栅电极，并且所 述栅电极和所述场电极被电连接；以及在所述除去所述场电极中，从所述栅电极和所述场电极之间的连 接点观察，在所述周围区上的场电极被有选择地除去。
15.根据权利要求11所述的制作半导体器件的方法，其中
在所述形成平行pn层中，同时形成所有所述柱区。
16.根据权利要求11所述的制作半导体器件的方法，其中
在所述有选择地除去所述场电极中，在所述场电极中形成开口。
17.根据权利要求11所述的制作半导体器件的方法，其中
在所述形成场电极中，通过由CVD工艺形成多晶硅层来形成所述 场电极。
说明书 :
技术领域
本发明涉及半导体器件及其制作方法，特别涉及具有超级结结构 的半导体器件及其制作方法。
背景技术
垂直功率MOSFET已被提出作为高压MOS场效应晶体管 (MOSFET)。这种高压MOSFET的重要性能包括导通电阻和击穿耐 压性。导通电阻和击穿耐压性取决于电场缓冲(relaxing)层的电阻率， 其中通过增加电场缓冲层中的杂质浓度，可以降低导通电阻，由此降 低电阻率，但是这伴随着以折中(trade-off)的方式降低了击穿耐压 性。
近年来，提出一种超级结结构，作为在保持击穿耐压性不变的同 时减小高压MOSFET的导通电阻的技术。
图7是示出了具有这种超级结结构的常规半导体器件的结构的剖 面图。半导体器件10具有半导体衬底11、N型漂移区14、基区15、在 基区15中形成的源区22、栅绝缘膜20、在栅绝缘膜20上形成的栅电极 18、在栅电极18上形成的绝缘膜24、源电极26、P型柱区16和漏电极12。 N型漂移区14形成在半导体衬底11上并用作电场缓冲层。基区15形成 在N型漂移区14的表面部分中。源电极26形成在绝缘膜24上，以便与 源区22连接。P型柱区16形成在N型漂移区14中的栅电极18的两个相邻 部分之间。漏电极12形成在半导体衬底11的背表面上。
半导体衬底11、N型漂移区14和源区22被设计为具有相同的导电 类型(在此情况下，N型)。基区15和P型柱区16被构造为具有与N型 漂移区14相反的导电类型(在此情况下，P型)。N型漂移区14和P型 柱区16被构造为具有几乎相等剂量的各杂质。
下面的段落将描述由此构造的半导体器件的工作。当在栅极和源 极之间不施加偏压的条件下，在漏极和源极之间施加反向偏压时，耗 尽层从基区15和N型漂移区14之间以及P型柱区16和N型漂移区14之间 的两个pn结扩展，以致电流不在漏极和源极之间流动，并且该器件截 止。更具体地说，P型柱区16和N型漂移区14之间的界面在深度方向上 延伸，即耗尽层从该方向延伸，从而如图7所示的宽度d的区域的耗尽 意味着P型柱区16和N型漂移区14的整个部分耗尽。
如果指定P型柱区16和N型漂移区14，以便彻底地缩小宽度d，那 么可以因此使半导体器件的击穿耐压性与用作电场缓冲层的N型漂移 区14的杂质无关。上述超级结结构的采用使得可以保持击穿耐压性， 同时通过增加N型漂移区14的杂质的浓度，保持低的导通电阻。日本 特开专利公开No.2001-135819公开了一种具有这种超级结结构的超级 结半导体器件。
日本特开专利公开No.2003-273355(图1和2)公开了一种半导体 器件的结构，该半导体器件具有形成为不仅延伸到单元区而且延伸到 结端部区的周边附近的N型漂移层和P型漂移层。在结端部区之外的单 元区的界面附近中的P型漂移层上，形成P型基极层。在结端部区的表 面上，但是除部分P型基极层以外，形成绝缘膜，并且在绝缘膜上进 一步形成场电极，以便围绕单元区，以与P型基极层的表面接触，并 电连接到源电极。更具体地说，在结端部区之外的单元区的界面附近 的P型漂移层上形成场电极。
在此应当注意，柱区的间距变得越窄，超级结效果增长越大。特 别地，对于在源极和漏极之间具有低耐压性(例如，约100V或者以下) 的那些器件，优选形成微超级结结构。P型柱区16甚至形成为在其间具 有窄的间距，但是，如果其经受大的热历程，由于P型柱区16包含的杂 质扩散到N型漂移区14中，导致横向扩展，并且这使得难以缩窄间距。
因此，对于具有微超级结结构的半导体器件，需要研究成功地防 止半导体器件在形成P型柱区16之后经受热应力的制作的工艺步骤。
近年来，提出一种超级结结构，作为在保持击穿耐压性不变的同 时减小高压MOSFET的导通电阻的技术。
图7是示出了具有这种超级结结构的常规半导体器件的结构的剖 面图。半导体器件10具有半导体衬底11、N型漂移区14、基区15、在 基区15中形成的源区22、栅绝缘膜20、在栅绝缘膜20上形成的栅电极 18、在栅电极18上形成的绝缘膜24、源电极26、P型柱区16和漏电极12。 N型漂移区14形成在半导体衬底11上并用作电场缓冲层。基区15形成 在N型漂移区14的表面部分中。源电极26形成在绝缘膜24上，以便与 源区22连接。P型柱区16形成在N型漂移区14中的栅电极18的两个相邻 部分之间。漏电极12形成在半导体衬底11的背表面上。
半导体衬底11、N型漂移区14和源区22被设计为具有相同的导电 类型(在此情况下，N型)。基区15和P型柱区16被构造为具有与N型 漂移区14相反的导电类型(在此情况下，P型)。N型漂移区14和P型 柱区16被构造为具有几乎相等剂量的各杂质。
下面的段落将描述由此构造的半导体器件的工作。当在栅极和源 极之间不施加偏压的条件下，在漏极和源极之间施加反向偏压时，耗 尽层从基区15和N型漂移区14之间以及P型柱区16和N型漂移区14之间 的两个pn结扩展，以致电流不在漏极和源极之间流动，并且该器件截 止。更具体地说，P型柱区16和N型漂移区14之间的界面在深度方向上 延伸，即耗尽层从该方向延伸，从而如图7所示的宽度d的区域的耗尽 意味着P型柱区16和N型漂移区14的整个部分耗尽。
如果指定P型柱区16和N型漂移区14，以便彻底地缩小宽度d，那 么可以因此使半导体器件的击穿耐压性与用作电场缓冲层的N型漂移 区14的杂质无关。上述超级结结构的采用使得可以保持击穿耐压性， 同时通过增加N型漂移区14的杂质的浓度，保持低的导通电阻。日本 特开专利公开No.2001-135819公开了一种具有这种超级结结构的超级 结半导体器件。
日本特开专利公开No.2003-273355(图1和2)公开了一种半导体 器件的结构，该半导体器件具有形成为不仅延伸到单元区而且延伸到 结端部区的周边附近的N型漂移层和P型漂移层。在结端部区之外的单 元区的界面附近中的P型漂移层上，形成P型基极层。在结端部区的表 面上，但是除部分P型基极层以外，形成绝缘膜，并且在绝缘膜上进 一步形成场电极，以便围绕单元区，以与P型基极层的表面接触，并 电连接到源电极。更具体地说，在结端部区之外的单元区的界面附近 的P型漂移层上形成场电极。
在此应当注意，柱区的间距变得越窄，超级结效果增长越大。特 别地，对于在源极和漏极之间具有低耐压性(例如，约100V或者以下) 的那些器件，优选形成微超级结结构。P型柱区16甚至形成为在其间具 有窄的间距，但是，如果其经受大的热历程，由于P型柱区16包含的杂 质扩散到N型漂移区14中，导致横向扩展，并且这使得难以缩窄间距。
因此，对于具有微超级结结构的半导体器件，需要研究成功地防 止半导体器件在形成P型柱区16之后经受热应力的制作的工艺步骤。
发明内容
根据本发明，提供一种半导体器件，包括：第一导电类型的衬底， 该衬底包括元件形成区和周围区，元件形成区具有在其中形成的栅电 极，周围区形成在元件形成区的外围中并且具有在其中形成的元件隔 离区；至少形成在周围区上的场电极；以及平行pn层，其具有在其中 交替地排列的第一导电类型漂移区和第二导电类型柱区，其中第一导 电类型漂移区形成在衬底的主表面上，并且所述第二导电类型柱区在 所述元件形成区和一部分所述周围区上延伸，形成在周围区中的至少 一个柱区形成有大于或等于元件形成区中形成的柱区的深度，所述至 少一个所述柱区形成在位于所述元件形成区侧的所述场电极的端部之 外，并且在至少一个柱区的正上方不形成场电极，该至少一个柱区形 成有大于或等于元件形成区中形成的柱区的深度，其中所述场电极具 有分别在所述多个柱区上打开的多个开口，并且以岛状方式形成。场 电极可以被电连接到栅电极。
在此获得的结构不具有在至少一个柱区上形成的场电极，而典型 地具有直接在场电极上形成的绝缘膜等。
根据本发明，还提供一种制作半导体器件的方法，该方法包括： 在第一导电类型衬底的周围区上形成场电极，该第一导电类型衬底具 有在其中形成的元件形成区和周围区，元件形成区具有在其中形成的 栅电极，周围区形成在元件形成区的外围中并且具有在其中形成的元 件隔离区；有选择地除去场电极；以及通过从衬底的主表面，在元件 形成区中的预定区中和场电极被除去的区域下面注入第二导电类型的 杂质离子，形成平行pn层，该平行pn层具有在其中交替地排列的第一 导电类型漂移区和第二导电类型柱区。在有选择地除去场电极的工艺 中，从元件形成区侧的端部观察时，落在周围区上的部分场电极可以 被有选择地除去。
如先前描述的日本特开专利公开No.2003-273355，具有也形成在 结端部中的N型漂移层(N型漂移区)和P型漂移层(P型柱区)并且 具有在其上形成的场电极的半导体器件可以通过下面的任何工序来制 作：
(1)通过离子注入形成P型柱区，然后在其上形成场电极；以及
(2)形成场电极，并且通过场电极注入离子，以由此形成P型柱 区。
如上所述，对于具有微超级结结构的半导体器件，优选地避免在 形成P型柱区之后经受热历程。在这里，可以通过CVD工艺形成多晶 硅层来形成场电极。在此情况下，半导体器件在多晶硅层的形成过程 中经受热历程，以致工序(1)增加了实现微超级结结构的困难，因 为在场电极的形成过程中，P型柱区中的杂质不希望地扩散到N型漂移 区中。
因此，如工序(2)所述，优选在形成场电极之后形成P型柱区。 图8是示出了在形成场电极之后，通过向其注入离子形成P型柱区的半 导体器件的结构的剖面图。
半导体器件50具有半导体衬底51、在半导体衬底51上形成并用作 电场缓冲层的N型漂移区54、在N型漂移区54上形成的基区55、在基区 55中形成的源区62、栅绝缘膜(未示出)、在栅绝缘膜上形成的栅电 极58(和连接到栅电极58的连接电极58a)、在栅电极58上形成的绝 缘膜64、在绝缘膜64上形成以便与源区62连接的源电极66、在N型漂 移区54中的栅电极58的每两个相邻部分之间形成的P型柱区56(和 56a)、在半导体衬底51的背表面上形成的漏电极52以及元件隔离区 68。半导体器件50具有元件形成区和在其外围形成的周围区，其中元 件形成区具有在其中形成的栅电极58。半导体器件50还具有在周围区 中的半导体衬底51上形成的场电极70。场电极70通过周围区中形成的 连接电极58a电连接到栅电极58。在这里，场电极70几乎形成在周围 区的整个表面上，以便保证与连接电极58a电连接。
通过具有预定开口的掩模，将P型杂质离子注入半导体衬底51中， 来形成P型柱区56。因为已经形成了场电极70，所以通过周围区中的 场电极70注入杂质离子。因此P型柱区56a的深度变得小于元件形成区 中的P型柱区56的深度。超级结效果也取决于P型柱区的深度，并且随 深度增加而变大。
如果周围区中的P型柱区56a的深度小于元件形成区中的P型柱区 56的深度，如图8所示，则周围区的耐压性变得低于元件形成区的耐 压性，以致半导体器件50的总耐压性不可避免地受控于周围区的耐压 性。因此，即使在控制用于较高耐压性的各种条件的情况下制作元件 形成区中的元件，也不可能提高半导体器件50的总耐压性。从该观点， 必须制作半导体器件，使得周围区的耐压性可以保持为不小于元件形 成区的耐压性。
本发明的半导体器件的柱区在形成场电极之后形成，可以防止柱 区形成之后，该半导体器件经受热历程。这使得能够形成微超级结结 构。因为在之后形成柱区的区域上不形成周围区中的场电极，使得能 够在周围区中也可以形成柱区，使其具有等于或大于元件形成区中的 柱区的深度。这使得能够防止周围区的耐压性被降低。
根据本发明，可以提高具有超级结结构的半导体器件的超级结效 果，并且防止耐压性降低。
在此获得的结构不具有在至少一个柱区上形成的场电极，而典型 地具有直接在场电极上形成的绝缘膜等。
根据本发明，还提供一种制作半导体器件的方法，该方法包括： 在第一导电类型衬底的周围区上形成场电极，该第一导电类型衬底具 有在其中形成的元件形成区和周围区，元件形成区具有在其中形成的 栅电极，周围区形成在元件形成区的外围中并且具有在其中形成的元 件隔离区；有选择地除去场电极；以及通过从衬底的主表面，在元件 形成区中的预定区中和场电极被除去的区域下面注入第二导电类型的 杂质离子，形成平行pn层，该平行pn层具有在其中交替地排列的第一 导电类型漂移区和第二导电类型柱区。在有选择地除去场电极的工艺 中，从元件形成区侧的端部观察时，落在周围区上的部分场电极可以 被有选择地除去。
如先前描述的日本特开专利公开No.2003-273355，具有也形成在 结端部中的N型漂移层(N型漂移区)和P型漂移层(P型柱区)并且 具有在其上形成的场电极的半导体器件可以通过下面的任何工序来制 作：
(1)通过离子注入形成P型柱区，然后在其上形成场电极；以及
(2)形成场电极，并且通过场电极注入离子，以由此形成P型柱 区。
如上所述，对于具有微超级结结构的半导体器件，优选地避免在 形成P型柱区之后经受热历程。在这里，可以通过CVD工艺形成多晶 硅层来形成场电极。在此情况下，半导体器件在多晶硅层的形成过程 中经受热历程，以致工序(1)增加了实现微超级结结构的困难，因 为在场电极的形成过程中，P型柱区中的杂质不希望地扩散到N型漂移 区中。
因此，如工序(2)所述，优选在形成场电极之后形成P型柱区。 图8是示出了在形成场电极之后，通过向其注入离子形成P型柱区的半 导体器件的结构的剖面图。
半导体器件50具有半导体衬底51、在半导体衬底51上形成并用作 电场缓冲层的N型漂移区54、在N型漂移区54上形成的基区55、在基区 55中形成的源区62、栅绝缘膜(未示出)、在栅绝缘膜上形成的栅电 极58(和连接到栅电极58的连接电极58a)、在栅电极58上形成的绝 缘膜64、在绝缘膜64上形成以便与源区62连接的源电极66、在N型漂 移区54中的栅电极58的每两个相邻部分之间形成的P型柱区56(和 56a)、在半导体衬底51的背表面上形成的漏电极52以及元件隔离区 68。半导体器件50具有元件形成区和在其外围形成的周围区，其中元 件形成区具有在其中形成的栅电极58。半导体器件50还具有在周围区 中的半导体衬底51上形成的场电极70。场电极70通过周围区中形成的 连接电极58a电连接到栅电极58。在这里，场电极70几乎形成在周围 区的整个表面上，以便保证与连接电极58a电连接。
通过具有预定开口的掩模，将P型杂质离子注入半导体衬底51中， 来形成P型柱区56。因为已经形成了场电极70，所以通过周围区中的 场电极70注入杂质离子。因此P型柱区56a的深度变得小于元件形成区 中的P型柱区56的深度。超级结效果也取决于P型柱区的深度，并且随 深度增加而变大。
如果周围区中的P型柱区56a的深度小于元件形成区中的P型柱区 56的深度，如图8所示，则周围区的耐压性变得低于元件形成区的耐 压性，以致半导体器件50的总耐压性不可避免地受控于周围区的耐压 性。因此，即使在控制用于较高耐压性的各种条件的情况下制作元件 形成区中的元件，也不可能提高半导体器件50的总耐压性。从该观点， 必须制作半导体器件，使得周围区的耐压性可以保持为不小于元件形 成区的耐压性。
本发明的半导体器件的柱区在形成场电极之后形成，可以防止柱 区形成之后，该半导体器件经受热历程。这使得能够形成微超级结结 构。因为在之后形成柱区的区域上不形成周围区中的场电极，使得能 够在周围区中也可以形成柱区，使其具有等于或大于元件形成区中的 柱区的深度。这使得能够防止周围区的耐压性被降低。
根据本发明，可以提高具有超级结结构的半导体器件的超级结效 果，并且防止耐压性降低。
附图说明
由下面结合附图的详细说明将使本发明的上述及其它目的、优点 和特点更明显，其中：
图1A和1B是示出了实施例的半导体器件的结构的视图；
图2A和2B是示出了P型柱区的排列的视图；
图3A至3C是示出了制作实施例的半导体器件的工艺步骤的剖面 图；
图4是示出了另一实施例的半导体器件的结构的视图；
图5A和5B是示出了另一实施例的半导体器件的结构的视图；
图6A和6B是示出了另一实施例的半导体器件的结构的视图；
图7是示出了具有超级结结构的常规半导体器件的结构的剖面 图；以及
图8是示出了半导体器件的结构的剖面图，其具有在场电极形成 之后通过场电极注入离子而形成的P型柱区。
图1A和1B是示出了实施例的半导体器件的结构的视图；
图2A和2B是示出了P型柱区的排列的视图；
图3A至3C是示出了制作实施例的半导体器件的工艺步骤的剖面 图；
图4是示出了另一实施例的半导体器件的结构的视图；
图5A和5B是示出了另一实施例的半导体器件的结构的视图；
图6A和6B是示出了另一实施例的半导体器件的结构的视图；
图7是示出了具有超级结结构的常规半导体器件的结构的剖面 图；以及
图8是示出了半导体器件的结构的剖面图，其具有在场电极形成 之后通过场电极注入离子而形成的P型柱区。
具体实施方式
现在将参考说明性实施例描述本发明。本领域的技术人员将认识 到使用本发明的讲述可以完成许多选择性的实施例，并且本发明不局 限于为了说明性目的而说明的实施例。
在如下所述的实施例中，任何相同的组成部件将给出相同的参考 标号，必要时允许省略说明。在下面的实施例中，将描述第一导电类 型是N型和第二导电类型是P型的情况。
(第一实施例)
图1A和1B是示出了第一实施例的半导体器件的结构的视图。
图1A是示出了第一实施例的半导体器件100的结构的剖面图。
半导体器件100包含沟槽栅型垂直功率MOSFET。半导体器件100 具有半导体衬底101、N型漂移区104、基区105、在基区105中形成的 源区112、栅绝缘膜110、在栅绝缘膜110上形成的栅电极108、在栅电 极108上形成的绝缘膜114、源电极116、P型柱区106、漏电极102以及 元件隔离区118。半导体衬底101用作漏区。N型漂移区104形成在半导 体衬底101上并用作电场缓冲层。基区105形成在N型漂移区104的表面 部分中。源电极116形成在绝缘膜114上，以便与源区112连接。P型柱 区106形成在N型漂移区104中的栅电极108的两个相邻部分之间。漏电 极102形成在半导体衬底101的背表面上。半导体器件100具有平行pn 层，平行pn层具有在其中交替地排列的N型漂移区104和P型柱区106。 半导体衬底101和通过外延生长形成的N型漂移区104构成衬底。这些 组成部件在下文中通常称为“衬底”。在第一实施例中，栅电极108 是衬底中掩埋的沟槽栅极。
在此情况下，半导体衬底101、N型漂移区104和源区112被构造为 具有相同的导电类型(在这里，N型)。基区105和P型柱区106被构造 为具有与N型漂移区104相反的导电类型(在这里，P型)。N型漂移 区104和P型柱区106被构造为具有几乎相等剂量的各杂质。
半导体器件100具有元件形成区和周围区，元件形成区具有在其 中形成的晶体管，周围区形成为围绕元件形成区且具有在其中形成的 元件隔离区118。P型柱区106形成在元件形成区中和部分周围区中。 半导体器件100还具有在周围区中形成的场电极120和在周围区中的场 电极120上形成的电极124。场电极120通常用作高压半导体器件的元 件周围的周围区中形成的场极板电极，并且还用作连接电极124和栅 电极108的栅指。在第一实施例中，场电极120不是形成在周围区中形 成的P型柱区106(106a、106b和106c)的正上方。场电极120还被电 连接到周围区中的连接电极108a，并且通过连接电极108a进一步连接 到栅电极108。在周围区中的场电极120上还形成绝缘膜114。
在第一实施例中，在周围区中形成多个P型柱区106(106a、106b 和106c)。通过由此在周围区中形成多个P型柱区106，周围区的耐压 性可以保持在高水平。在第一实施例中，在周围区中形成的P型柱区106 (106a、106b和106c)具有与元件形成区中形成的P型柱区106基本上 相同的深度。在第一实施例中，所有P型柱区106具有基本上相同的杂 质分布。
图1B是示出了第一实施例的半导体器件100的结构的顶视图。在 此，为了便于说明，附图示出了仅仅包含P型柱区106、栅电极108和 场电极120的结构。
在第一实施例中，根据二维的交错排列以岛状方式形成P型柱区 106。在周围区中，场电极120具有分别在多个柱区106上打开的多个 开口122并且以岛状方式形成。换句话说，当从元件形成区侧的场电 极120的端部观察时，场电极120具有在周围区侧形成的P型柱区106上 打开的开口122。栅电极108通过周围区上形成的连接电极108a连接到 场电极120。当从连接电极108a和场电极120之间的连接点观察时，场 电极120具有位于周围区侧的开口122。应当注意图1A是沿图1B中的线 A-A的剖面图。
图2A和2B是示出了P型柱区106的排列状态的视图。
图2A示出了根据第一实施例的半导体器件100的P型柱区106的排 列状态。如图所示，根据二维交错排列的P型柱区106的这种二维排列 使得能够以近似规则的间隔排列岛状P型柱区106。另一方面，P型柱 区106排列为在纵向和横向上对齐的图2B所示的排列，导致标有“e” 的P型柱区106与标有“b”、“d”、“f”和“h”的P型柱区106的距 离和与标有“a”、“c”、“g”和“i”的P型柱区106的距离之间的 差异。以近似规则的间隔排列岛状P型柱区106，使得能够均衡整个区 域上的每个P型柱区106和N型漂移区104(参见图1A)之间的距离， 由此允许超级结效果被完全地展现。
对于P型柱区106的排列状态没有特别的限制，并且图2B所示的结 构可以是容许的，但是其更优选地采用图2A所示的结构。
接下来，将描述制作第一实施例的半导体器件100的工艺步骤。 图3A至3C是示出了制作第一实施例的半导体器件100的工艺步骤的剖 面图。
首先，在高浓度、N型半导体衬底101的主表面上外延地生长硅， 同时典型地往其中掺杂磷(P)，由此形成N型漂移区104。然后在周 围区中的N型漂移区104的表面上形成元件隔离区118。元件隔离区118 可以通过LOCOS(硅的局部氧化)工艺来形成。
接下来，例如，硼(B)离子被注入N型漂移区104的表面部分， 由此形成基区105。
然后通过光刻技术，有选择地刻蚀N型漂移区104的表面，由此形 成沟槽。然后通过热氧化在沟槽的内壁上和N型漂移区104的表面上形 成氧化硅膜。然后除去在N型漂移区104的表面上形成的部分氧化硅 膜。接下来，通过CVD(化学气相淀积)工艺，在沟槽中和N型漂移 区104的表面上形成多晶硅层。然后使用光刻技术，通过回刻蚀有选 择地除去部分多晶硅，以便仅仅在沟槽中和衬底表面上的预定区中留 下多晶硅层。由此形成栅电极108、连接电极108a和场电极120，它们 具有图1B所示的图形。
接下来，使用光刻技术，注入例如砷(As)离子，由此在基区105 的表面上的栅电极108周围形成N型源区112。通过这些工序获得图3A 所示的结构。
接下来，形成具有预定图形的掩模126，并且通过掩模126将例如 硼(B)离子注入到N型漂移区104的表面部分中(图3B)。在此的离 子注入可以分为多次进行，同时改变各次的能量。然后通过刻蚀除去 掩模126(图3C)。在第一实施例中，P型柱区106形成为不达到用作 漏区的半导体衬底101的深度。
接下来，在N型漂移区104的表面上形成绝缘膜114并构图，以获 得预定的几何形状。然后通过典型地使用铝靶的溅射形成电极层。然 后电极层被构图，以获得预定的几何形状，由此形成源电极116和电 极124。通过相似的溅射工艺在N型漂移区104的背表面上形成漏电极 102。由此获得具有图1A所示结构的半导体器件100。
第一实施例的特点在于在形成P型柱区106之前形成场电极120， 但是对于任何其它的工序没有特定的限制，如其基区105、源区112和 场电极120应该较早地形成。这些组件可以根据不同于上述工序的顺 序来形成。
根据制作第一实施例的半导体器件100的工序，形成场电极120之 后形成P型柱区106，以便成功地防止半导体器件100在形成P型柱区106 之后经受热历程。这使得能够制作微超级结结构。因为周围区中的场 电极120形成为在形成P型柱区106的区域上具有开口，因此在周围区 中也可以形成P型柱区106，其具有等于元件形成区中的P型柱区106的 深度。这使得可以防止周围区的耐压性被降低。
(第二实施例)
图4是示出了第二实施例的半导体器件的结构的视图。
在第二实施例中，半导体器件130不同于第一实施例的半导体器 件100之处在于，在周围区中形成的P型柱区106(106a、106b和106c) 的深度大于在元件形成区中形成的P型柱区106的深度。
通过使形成在周围区中的P型柱区106的深度大于形成在元件形成 区中的P型柱区106的深度，使得能够通过元件形成区的耐压性来控制 半导体器件130的耐压性。
第二实施例的半导体器件130可以通过与第一实施例中参考图3A 至3C描述的制作半导体器件100基本上相同的工序来制作。在第二实 施例中，首先制作图3A所示的结构，然后通过在周围区上形成的掩模， 在大能量下注入例如硼(B)离子，以便具有仅仅对应于要形成在周 围区中的P型柱区106的开口。由此形成周围区中的P型柱区106(106a、 106b和106c)的最深部分。然后除去掩模，并且使用与第一实施例的 图3B描述的掩模126相同的掩模，在元件形成区和周围区中都形成P型 柱区106。从在周围区中形成P型柱区106的最深部分的条件下的能量 降低在此的离子注入的能量。由此获得如图4所示构造的半导体器件 130。
(第三实施例)
图5A和5B是示出了第三实施例的半导体器件的结构的视图。图5A 是示出了第三实施例的半导体器件140的结构的剖面图。图5B是半导 体器件140的顶视图。应当注意图5A是沿图5B中的线B-B的剖面图。
第三实施例的半导体器件140不同于第一实施例的半导体器件100 之处在于，形成在周围区中的最外位置的P型柱区106(106a)具有小 于其它P型柱区106的深度。
元件隔离区118形成在周围区的最外部分上形成的P型柱区106(在 下文中，称为最外的P型柱区106a)附近。
在半导体器件140中，在N型漂移区104和元件隔离区118之间电通 量保持恒定。因为保持(电通量D)＝(介电常数ε)×(电场E)的关 系，在恒定的电通量下的电场E随介电常数ε变小而变大。另一方面， 特定膜的击穿电压V给定为V＝E×t，其中t是膜的厚度。在假定恒定的 膜厚度t的条件下，较小的介电常数ε导致较大的耐压性。
因为与N型漂移区104相比较，元件隔离区118的介电常数较小， 所以在元件隔离区118附近形成的最外的P型柱区106a可以实现等于其 它P型柱区106的耐压性，即使深度被制成浅于其它P型柱区106。
第三实施例的半导体器件140可以通过与第一实施例中参考图3A 至3C描述的制作半导体器件100基本上相同的工序来制作。第三实施 例与第一实施例的不同之处在于，当多晶硅层被有选择地除去时，在 要形成最外的P型柱区106(106a)的区域中留下未被去除的多晶硅层。 此后，可以通过与第一发明中描述的工序相同的工序来制作半导体器 件140。在第三实施例中，因为通过预先形成的场电极120进行离子注 入，所以形成比其它区域中的其它P型柱区106更浅的最外的P柱区106 (106a)。由此形成如图5A所示构造的半导体器件140。
此外，在第三实施例中，也允许有选择地除去最外的P型柱区106 (106a)上的场电极120。在该结构中，通过仅仅在对应于除最外的P 型柱区106(106a)以外的P型柱区106的区域中具有开口的掩模，在 大的能量下，将例如硼(B)离子注入N型漂移区104的表面部分。由 此形成元件形成区中的P型柱区106和周围区的内部中的P型柱区106 (106b和106c)的最深部分。然后除去掩模，并且使用与第一实施例 描述的掩模126相同的掩模，在元件形成区和周围区的整个部分中都 形成P型柱区106。从形成元件形成区中的P型柱区106的最深部分等条 件下的能量降低在此的离子注入的能量，并且以逐步的方式改变。
在另一实施例中，可以在元件隔离区118的正下方形成最外的P型 柱区106a。最外的P型柱区106a的深度tsj可以被调整为满足以下关系：
tsj′-tsj＜(2εsi/εox)×tox ....(公式1)
其中，tsj′表示邻近于最外的P型柱区106a的P型柱区106(在下文 中称为相邻P型柱区106b)的深度，tox表示元件隔离区118的平均厚度， εox表示元件隔离区118的介电常数，以及εsi表示在元件隔离区118正下 方的N型漂移区104的介电常数。
以上公式可以如下变换：
tsj＞tsj′-(2εsi/εox)×tox ....(公式2)
如上所述，第三实施例的半导体器件140可以被构造为不在所有P 型柱区106上形成场电极，至少除了与元件隔离区118接触地形成的P 型柱区106和邻近于元件隔离区118形成的P型柱区106之外。如上所 述，位于元件隔离区118的正下方或其附近的P型柱区106可以将耐压 性保持在等于其它区域的水平，尽管其深度比其它区域的深度更浅， 这是由于元件隔离区118的介电常数的贡献。同样，根据第三实施例 构造的半导体器件140可以将耐压性保持在期望的水平。
对于在元件隔离区118的正下方形成的P型柱区106，通过元件隔 离区118进行形成这种P型柱区106的离子注入，以便P型柱区106的深 度可以变得比其它区域的深度更浅，即使元件隔离区118不具有在其 上形成的场电极120。甚至在此情况下，半导体器件140可以将耐压性 保持在等于其它区域的水平，这是由于元件隔离区118的介电常数的 贡献。
(第四实施例)
图6A和6B是示出了第四实施例的半导体器件的结构的视图。
图6A是示出了第四实施例的半导体器件200的结构的剖面图。
半导体器件200具有半导体衬底201、N型漂移区204、基区205、 在源区212上形成的栅电极208、在栅电极208上形成的绝缘膜214、源 电极216、P型柱区206、漏电极202以及元件隔离区218。N型漂移区204 形成在半导体衬底201上并用作电场缓冲层。基区205形成在N型漂移 区204的表面部分。源电极216形成在绝缘膜214上，以便与源区212连 接。P型柱区206形成在N型漂移区204中的栅电极208的两个相邻部分 之间。漏电极202形成在半导体衬底201的背表面上。
半导体器件200具有元件形成区和形成为围绕元件形成区且具有 在其中形成的元件隔离区218的周围区，其中元件形成区具有在其中 形成的晶体管。P型柱区206形成在元件形成区和部分周围区中。半导 体器件200还具有在元件隔离区218上朝元件形成区形成的场电极 220，以及在场电极220上形成的电极224。在周围区中的场电极220上 也形成绝缘膜214。
半导体衬底201、N型漂移区204和源区112被构造为具有相同的导 电类型(在此情况下，N型)。基区205和P型柱区206被构造为具有与 N型漂移区204相反的导电类型(在此情况下，P型)。N型漂移区204 和P型柱区106被构造为具有几乎相等剂量的各杂质。
在第四实施例中，在周围区中形成的P型柱区206(206a、206b和 206c)具有与元件形成区中形成的P型柱区206基本上相同的深度。在 第四实施例中，所有P型柱区206具有基本上相同的杂质分布。
图6B是示出了第四实施例的半导体器件200的结构的顶视图。在 此，为了便于说明，附图示出了仅仅包含P型柱区206、栅电极208和 场电极220的结构。
第四实施例中的P型柱区206以岛状方式形成，并且彼此以近似规 则的间隔排列。栅电极208和场电极220具有在其中形成的开口222， 以便在P型柱区206上开口。栅电极208和场电极220形成为围绕岛状、 P型柱区206的连续网格图形。应当注意图6A是沿图6B中的线C-C的剖 面图。
此外，在第四实施例中，P型柱区206可以在场电极220形成之后 形成。这成功地防止半导体器件200在P型柱区206形成之后经受热历 程。这使得能够制作微超级结结构。因为周围区中的场电极220形成 为在形成P型柱区206的区域上具有开口，因此在周围区中也可以形成 P型柱区206，其具有等于元件形成区中的P型柱区206的深度。这使得 可以防止周围区的耐压性被降低。
上述段落参考实施例描述了本发明。这些实施例仅仅用于示例性 目的，本领域的技术人员应当理解各元件的组合和工艺步骤可以以多 种方式改进，并且这种改进也在本发明的范围内。
上述实施例示例了其中第一导电类型是N型和第二导电类型是P 型的情况，其中它也允许将第一导电类型定义为P型和将第二导电类 型定义为N型。
上述实施例示出了根据点图形二维地排列各P型柱区的情况，其 中P型柱区可以具有各种其它排列。例如，各P型柱区可以根据线图形 来二维地排列。此外，在此情况下，之后形成的具有各P型柱区的区 域可以不具有在其中形成的场电极。
例如，还能够将元件形成区中形成的P型柱区106和最外的P型柱 区106a构造为具有基本上相等的深度，并且将除了周围区中形成的最 外的P型柱区106a以外的P型柱区106(106b和106c)构造为具有大于P 型柱区106的深度。此外，该结构使得能够保证周围区的耐压性大于 元件形成区的耐压性。类似于第三实施例所示，允许将最外的P型柱 区106a的深度设为小于元件形成中形成的P型柱区106的深度，并且将 除了周围区中形成的最外的P型柱区106a以外P型柱区106(106b和 106c)的深度设大于元件形成区中形成的P型柱区106的深度。如上可 以清楚看到，在不偏离本发明的精神的条件下，允许适当地设置各区 中的P型柱区106的深度。
此外，在如第四实施例所示构造的半导体器件200中，允许适当 地设置各区域中的P型柱区206的深度。
很显然本发明不局限于上述实施例，在不偏离本发明的范围和精 神的条件下可以进行修改和改变。
本申请基于日本专利申请No.2005-003803，在此将其内容引入作 为参考。
在如下所述的实施例中，任何相同的组成部件将给出相同的参考 标号，必要时允许省略说明。在下面的实施例中，将描述第一导电类 型是N型和第二导电类型是P型的情况。
(第一实施例)
图1A和1B是示出了第一实施例的半导体器件的结构的视图。
图1A是示出了第一实施例的半导体器件100的结构的剖面图。
半导体器件100包含沟槽栅型垂直功率MOSFET。半导体器件100 具有半导体衬底101、N型漂移区104、基区105、在基区105中形成的 源区112、栅绝缘膜110、在栅绝缘膜110上形成的栅电极108、在栅电 极108上形成的绝缘膜114、源电极116、P型柱区106、漏电极102以及 元件隔离区118。半导体衬底101用作漏区。N型漂移区104形成在半导 体衬底101上并用作电场缓冲层。基区105形成在N型漂移区104的表面 部分中。源电极116形成在绝缘膜114上，以便与源区112连接。P型柱 区106形成在N型漂移区104中的栅电极108的两个相邻部分之间。漏电 极102形成在半导体衬底101的背表面上。半导体器件100具有平行pn 层，平行pn层具有在其中交替地排列的N型漂移区104和P型柱区106。 半导体衬底101和通过外延生长形成的N型漂移区104构成衬底。这些 组成部件在下文中通常称为“衬底”。在第一实施例中，栅电极108 是衬底中掩埋的沟槽栅极。
在此情况下，半导体衬底101、N型漂移区104和源区112被构造为 具有相同的导电类型(在这里，N型)。基区105和P型柱区106被构造 为具有与N型漂移区104相反的导电类型(在这里，P型)。N型漂移 区104和P型柱区106被构造为具有几乎相等剂量的各杂质。
半导体器件100具有元件形成区和周围区，元件形成区具有在其 中形成的晶体管，周围区形成为围绕元件形成区且具有在其中形成的 元件隔离区118。P型柱区106形成在元件形成区中和部分周围区中。 半导体器件100还具有在周围区中形成的场电极120和在周围区中的场 电极120上形成的电极124。场电极120通常用作高压半导体器件的元 件周围的周围区中形成的场极板电极，并且还用作连接电极124和栅 电极108的栅指。在第一实施例中，场电极120不是形成在周围区中形 成的P型柱区106(106a、106b和106c)的正上方。场电极120还被电 连接到周围区中的连接电极108a，并且通过连接电极108a进一步连接 到栅电极108。在周围区中的场电极120上还形成绝缘膜114。
在第一实施例中，在周围区中形成多个P型柱区106(106a、106b 和106c)。通过由此在周围区中形成多个P型柱区106，周围区的耐压 性可以保持在高水平。在第一实施例中，在周围区中形成的P型柱区106 (106a、106b和106c)具有与元件形成区中形成的P型柱区106基本上 相同的深度。在第一实施例中，所有P型柱区106具有基本上相同的杂 质分布。
图1B是示出了第一实施例的半导体器件100的结构的顶视图。在 此，为了便于说明，附图示出了仅仅包含P型柱区106、栅电极108和 场电极120的结构。
在第一实施例中，根据二维的交错排列以岛状方式形成P型柱区 106。在周围区中，场电极120具有分别在多个柱区106上打开的多个 开口122并且以岛状方式形成。换句话说，当从元件形成区侧的场电 极120的端部观察时，场电极120具有在周围区侧形成的P型柱区106上 打开的开口122。栅电极108通过周围区上形成的连接电极108a连接到 场电极120。当从连接电极108a和场电极120之间的连接点观察时，场 电极120具有位于周围区侧的开口122。应当注意图1A是沿图1B中的线 A-A的剖面图。
图2A和2B是示出了P型柱区106的排列状态的视图。
图2A示出了根据第一实施例的半导体器件100的P型柱区106的排 列状态。如图所示，根据二维交错排列的P型柱区106的这种二维排列 使得能够以近似规则的间隔排列岛状P型柱区106。另一方面，P型柱 区106排列为在纵向和横向上对齐的图2B所示的排列，导致标有“e” 的P型柱区106与标有“b”、“d”、“f”和“h”的P型柱区106的距 离和与标有“a”、“c”、“g”和“i”的P型柱区106的距离之间的 差异。以近似规则的间隔排列岛状P型柱区106，使得能够均衡整个区 域上的每个P型柱区106和N型漂移区104(参见图1A)之间的距离， 由此允许超级结效果被完全地展现。
对于P型柱区106的排列状态没有特别的限制，并且图2B所示的结 构可以是容许的，但是其更优选地采用图2A所示的结构。
接下来，将描述制作第一实施例的半导体器件100的工艺步骤。 图3A至3C是示出了制作第一实施例的半导体器件100的工艺步骤的剖 面图。
首先，在高浓度、N型半导体衬底101的主表面上外延地生长硅， 同时典型地往其中掺杂磷(P)，由此形成N型漂移区104。然后在周 围区中的N型漂移区104的表面上形成元件隔离区118。元件隔离区118 可以通过LOCOS(硅的局部氧化)工艺来形成。
接下来，例如，硼(B)离子被注入N型漂移区104的表面部分， 由此形成基区105。
然后通过光刻技术，有选择地刻蚀N型漂移区104的表面，由此形 成沟槽。然后通过热氧化在沟槽的内壁上和N型漂移区104的表面上形 成氧化硅膜。然后除去在N型漂移区104的表面上形成的部分氧化硅 膜。接下来，通过CVD(化学气相淀积)工艺，在沟槽中和N型漂移 区104的表面上形成多晶硅层。然后使用光刻技术，通过回刻蚀有选 择地除去部分多晶硅，以便仅仅在沟槽中和衬底表面上的预定区中留 下多晶硅层。由此形成栅电极108、连接电极108a和场电极120，它们 具有图1B所示的图形。
接下来，使用光刻技术，注入例如砷(As)离子，由此在基区105 的表面上的栅电极108周围形成N型源区112。通过这些工序获得图3A 所示的结构。
接下来，形成具有预定图形的掩模126，并且通过掩模126将例如 硼(B)离子注入到N型漂移区104的表面部分中(图3B)。在此的离 子注入可以分为多次进行，同时改变各次的能量。然后通过刻蚀除去 掩模126(图3C)。在第一实施例中，P型柱区106形成为不达到用作 漏区的半导体衬底101的深度。
接下来，在N型漂移区104的表面上形成绝缘膜114并构图，以获 得预定的几何形状。然后通过典型地使用铝靶的溅射形成电极层。然 后电极层被构图，以获得预定的几何形状，由此形成源电极116和电 极124。通过相似的溅射工艺在N型漂移区104的背表面上形成漏电极 102。由此获得具有图1A所示结构的半导体器件100。
第一实施例的特点在于在形成P型柱区106之前形成场电极120， 但是对于任何其它的工序没有特定的限制，如其基区105、源区112和 场电极120应该较早地形成。这些组件可以根据不同于上述工序的顺 序来形成。
根据制作第一实施例的半导体器件100的工序，形成场电极120之 后形成P型柱区106，以便成功地防止半导体器件100在形成P型柱区106 之后经受热历程。这使得能够制作微超级结结构。因为周围区中的场 电极120形成为在形成P型柱区106的区域上具有开口，因此在周围区 中也可以形成P型柱区106，其具有等于元件形成区中的P型柱区106的 深度。这使得可以防止周围区的耐压性被降低。
(第二实施例)
图4是示出了第二实施例的半导体器件的结构的视图。
在第二实施例中，半导体器件130不同于第一实施例的半导体器 件100之处在于，在周围区中形成的P型柱区106(106a、106b和106c) 的深度大于在元件形成区中形成的P型柱区106的深度。
通过使形成在周围区中的P型柱区106的深度大于形成在元件形成 区中的P型柱区106的深度，使得能够通过元件形成区的耐压性来控制 半导体器件130的耐压性。
第二实施例的半导体器件130可以通过与第一实施例中参考图3A 至3C描述的制作半导体器件100基本上相同的工序来制作。在第二实 施例中，首先制作图3A所示的结构，然后通过在周围区上形成的掩模， 在大能量下注入例如硼(B)离子，以便具有仅仅对应于要形成在周 围区中的P型柱区106的开口。由此形成周围区中的P型柱区106(106a、 106b和106c)的最深部分。然后除去掩模，并且使用与第一实施例的 图3B描述的掩模126相同的掩模，在元件形成区和周围区中都形成P型 柱区106。从在周围区中形成P型柱区106的最深部分的条件下的能量 降低在此的离子注入的能量。由此获得如图4所示构造的半导体器件 130。
(第三实施例)
图5A和5B是示出了第三实施例的半导体器件的结构的视图。图5A 是示出了第三实施例的半导体器件140的结构的剖面图。图5B是半导 体器件140的顶视图。应当注意图5A是沿图5B中的线B-B的剖面图。
第三实施例的半导体器件140不同于第一实施例的半导体器件100 之处在于，形成在周围区中的最外位置的P型柱区106(106a)具有小 于其它P型柱区106的深度。
元件隔离区118形成在周围区的最外部分上形成的P型柱区106(在 下文中，称为最外的P型柱区106a)附近。
在半导体器件140中，在N型漂移区104和元件隔离区118之间电通 量保持恒定。因为保持(电通量D)＝(介电常数ε)×(电场E)的关 系，在恒定的电通量下的电场E随介电常数ε变小而变大。另一方面， 特定膜的击穿电压V给定为V＝E×t，其中t是膜的厚度。在假定恒定的 膜厚度t的条件下，较小的介电常数ε导致较大的耐压性。
因为与N型漂移区104相比较，元件隔离区118的介电常数较小， 所以在元件隔离区118附近形成的最外的P型柱区106a可以实现等于其 它P型柱区106的耐压性，即使深度被制成浅于其它P型柱区106。
第三实施例的半导体器件140可以通过与第一实施例中参考图3A 至3C描述的制作半导体器件100基本上相同的工序来制作。第三实施 例与第一实施例的不同之处在于，当多晶硅层被有选择地除去时，在 要形成最外的P型柱区106(106a)的区域中留下未被去除的多晶硅层。 此后，可以通过与第一发明中描述的工序相同的工序来制作半导体器 件140。在第三实施例中，因为通过预先形成的场电极120进行离子注 入，所以形成比其它区域中的其它P型柱区106更浅的最外的P柱区106 (106a)。由此形成如图5A所示构造的半导体器件140。
此外，在第三实施例中，也允许有选择地除去最外的P型柱区106 (106a)上的场电极120。在该结构中，通过仅仅在对应于除最外的P 型柱区106(106a)以外的P型柱区106的区域中具有开口的掩模，在 大的能量下，将例如硼(B)离子注入N型漂移区104的表面部分。由 此形成元件形成区中的P型柱区106和周围区的内部中的P型柱区106 (106b和106c)的最深部分。然后除去掩模，并且使用与第一实施例 描述的掩模126相同的掩模，在元件形成区和周围区的整个部分中都 形成P型柱区106。从形成元件形成区中的P型柱区106的最深部分等条 件下的能量降低在此的离子注入的能量，并且以逐步的方式改变。
在另一实施例中，可以在元件隔离区118的正下方形成最外的P型 柱区106a。最外的P型柱区106a的深度tsj可以被调整为满足以下关系：
tsj′-tsj＜(2εsi/εox)×tox ....(公式1)
其中，tsj′表示邻近于最外的P型柱区106a的P型柱区106(在下文 中称为相邻P型柱区106b)的深度，tox表示元件隔离区118的平均厚度， εox表示元件隔离区118的介电常数，以及εsi表示在元件隔离区118正下 方的N型漂移区104的介电常数。
以上公式可以如下变换：
tsj＞tsj′-(2εsi/εox)×tox ....(公式2)
如上所述，第三实施例的半导体器件140可以被构造为不在所有P 型柱区106上形成场电极，至少除了与元件隔离区118接触地形成的P 型柱区106和邻近于元件隔离区118形成的P型柱区106之外。如上所 述，位于元件隔离区118的正下方或其附近的P型柱区106可以将耐压 性保持在等于其它区域的水平，尽管其深度比其它区域的深度更浅， 这是由于元件隔离区118的介电常数的贡献。同样，根据第三实施例 构造的半导体器件140可以将耐压性保持在期望的水平。
对于在元件隔离区118的正下方形成的P型柱区106，通过元件隔 离区118进行形成这种P型柱区106的离子注入，以便P型柱区106的深 度可以变得比其它区域的深度更浅，即使元件隔离区118不具有在其 上形成的场电极120。甚至在此情况下，半导体器件140可以将耐压性 保持在等于其它区域的水平，这是由于元件隔离区118的介电常数的 贡献。
(第四实施例)
图6A和6B是示出了第四实施例的半导体器件的结构的视图。
图6A是示出了第四实施例的半导体器件200的结构的剖面图。
半导体器件200具有半导体衬底201、N型漂移区204、基区205、 在源区212上形成的栅电极208、在栅电极208上形成的绝缘膜214、源 电极216、P型柱区206、漏电极202以及元件隔离区218。N型漂移区204 形成在半导体衬底201上并用作电场缓冲层。基区205形成在N型漂移 区204的表面部分。源电极216形成在绝缘膜214上，以便与源区212连 接。P型柱区206形成在N型漂移区204中的栅电极208的两个相邻部分 之间。漏电极202形成在半导体衬底201的背表面上。
半导体器件200具有元件形成区和形成为围绕元件形成区且具有 在其中形成的元件隔离区218的周围区，其中元件形成区具有在其中 形成的晶体管。P型柱区206形成在元件形成区和部分周围区中。半导 体器件200还具有在元件隔离区218上朝元件形成区形成的场电极 220，以及在场电极220上形成的电极224。在周围区中的场电极220上 也形成绝缘膜214。
半导体衬底201、N型漂移区204和源区112被构造为具有相同的导 电类型(在此情况下，N型)。基区205和P型柱区206被构造为具有与 N型漂移区204相反的导电类型(在此情况下，P型)。N型漂移区204 和P型柱区106被构造为具有几乎相等剂量的各杂质。
在第四实施例中，在周围区中形成的P型柱区206(206a、206b和 206c)具有与元件形成区中形成的P型柱区206基本上相同的深度。在 第四实施例中，所有P型柱区206具有基本上相同的杂质分布。
图6B是示出了第四实施例的半导体器件200的结构的顶视图。在 此，为了便于说明，附图示出了仅仅包含P型柱区206、栅电极208和 场电极220的结构。
第四实施例中的P型柱区206以岛状方式形成，并且彼此以近似规 则的间隔排列。栅电极208和场电极220具有在其中形成的开口222， 以便在P型柱区206上开口。栅电极208和场电极220形成为围绕岛状、 P型柱区206的连续网格图形。应当注意图6A是沿图6B中的线C-C的剖 面图。
此外，在第四实施例中，P型柱区206可以在场电极220形成之后 形成。这成功地防止半导体器件200在P型柱区206形成之后经受热历 程。这使得能够制作微超级结结构。因为周围区中的场电极220形成 为在形成P型柱区206的区域上具有开口，因此在周围区中也可以形成 P型柱区206，其具有等于元件形成区中的P型柱区206的深度。这使得 可以防止周围区的耐压性被降低。
上述段落参考实施例描述了本发明。这些实施例仅仅用于示例性 目的，本领域的技术人员应当理解各元件的组合和工艺步骤可以以多 种方式改进，并且这种改进也在本发明的范围内。
上述实施例示例了其中第一导电类型是N型和第二导电类型是P 型的情况，其中它也允许将第一导电类型定义为P型和将第二导电类 型定义为N型。
上述实施例示出了根据点图形二维地排列各P型柱区的情况，其 中P型柱区可以具有各种其它排列。例如，各P型柱区可以根据线图形 来二维地排列。此外，在此情况下，之后形成的具有各P型柱区的区 域可以不具有在其中形成的场电极。
例如，还能够将元件形成区中形成的P型柱区106和最外的P型柱 区106a构造为具有基本上相等的深度，并且将除了周围区中形成的最 外的P型柱区106a以外的P型柱区106(106b和106c)构造为具有大于P 型柱区106的深度。此外，该结构使得能够保证周围区的耐压性大于 元件形成区的耐压性。类似于第三实施例所示，允许将最外的P型柱 区106a的深度设为小于元件形成中形成的P型柱区106的深度，并且将 除了周围区中形成的最外的P型柱区106a以外P型柱区106(106b和 106c)的深度设大于元件形成区中形成的P型柱区106的深度。如上可 以清楚看到，在不偏离本发明的精神的条件下，允许适当地设置各区 中的P型柱区106的深度。
此外，在如第四实施例所示构造的半导体器件200中，允许适当 地设置各区域中的P型柱区206的深度。
很显然本发明不局限于上述实施例，在不偏离本发明的范围和精 神的条件下可以进行修改和改变。
本申请基于日本专利申请No.2005-003803，在此将其内容引入作 为参考。