集成半导体非易失性存储器的控制方法转让专利
申请号 : CN200510074348.6
文献号 : CN100595923C
文献日 : 2010-03-24
发明人 : 久本大 , 安井感 , 石丸哲也 , 木村绅一郎 , 冈田大介
申请人 : 株式会社瑞萨科技
摘要 :
本发明涉及半导体存储器件，提供用于使非易失性半导体存储器件稳定动作的动作方式。在分离式栅极结构的非易失性半导体存储器件中，在进行热空穴注入的情况下，使用没有时间变化的交点，进行热空穴注入动作的校验。由此，可以进行擦除状态的验证而不考虑经过时间变化。此外，通过多次在栅极部分上施加脉冲电压或多级阶跃电压来进行写入或写入/擦除。
权利要求 :
1.一种集成半导体非易失性存储器的控制方法，其特征在于，该集成半导体非易失性存储器包括： 第1场效应晶体管，具有第1栅极，该第1栅极具备间隔着绝缘膜形成在半导体衬底上的栅电极； 第2场效应晶体管，与所述第1场效应晶体管相邻，具有间隔着电荷积蓄膜形成在所述半导体衬底上的第2栅电极； 第1沟道，形成在所述第1场效应晶体管下方的所述半导体衬底内； 第2沟道，在所述第2场效应晶体管的下方的所述半导体衬底内，以与所述第1沟道电连接的方式相邻形成；以及 第1杂质扩散层和第2杂质扩散层，在所述第1沟道的一端侧和所述第2沟道的另一端侧分别形成，以便插入被形成了所述第1沟道和所述第2沟道的所述半导体衬底的区域； 在上述集成半导体非易失性存储器的控制方法中，通过向所述第2栅电极提供电压并将空穴从所述半导体衬底的一侧注入到所述电荷积蓄膜而执行写入或擦除； 通过向所述第2栅电极多次反复施加脉冲来执行所述写入或擦除； 执行所述写入或擦除时，包括第1期间和所述第1期间之后的第2期间； 在所述第2期间向所述第2栅电极提供校验电压，在所述第1期间不向所述第2栅电极提供校验电压。
2. 如权利要求1所述的集成半导体非易失性存储器的控制方法， 其特征在于：在第2写入或擦除的所述脉冲的高度高于在第1写入或 擦除的所述脉冲的高度。
3. 如权利要求1所述的集成半导体非易失性存储器的控制方法，其特征在于：第1写入或擦除早于第2写入或擦除；而且，所述第l写入或擦除的期间短于所述第2写入或擦除的期间。
4.如权利要求1所述的集成半导体非易失性存储器的控制方法，其特征在于：所述电荷积蓄膜包括氮化硅膜。
说明书 :
集成半导体非易失性存储器的控制方法
技术领域
本发明涉及半导体存储器件，特别涉及具有使非易失性存储器结构有效动作的方式的半导体存储器件。
背景技术
在装入LSI中的集成半导体存储器中有一种是非易失性存储器。它是即使切断LSI的电源也保留存储信息的元件，由于在各种应用中使用LSI，所以成为非常重要的元件。
关于半导体元件的非易失性存储器，在非专利文献1中，可查阅到所谓浮栅型存储器和使用绝缘膜的存储器的记载。其中，如记载的那样，已知将绝缘膜叠层，并在其界面和绝缘膜中的捕获等下积累电荷的存储器，与浮栅型相比，不必形成新的导电层，可以形成与CM0SLSI工艺的匹配性良好的存储器。
但是，就至今为止的绝缘膜中积累电荷的来说，寻求同时进行电荷的注入和释放，并且具有足够的电荷保持性，所以难以实现。对此,提出取代释放电荷，而通过注入具有不同符号的电荷来进行存储信息的重写（改写）。关于这种动作，可査阅非专利文献3。在这种结构，分开形成使存储器动作的多晶硅栅极和进行单元的选择的栅极。此外，同样的记载可见于专利文献1和专利文献2。
这种存储单元结构，基本上以丽0S为基极的两个晶体管如下放置：将存储晶体管以所谓的"纵叠"的配置连结在选择晶体管的旁边。将其作为等效电路示出的图为图1C。再有，图1A和图1B作为一例分别表示与图1C所示电路对应的存储元件的平面图和剖面图。此外，使用该存储器单元并构成阵列的情况下的配置结构例子示于图2。选择晶体管和存储晶体管的栅极分别构成用SGL、 MGL表示的字线，选
择晶体管的扩散层成为位线（BL)，而存储晶体管的扩散层成为源极
4线（SL)。
在图3、图4中，图示了该存储单元的代表性写入擦除动作操作。存储栅极的栅绝缘膜950用由氧化硅膜夹持氮化硅膜的结构来形成，成为所谓MON0S结构（Metal—Oxide-Nitride-Oxide Semiconductor
(S i 1 i con ))。选择栅极的栅绝缘膜900是氧化硅膜。扩散层电极200 、300分别将选择栅极和存储栅极形成为掩模（mask)。作为该存储单元的基本动作，有（1)写入、（2)擦除、（3)保持、（4)读取四种状态。但是，这四种状态的通称，作为代表性的来使用，对于写入和擦除，也可以形成相反的叫法。此外，动作操作也使用代表性的操作
(operation)来说明，有各种不同的操作法。这里，为了说明而论述了以NMOS类型形成的存储单元，但即使是PMOS类型，原理上也可以同样地形成。
(1) 对写入时示意地示于图3。对存储栅极侧扩散层200提供正电位，对选择栅极侧扩散层300提供与衬底100相同的地电位。通过对存储栅极550施加高于衬底100的栅极过驱动电压，使存储栅极之下的沟道为导通状态。这里，通过使选择栅极的电位达到比阈值高0. 1至0. 2V的值而成为导通状态。此时，在两个栅极的边界附近产生最强的电场，所以产生很多的热电子，并被注入到存储栅极侧。将轰击离子化造成的载流子的产生状况作为800来图示。电子用空白的圆标记表示，空穴用带有阴影线的圆表示。这种现象作为源侧注入
(Source side injection: SSI)而被人所知，关于这种现象，可查阅非专利文献4中A. T. Wu等人的记述。这里的记述，采用了浮栅型的存储单元，但在绝缘膜型中注入机构也是同样的。作为这种方式下的热电子注入的特长，电场集中在选择栅极和存储栅极边界附近，所以在存储栅极的选择栅极侧端部集中地进行注入。此外，在浮栅型中，电荷保持层由电极构成，而在绝缘膜型中，被存储在绝缘膜中，所以热电子被保持在非常窄的区域中。
(2) 对擦除时示意地示于图4。对存储栅极550提供负电位，对存储栅极侧扩散层200提供正电位，从而在扩散层端部的存储栅极和扩散层重叠的区域，产生强反转，引起带间隧道现象，并可以生成
5空穴。将其用810图示。有关这种带间隧道现象，例如可査阅非专利
文献5中T.Y.Chan等人的论述。在该存储单元，产生的空穴向沟道方向加速，通过存储栅极的偏压而产生拉引、且被注入到M0N0S膜中，从而进行擦除动作。此外，产生的空穴所产生的电子-空穴对的状况用820示出。这些载流子也被注入到MONOS膜中。gp，可通过被注入
的空穴的电荷来降低因电子的电荷而上升的存储栅极的阈值。
(3) 保持时，电荷作为被注入到绝缘膜MONOS中的载流子的电
荷来保持。绝缘膜中的载流子移动非常慢，所以即使电极上不施加电压，也可以良好地保持。
(4) 读取时，对选择栅极侧扩散层200提供正电位，对选择栅极500提供正电位，从而选择栅极之下的沟道处于导通状态。这里，根据写入、擦除状态来提供能够对所提供的存储栅极的阈值差进行判定的合适的存储栅极电位（g卩，写入状态的阈值和擦除状态的阈值的中间电位），从而可以将保持的电荷信息作为电流来读取。
[专利文献1] 美国专利005969383号说明书
[专利文献2] 美国专利US6477084号说明书
[非专利文献 1] S. Sze著、（Physics of SemiconductorDevices, 2nd edition，、 Wiley-Interscience pub. 、 p. 496〜506
[非专利文献2] S. Sze 著、'Physics of SemiconductorDevices, 2nd edition，、 Wiley-Interscience pub. 、 p.447
[非专利文献3] '1997 Symposium on VLSI Technology ，、 1997年、p.63~64
[非专利文献4] <1986 IEEE， International Electron DeviceMeeting, Technical Digest,、 1986年、p, 584〜587
[非专利文献5] '1987 IEEE， International Electron DeviceMeeting, Technical Digest'、 p. 718~721
[非专利文献6] '2001 IEEE， International Electron DeviceMeeting, Technical Digest'、 p. 719~722
采用这种动作操作的存储单元的特征是，使用两极性的载流子的电荷，所以可以极大地改变存储晶体管的设定阈值。图5是横轴表示存储栅极电压、纵轴表示单元读取电流的图。测定时，采用上述读取
状态。与初始状态的i-v特性相比，通过注入电子而提高阈值的情况
是写入状态为'H'。而通过空穴注入而降低阈值的情况是擦除状态 'L'。例如，在用电子的注入、释放来改变阈值时，不能利用初始状 态在负侧改变阈值。因此，需要在写入和初始状态之间进行动作。相 反，通过使用两极性，可以实现大的阈值变化。由此，具有在擦除状 态下，可以获得大的读取单元电流的特征。此外，这种宽的动作区域 即使极性多值动作也是有效的。
另一方面，在使用空穴注入的单元，因空穴的脱离现象而改变阈
值的问题是已知的。关于这种现象，可以查阅非专利文献6中 W.J.Tsai等人的论述。通过减少空穴的正电荷，在空穴注入后，阈 值随着吋间而向高的方向移动。有关存储单元的信息保持能力，取决 于这种阈值的变动，所以这种空穴脱离造成的变化是大问题，因空穴 注入而成为阻碍存储器形成的一个原因。
关于半导体元件的非易失性存储器，在非专利文献1中，可查阅到所谓浮栅型存储器和使用绝缘膜的存储器的记载。其中，如记载的那样，已知将绝缘膜叠层，并在其界面和绝缘膜中的捕获等下积累电荷的存储器，与浮栅型相比，不必形成新的导电层，可以形成与CM0SLSI工艺的匹配性良好的存储器。
但是，就至今为止的绝缘膜中积累电荷的来说，寻求同时进行电荷的注入和释放，并且具有足够的电荷保持性，所以难以实现。对此,提出取代释放电荷，而通过注入具有不同符号的电荷来进行存储信息的重写（改写）。关于这种动作，可査阅非专利文献3。在这种结构，分开形成使存储器动作的多晶硅栅极和进行单元的选择的栅极。此外，同样的记载可见于专利文献1和专利文献2。
这种存储单元结构，基本上以丽0S为基极的两个晶体管如下放置：将存储晶体管以所谓的"纵叠"的配置连结在选择晶体管的旁边。将其作为等效电路示出的图为图1C。再有，图1A和图1B作为一例分别表示与图1C所示电路对应的存储元件的平面图和剖面图。此外，使用该存储器单元并构成阵列的情况下的配置结构例子示于图2。选择晶体管和存储晶体管的栅极分别构成用SGL、 MGL表示的字线，选
择晶体管的扩散层成为位线（BL)，而存储晶体管的扩散层成为源极
4线（SL)。
在图3、图4中，图示了该存储单元的代表性写入擦除动作操作。存储栅极的栅绝缘膜950用由氧化硅膜夹持氮化硅膜的结构来形成，成为所谓MON0S结构（Metal—Oxide-Nitride-Oxide Semiconductor
(S i 1 i con ))。选择栅极的栅绝缘膜900是氧化硅膜。扩散层电极200 、300分别将选择栅极和存储栅极形成为掩模（mask)。作为该存储单元的基本动作，有（1)写入、（2)擦除、（3)保持、（4)读取四种状态。但是，这四种状态的通称，作为代表性的来使用，对于写入和擦除，也可以形成相反的叫法。此外，动作操作也使用代表性的操作
(operation)来说明，有各种不同的操作法。这里，为了说明而论述了以NMOS类型形成的存储单元，但即使是PMOS类型，原理上也可以同样地形成。
(1) 对写入时示意地示于图3。对存储栅极侧扩散层200提供正电位，对选择栅极侧扩散层300提供与衬底100相同的地电位。通过对存储栅极550施加高于衬底100的栅极过驱动电压，使存储栅极之下的沟道为导通状态。这里，通过使选择栅极的电位达到比阈值高0. 1至0. 2V的值而成为导通状态。此时，在两个栅极的边界附近产生最强的电场，所以产生很多的热电子，并被注入到存储栅极侧。将轰击离子化造成的载流子的产生状况作为800来图示。电子用空白的圆标记表示，空穴用带有阴影线的圆表示。这种现象作为源侧注入
(Source side injection: SSI)而被人所知，关于这种现象，可查阅非专利文献4中A. T. Wu等人的记述。这里的记述，采用了浮栅型的存储单元，但在绝缘膜型中注入机构也是同样的。作为这种方式下的热电子注入的特长，电场集中在选择栅极和存储栅极边界附近，所以在存储栅极的选择栅极侧端部集中地进行注入。此外，在浮栅型中，电荷保持层由电极构成，而在绝缘膜型中，被存储在绝缘膜中，所以热电子被保持在非常窄的区域中。
(2) 对擦除时示意地示于图4。对存储栅极550提供负电位，对存储栅极侧扩散层200提供正电位，从而在扩散层端部的存储栅极和扩散层重叠的区域，产生强反转，引起带间隧道现象，并可以生成
5空穴。将其用810图示。有关这种带间隧道现象，例如可査阅非专利
文献5中T.Y.Chan等人的论述。在该存储单元，产生的空穴向沟道方向加速，通过存储栅极的偏压而产生拉引、且被注入到M0N0S膜中，从而进行擦除动作。此外，产生的空穴所产生的电子-空穴对的状况用820示出。这些载流子也被注入到MONOS膜中。gp，可通过被注入
的空穴的电荷来降低因电子的电荷而上升的存储栅极的阈值。
(3) 保持时，电荷作为被注入到绝缘膜MONOS中的载流子的电
荷来保持。绝缘膜中的载流子移动非常慢，所以即使电极上不施加电压，也可以良好地保持。
(4) 读取时，对选择栅极侧扩散层200提供正电位，对选择栅极500提供正电位，从而选择栅极之下的沟道处于导通状态。这里，根据写入、擦除状态来提供能够对所提供的存储栅极的阈值差进行判定的合适的存储栅极电位（g卩，写入状态的阈值和擦除状态的阈值的中间电位），从而可以将保持的电荷信息作为电流来读取。
[专利文献1] 美国专利005969383号说明书
[专利文献2] 美国专利US6477084号说明书
[非专利文献 1] S. Sze著、（Physics of SemiconductorDevices, 2nd edition，、 Wiley-Interscience pub. 、 p. 496〜506
[非专利文献2] S. Sze 著、'Physics of SemiconductorDevices, 2nd edition，、 Wiley-Interscience pub. 、 p.447
[非专利文献3] '1997 Symposium on VLSI Technology ，、 1997年、p.63~64
[非专利文献4] <1986 IEEE， International Electron DeviceMeeting, Technical Digest,、 1986年、p, 584〜587
[非专利文献5] '1987 IEEE， International Electron DeviceMeeting, Technical Digest'、 p. 718~721
[非专利文献6] '2001 IEEE， International Electron DeviceMeeting, Technical Digest'、 p. 719~722
采用这种动作操作的存储单元的特征是，使用两极性的载流子的电荷，所以可以极大地改变存储晶体管的设定阈值。图5是横轴表示存储栅极电压、纵轴表示单元读取电流的图。测定时，采用上述读取
状态。与初始状态的i-v特性相比，通过注入电子而提高阈值的情况
是写入状态为'H'。而通过空穴注入而降低阈值的情况是擦除状态 'L'。例如，在用电子的注入、释放来改变阈值时，不能利用初始状 态在负侧改变阈值。因此，需要在写入和初始状态之间进行动作。相 反，通过使用两极性，可以实现大的阈值变化。由此，具有在擦除状 态下，可以获得大的读取单元电流的特征。此外，这种宽的动作区域 即使极性多值动作也是有效的。
另一方面，在使用空穴注入的单元，因空穴的脱离现象而改变阈
值的问题是已知的。关于这种现象，可以查阅非专利文献6中 W.J.Tsai等人的论述。通过减少空穴的正电荷，在空穴注入后，阈 值随着吋间而向高的方向移动。有关存储单元的信息保持能力，取决 于这种阈值的变动，所以这种空穴脱离造成的变化是大问题，因空穴 注入而成为阻碍存储器形成的一个原因。
发明内容
因此，本发明的目的在于，解决上述问题，提供能够进行稳定的 动作的绝缘栅型非易失性存储器。
图6示出这种现象造成的读取电流的变化。横轴是存储栅极的栅 极电压，纵轴是读取单元电流。该图绘制了刚擦除之后和经过一定时 间后的I-V特性。如箭头850所示，可知阈值因空穴脱离而上升，波 形向右方向移动。另一方面，在存储栅极电压大的区域，可看出波形 相反地向左方向移动（箭头860)。这是因为界面特性随着空穴脱离 而恢复。这样，两种现象同时产生，所以电流波形呈现以交点为界向 反方向移动。严格来说，该交点不是在一点上相交的交点，经过时间 依赖性小，实际上，可以看成在一点上相交。gp，即使产生空穴脱离， 也可以看成存在不动的点。
将这种状况汇总在图7中。在图6，设交点的电流值为IA，而夹 着交点的电流值为iB和Ic。此时,对各个电流值定义阈值，作为Vth-A、 Vth-B、 Vth-C，在图7中示出其时间变化。横轴是擦除后（空穴注入后）的经过时间。对应于箭头850和箭头860，分别是Vth-C上升，
或Vth-C减少。相反，就Vth-A而言，没有时间变动，为一定的值。 因此，通过利用该交点，可以获得稳定的存储保持特性。 在具有选择栅极和将电荷保持在绝缘膜中的存储栅极、且采用空
穴注入的非易失性半导体器件中，可以获得没有时间变动的读取电流
值，所以可以进行稳定的存储动作。
图6示出这种现象造成的读取电流的变化。横轴是存储栅极的栅 极电压，纵轴是读取单元电流。该图绘制了刚擦除之后和经过一定时 间后的I-V特性。如箭头850所示，可知阈值因空穴脱离而上升，波 形向右方向移动。另一方面，在存储栅极电压大的区域，可看出波形 相反地向左方向移动（箭头860)。这是因为界面特性随着空穴脱离 而恢复。这样，两种现象同时产生，所以电流波形呈现以交点为界向 反方向移动。严格来说，该交点不是在一点上相交的交点，经过时间 依赖性小，实际上，可以看成在一点上相交。gp，即使产生空穴脱离， 也可以看成存在不动的点。
将这种状况汇总在图7中。在图6，设交点的电流值为IA，而夹 着交点的电流值为iB和Ic。此时,对各个电流值定义阈值，作为Vth-A、 Vth-B、 Vth-C，在图7中示出其时间变化。横轴是擦除后（空穴注入后）的经过时间。对应于箭头850和箭头860，分别是Vth-C上升，
或Vth-C减少。相反，就Vth-A而言，没有时间变动，为一定的值。 因此，通过利用该交点，可以获得稳定的存储保持特性。 在具有选择栅极和将电荷保持在绝缘膜中的存储栅极、且采用空
穴注入的非易失性半导体器件中，可以获得没有时间变动的读取电流
值，所以可以进行稳定的存储动作。
附图说明
图1A是分离式（split gate)存储单元的平面图。 图1B是图1A中说明的分离式存储单元的代表性的等效电路图。 图1C是图1A所示的分离式存储单元的剖面图。 图2是使用了分离式存储单元的存储阵列的等效电路图。 图3是用于说明存储单元结构和写入动作的示意性的元件剖面 结构图。
图4是用于说明存储单元结构和擦除动作的示意性的元件剖面 结构图。
图5是表示用于说明写入和擦除状态的存储晶体管动作特性的图。
图6是表示擦除状态的IV特性的经过时间变化的存储晶体管动 作特性的图。
图7是表示擦除状态的阈值的时间变化的图。
图8是表示本发明的擦除动作的擦除动作顺序的图。
图9是表示写入状态的IV特性的经过时间变化的存储晶体管动 作特性的图。
图10是界面能级的写入阈值及效果的说明图。
图11是界面能级的写入阈值及效果的说明图。
图12是芯片结构图。
图13是存储单元端子名。
图14是写入脉冲设定参照表。
图15是用于说明写入动作的示意性的元件剖面结构图。图16是用于说明写入动作的示意性的元件剖面结构图。 图17是写入脉冲设定参照表。 图18是写入脉冲设定参照表。
图19是写入脉冲和校验顺序说明图。
图20是存储单元阵列等效电路图。
图21是写入脉冲设定参照表。
图22是写入脉冲设定参照表。
图23是写入脉冲设定参照表。
图24是擦除脉冲设定参照表。
图25是擦除脉冲设定参照表。
图26是擦除脉冲设定参照表。
图27是擦除脉冲设定参照表。
图28是存储阵列结构图。
图29是擦除脉冲设定参照表。
图30是擦除脉冲设定参照表。
图31是擦除脉冲设定参照表。
图32是擦除脉冲设定参照表。
图33是擦除脉冲设定参照表。
图34是擦除脉冲设定参照表。
图35是擦除脉冲设定参照表。
图36是擦除脉冲设定参照表。
图37是用于产生与写入脉冲设定表对应的施加脉冲的电路结构图。
图38是表示本实施例的写入时的施加脉冲的时序图。 图39是表示另一实施例的写入时的施加脉冲的时序图。 图40是表示另一实施例的写入时的施加脉冲的时序图。
图4是用于说明存储单元结构和擦除动作的示意性的元件剖面 结构图。
图5是表示用于说明写入和擦除状态的存储晶体管动作特性的图。
图6是表示擦除状态的IV特性的经过时间变化的存储晶体管动 作特性的图。
图7是表示擦除状态的阈值的时间变化的图。
图8是表示本发明的擦除动作的擦除动作顺序的图。
图9是表示写入状态的IV特性的经过时间变化的存储晶体管动 作特性的图。
图10是界面能级的写入阈值及效果的说明图。
图11是界面能级的写入阈值及效果的说明图。
图12是芯片结构图。
图13是存储单元端子名。
图14是写入脉冲设定参照表。
图15是用于说明写入动作的示意性的元件剖面结构图。图16是用于说明写入动作的示意性的元件剖面结构图。 图17是写入脉冲设定参照表。 图18是写入脉冲设定参照表。
图19是写入脉冲和校验顺序说明图。
图20是存储单元阵列等效电路图。
图21是写入脉冲设定参照表。
图22是写入脉冲设定参照表。
图23是写入脉冲设定参照表。
图24是擦除脉冲设定参照表。
图25是擦除脉冲设定参照表。
图26是擦除脉冲设定参照表。
图27是擦除脉冲设定参照表。
图28是存储阵列结构图。
图29是擦除脉冲设定参照表。
图30是擦除脉冲设定参照表。
图31是擦除脉冲设定参照表。
图32是擦除脉冲设定参照表。
图33是擦除脉冲设定参照表。
图34是擦除脉冲设定参照表。
图35是擦除脉冲设定参照表。
图36是擦除脉冲设定参照表。
图37是用于产生与写入脉冲设定表对应的施加脉冲的电路结构图。
图38是表示本实施例的写入时的施加脉冲的时序图。 图39是表示另一实施例的写入时的施加脉冲的时序图。 图40是表示另一实施例的写入时的施加脉冲的时序图。
具体实施方式
以下，参照附图详细地说明本发明的实施方式。 [实施例1]以下，说明本发明的代表性的擦除动作。图8是表示本发明的擦 除动作顺序的流程图。
在构成了基于半导体的阵列的集成非易失性存储器中，为了稳定
地进行写入、擦除动作，广泛采用所谓的 <校验(verification)动作'。 这是因为在写入和擦除时，施加写入擦除动作后，确认阈值的电平， 并为了达到设定电位，重复进行写入擦除动作。在进行空穴注入的单 元中，为了产生充分的擦除状态，在施加了擦除脉冲后，广泛采用对 擦除状态的确认的校验动作。
再有，在图8中，VMG表示存储栅极电压，VA表示图6的交点上 的栅极电压，Icell表示流过存储单元的读取电流（单元电流)，IA 表示VA时的单元电流，N表示擦除脉冲的施加次数。
以往，阈值因空穴脱离而产生时间变动，例如，使用Ic (Vth-C) 进行校验时，因脱离造成的时间变化，^f以电流会减少，不能确保必 要的读取电流。此外，在擦除脉冲施加后，因直至进行校验动作的经 过时间，引起电流变动，所以不能进行擦除状态的适当评价。
因此，如图6所示，在不受时间变化的交点、即存储栅极电压 Va，通过进行与电流L的比较，进行校验。由于该电流点未受到注入 后的时间变动影响，所以可以容易地判定擦除状态。
如果将读取电流作为该交点的电流f直，则在擦除后，即使经过长 时间，也可以获得稳定的读取电流。此外，作为单元的读取电流，可 以将该校验电压作为基础来设定。例如，作为读取电流，在需要比 lA大的电流IB的情况下，估计初始状态下的Vth-B和Vth-A的差VBST， 设定读取时的存储栅极电压Va就可以。在比Va高的区域，电流产生 增加的变化，所以通过进行这种读取电流设定，可以确保读取电流。 相反，即使在不需要那种程度的电流的情况下，通过以存储栅极电压 VA来实施校验，也可以评价擦除状态，所以可以预测其后的电流变化。 即，由于经过Vth-A的经过时间变化，所以如果判定为一定的L，则 可以估计并换算其效果。
此外，可以外差校验点。g卩，在比交点低的电压W上设定校验 点时，根据W时的电流和互感，可以预测交点的电流值。据此，可以
10在Vp点进行校验。 [实施例2]
下面，说明采用本发明方式情况下的写入擦除动作中的校验条件 的设定方法。在擦除状态，如上所述，在通过交点进行校验的情况下， 该交点和写入状态下的校验点之间可以作为该存储单元的实际的动 作窗口。
另一方面，已知在写入状态，在将热空穴注入到绝缘膜的情况下， 在绝缘膜-氧化膜界面上生成界面能级。在有界面能级时，表面电位 因栅极的电场效应而变化，从而电子在界面能级被捕获，因这种电子 携带的电荷，以电流定义的阈值极大地变化。因此，就非易失性存储 器的动作来说，阈值的变动增加，可以看作为重要的课题。这种效应，
主要因电子的捕获而产生，所以在写入侧成为大问题。用图9来说明 这种现象。在图9，横轴表示存储栅极的栅极电位，纵轴采用对数来 表示单元的读取电流。表示在刚写入之后，经过一定时间后的IV特 性。在写入之后，因擦除时的空穴注入而产生的界面能级，使读取电 流的斜率变小。但是，通过经过时间后，界面能级恢复，并可成为读 取电流的斜率变小，波形形成的情况。已知这种恢复现象在高温状态 下更强烈地显现，特别是在100°C以上时更显著。通常的半导体芯片 的使用动作温度在-40°C至100°C左右，所以可以说难以避免这种现 象。
这种斜率的变化，就将电荷作为晶体管特性的差来读取的存储单 元来说，最终作为阈值的变化来显现。S卩，在图9，在以I。为校验电 流值的情况下，在写入之后，相对于校验电平为V。，在经过时间后， 可以看作会变化为Ve的问题。
以下说明这种变化量。关于该阈值的变化量，可查阅非专利文献 2中的记述。g口，产生的界面能级的量和存储栅极电压的斜率的关系 是明确的。因此，根据这种关系，求出界面能级的量和校验电平的变 化量（阈值电压的变化量）的关系的结果为图IO、图ll。
在图10、图11，以存储栅极的栅极绝缘膜厚作为参数。在该存 储单元结构中，存储栅极的栅极绝缘膜950采用氧化硅膜和氮化硅膜的叠层结构。这里，使用被换算为氧化膜的有效膜厚TOX来表示。通 过使存储栅极的膜厚薄，可以抑制界面能级效应。但是，该膜厚薄时， 对电荷保持特性等其他器件特性产生影响的事实是已知的。而该膜厚 厚时，写入擦除特性恶化的事实是已知的，所以考虑使用相当亚微米 (l微米以下）代的选择晶体管和存储晶体管的情况时，实际上可使
用的有效膜厚被认为是To^25nm。此外，存储中的（L，状态和W 状态的电流比的设定方法，被认为强烈地依赖于阵列和周边的读取放 大器特性。但是， 一般地，作为阵列结构，考虑到同一行中单元带有 256比特左右的数，作为这种比，可以将确保三位数看作标准。此时， 界面能级造成的效应下引起2V的阈值变动。这里，根据空穴形成的 界面能级为1012，-2级的报告，作为求阈值变动的必要条件的上限， 假设为10"cnf2。图ll是求出该界面能级和阈值变动的关系的图。在 假设为10、nT2的情况下，估计需要2V的变化。其中，在进行写入侧 的校验时，除了该界面能级产生的效应以外，通过将必要的设定校验 电平高2V来设定，从而即使经过长时间，也可以获得稳定的读取电 流。在这里的试算中，为了说明基本的动作而假设为室温，但可以基 于使用设定来考虑温度特性。
这里，通过考虑实用的单元电流，论述了作为阈值的变化的设定 方法。另一方面，如图9所示，界面能级的恢复可作为IV斜率形成 的情况来观察。界面能级的情况下，在带隙的电子导带侧空穴捕获成 为中心，在价电子带电子捕获起作用，所以可以看成将表面势能作为 中间间隙的栅极电压为轴而引起这种恢复现象。在图9，可以在x轴 上观察到该交点显现的状况。这种情况下，该点可以看作写入状态下 的不动点，所以将该点用于校验时可以有效地使用。但是，实际上， 该交点的电流值如图9所示是极小的值，所以没有实用性。但是，这 里显现不动点的IV波形相对于对数轴，呈现大致直线的、所谓的子 阈值:特性，所以即使不是直接使用，也可以通过外插来使用。
以下说明设定例时，在图6所示的擦除状态下，在存储栅极电压 为2V、单元电流为100-Aim的单元中，在初始状态中，在与该单元 电流值对应的存储栅极电压为4V的情况下，将写入侧的存储栅极电
12压设定为6V时，考虑上述说明的界面顺序的效应，还可以提高2V而
设定为8V。但是，通过换算斜率造成的效果，可以降低写入侧校验
电压，并且以低的电流值进行。
在实施这种高的写入时，通过使用多个写入脉冲，可以获得良好
的存储动作。如上所述，SSI写入的电子具有在窄区域中被局部注入
的特征。电子的局部注入所形成的势垒因沟道方向的电场的渗透而被 下拉，产生被称为击穿的漏泄电流的事实是已知的。因此，就实现高 的阈值来说，需要注入非常多的电子。而且在擦除中，为了擦除这种 电子，需要注入非常多的空穴，引起膜的恶化和擦除不足等的问题。
为了避免它，将沟道热电子（CHE)方式的电子写入法和SSI方式组 合是有效的。所谓CHE，是通过沟道和扩散层端的电场来加速电子， 从而生成热电子，并注入到电荷保持部的方式。因此，在比SSI靠近 扩散层的宽区域进行注入。当然，CHE和SSI是用于说明电子注入机 理的模型，没有严格地区别。这里，为了说明不同的两种脉冲而使用 它们，在进行CHE的脉冲中也包含SSI的注入，而进行SSI的脉冲也 包含C服的注入。
CHE的注入与SSI相比，通过将存储栅极的电压设定得小来实现。 因此，为了实现高的写入，首先，将存储栅极电压设定得低，并在进 行了C服的注入后，进行提高存储栅极电压的写入。这种情况下，在 通过C肥电子被宽式注入的状态下，通过SSI进行局部的注入，所以 具有以少的电子注入来有效地进行高写入的效果。因此，可以縮短 SSI注入时间，并可以降低扩散层上施加的电压。例如，首先进行存 储栅极电压为8V的写入后，就可以以11V存储栅极电压进行写入。 此外，与此同时，可将扩散层电压从6.5V改变为5.5V。
进一步详细地表示多级写入产生的效果。在多级写入中，在提高 比较弱的存储栅极电压的情况下，由于存在已注入电子，所以其后的 电子注入分布变化。对C服注入提高存储栅极电压，将存储栅极侧扩 散层电压设定得低的状态时产生的情况进行论述。多级写入的第2次 以后，由于存在至此的注入电子，所以可以看作同样的机构引起的电 子。以下，为了明确说明，根据图1C，将各端子的偏压名称示于图13，并使用图14所示的代表性动作偏压条件来论述。这些图是用于 提供图像的图，没有指定数值。在st印l通过将存储栅极电压设定为 6V的写入脉冲，进行电子注入（图15)。在图15中通过氧化硅膜954、 氮化硅膜955、氧化硅膜956的叠层结构来表示电荷积蓄层。在st印l， 如850所示，首先在选择晶体管侧进行电子注入。在st印2，即使提 高存储栅极电压，有效的存储栅极电压也因850中积蓄的电子电荷而 下降。因此，如图16中箭头830所示，对距扩散层电极200更近的 区域851进行电子注入。当然，在该期间完全不阻碍对850的电子注 入，所以850的电子密度和对膜厚方向的分布以扩宽来变化。这可以 认为在后级的写入时，CHE的注入机构更强烈地起作用。因此，通过 进行多级的阶跃（st印）注入，即使提高最终的存储栅极电压，也可 以进行采用了 CHE的电子注入。由于被注入的电子可以在存储栅极区 域形成宽分布的形状，所以可通过扩宽的分布而有效地提高阈值。相 反，在阈值相同的情况下，在扩宽的分布中，由于可以降低每个注入 部位注入的电子的单位电荷密度，所以可以使写入后的电子保持特性 良好。
图17还表示釆用了多级阶跃的注入例子。可以将上述校验动作 组合使用。即，通过在必要的阶跃中进行校验，可不施加不需要的高 的存储栅极电压，直至必要的阈值状态才进行电子注入。例如，如果 在阶跃3可直至足够的高度来进行写入，则不必进行阶跃4，所以存 储栅极可以在9V之前进行写入处理。该写入方式，准备图17所示的 脉冲设定的参照表，对每个阶跃进行依据参照表的写入动作。在阶跃 l的电子注入时，由于电子造成的压降小，所以可以设定为短时间的 脉冲宽度。其状况示于图18。
这些参照表，可作为非易失性存储阵列的控制程序来形成。此外， 在存储阵列的电路中，可以通过元件作为电路结构来装入。例如，如 图37所示，设置施加脉冲的阶跃数的计数器，通过具有不同电位的 电源线（Vdl、 Vd2、 Vd3、 Vd4)的选择器来驱动存储栅极（MGL)的 驱动器，可以通过阶跃来施加不同的电压。
在用十分弱的电子注入来进行阶跃1的情况下，在进行了阶跃1后，即使进行校验，显然也没有达到校验基准。因此，通过进行阶跃 1之后的校验，可以縮短写入时间。这里，使用阶跃l进行了说明， 但在使用多级阶跃的情况下，在阶跃2以后也省去不需要的校验，进 行重复写入后，进行校验，在縮短写入时间方面是有效的。在最初的 两级不进行校验，在其后的脉冲施加时进行校验的情况下的写入顺序 汇总在图19中。
在图38，用时序图表示写入时的施加脉冲的组合。这里，着眼 于一个单元来进行说明。这里，在施加了写入脉冲P1、 P2、 P3后， 进行校验动作（Vl)，根据需要来施加写入脉冲P4。这里，以分割的 脉冲来提供P1、 P2、 P3，但如图39所示，也可以汇总为一个脉冲来 进行。在该图中，除了定时以外，还表示与各个P1、 P2、 P3对应施 加的不同的存储栅极偏压的状况。Vdl与校验点对应。如图40所示， 即使在相同的脉冲中，通过临时改变电压，也可以产生同样的效果。
电荷保持膜因重复进行重写而恶化，需要进行更强的写入。因此， 通过在重写次数少中，在早的阶跃中进行最初的校验，在重写次数增 加的情况下，在更迟的阶跃中进行最初的校验，可以縮短写入时间。 这里，对于写入进行了说明，而在进行多级擦除的情况下也是有效的。
此外，在至此的表中，例示了提供所有端子电压的情况。
但是，在取得图20所示的阵列动作、结构的情况下，参照表不 是基于电压的参数，而作为参数可以用电流值来构成。通过对图20 的两个存储单元（BitO和Bitl)的写入进行说明。此时，各个漏极 侧扩散层电位(Vd)由BLO、 BL1提供。BLO和BL1在上下被MPO、 MP1 和MNO、 MP1夹置，其栅极电位通过连接了恒流源CCS1、 CCS2的电路 来提供。CCS1和CCS2用于流过电流I1、 12，所以设定为对MPO、 MP1 的栅极提供流过电流I1的电位。同样，在丽O、丽l中设定为流过电 流I2的栅极电位。此时在写入W的单元中通过使BS0和BS1导通 进行选择。此时从上侧流入电流Il，从下侧流出12，所以可以获得 在存储单元中流过电流Ip的状态。即，可以将Vd作为Ip=Il-12关 系的电位。例如，在单元电流Ip为lpA时，图14中选择晶体管的栅 极过驱动（Vcg-Vd)为0.5V，与此对应，图21中Vd提供约lV左右的电位。这里，为了容易理解说明，省略有关衬底效应。在这样的阵 列结构中，由于能够通过单元电流来规定，所以具有选择晶体管的栅 极电位的设定自由度增加的特征。即，在图21中，即使在以1.5V设
定的存储单元中，也可以如图22所示设定为IV。此时，即使Vs是 相同的值（5V)，也可以减小Vd，所以可以增大Vs-Vd。由此，可以 提高写入效率。
此外，如图23所示，对于存储栅极电位低的设定，通过将扩散 层电极电位Vs设定得高，可以更宽地注入电子。
即使在擦除中，使用这种脉冲参照表的方式也有效。在擦除动作 中，在被写入为'H，状态的单元中，因积蓄了电子的电荷而产生高 的电场。即，擦除脉冲对存储栅极施加负偏压，对存储栅极侧扩散层 电极电位施加正偏压。此时，因具有电子的电荷，实际的存储栅极的 负偏压强，存储栅极-扩散层电极间的电位差大。因此，产生大量的 空穴，流过大的擦除电流。因此，如图24所示，在阶跃l降低并削 弱Vs是有效的。此外，如图25所示，通过设定脉冲宽度，可以对擦 除电流进行操作。
此外，通过施加擦除脉冲来进行空穴注入时，利用被积蓄的空穴 的电荷来抑制空穴产生是已知的。因此，为了进行充分的擦除，台阶 式地增强电场是有效的。另一方面，空穴注入在绝缘膜中产生应力， 引起膜恶化的事实是已知的。因此，需要避免过度的空穴注入。因此， 如图26所示的参照表，进行校验，同时使电场台阶式地上升，进行 充分的擦除时，通过停止其以上的擦除，可以避免无需要的空穴注入。 此外，如图27所示，通过存储栅极的偏压设定，可以进行高效率的 擦除。
如图28所示，通过将存储阵列960分成块970来进行擦除动作， 可以减小擦除电流。图28表示将阵列分成A0至A7的八块的例子。 与其对应的参照表示于图29。在图29，添加了选择块的项目。从st印l 至24，进行每块的选择，在st印25进行所有块的选择。这是因为在 擦除初始积蓄的电子产生强电场，并流过大的擦除电流。通过将这种 初始擦除以每块进行，可以降低电流。此外，通过以每块进行擦除，
16在擦除吋也产生非选择单元。因而需要考虑干扰。因此，如st印25 所示，选择所有块的擦除顺序是有效的。为了进行一次擦除，即使选 择所有块，也可以抑制到小的电流。在这种方式的擦除中选择的块的
顺序如图30所示，依次选择所有块，同时可以施加多级的脉冲。 图31是表示在选择晶体管中流过电流的同时进行擦除情况下的
参照表的图。通过施加沟道电流引起的热载流子分量，可以使擦除效 率高。此外，在采用这种方式的情况下，产生过剩的热载流子，存在
元件的耐压击穿带来的问题。因此，使用图20所示的电流控制是有 效的。这种情况下的参照表为图32。例如，作为Vd，只要沟道电流 Ip以lpA流过即可。
在这种空穴注入方式中，即使减小扩散层电压（Vs)，也具有能 够注入空穴的特征。因此，进行图33所示的参照表那样的多级擦除， 在降低漏泄电流方面是有效的。即，由于在st印l中积蓄了电子，所 以在扩散层-存储栅极间产生强电场，产生大的漏泄电流。因此，st印l 时，降低扩散层电压，在降低漏泄电流方面是有效的。也可以在缓和 了通过stepl积蓄的电子后，进行擦除。
此外，如果将该st印l的擦除动作与写入动作进行比较，则可知 存储栅极的设定电位正好正负相反。因此，在st印l，通过获得C服 效果强的写入的设定，通过重叠重写，可以降低在扩散层端积蓄的空 穴。此时的多级阶跃的参照表示于图34。这样，除了参照表以外， 还可以实施与写入、或擦除动作同时进行的处理。图35所示的参照 表中，是在进行了多级擦除后，通过对存储栅极施加正电位，表示除 去过剩空穴的顺序的参照表。如图36的参照表所示，在进行了每块 的擦除后，对所有块，可以获得将存储栅极进行正偏压的顺序。
[实施例3]
下面，说明将存储模块集成多个的情况。
图12表示其结构图。在芯片上，混装高速动作所需的存储阵列、 以及例如用于降低消耗电力而低速动作所需的阵列。此时，在高速动 作所需的存储阵列中，可以采用如上所述的热空穴注入方式。这种情 况下，即使相同的存储单元，也可以根据需要而改变动作方式。图12所示的结构中，仅在高速存储阵列中应用了实施例1和2中所述 的校验动作。
在构成了基于半导体的阵列的集成非易失性存储器中，为了稳定
地进行写入、擦除动作，广泛采用所谓的 <校验(verification)动作'。 这是因为在写入和擦除时，施加写入擦除动作后，确认阈值的电平， 并为了达到设定电位，重复进行写入擦除动作。在进行空穴注入的单 元中，为了产生充分的擦除状态，在施加了擦除脉冲后，广泛采用对 擦除状态的确认的校验动作。
再有，在图8中，VMG表示存储栅极电压，VA表示图6的交点上 的栅极电压，Icell表示流过存储单元的读取电流（单元电流)，IA 表示VA时的单元电流，N表示擦除脉冲的施加次数。
以往，阈值因空穴脱离而产生时间变动，例如，使用Ic (Vth-C) 进行校验时，因脱离造成的时间变化，^f以电流会减少，不能确保必 要的读取电流。此外，在擦除脉冲施加后，因直至进行校验动作的经 过时间，引起电流变动，所以不能进行擦除状态的适当评价。
因此，如图6所示，在不受时间变化的交点、即存储栅极电压 Va，通过进行与电流L的比较，进行校验。由于该电流点未受到注入 后的时间变动影响，所以可以容易地判定擦除状态。
如果将读取电流作为该交点的电流f直，则在擦除后，即使经过长 时间，也可以获得稳定的读取电流。此外，作为单元的读取电流，可 以将该校验电压作为基础来设定。例如，作为读取电流，在需要比 lA大的电流IB的情况下，估计初始状态下的Vth-B和Vth-A的差VBST， 设定读取时的存储栅极电压Va就可以。在比Va高的区域，电流产生 增加的变化，所以通过进行这种读取电流设定，可以确保读取电流。 相反，即使在不需要那种程度的电流的情况下，通过以存储栅极电压 VA来实施校验，也可以评价擦除状态，所以可以预测其后的电流变化。 即，由于经过Vth-A的经过时间变化，所以如果判定为一定的L，则 可以估计并换算其效果。
此外，可以外差校验点。g卩，在比交点低的电压W上设定校验 点时，根据W时的电流和互感，可以预测交点的电流值。据此，可以
10在Vp点进行校验。 [实施例2]
下面，说明采用本发明方式情况下的写入擦除动作中的校验条件 的设定方法。在擦除状态，如上所述，在通过交点进行校验的情况下， 该交点和写入状态下的校验点之间可以作为该存储单元的实际的动 作窗口。
另一方面，已知在写入状态，在将热空穴注入到绝缘膜的情况下， 在绝缘膜-氧化膜界面上生成界面能级。在有界面能级时，表面电位 因栅极的电场效应而变化，从而电子在界面能级被捕获，因这种电子 携带的电荷，以电流定义的阈值极大地变化。因此，就非易失性存储 器的动作来说，阈值的变动增加，可以看作为重要的课题。这种效应，
主要因电子的捕获而产生，所以在写入侧成为大问题。用图9来说明 这种现象。在图9，横轴表示存储栅极的栅极电位，纵轴采用对数来 表示单元的读取电流。表示在刚写入之后，经过一定时间后的IV特 性。在写入之后，因擦除时的空穴注入而产生的界面能级，使读取电 流的斜率变小。但是，通过经过时间后，界面能级恢复，并可成为读 取电流的斜率变小，波形形成的情况。已知这种恢复现象在高温状态 下更强烈地显现，特别是在100°C以上时更显著。通常的半导体芯片 的使用动作温度在-40°C至100°C左右，所以可以说难以避免这种现 象。
这种斜率的变化，就将电荷作为晶体管特性的差来读取的存储单 元来说，最终作为阈值的变化来显现。S卩，在图9，在以I。为校验电 流值的情况下，在写入之后，相对于校验电平为V。，在经过时间后， 可以看作会变化为Ve的问题。
以下说明这种变化量。关于该阈值的变化量，可查阅非专利文献 2中的记述。g口，产生的界面能级的量和存储栅极电压的斜率的关系 是明确的。因此，根据这种关系，求出界面能级的量和校验电平的变 化量（阈值电压的变化量）的关系的结果为图IO、图ll。
在图10、图11，以存储栅极的栅极绝缘膜厚作为参数。在该存 储单元结构中，存储栅极的栅极绝缘膜950采用氧化硅膜和氮化硅膜的叠层结构。这里，使用被换算为氧化膜的有效膜厚TOX来表示。通 过使存储栅极的膜厚薄，可以抑制界面能级效应。但是，该膜厚薄时， 对电荷保持特性等其他器件特性产生影响的事实是已知的。而该膜厚 厚时，写入擦除特性恶化的事实是已知的，所以考虑使用相当亚微米 (l微米以下）代的选择晶体管和存储晶体管的情况时，实际上可使
用的有效膜厚被认为是To^25nm。此外，存储中的（L，状态和W 状态的电流比的设定方法，被认为强烈地依赖于阵列和周边的读取放 大器特性。但是， 一般地，作为阵列结构，考虑到同一行中单元带有 256比特左右的数，作为这种比，可以将确保三位数看作标准。此时， 界面能级造成的效应下引起2V的阈值变动。这里，根据空穴形成的 界面能级为1012，-2级的报告，作为求阈值变动的必要条件的上限， 假设为10"cnf2。图ll是求出该界面能级和阈值变动的关系的图。在 假设为10、nT2的情况下，估计需要2V的变化。其中，在进行写入侧 的校验时，除了该界面能级产生的效应以外，通过将必要的设定校验 电平高2V来设定，从而即使经过长时间，也可以获得稳定的读取电 流。在这里的试算中，为了说明基本的动作而假设为室温，但可以基 于使用设定来考虑温度特性。
这里，通过考虑实用的单元电流，论述了作为阈值的变化的设定 方法。另一方面，如图9所示，界面能级的恢复可作为IV斜率形成 的情况来观察。界面能级的情况下，在带隙的电子导带侧空穴捕获成 为中心，在价电子带电子捕获起作用，所以可以看成将表面势能作为 中间间隙的栅极电压为轴而引起这种恢复现象。在图9，可以在x轴 上观察到该交点显现的状况。这种情况下，该点可以看作写入状态下 的不动点，所以将该点用于校验时可以有效地使用。但是，实际上， 该交点的电流值如图9所示是极小的值，所以没有实用性。但是，这 里显现不动点的IV波形相对于对数轴，呈现大致直线的、所谓的子 阈值:特性，所以即使不是直接使用，也可以通过外插来使用。
以下说明设定例时，在图6所示的擦除状态下，在存储栅极电压 为2V、单元电流为100-Aim的单元中，在初始状态中，在与该单元 电流值对应的存储栅极电压为4V的情况下，将写入侧的存储栅极电
12压设定为6V时，考虑上述说明的界面顺序的效应，还可以提高2V而
设定为8V。但是，通过换算斜率造成的效果，可以降低写入侧校验
电压，并且以低的电流值进行。
在实施这种高的写入时，通过使用多个写入脉冲，可以获得良好
的存储动作。如上所述，SSI写入的电子具有在窄区域中被局部注入
的特征。电子的局部注入所形成的势垒因沟道方向的电场的渗透而被 下拉，产生被称为击穿的漏泄电流的事实是已知的。因此，就实现高 的阈值来说，需要注入非常多的电子。而且在擦除中，为了擦除这种 电子，需要注入非常多的空穴，引起膜的恶化和擦除不足等的问题。
为了避免它，将沟道热电子（CHE)方式的电子写入法和SSI方式组 合是有效的。所谓CHE，是通过沟道和扩散层端的电场来加速电子， 从而生成热电子，并注入到电荷保持部的方式。因此，在比SSI靠近 扩散层的宽区域进行注入。当然，CHE和SSI是用于说明电子注入机 理的模型，没有严格地区别。这里，为了说明不同的两种脉冲而使用 它们，在进行CHE的脉冲中也包含SSI的注入，而进行SSI的脉冲也 包含C服的注入。
CHE的注入与SSI相比，通过将存储栅极的电压设定得小来实现。 因此，为了实现高的写入，首先，将存储栅极电压设定得低，并在进 行了C服的注入后，进行提高存储栅极电压的写入。这种情况下，在 通过C肥电子被宽式注入的状态下，通过SSI进行局部的注入，所以 具有以少的电子注入来有效地进行高写入的效果。因此，可以縮短 SSI注入时间，并可以降低扩散层上施加的电压。例如，首先进行存 储栅极电压为8V的写入后，就可以以11V存储栅极电压进行写入。 此外，与此同时，可将扩散层电压从6.5V改变为5.5V。
进一步详细地表示多级写入产生的效果。在多级写入中，在提高 比较弱的存储栅极电压的情况下，由于存在已注入电子，所以其后的 电子注入分布变化。对C服注入提高存储栅极电压，将存储栅极侧扩 散层电压设定得低的状态时产生的情况进行论述。多级写入的第2次 以后，由于存在至此的注入电子，所以可以看作同样的机构引起的电 子。以下，为了明确说明，根据图1C，将各端子的偏压名称示于图13，并使用图14所示的代表性动作偏压条件来论述。这些图是用于 提供图像的图，没有指定数值。在st印l通过将存储栅极电压设定为 6V的写入脉冲，进行电子注入（图15)。在图15中通过氧化硅膜954、 氮化硅膜955、氧化硅膜956的叠层结构来表示电荷积蓄层。在st印l， 如850所示，首先在选择晶体管侧进行电子注入。在st印2，即使提 高存储栅极电压，有效的存储栅极电压也因850中积蓄的电子电荷而 下降。因此，如图16中箭头830所示，对距扩散层电极200更近的 区域851进行电子注入。当然，在该期间完全不阻碍对850的电子注 入，所以850的电子密度和对膜厚方向的分布以扩宽来变化。这可以 认为在后级的写入时，CHE的注入机构更强烈地起作用。因此，通过 进行多级的阶跃（st印）注入，即使提高最终的存储栅极电压，也可 以进行采用了 CHE的电子注入。由于被注入的电子可以在存储栅极区 域形成宽分布的形状，所以可通过扩宽的分布而有效地提高阈值。相 反，在阈值相同的情况下，在扩宽的分布中，由于可以降低每个注入 部位注入的电子的单位电荷密度，所以可以使写入后的电子保持特性 良好。
图17还表示釆用了多级阶跃的注入例子。可以将上述校验动作 组合使用。即，通过在必要的阶跃中进行校验，可不施加不需要的高 的存储栅极电压，直至必要的阈值状态才进行电子注入。例如，如果 在阶跃3可直至足够的高度来进行写入，则不必进行阶跃4，所以存 储栅极可以在9V之前进行写入处理。该写入方式，准备图17所示的 脉冲设定的参照表，对每个阶跃进行依据参照表的写入动作。在阶跃 l的电子注入时，由于电子造成的压降小，所以可以设定为短时间的 脉冲宽度。其状况示于图18。
这些参照表，可作为非易失性存储阵列的控制程序来形成。此外， 在存储阵列的电路中，可以通过元件作为电路结构来装入。例如，如 图37所示，设置施加脉冲的阶跃数的计数器，通过具有不同电位的 电源线（Vdl、 Vd2、 Vd3、 Vd4)的选择器来驱动存储栅极（MGL)的 驱动器，可以通过阶跃来施加不同的电压。
在用十分弱的电子注入来进行阶跃1的情况下，在进行了阶跃1后，即使进行校验，显然也没有达到校验基准。因此，通过进行阶跃 1之后的校验，可以縮短写入时间。这里，使用阶跃l进行了说明， 但在使用多级阶跃的情况下，在阶跃2以后也省去不需要的校验，进 行重复写入后，进行校验，在縮短写入时间方面是有效的。在最初的 两级不进行校验，在其后的脉冲施加时进行校验的情况下的写入顺序 汇总在图19中。
在图38，用时序图表示写入时的施加脉冲的组合。这里，着眼 于一个单元来进行说明。这里，在施加了写入脉冲P1、 P2、 P3后， 进行校验动作（Vl)，根据需要来施加写入脉冲P4。这里，以分割的 脉冲来提供P1、 P2、 P3，但如图39所示，也可以汇总为一个脉冲来 进行。在该图中，除了定时以外，还表示与各个P1、 P2、 P3对应施 加的不同的存储栅极偏压的状况。Vdl与校验点对应。如图40所示， 即使在相同的脉冲中，通过临时改变电压，也可以产生同样的效果。
电荷保持膜因重复进行重写而恶化，需要进行更强的写入。因此， 通过在重写次数少中，在早的阶跃中进行最初的校验，在重写次数增 加的情况下，在更迟的阶跃中进行最初的校验，可以縮短写入时间。 这里，对于写入进行了说明，而在进行多级擦除的情况下也是有效的。
此外，在至此的表中，例示了提供所有端子电压的情况。
但是，在取得图20所示的阵列动作、结构的情况下，参照表不 是基于电压的参数，而作为参数可以用电流值来构成。通过对图20 的两个存储单元（BitO和Bitl)的写入进行说明。此时，各个漏极 侧扩散层电位(Vd)由BLO、 BL1提供。BLO和BL1在上下被MPO、 MP1 和MNO、 MP1夹置，其栅极电位通过连接了恒流源CCS1、 CCS2的电路 来提供。CCS1和CCS2用于流过电流I1、 12，所以设定为对MPO、 MP1 的栅极提供流过电流I1的电位。同样，在丽O、丽l中设定为流过电 流I2的栅极电位。此时在写入W的单元中通过使BS0和BS1导通 进行选择。此时从上侧流入电流Il，从下侧流出12，所以可以获得 在存储单元中流过电流Ip的状态。即，可以将Vd作为Ip=Il-12关 系的电位。例如，在单元电流Ip为lpA时，图14中选择晶体管的栅 极过驱动（Vcg-Vd)为0.5V，与此对应，图21中Vd提供约lV左右的电位。这里，为了容易理解说明，省略有关衬底效应。在这样的阵 列结构中，由于能够通过单元电流来规定，所以具有选择晶体管的栅 极电位的设定自由度增加的特征。即，在图21中，即使在以1.5V设
定的存储单元中，也可以如图22所示设定为IV。此时，即使Vs是 相同的值（5V)，也可以减小Vd，所以可以增大Vs-Vd。由此，可以 提高写入效率。
此外，如图23所示，对于存储栅极电位低的设定，通过将扩散 层电极电位Vs设定得高，可以更宽地注入电子。
即使在擦除中，使用这种脉冲参照表的方式也有效。在擦除动作 中，在被写入为'H，状态的单元中，因积蓄了电子的电荷而产生高 的电场。即，擦除脉冲对存储栅极施加负偏压，对存储栅极侧扩散层 电极电位施加正偏压。此时，因具有电子的电荷，实际的存储栅极的 负偏压强，存储栅极-扩散层电极间的电位差大。因此，产生大量的 空穴，流过大的擦除电流。因此，如图24所示，在阶跃l降低并削 弱Vs是有效的。此外，如图25所示，通过设定脉冲宽度，可以对擦 除电流进行操作。
此外，通过施加擦除脉冲来进行空穴注入时，利用被积蓄的空穴 的电荷来抑制空穴产生是已知的。因此，为了进行充分的擦除，台阶 式地增强电场是有效的。另一方面，空穴注入在绝缘膜中产生应力， 引起膜恶化的事实是已知的。因此，需要避免过度的空穴注入。因此， 如图26所示的参照表，进行校验，同时使电场台阶式地上升，进行 充分的擦除时，通过停止其以上的擦除，可以避免无需要的空穴注入。 此外，如图27所示，通过存储栅极的偏压设定，可以进行高效率的 擦除。
如图28所示，通过将存储阵列960分成块970来进行擦除动作， 可以减小擦除电流。图28表示将阵列分成A0至A7的八块的例子。 与其对应的参照表示于图29。在图29，添加了选择块的项目。从st印l 至24，进行每块的选择，在st印25进行所有块的选择。这是因为在 擦除初始积蓄的电子产生强电场，并流过大的擦除电流。通过将这种 初始擦除以每块进行，可以降低电流。此外，通过以每块进行擦除，
16在擦除吋也产生非选择单元。因而需要考虑干扰。因此，如st印25 所示，选择所有块的擦除顺序是有效的。为了进行一次擦除，即使选 择所有块，也可以抑制到小的电流。在这种方式的擦除中选择的块的
顺序如图30所示，依次选择所有块，同时可以施加多级的脉冲。 图31是表示在选择晶体管中流过电流的同时进行擦除情况下的
参照表的图。通过施加沟道电流引起的热载流子分量，可以使擦除效 率高。此外，在采用这种方式的情况下，产生过剩的热载流子，存在
元件的耐压击穿带来的问题。因此，使用图20所示的电流控制是有 效的。这种情况下的参照表为图32。例如，作为Vd，只要沟道电流 Ip以lpA流过即可。
在这种空穴注入方式中，即使减小扩散层电压（Vs)，也具有能 够注入空穴的特征。因此，进行图33所示的参照表那样的多级擦除， 在降低漏泄电流方面是有效的。即，由于在st印l中积蓄了电子，所 以在扩散层-存储栅极间产生强电场，产生大的漏泄电流。因此，st印l 时，降低扩散层电压，在降低漏泄电流方面是有效的。也可以在缓和 了通过stepl积蓄的电子后，进行擦除。
此外，如果将该st印l的擦除动作与写入动作进行比较，则可知 存储栅极的设定电位正好正负相反。因此，在st印l，通过获得C服 效果强的写入的设定，通过重叠重写，可以降低在扩散层端积蓄的空 穴。此时的多级阶跃的参照表示于图34。这样，除了参照表以外， 还可以实施与写入、或擦除动作同时进行的处理。图35所示的参照 表中，是在进行了多级擦除后，通过对存储栅极施加正电位，表示除 去过剩空穴的顺序的参照表。如图36的参照表所示，在进行了每块 的擦除后，对所有块，可以获得将存储栅极进行正偏压的顺序。
[实施例3]
下面，说明将存储模块集成多个的情况。
图12表示其结构图。在芯片上，混装高速动作所需的存储阵列、 以及例如用于降低消耗电力而低速动作所需的阵列。此时，在高速动 作所需的存储阵列中，可以采用如上所述的热空穴注入方式。这种情 况下，即使相同的存储单元，也可以根据需要而改变动作方式。图12所示的结构中，仅在高速存储阵列中应用了实施例1和2中所述 的校验动作。