相变存储器单元结构、相变存储器单元及其形成方法

摘要

一种PCM单元结构，其包括第一电极、相变元件和第二电极，其中该相变元件被插入第一电极与第二电极之间，并且只有第一电极和第二电极之一的周界边沿与相变元件接触，从而减少相变元件与电极之一的接触面积，从而增加了经过相变元件的电流密度并且有效地以第一编程功率引起相变。

权利要求

1.一种相变存储器单元结构，其包括：

电介质层(120)，其中具有导电通路(130)，所述电介质层(120)具有中间的顶表面和周围的下凹表面，该顶表面是平坦的并且水平延伸，该下凹表面在所述顶表面之下的一定深度处并且从所述中间的顶表面向旁边延伸，在所述顶表面和所述下凹表面之间延伸第一垂直侧壁，其中所述导电通路(130)的顶表面达到所述电介质层(120)的顶表面；以及薄膜下电极(160E)，其是平面的，形成在所述中间的顶表面上，并且与所述导电通路的顶表面接触，所述薄膜下电极(160E)具有周界(160P)；

绝缘掩模盖(141)，其形成在所述中间的顶表面之上的所述薄膜下电极(160E)之上，其具有与薄膜下电极对齐的周界，并且具有与所述第一垂直侧壁对准的第二垂直侧壁；

相变元件(170E)，其形成在所述绝缘掩模盖(141)的上表面之上以及在所述第一垂直侧壁和所述第二垂直侧壁之上，其中所述薄膜下电极的周界(160P)与所述相变元件的垂直表面的内侧壁相接触；以及上电极，其形成在所述相变元件之上；

其中所述相变元件电连接到所述薄膜下电极的周界的至少一部分。

2.根据权利要求1所述的相变存储器单元结构，其中：所述薄膜下电极是定向的，使得它与所述相变元件的接触提供了导电的旁路路径。

3.一种相变存储器单元，其包括：

相变元件；

第一电极(160E)，其是平面的，且具有周界；

第二电极；

所述相变元件位于所述第一电极与所述第二电极之间，并且与所述第一电极和所述第二电极电接触且机械接触；以及所述第一电极的周界的至少一部分与所述相变元件的垂直表面的内侧壁相接触。

4.根据权利要求3所述的相变存储器单元，其中：

所述第一电极(160E)包括具有周界的平面结构，其形成在电介质层(120)的顶表面之上和绝缘掩模盖(141)之下，其中所述电介质层(120)和所述绝缘掩模盖(141)具有垂直的侧壁；以及所述相变元件覆盖所述绝缘掩模盖(141)和所述侧壁，并且所述相变元件与所述第一电极的周界电接触。

5.根据权利要求4所述的相变存储器单元，其中：

所述第一电极是定向的，使得它与所述相变元件的所述接触提供了导电的旁路路径。

6.一种形成相变存储器单元结构的方法，其包括：

在半导体衬底的顶部形成电介质层，并且接着在其中形成通孔，涂覆所述通孔，接着在器件的顶部上沉积导电材料的覆盖层，以及接着进行抛光以在所述通孔中形成导电通路，从而所述电介质层具有中间的顶表面，该顶表面是平坦的并且水平延伸，其中所述导电通路具有暴露的顶端；

在所述电介质层的中间的顶表面之上形成薄膜以形成下电极层，该薄膜是平面化的且导电的，并且与所述导电通路的顶端接触；

在所述中间的顶表面之上的薄膜下电极层之上形成具有上表面的覆盖式电介质层；

在所述中间的顶表面的上方形成掩模；

通过蚀刻掉掩模之外的所述覆盖式电介质层、所述薄膜下电极层直到所述电介质层一定深度的部分，对所述覆盖式电介质层、所述薄膜下电极层和所述电介质层进行构图，从而形成所述电介质层的下凹表面，其中所述下凹表面从所述中间的顶表面向旁边延伸，其中所述覆盖式电介质层、所述薄膜下电极层和所述第一电介质层具有对准的垂直侧壁，该侧壁在所述中间的顶表面与所述下凹表面之间延伸，其中所述导电通路的顶表面达到所述中间的顶表面，其中所述薄膜下电极层被构图成包括周界的薄膜下电极；

在所述覆盖式电介质层的上表面之上、在所述覆盖式电介质层的垂直侧壁和所述电介质层的垂直侧壁之上、以及在所述薄膜下电极的周界之上，形成相变元件，其中所述薄膜下电极的周界与所述相变元件的垂直表面的内侧壁相接触；

在所述相变元件之上形成上电极，

其中所述相变元件电连接到所述薄膜下电极的周界的至少一部分。

7.一种形成相变存储器单元的方法，其包括：

形成第一电极，所述第一电极是平面的，并且具有周界；

在所述第一电极的上表面上形成绝缘盖；

形成第二电极，其是导电的；以及

在所述第一电极与所述第二电极之间的绝缘盖之上形成相变元件，所述相变元件与所述第一电极和第二电极电接触且机械接触，所述第一电极的周界的至少一部分与所述相变元件的垂直表面的内侧面相接触。

8.根据权利要求7所述的方法，还包括以下步骤：

在第一电介质层的平坦顶表面上沉积将被构图形成所述第一电极的平坦的、导电的薄膜衬垫层，所述衬垫层具有上表面；

在所述衬垫层的上表面上形成绝缘盖层，该绝缘盖层具有顶表面；

在所述绝缘盖层的顶表面上形成构图掩模；

蚀刻掉所述绝缘盖层和所述衬垫层的一部分，从而从所述衬垫层形成所述第一电极，并且形成所述绝缘盖层和所述第一电极的侧壁；以及在所述绝缘盖层的顶表面之上和所述绝缘盖层和所述第一电极的侧壁之上沉积保形的相变材料层，形成相变元件；

其中所述相变元件与所述第一电极的周界电接触。

9.根据权利要求8所述的方法，其包括：

对所述第一电极进行定向，使得与所述相变元件的所述接触提供了导电的旁路路径。

说明书

相变存储器单元结构、相变存储器单元及其形成方法

技术领域

[0001] 本发明涉及存储器器件，并且更特别地涉及相变存储器(PCM)单元结构以及制作并使用这样的相变存储器单元结构的方法。

背景技术

[0002] 近来，由锗锑碲(Ge2Sb2Te5)硫族化物材料制成的非易失性硫族化物随机访问存储器(RAM)器件已被认为是最有前途的下一代存储器器件。术语“硫族元素”是指周期表中的第四组元素；而术语“硫族化物”是指包含这些元素中的至少一个元素的合金，例如锗、锑和碲等等的合金。硫族化物材料已被用在PCM器件中，特别是被用在可重写光盘(CD)以及数字视频盘或数字多功能盘(DVD)器件中。当将这种存储器引入半导体芯片中时，相比该领域中的其他存储器，这种存储器具有许多优点，例如可缩放性、高的读出容限(sensing margin)、低能量消耗和周期性工作的耐久性。在针对硫族化物存储器单元的一般设计中，将数据存储在平坦的硫族化物层内，可在接近CMOS互连工序结束时沉积该平坦的硫族化物层，使得它对于嵌入式的应用而言是理想的。

[0003] 可将硫族化物存储器元件编程和重新编程成高电阻/低电阻状态。简而言之，当硫族化物存储器元件处于非晶相(或所谓的RESET(复位)状态)时它具有高电阻；当它处于结晶相时，它显示出低电阻(或所谓的SET(置位)状态)。SET和RESET两个状态之间的电阻比可以大于1000倍，其提供高读出容限。

[0004] 图1示出双稳态的锗锑碲(Ge2Sb2Te5)硫族化物材料的电流电压(I-V)特性。当非晶硫族化物材料的外加电压V超过阈值电压(Vt)时，发生阈值切换并且该材料从低电流级别的“OFF(关)”状态转到高电流的动态“ON(开)”状态。在ON状态，载流子浓度高而电阻像在结晶状态时一样低。

[0005] 对于处于“RESET”状态的器件，必须用充足的能量激励器件以使状态从“RESET”状态改变到动态ON状态中的“SET”状态。图2示出为了确保对器件的SET编程，温度必须高于结晶温度(Tx)并且其必须保持某一时间段(t2)。

[0006] 另一方面，图2还示出为了“复位编程”或者将一个单元从SET改变到RESET，必须用足够的能量激励硫族化物器件并且局部温度必须上升到高于熔化温度(Tm)。高于Tm的时间段应当较短以避免加热周围的材料。在局部加热间隔之后需要快速的淬火间隔(t1)以便返回到非晶相(RESET)，这一点非常关键。

[0007] 因为在RESET和SET周期期间相变材料的焦耳加热速率主要由电流密度确定，所以减少相变材料与相邻的电极之间的接触面积足以减小所切换的体积。例如在RESET周期期间，如果电流密度、由此得到的焦耳加热速率以及由此得到的材料温度高得足够熔化靠近电极之一的材料，则不必熔化整个体积的相变材料。一旦足够的材料已被非晶化以横跨穿过单元的电流路径的宽度，则该单元的总电阻将为高。类似地，在SET周期期间，一旦形成了足够宽的结晶材料路径，则总的单元电阻将降低。在这两种情况中，相邻的材料可以保留在相反的状态而不会显著地影响总的单元电阻。

[0008] 为了读硫族化物存储器器件，“READ(读)”电压被施加在器件上；因此，允许检测由不同的器件电阻产生的电流差值。读电压必须比阈值电压(例如1.2V)低，以避免改变材料的状态。

[0009] 当前，硫族化物器件被用于可逆的(RW)光学信息存储器件(例如CD-RW和DVD-RW光盘)。诸如锗锑碲材料(Ge2Sb2Te5)之类的化合物可在恰当暴露给来自激光束的辐射后的大约50ns内将从非晶相改变到结晶相。然而，随着使用较薄的薄膜，锗锑碲材料的结晶速度趋于降低。为了避免这种情况，建议将锡掺入Ge-Sb-Te化合物以形成Ge-Sb-Sn-Te化合物并且增大结晶速度。

[0010] 表I

[0011] 可能的相变材料两种成分组成的 三种成分组成的 四种成分组成的
GaSb Ge2Sb2Te5 AglnSbTe
InSb InSbTe (GeSn)SbTe
InSe GeSeTe GeSb(SeTe)
Sb2Te3 SnSb2Te4 Te8iGei5Sb2S2
GeTe InSbGe

[0012] 存储器的硫族化物PCM类型的简化单元结构包括连接到存储器单元的常规MOS FET转移晶体管。晶体管的一个源/漏(S/D)结被连接到称为位线(bit-line)的金属线。MOS FET的另一个S/D结被连接到存储器元件。晶体管的栅极连接到称为字线(word-line)的另一个金属线。PCM元件包括顶电极、双稳态电介质和底电极组成的夹层结构。两个电极都由金属或难熔金属制成，而双稳态电介质是一薄层硫族化物材料。

[0013] 关于硫族化物存储器元件的周期性工作的耐久性，Lai等人已经报道，一个这样的元件可以实施超过1E12个置位/复位周期，其比常规的闪存(大约1E5)高得多。该报道是由Stefan Lai等人在2003年电子器件会议中的“Current Status of the Phase Change Memory and its Future(相变存储器的当前状况和它的将来)”论文，IEDM 2003技术文摘，2003年12月的IEEE International 8-10，第10.1.1-10.1.4页，中做出的。

[0014] 将这种类型的PCM应用到实际的多位存储器器件除了上述那些特性外还需要如下另外两个特性，：

[0015] (1)所切换的材料(也即，相变材料)的体积必须小，使得在Set周期和Reset周期期间所需要的电流不会过大，以及

[0016] (2)除了维持Set和Reset电流之间的较好的分隔外，多位器件中的许多存储器单元必须彼此足够相似。

[0017] 如果所切换的体积相对于制造晶体管的工艺节点而言太大，则切换该材料(特别是在Reset周期期间)所需要的功率将比连接到PCM器件的晶体管可以可靠地支持的功率更高。仿真和其他研究已经建议，用于所切换材料的恰当的尺寸将是标准工艺节点的一半(1/2)或者四分之一(1/4)的量级。因此，对于90nm节点，存储器单元将需要具有30-50nm范围的特征尺寸。这远低于针对该工艺节点所定义的光刻能力；并且因为用于功率递送的能力随工艺节点按比例缩小，所以需要PCM器件在所有节点处是亚光刻的。

[0018] 此外，对存储器单元尺寸的精确控制是必要的。如果尺寸过度变化，则在全部单元/全部管芯/任何时候存在这种危险，即在Reset脉冲期间施加的电流实际上可能置位了一些单元中的材料；反之亦然。

[0019] 因此，在制作实际的存储器器件中的主要挑战是将尺寸很好地生产并控制在低于标准光刻法的规格。

[0020] 本发明是被设计为通过在光刻法之后的附加处理来减少存储器单元的有效尺寸的若干方法中的一种方法。其他方法包括：在将光阻块的尺寸转移到相变材料中之前“修整”光阻材料块；将相变材料沉积在这样的孔或者沟槽中，该孔或者沟槽的侧壁已经被有意地逐渐变细以在孔的底部提供比由光刻法在顶部所定义的接触面积更小的接触面积；以及在用相变材料填充常规定义的孔之前将电介质衬垫沉积在这些常规定义的孔中以减小它们的尺寸。

[0021] 已经报道了若干现有技术的PCM单元设计。在Lai等人的上述论文“Current Status of the Phase Change Memory and its Future”中，其中的图7A/7B示出在其中使用边沿接触以减少切换电流的配置。PCM器件包括顶电极触点TEC、顶电极TE、硫族化物PCM(GeSbT)层GST、底电极BE和底电极触点BEC。通过使用边沿接触代替常规的顶和底电极触点，编程电流显著地减少。图7B中的可编程体积比常规设计中的要小得多。

[0022] 在Lowrey的标题为“Elevated Pore Phase-Change Memory(高架气孔相变存储器)”的美国专利No.6,764,894 B2中具体表达了另一种现有技术方法。如在Lowrey的图6中所示，存在浅沟槽隔离(STI)14、基触点(base contact)16、导体18、填充绝缘体20、杯形下电极22、由绝缘器组成的侧壁垫片24、相变材料28(例如，Ge2Sb2Te5)以及上电极30。
Lowrey的专利声明：“在一些实施例中，热效率高的器件结构通过减少器件编程所需的功率提供改善的器件性能。由相变层28所代表的可编程介质体积几乎由热绝缘所包围”。

[0023] Xu的标题为“Forming Tapered Lower Electrode Phase-ChangeMemories(形成逐渐变细的下电极相变存储器)”的美国专利No.6,800,563在其图7中示出圆锥形衬底、下电极、上电极和相变材料。在Xu中，通过各向同性蚀刻来创建逐渐变细的下电极栈。那种设计提供了相对小的与相变材料接触的表面面积。当电流流经电极时，在逐渐变细的触点处的电流密度非常高，导致那里的温度快速上升。Xu的专利指出，下电极的逐渐变细的形状减少了电极与相变材料之间的接触面积。这增加了接触点处的电阻，增加了下电极加热PCM层的能力。

[0024] Dennison的标题为“Method to Selectively Remove One Side of aConductive Bottom Electrode of a Phase-Change Memory Cell and StructureObtained Thereby(有选择地移除相变存储器单元的传导底电极的一侧的方法以及由此所获得的结构)”的美国专利No.6,649,928涉及一种PCM器件，其包括沉积在第一电介质的凹进处的下电极。该下电极包括第一侧和第二侧。第一侧与一块相变材料相通。第二侧具有比第一侧更短的长度。可能在下电极上方的第二电介质具有基本上与下电极类似的形状。Dennison的发明中的方法包括在凹进处提供下电极材料并且移除第二侧的至少一部分。

[0025] Johnson的标题为“Phase Change Memory(相变存储器)”的美国专利No.6,791,102描述了一种PCM器件，该PCM器件带有具有底部部分、侧面部分和顶部部分的相变材料。该PCM器件可包括与相变材料的底部部分和侧面部分接触的第一电极材料和与相变材料的顶部部分接触的第二电极材料。第一传导材料是杯形的，并且包围着相变材料的底部部分和侧面部分。可将下电极形成为包围并接触PCM存储器材料的侧面和底表面，该下电极可以是杯形、圆形或环形。

[0026] Chen的标题为“Phase Change Memory Device Employing ThermallyInsulating Voids(采用绝热空隙的相变存储器器件)”的美国专利No.6,815,704描述了一种PCM器件和制造这种器件的方法，其包括在绝缘材料中形成的接触孔，其向下延伸至相邻FET晶体管的源区并且使该相邻FET晶体管的源区暴露出来。在这样的孔中沉积下电极，这些孔具有的表面定义了通过垫片使得沿开口的深度方向变窄的开口。沿着垫片材料表面并且沿着下电极沉积一层相变材料。在开口中以及在相变材料层上形成上电极。在垫片材料中形成空隙以阻止来自相变材料的热传导通过绝缘材料。对于每个接触孔，上电极和相变材料层形成电流路径，当该电流路径接近下电极时其变窄。流经上电极的电流脉冲生成热，其在上电极下部聚集，此处电流密度最大。上电极的窄电流路径在待编程的存储器材料的附近产生最大的电流密度和最大的热生成，使PCM器件的电编程的幅度和持续时间最小化。包围加热电极的垫片增加了加热电极与来自相邻单元的编程材料层之间的距离和热隔离。锯齿形使上电极的下部顶端变尖，将热生成集中在被直接置于该顶端与下电极之间的硫族化物材料处。在一个实施例中，空隙使各存储器单元之间热隔离。

[0027] Wichker的标题为“Shunted Phase Change Memory(旁路的相变存储器)”的美国专利公开No.2004/0113135讲授了，通过使用电阻膜旁路以承载非晶相变材料周围的旁路电流，在从相变材料的复位状态或非晶相过渡时所展示的急速返回(snapback)可以被极大地减少或者可以被消除。来自电阻膜旁路的电阻可以显著高于存储器元件的置位电阻，使得相变电阻差值是可检测的。该电阻膜旁路可以有足够高的电阻使得其加热相变材料并导致恰当的相过渡而不会需要相变材料的电介质击穿。电阻膜旁路的电阻可以足够低，使得当接近存储器元件的阈值电压的电压呈现时，该电阻膜旁路显著地加热。换句话说，电阻膜旁路的电阻可以比存储器的置位电阻高而比存储器的复位电阻低。

发明内容

[0028] 在本发明的第一方面，提供了一种装置。该装置的第一实施例包括存储器单元，该存储器单元通过薄层中的相变材料的分布具有减小的切换体积，该薄层排列有常规定义的具有圆形形状或替代性的常规形状的孔。

[0029] 因为对相变材料的高效加热仅需要高的电流密度，所以减少相变材料与电极之一间的接触面积足以管理功率需求。因此，例如，可以从长的窄圆柱形的相变材料中获得好的性能，因为即使材料的长度较大，并由此带来材料的整个体积较大，但是横截面面积仍然较小。类似地，如果一个电极与相变材料之间的接触面积较小，则圆锥或者棱锥结构可以形成高效的PCM单元。

[0030] 根据本发明，通过将相变材料限制到具有某种合宜形状(通常是但不必然是圆柱形)特征的外周界，使相变材料与一个电极(通常是“上”电极)之间的接触面积较小。特征横截面的剩余部分被电介质材料占据。

[0031] 例如，如果该特征是直径为d的圆柱体并且相邻电极完全横跨过该圆柱体的末端，则电极与相变材料之间的接触面积将由πdt给定，这里t是垂直于该特征的壁测量到的相变材料的厚度。因为t通常由薄膜沉积而不是由光刻法来控制，所以可使t比d小得2
多，并且由此可以使接触面积比实心圆柱体相变材料将具有的面积π(d/2) 小得多。类似的论据适用于非圆柱体的特征，其可以是方形、椭圆形、星形或者其他替代性的配置。

[0032] 根据本发明的一个方面，相变存储器单元结构包括相变元件、以及具有周界的薄膜电极。该相变元件电连接到薄膜电极的周界的至少一部分。

[0033] 根据本发明的另一方面，一种形成相变存储器单元结构的方法包括形成具有周界的薄膜电极，以及在所述薄膜电极的所述周界上方形成相变元件。该相变元件电连接到薄膜电极的周界的至少一部分。

附图说明

[0034] 图1示出双稳态的锗锑碲(Ge2Sb2Te5)硫族元素材料的电流电压(I-V)特性。

[0035] 图2示出为了确保对硫族化物PCM器件进行SETPROGRAMMING(置位编程)，温度必须高于结晶温度(Tx)并且该温度必须保持某一最小时间段(t2)。图2示出为了确保RESETPROGRAMMING(复位编程)或者将单元从SET改变到RESET，必须用充足的能量激励硫族化物PCM器件并且局部温度必须被提升到超过熔化温度(Tm)。

[0036] 图3A-10A示出在如图11中示出的流程图所说明的用于制造本发明的PCM单元结构的工序的执行期间一种相变存储器(PCM)单元结构图的俯视图，而图3B-10B示出其对应的截面正视图，这些截面正视图是沿着3A-10A中的线B-B’得到的。

[0037] 图9A’和9B’示出根据本发明采用如图12中示出的流程图所说明的替代性的工序制造的替代性的PCM单元结构的俯视图，而图10A’和10B’示出其对应的横截面图，这些横截面图是沿着图9A’和9B’中的线B-B’得到的。

[0038] 图11是根据本发明用于制造在图10A和10B中所示出的PCM单元结构的工序的流程图。

[0039] 图12是根据本发明用于制造如图10A’和10B’中所示出的PCM单元结构的替代性的工序的流程图。

[0040] 图13A-18A示出在如图19中示出的流程图所说明的用于制造本发明的PCM单元结构的工序的执行期间一种替代性的PCM单元结构的俯视图，而图13B-18B示出其对应的截面正视图，这些截面正视图是沿着图13A-18A中的线B-B’得到的。

[0041] 图19是根据本发明用于制造图18A和18B中所示出的PCM单元结构的工序的流程图。

[0042] 图20A示出基于图10A/10B中的器件的已经被修改成方形配置的PCM单元结构的俯视图，而图20B示出其对应的截面正视图，该截面正视图是沿着图20A中的线B-B’得到的。

[0043] 图21A示出基于图18A/18B中的器件的被改成方形配置的PCM单元结构的俯视图，而图21B示出其对应的截面正视图，该截面正视图是沿着图21A中的线B-B’得到的。

具体实施方式

[0044] 本发明提供一种改进的相变存储器(PCM)单元结构。通过减少该PCM单元的相变材料与连接到其的电极中的一个电极之间的接触面积，得到的高电流密度可有效地导致PCM内的必要的加热和相变，同时具有相对低的电流(并且由此具有低的工作功率)。

[0045] 虽然现有技术的结构常常尝试实现这种减少工作功率的方法，但是被可能导致在存储器元件阵列间差的一致性的复杂的集成方案和设计所阻碍。为了确保每个元件能用相同特性的电流脉冲来进行切换，一致性是必须的；并且，尽管确保每个元件的读取电阻处在针对“高”状态和“低”状态的理想范围内，而不使两个状态相互重叠，对于PCM而言困难较小，但是一致性也是必须的。复杂的集成方案是不理想的，因为它们是昂贵的并且存在更大的产生损耗的可能性。本发明提供了一种创建高电流密度结构的一流手段，其具有高度可重复且一致的特性，并且具有最少的工艺步骤以减少复杂度和减少产生的损耗。

[0046] 图3A-10A示出在图11中的步骤A-H的执行期间器件8的俯视图，而图3B-10B示出沿着图3A-10A中的线B-B’得到的器件8的相应的截面正视图。

[0047] 步骤A

[0048] 步骤A是图11和12中的流程图所说明的工序的早期阶段，该阶段用于制造在图3A和3B中的制造起始阶段中示出的PCM器件8。图3A是在执行步骤A之后PCM器件8的俯视图，而图3B是其沿着图3A中的线B-B’得到的横截面图。图11是示出用于生产图10A和10B中所示出的PCM器件8的工序流的流程图。图12是用于生产图10A’和10B’中所示出的PCM器件8’的替代性的工序流的流程图。

[0049] 参考图3B、图11和图12，在步骤A中首先在衬底10(例如半导体芯片)的顶表面上形成层间电介质(ILD)绝缘体层20。接着，在该ILD绝缘体层20上形成光刻掩模22(例如光阻材料(PR))，该光刻掩模22具有图3A和3B中所示出的穿过其的窗口22W。接着，通过穿过窗口22W进行蚀刻，在ILD绝缘体层20中形成通孔24。该通孔24向下延伸穿过电介质绝缘体20到达位于衬底10中的元件21的顶表面，以提供与器件8中的电路(为了便于说明，未示出)的接触。元件21包括：基础电路元件，诸如电导体；CMOS晶体管的源极触点、漏极触点或栅极触点；或者需要与相变存储器元件进行电接触的存储器芯片的任何其他部分。元件21的深度和通孔24的底部位置仅是说明性的，并且该深度是可变的，这取决于要连接到该通路的电元件21的深度。该ILD绝缘体层20包括诸如二氧化硅(SiO2)之类的材料或者其他低k值的电介质绝缘体材料。

[0050] 依照常规半导体电子器件，在开始本发明的工序之前，可在衬底10中包括包含了常规微电子器件和多层互连结构的底层结构。

[0051] 步骤B

[0052] 图4A和4B分别示出图3A和3B中的器件8在用由诸如钛之类的常规材料组成的薄膜26来涂敷通孔24的底表面和侧壁，并随后通过在器件8的顶部以及薄膜26上沉积导电材料30的覆盖层，从而填充通孔24之后的俯视图和横截面图。接着，抛光PCM器件8，在由通孔24中的薄膜26所定义的空间内留下一个互连导电通路30，该通路30的顶表面32一般与ILD绝缘体层20的顶表面20T是共面的。该互连导电通路30由通过光刻构图和诸如反应离子蚀刻(RIE)之类的干蚀刻形成的导电金属性材料(例如钨(W))通路组成。通路30的垂直高度H可以在5nm到1μm的范围内，优选为100nm，以减少未示出的衬底10上的其他器件之间的电容性耦合和缺陷引起的泄漏。

[0053] 总之，通过使用镶嵌工序将通路30内嵌在ILD绝缘体层20中，该镶嵌工序包括由光阻材料掩模22所掩模的各向异性的RIE，该掩模22带有图3A和3B中所示出的穿过其的形成通孔24的窗口22W。接着如图4A和4B所示，针对本发明结构的第一实施例，在衬底10上沉积薄膜26，随后沉积金属导体30，再随后是为本领域的普通技术人员所公知的化学机械抛光(CMP)或RIE反蚀刻。

[0054] 步骤C

[0055] 图5A和5B示出图4A和4B中的结构在在通路30、薄膜26和ILD层20的顶表面上形成厚度T的第一电介质绝缘体层40(例如二氧化硅或其他低k值材料)之后的俯视图和横截面图。接着，在通路30的顶表面32上的第一电介质绝缘体层40中形成了下电极构图孔50H，以提供用于对图10A/10B和10A’/10B’中所示出的环形下电极60E做镶嵌处理的后续步骤的形式。形成下电极图案孔50H的构图步骤优选通过对第一电介质绝缘体层40进行光刻法以及各向异性的干蚀刻来执行。第一电介质绝缘体层40中的下电极构图孔50H用于暴露导电通路30的顶表面和薄膜26以及ILD层20的边缘。第一电介质绝缘体层40中的图案孔50H的深度D由第一电介质绝缘体层40的厚度T来设置，其在大约10nm到大约1μm的范围内，优选为300nm。图案孔50H的宽度W(或者，如果孔是圆的，则是直径)可以在大约20nm到大约1μm，优选为200nm。

[0056] 步骤D

[0057] 图6A和6B示出图5A和5B中的结构在在器件8的暴露的表面上形成薄的、保形的、导电性的下导体衬垫层60L之后的俯视图和横截面图，该下导体衬垫层60L包括第一电介质绝缘体层40的顶表面以及图案孔50H的侧壁和底表面，该图案孔50H的底表面包括导电通路30的顶表面32、薄膜26以及ILD层20的边缘。该下导体衬垫层60L已经被保形地沉积以完成通路30的顶表面与沿图案孔50H的侧壁之间的电连接。该下导体衬垫层60L包括由诸如TiN、TaN、TaTiN、TaSiN、Ta、W或Ti之类的导电材料组成的薄膜，相对于已知工艺节点的特征尺寸而言该薄膜的厚度较小。对于特征通路直径为200nm的节点，小于50nm的衬垫膜厚度将是有利的。随后的具有更小的特征尺寸的节点将偏爱更薄的下导体衬垫层60L。

[0058] 步骤E

[0059] 图7A/7B示出图6A/6B中的结构在沉积了由诸如SiO2、SiN、BN、SiC、SiCH或低k值材料之类的材料所组成的覆盖式第二电介质绝缘体层65之后的俯视图和横截面图，该绝缘体层65被沉积并被抛光到与下导体衬垫层60L的顶表面平齐。可以通过CMP或者通过诸如RIE之类的干蚀刻工序来抛光绝缘体65。从器件8的表面将第二电介质绝缘体层65高出第一电介质绝缘体层40的超出部分移除，但是保持填满图案孔50H。

[0060] 步骤F

[0061] 图8A和8B示出此刻已通过CMP、干蚀刻或湿蚀刻移除导电性的下导体衬垫层60L高出第一电介质绝缘体层40且除图案孔50H的周界以外的顶表面部分之后，或者已在参照图9A/9B’和10A/10B’所解释的随后处理中移除导电性的下导体衬垫层60L高出第一电介质绝缘体层40的除图案孔50H的周界以外的顶表面部分之后，图7A和7B中的结构的俯视图和横截面图。下导体衬垫层60L的剩余部分包括下导体电极60E。参照图12的替代性的工序，步骤F被省略并且工序从步骤E前进到步骤G’。结果是，下电极60E在具有圆柱侧壁的被抛光的绝缘体65的底部具有平的底部部分，假设孔50H是圆的并向上延伸到第一电介质绝缘体层40的表面。下电极60E的顶部周界边沿60P包括在它的那些中空圆柱侧壁的顶部的环带。如果孔50H不是圆的，则下电极60E的周界60P的配置对应着下电极60E的中空壁的几何形状。

[0062] 步骤G

[0063] 图9A和9B示出图8A和8B中的结构在已经沉积了覆盖式相变材料膜70F(例如化合物GeSbSnTe或者先前讨论的其他材料)之后的俯视图和横截面图，该覆盖式相变材料膜70F依次被覆盖式导电性的上电极层80L所覆盖。

[0064] 步骤H

[0065] 图10A和10B示出在已经用例如反应离子蚀刻(RIE)这类的方法将图9A和9B中的覆盖式相变材料膜70F和覆盖式导电性的上电极层80L构图到PCM元件70E中之后的器件8。如图10A和10B所示，导电性的上电极层80和相变材料70F已经以图9A/9B中的掩模图案82进行了蚀刻，以形成上电极80E和PCM元件70E。在图10A和10B中所示出的所得到的结构具有位于包含在图案50中的下导体衬垫层60的环带与PCM元件70E的相变材料之间的电连接75。

[0066] 步骤G’和H’

[0067] 根据在图12中所示出的流程图的替代性的工序的步骤A-E和G’-H’，图9A’和9B’示出图7A和7B的结构的俯视图和横截面图。如果在这个阶段，也即在沉积相变材料层
70L之前，未移除下导体衬垫层60L的顶表面部分，则将对下导体衬垫层60L的不想要的部分的移除推迟到步骤H’。

[0068] 换言之，伴随着如图10A’/10B’中所示出的对相变材料层70F以及上电极80的膜进行构图，移除下导体衬垫层60L的不想要的部分。在这种情况下，所得到的结构将具有位于PCM元件70E之下的衬垫薄膜60L，并且因此提供了在衬垫与PCM元件70E内的相变材料之间的电连接85。

[0069] 通过限制当将单元切换到那个状态时单元的高电阻偏移，可以有利地使用衬垫来改善读取一致性。例如，如果对于低电阻状态GST电阻值是100欧姆，而对于高电阻状态GST电阻值是1兆欧姆，则用1k欧姆的衬垫膜旁路1M欧姆的电阻可能是有益的，使得读取电子设备可以更容易地处理两种状态之间的差异，并且使得更易于递送用于加热元件以将它切换回低电阻状态的电流。先前在Wicker的美国专利公开No.2004/0113135中列举了这些优点。

[0070] 在这种器件中使用这种基础衬垫膜可帮助将电阻变化调节到一个适宜的范围值。它还可协助使单元电阻进入可管理的写范围(例如：无需高电压驱动以将充足的功率传递进诸如1M欧姆器件之类的器件中)。此外，它可使器件的读取电阻更加一致。由于电流仍然会挤入薄的环形衬垫区域，所以即使对于适当低的驱动电流，也将发生充足的局部加热以引起单元切换状态。

[0071] 对于图10A/10B和10A’/10B’中所示出的器件中的任一器件，通过在垂直于图10B中的横截面图平面的水平尺寸上对PCM元件70E和上电极80进行构图，可以实现进一步减少环形电极和相变材料之间的接触面积。在所提出的这个实施例中，相变材料70仅接触环形下电极60E的周界的一部分。对于跨在直径为d厚度为t的圆环形下电极60E上的宽度为w的矩形相变元件70E的特定的但非限制的例子，其中将w选择为小于d，结果得到的接触面积将是2wt的量级，而对于相变元件70E完全覆盖环形下电极60E的情况，接触面积是πdt的量级。使用环形和相变元件形状的其他组合，可以获得类似的接触面积的减少，并且应该根据制造的方便性、所完成的器件的性能或其他这种标准来选择特定的形状。

[0072] 在图13A-18A和图13B-18B中示出了本发明结构的一个替代性的实施例，图13A-18A是在执行如图19说明的用于制造本发明的PCM单元结构的工序期间一种替代性的PCM单元结构的俯视图，图13B-18B是其对应的沿着图13A-18A中的线B-B’获得的截面正视图，图19示出了根据本发明用于制造在图18A和18B中所示出的PCM单元结构的工序的流程图。

[0073] 步骤BA

[0074] 步骤BA是本发明结构的一种替代性的实施例的早期阶段并且是图19中用于制造在图13A和13B中制造的起始阶段所示出的器件108(其将被制成PCM器件)的工序。图13A是在执行步骤BA之后PCM器件108的俯视图。图13B是沿着图13A中的线B-B’所得到的截面图。图19是用于生产在图18A/18B中所示出的生产PCM器件108的工序流的流程图。

[0075] 在步骤BA中，首先，在衬底110(例如半导体芯片)的顶表面上形成具有顶表面120T(其优选地比图3B-10B中的层20厚)的层间电介质(ILD)绝缘体层120。接着，在ILD绝缘体层120上形成具有穿过其的窗口122W的例如光阻材料(PR)之类的光刻掩模122。
通过蚀刻穿过窗口122W，在ILD绝缘体层120上形成通孔124。具有深度H’的通孔124部分地向下延伸，但是与图11中的步骤B相反，通孔124在这种情况下相当深地深入电介质绝缘体120。通孔124向下延伸到被埋于ILD绝缘体层120中的电气元件121的顶表面以提供与器件108中的电路(为了说明的方便未被示出)的接触。如在图13B中所示，通孔
124的底表面31被隔在衬底110的顶表面上。ILD绝缘体层120包括诸如二氧化硅(SiO2)之类的材料或者其他低k值电介质绝缘体材料。在这个替代性的实施例中，必须将通路130的高度选择成能够实现结果得到的发明性结构，而不会干扰芯片上的其他互连或器件。通路高度可以是30nm到2μm，优选地是400nm。

[0076] 步骤BB

[0077] 图14B是图13B中的器件108在进行如下处理后的截面图：ILD电介质120中的通孔124的表面被常规材料(例如钛)组成的薄膜126涂敷，此后，通过在器件8的顶部和薄膜26上沉积一层导电材料130的覆盖层来填充通孔124，在衬底110上形成内嵌于ILD电介质120中的导电性的互连通路130，由此过度填充通孔124，除非由于孔比图4B中的通孔24更深，而深度为H’的通孔124更深这个事实。接着，PCM器件108被抛光，在通孔124中的由薄膜126定义的空间内留下一个互连导电通路130，该通路130的顶表面132一般与ILD绝缘体层120的顶表面20T是共面的。

[0078] 步骤BC和BD

[0079] 在图15B中，沉积一个平面导电下电极衬垫层160L，例如厚度为大约10nm到大约200nm的TiN、TaN或者TaSiN，和一个绝缘掩模盖141，例如大约10nm到大约500nm的SiN、SiCN或SiOx，并且在通路130的顶表面132上方并且不需是其中心的位置处形成掩模136。
该下导体衬垫层160L包括由诸如TiN、TaN、TaTiN、TaSiN、Ta、W或Ti之类的导电材料所组成的薄膜，相对于已知工艺节点的特征尺寸而言该薄膜的厚度较小。对于特征通路直径为
200nm的节点，小于50nm的衬垫膜厚度将是有利的。随后的具有更小的特征尺寸的节点将相应地偏爱更薄的衬垫层160L。

[0080] 步骤BE

[0081] 在图16B中，使用带有掩模136的光刻法和各向异性的干蚀刻，对平面导电下电极衬垫层160L、盖层141L和ILD电介质120的一部分进行构图，形成了具有垂直侧壁的栈，该垂直侧壁由盖141、平面盘形下电极160E和ILD电介质层120的一部分来形成，该盖141是从盖层141L形成的，该平面盘形下电极160E是从衬垫层160L形成的并且在其周界160P上具有暴露的边沿，该ILD电介质层120的一部分是除掩模136之外向下凹陷到其起始顶表面之下深度为R的那部分。ILD电介质层120的区域保持由下电极平面衬垫盘160L和绝缘掩模盖141来掩模。向由绝缘掩模盖141掩模的ILD电介质120内蚀刻的深度可以是从大约0nm到2μm，优选地是50nm。导电下电极衬垫层160L的暴露的周界160P将用作PCM结构的下电极160E.

[0082] 步骤BF

[0083] 在图17B中，已经沉积了覆盖式保形的相变材料膜170F以覆盖顶表面，该顶表面包括在图16B中所形成的结构的垂直侧壁，该侧壁包括用于PCM结构的导电性的盘形下电极160E的周界160P的暴露的表面和盖141。

[0084] 在图16B所示出的工序点处，通过盖141使下电极160E的顶表面与PCM膜170E的相变材料膜170F的下表面相互间电绝缘。相变材料膜170F可以由诸如TiN之类的材料的盖来保护，以使得能够对它做粗略的构图，使得它大概位于凸出物也即通路130上的中心，该通道130包括盖141和位于它之下的那些元件。取决于保护性的盖的材料，可以使用标准的沉积工艺以自对准方式来完成该工序，标准的沉积工艺在凸起的表面上沉积较厚，随后进行覆盖式“垫片”蚀刻。

[0085] 步骤BG

[0086] 图18B示出通过沉积、光刻法和蚀刻形成上电极180E的结果。作为选择，如果没有较早地在步骤BF中就对相变材料元件170E进行构图，则可以在对电极180E进行构图的同一步骤中对它进行构图，但是如在图21A中所示出的，元件170E一般是矩形的或者不定形的配置，其中它被示出为与衬底110具有相同的范围。相变材料膜170F现在包括在上电极180E下面的相变元件170E。所暴露的平面导电下电极衬垫层160E的周界160P与相变材料元件170E的垂直表面的内侧壁相接触。该周界接触伸展到盘形导电下电极160E的整个周边周围。

[0087] 电极180E可以是连接相变材料70和附近的大电流导线之间的跳线(W、TiN、Ta、TaN)。作为选择，电极180E可以是大电流导线自身(例如镶嵌铜)。后一选择由先前对相变材料的构图来实现。

[0088] 如在较早时描述的第一实施例中的情况那样，这个替代性的实施例还支持通过在其他水平尺寸上对相变元件70和上电极180E进行构图来进一步减少接触面积。

[0089] 图20A示出基于图10A/10B中的PCM单元结构的带有PCM单元70E’的器件208的俯视图，而图20B示出其相应的沿着图20A中的线B-B’得到的截面正视图。器件208已经被修改成方形配置。下导体电极60E’是如图20A的俯视图中看到的中空的方形配置，而不是如在图10A中那样的中空环形配置。PCM元件70E’和上电极80E’具有图20A的俯视图中的方形配置。这种修改指示了这样的事实：器件的配置可具有许多不同的几何形状，这里使用图10A和图20A所说明的两个例子进行举例。

[0090] 图21A示出基于图18A/18B中的PCM单元结构的带有相同PCM单元70E’的PCM单元218的俯视图，而图21B示出其相应的沿着图21A中的线B-B’得到的截面正视图，该PCM单元218具有如图20A的俯视图中所看到的方形角配置。然而，下导体160S’是平面方形而不是如在图18A中那样的圆形平面配置。PCM元件170E’具有矩形配置而上电极180E”具有图20A的俯视图中的方形配置。这种修改了指示了这样的事实：器件的配置可具有许多不同的几何形状，这里使用图18A和图21A所说明的两个例子进行举例。

[0091] 前面的描述仅公开本发明的示例性的实施例。落在本发明范围内的对上面所公开的装置和方法的修改对于本领域的普通技术人员将是显而易见的。尽管按照上面特定的一个或多个示例性实施例描述了本发明，但是本领域的普通技术人员将认识到，在实现本发明时可以在所附权利要求书的实质和范围内进行各种修改，也即可以在形式上和细节上进行修改，而不会偏离本发明的实质和范围。因此，尽管已经结合其中的示例性的实施例公开了本发明，但是应当理解可以做出修改以提供其他的落在本发明的实质和范围内的实施例，并且所有的这种修改都在本发明的范围内并且本发明包括以下权利要求书所限定的主题。