半导体器件及其制造方法

摘要

一种半导体器件包括硅衬底、应变诱导层、硅层、FET和隔离区。在硅衬底上，提供应变诱导层。在应变诱导层上，提供硅层。应变诱导层在硅层中的FET的沟道区中引起晶格应变。该硅层包括FET。FET包括源/漏区、SD延伸区、栅电极和侧壁。源/漏区和应变诱导层彼此隔开。在FET周围，提供了隔离区。隔离区穿透硅层从而到达应变诱导层。

权利要求

1.一种制造包括场效应晶体管的半导体器件的方法，包括：在硅衬底上形成隔离区使其围绕将要形成所述场效应晶体管的区域；

在其上形成有所述隔离区的所述硅衬底上外延生长应变诱导层；

在所述应变诱导层上外延生长硅层；和

在所述硅层中形成所述场效应晶体管，使得源/漏区与所述应变诱导层隔开；

其中所述应变诱导层在所述硅层中的所述场效应晶体管的沟道部分中引起应变，并且其中所述隔离区的所述形成包括在所述硅衬底的表面层中形成所述隔离区，然后从所述表面层一侧减小所述硅衬底的厚度从而使所述硅衬底相对于所述隔离区凹进。

2.根据权利要求1的方法，其中所述隔离区的所述形成包括在所述硅衬底上形成绝缘层，然后将所述绝缘层构图成所述隔离区。

说明书

半导体器件及其制造方法

[0001] 本申请以日本专利申请No.2006-043418为基础，其内容并入这里作为参考。

技术领域

[0002] 本发明涉及一种半导体器件及其制造方法。

背景技术

[0003] 图7是示出常规半导体器件的截面图。在半导体器件100中，在硅衬底101上顺序堆叠SiGe外延层102和硅外延层103。硅外延层103包括由源/漏区111、栅电极112等等组成的场效应晶体管(下文中，FET)110。FET110通过形成在FET 110周围的浅沟槽隔离(下文中，STI)与其它元件隔离。

[0004] 例如，在日本未决公开专利公布No.H10-284722(专利文献1)和USP No.6121100说明书(专利文献2)中，公开了与本发明有关的技术。

发明内容

[0005] 在半导体器件100中，SiGe外延层102施加双轴应力到硅外延层103，由此在硅外延层103中引起了晶格应变。因此，当制造半导体器件100时，采用了所谓的“应变硅工艺”。通过这种工艺制备的晶片称为“应变硅晶片”。采用应变硅晶片导致FET中载流子迁移率的显著增加。

[0006] 然而，如此构造的半导体器件100具有硅外延层103易于发生晶格缺陷(位错)的缺点。在图7中，线L1示意性地表示了晶格缺陷的出现。认为晶格缺陷出现的原因如下。应变硅晶片试图翘曲以减轻SiGe外延层102和硅外延层103之间的应力。在这种状态下，在诸如真空吸卡(chucking)的工艺期间晶片被暴露到过分应力中，由此发生了晶格缺陷。
晶格缺陷导致半导体器件的电特性退化，例如漏电流的增加。

[0007] 根据本发明，提供了一种半导体器件，包括：硅衬底；提供在硅衬底上的应变诱导层(strain-inducing layer)；提供在应变诱导层上的硅层；提供在硅层中的场效应晶体管；和提供在场效应晶体管的周围并穿透硅层从而到达应变诱导层的隔离区；其中应变诱导层与场效应晶体管的源/漏区隔开，并在硅层中的场效应晶体管的沟道部分中引起应变。

[0008] 在如此构造的半导体器件中，应变诱导层在硅层中的FET的沟道部分中引起晶格应变。这种结构在FET中提供了显著增加的载流子迁移率，由此提升了FET的电特性，因此提升了半导体器件的电特性。而且，隔离区穿透硅层从而到达应变诱导层。因此，在半导体器件的制造工艺中，硅晶片的翘曲仅发生在由隔离区限定的每个区域中。换句话说，防止了硅晶片总体上大幅度弯曲。结果，可以抑制在硅层中出现晶格缺陷。

[0009] 根据本发明，还提供了一种制造包括场效应晶体管的半导体器件的方法，包括：在硅衬底上形成隔离区从而围绕将要形成场效应晶体管的区域；在其上形成有隔离区的硅衬底上外延生长应变诱导层；在应变诱导层上外延生长硅层；和在硅层中形成场效应晶体管，使得源/漏区与应变诱导层隔开；其中应变诱导层在硅层中的场效应晶体管的沟道部分中引起了应变。

[0010] 通过如此布置的制造方法，在应变诱导层上形成硅层。因此，在根据该方法制造的半导体器件中，应变诱导层在硅层中的FET的沟道部分中引起了晶格应变。这种布置在FET中提供了显著增加的载流子迁移率，由此提升了FET的电特性，因此提升了半导体器件的电特性。而且，在硅衬底上形成隔离区之后，形成应变诱导层和硅层。因此，硅晶片的翘曲仅发生在由隔离区限定的每个区域中。换句话说，防止了硅晶片总体上大幅度弯曲。结果，可以抑制在硅层中出现的晶格缺陷。

[0011] 由此，本发明提供了一种提供良好电特性的半导体器件，以及制造这种半导体器件的方法。

附图说明

[0012] 从结合附图的以下描述，本发明的以上和其它目的、优点和特征将更加明显，其中：

[0013] 图1是示出根据本发明的第一实施例的半导体器件的截面图；

[0014] 图2A和2B是顺序地示出根据第一实施例的半导体器件的制造方法的截面图；

[0015] 图3A和3B是顺序地示出根据第一实施例的半导体器件的制造方法的截面图；

[0016] 图4是示出根据本发明的第二实施例的半导体器件的截面图；

[0017] 图5A至5C是顺序地示出根据第二实施例的半导体器件的制造方法的截面图；

[0018] 图6A和6B是示出根据实施例变形的半导体器件的截面图；

[0019] 图7是示出常规半导体器件的截面图；

[0020] 图8是示出根据专利文献1的半导体器件的截面图；

[0021] 图9是示出根据专利文献2的半导体器件的截面图；和

[0022] 图10A至10C是顺序地示出图9中所示的半导体器件的制造方法的截面图。

具体实施方式

[0023] 现在将在此参考示例性实施例描述本发明。本领域技术人员将认识到，利用本发明的讲解可以完成许多可选的实施例，并且本发明不限于为了说明目的而示例的实施例。

[0024] 在下文中，将参考附图详细地描述根据本发明的半导体器件及其制造方法的示范性实施例。在各图中，相同的组成被赋予相同的附图标记，并且将不再重复其描述。

[0025] (第一实施例)

[0026] 图1是示出根据本发明的第一实施例的半导体器件的截面图。半导体器件1包括硅衬底10、应变诱导层20、硅层30、FET 40和隔离区50。

[0027] 在硅衬底10上，提供了应变诱导层20。在该实施例中，应变诱导层20是SiGe层。在应变诱导层20上，提供了硅层30。应变诱导层20和硅层30是通过外延生长形成的外延层。应变诱导层20施加双轴应力到硅层30，由此在硅层30中的FET 40的沟道区中引起了晶格应变。双轴应力与应变诱导层20和硅层30之间的界面平行。

[0028] 硅层30在其中包括FET 40。FET 40包括源/漏区42、SD延伸区(轻掺杂漏(LDD)区)43、栅电极44和侧壁46。这里，源/漏区42和应变诱导层20彼此隔开。

[0029] FET 40可以是N沟道型FET或P沟道型FET。尽管图1示出了单一FET(FET 40)，但半导体器件1可包括N沟道型FET和P沟道型FET二者。在那种情况下，那些FET通过隔离区50彼此隔离，这将在下面描述。

[0030] 在FET 40的周围提供隔离区50。隔离区50穿透硅层30从而到达应变诱导层20。尤其在该实施例中，隔离区50穿透硅层30和应变诱导层20从而到达硅衬底10的内部。隔离区50可以是STI。如从图1显而易见的是，应变诱导层20在由隔离区50围绕的区域中具有一般均匀的厚度。

[0031] 现在参考图2A至3B，将描述半导体器件1的制造方法，作为根据本发明的半导体器件的制造方法的第一实施例。简而言之，该制造方法包括以下步骤(a)至(d)。

[0032] (a)在硅衬底10上形成隔离区50，使其围绕要形成FET 40的区域；

[0033] (b)在其上形成有隔离区50的硅衬底10上外延生长应变诱导层20；

[0034] (c)在应变诱导层20上外延生长硅层30；和

[0035] (d)在硅层30中形成FET 40，使得源/漏区42与应变诱导层20隔开。

[0036] 为了更加详细，首先在硅衬底10a中形成浅沟槽结构的隔离区50(图2A)。然后，进行干蚀刻工艺以便减小硅衬底10a的厚度，由此致使硅衬底10a相对于隔离区50凹进(图2B)。在这个阶段，隔离区50的一部分保持掩埋在硅衬底10a中。结果，在硅衬底10上形成隔离区50，使其围绕将要形成FET 40的区域。

[0037] 也就是说，当形成隔离区50时，在硅衬底10a的表面层中形成隔离区50，然后，从表面层一侧使硅衬底10a减薄。

[0038] 在硅衬底10上外延生长应变诱导层20之后，通过外延生长在应变诱导层20上形成硅层30(图3A)。然后，在硅层30上形成栅电极44和侧壁46(图3B)。进而，在硅层30中形成源/漏区42和SD延伸区43，从而获得图1所示的半导体器件1。

[0039] 该实施例提供了以下有利的效果。在前述的制造方法中，在应变诱导层20上形成硅层30。因此，在半导体器件1中，应变诱导层20在硅层30中的FET 40的沟道部分中引起晶格应变。这种布置在FET 40中提供了显著增加的载流子迁移率，由此提升了FET 40的电特性，因此提升了半导体器件1的电特性。

[0040] 而且，隔离区50穿透硅层30从而到达应变诱导层20。因此，在半导体器件1的制造工艺中，硅晶片的翘曲仅发生在由隔离区50限定的每个区域中。换句话说，防止硅晶片总体上大幅度弯曲。结果，可以抑制在硅层30中出现晶格缺陷。因此，前述实施例提供了提供良好电特性的半导体器件1及其制造方法。

[0041] 应变诱导层20由SiGe层构成。SiGe层具有适合于用作在FET 40的沟道部分中引起晶格应变的层的性质。

[0042] 隔离区50穿透硅层30和应变诱导层20从而到达硅衬底10。因此，应变诱导层20完全被隔离区50劈开。总体上，这种结构进一步确保了防止硅晶片的显著翘曲的前述问题。尤其是在该实施例中，隔离区50到达远至硅衬底10的内部。这种结构甚至进一步确保了防止前述问题。

[0043] 在隔离区50的形成工艺中，在硅衬底10a的表面层中形成隔离区50，然后从表面层一侧使硅衬底10a减薄。这种方法容易实现隔离区50到达远至硅衬底10的内部的结构。

[0044] 在由隔离区50围绕的区域中，应变诱导层20具有一般均匀的厚度。这种结构有助于应变诱导层20适当地施加双轴应力到硅层30。

[0045] 在半导体器件1中提供N沟道型FET和P沟道型FET的情况下，该实施例提供了甚至更大的益处。这是因为，与施加单轴应力的情况不同，当双轴应力被施加到硅层30时，在N沟道型FET和P沟道型FET二者中都可以实现载流子迁移率的增加。

[0046] 同时，除图7中所示的常规的半导体器件之外，常规的半导体器件还包括图8和9中所示的器件。

[0047] 图8是示出根据专利文献1的半导体器件的截面图。半导体器件200包括顺序堆叠在硅衬底201上的掺杂硼的硅外延层202、硅外延层203、SiGe外延层204和硅外延层205。而且，穿过四层，也就是硅外延层202、硅外延层203、SiGe外延层204和硅外延层205，提供源/漏区211。源/漏区211与栅电极212一起组成FET 210。在FET 210周围，形成STI 206。

[0048] 由此，在半导体器件200中，源/漏区211位于SiGe外延层204中。这种结构的目的是基于SiGe层比硅层提供更高的空穴载流子迁移率的事实。换句话说，SiGe层用作空穴载流子的迁移路径，以由此提高电特性。

[0049] 现在将假定，在前述半导体器件1中，源/漏区42位于应变诱导层20中。在这种情况下，用于形成源/漏区42而进行的离子注入减轻了应变诱导层20中的应力。这自然降低了施加双轴应力到硅层30的应变诱导层20的所希望作用。由于这种原因，在半导体器件1中应变诱导层20和源/漏区42彼此隔开。

[0050] 图9是示出根据专利文献2的半导体器件的截面图。在半导体器件300中，在硅衬底301上提供由源/漏区311、栅电极312等等组成的P沟道型FET 310。源/漏区311由SiGe外延层组成。在P沟道型FET 310的周围，形成了STI 302。

[0051] 参考图10A至10C，将描述半导体器件300的制造方法。首先，在硅衬底301中形成STI 302(图10A)。然后，在硅衬底301上形成栅电极312(图10B)。然后，在将要形成源/漏区311的硅衬底301的区域上进行蚀刻工艺，以由此形成凹部311a(图10C)。最后，在凹部311a中外延生长SiGe层，从而形成源/漏区311。这就是如何可以获得图9中所示的半导体器件300。

[0052] 在半导体器件300中，源/漏区311施加单轴应力到硅衬底301。这确实导致P沟道型FET 310的提升的电特性。然而，另一方面，单轴应力不仅不能够提高N沟道型FET的电特性，而且甚至使其降低。由于这种原因，当制造半导体器件300时，不得不利用提供在将要形成N沟道型FET的区域上的掩模，在将要形成P沟道型FET的区域上蚀刻凹部311a。这自然导致制造步骤数目的增加，因此导致制造工艺的复杂化。

[0053] 相反，根据本实施例，由于应变诱导层20施加双轴应力，所以可以提升N沟道型FET和P沟道型FET二者的电特性。因此不会发生制造步骤数目的增加。

[0054] (第二实施例)

[0055] 图4是示出根据本发明的第二实施例的半导体器件的截面图。半导体器件2包括硅衬底10、应变诱导层20、硅层30、FET 40和隔离区50。硅衬底10、应变诱导层20、硅层30、和FET 40与半导体器件1中提供的那些相似地构造。

[0056] 半导体器件2和半导体器件1之间的差别在于隔离区50的结构。具体地，在半导体器件1中，隔离区50穿过硅衬底10和应变诱导层20之间的界面，由此到达远至硅衬底10的内部。相反，在半导体器件2中隔离区50的末端部分与该界面齐平。

[0057] 参考图5A至5C，将描述半导体器件2的制造方法，作为根据本发明的半导体器件的制造方法的第二实施例。该方法也包括如同第一实施例中的前述步骤(a)至(d)。

[0058] 为了更加详细，首先在硅衬底10上形成绝缘层50a(图5A)。然后，进行光刻工艺从而移除除了要构成隔离区50的部分之外的绝缘层50a(图5B)。结果，在硅衬底10上形成隔离区50，使其围绕将要形成FET40的区域。

[0059] 也就是说，为了形成隔离区50，在硅衬底10上形成绝缘层50a，然后将绝缘层50a构图成隔离区50。

[0060] 在硅衬底10上外延生长应变诱导层20之后，通过外延生长在应变诱导层20上形成硅层30(图5C)。然后，形成FET 40，以便获得图4所示的半导体器件2。

[0061] 该实施例提供了以下有利的效果。同样在本实施例中，应变诱导层20在硅层30中的FET 40的沟道部分中引起了晶格应变。这种布置在FET 40中提供了显著增加的载流子迁移率，由此提升了FET 40的电特性，因此提升了半导体器件1的电特性。

[0062] 而且，隔离区50穿透硅层30从而到达应变诱导层20。因此，在半导体器件2的制造工艺中，硅晶片的翘曲仅发生在由隔离区50限定的每个区域中。换句话说，防止了硅晶片总体上大幅度弯曲。结果，可以抑制在硅层30中出现晶格缺陷。因此，前述实施例提供了提供优良电特性的半导体器件2及其制造方法。

[0063] 隔离区50穿透硅层30和应变诱导层20从而到达硅衬底10。因此，应变诱导层20完全被隔离区50劈开。这种结构总体上进一步确保了防止硅晶片的显著翘曲的问题。

[0064] 在隔离区50的形成工艺中，在硅衬底10上形成绝缘层50a，然后将绝缘层50a构图成隔离区50。这种方法容易实现隔离区50到达硅衬底10的结构。另外，由第一实施例提供的优点也可以通过本实施例获得。

[0065] 根据本发明的半导体器件及其制造方法不限于前述实施例，而是可进行各种修改。为了引用几个实例，尽管在实施例中提供隔离区50以穿透应变诱导层20，但不强制隔离区50穿透应变诱导层20，而隔离区50到达应变诱导层20就足够了。隔离区50的末端部分可位于应变诱导层20的内部，如图6A所示；或与应变诱导层20和硅层30之间的界面齐平，如图6B所示。

[0066] 应变诱导层20的材料不限于SiGe。可采用其它材料，只要该材料能够在FET 40的沟道部分中引起晶格应变。

[0067] 此外，尽管在前述实施例中仅利用了双轴应力，但双轴应力和单轴应力可组合使用。在那种情况下，在半导体器件1或半导体器件2中，例如源/漏区42可构成为SiGe外延层。

[0068] 很明显，本发明不限于上述实施例，并且可修改和改变，而不脱离本发明的范围和精神。