时钟相位误差校正的可编程延迟

摘要

本文公开了一种方法、电路和系统。在一个实施例中，方法包括将来自两个时钟信号线路的差分时钟信号接收到具有第一大小的第一晶体管差分对，将来自两个时钟信号线路的差分时钟信号接收到其大小小于第一大小的第二晶体管差分对，将差分时钟信号转换成单端时钟信号，通过反相器输出单端时钟信号，以及通过控制在第一晶体管差分对与第二晶体管差分对之间的跨导来同步任何差分时钟相位误差。

权利要求

1.一种用于时钟相位误差校正的方法，它包括：

将来自两个时钟信号线路的差分时钟信号接收到具有第一大小的第一晶体管差分对；

将来自所述两个时钟信号线路的所述差分时钟信号接收到其大小小于所述第一大小的第二晶体管差分对；

将所述差分时钟信号转换成单端时钟信号；

通过控制在所述第一晶体管差分对与所述第二晶体管差分对之间的跨导，来同步任何差分时钟相位误差；以及通过反相器输出所述单端时钟信号。

2.如权利要求1所述的方法，其中，控制在所述第一晶体管差分对与所述第二晶体管差分对之间的跨导的步骤包括控制流经所述第一晶体管差分对的电流和流经所述第二晶体管差分对的电流的比率。

3.如权利要求1所述的方法，还包括：

动态监视所述差分时钟相位误差；以及

响应存在的时钟相位误差量，增大或减小流经所述第一晶体管差分对、所述第二晶体管差分对或所述第一和第二晶体管差分对的电流。

4.如权利要求3所述的方法，其中，增大或减小所述电流还包括对耦合到所述第一晶体管差分对的第一可编程电流源和耦合到所述第二晶体管差分对的第二可编程电流源进行编程。

5.如权利要求1所述的方法，其中，所述第二晶体管差分对在大小上是所述第一晶体管差分对的1/2。

6.如权利要求1所述的方法，其中，所述第二晶体管差分对在大小上是所述第一晶体管差分对的1/4。

7.一种时钟缓冲电路，包括：

大小相等的第一晶体管差分对，用于接收差分时钟信号对，用来将所述差分时钟信号对转换成单端时钟信号，并输出所述单端时钟信号；以及第一可编程电流源，耦合到所述第一晶体管差分对，用来改变流经所述第一晶体管差分对的电流，大小相等的第二晶体管差分对，用于接收所述差分时钟信号对，用来将所述差分时钟信号对转换成所述单端时钟信号，并输出所述单端时钟信号，其中所述第二晶体管差分对中的晶体管的大小小于所述第一晶体管差分对中的晶体管的大小；以及第二可编程电流源，耦合到所述第二晶体管差分对，用来改变流经所述第二晶体管差分对的电流。

8.如权利要求7所述的时钟缓冲电路，还包括反相器，用于从所述第一晶体管差分对和第二晶体管差分对接收所述单端时钟信号，将所述单端时钟信号进行反相，并输出反相的单端时钟信号。

9.如权利要求8所述的时钟缓冲电路，其中所述第一可编程电流源另外耦合到一个或多个可编程输入线路，以便对允许流经所述第一可编程电流源的电流量进行编程，并且所述第二可编程电流源另外耦合到一个或多个可编程输入线路，以便对允许流经所述第二可编程电流源的电流量进行编程。

10.如权利要求9所述的时钟缓冲电路，其中通过发送到所述可编程输入线路的数据，增大或减小流经所述第一晶体管差分对的电流、流经所述第二晶体管差分对的电流或流经所述第一和所述第二晶体管差分对两者的电流，以便将可调整延迟添加到所述差分时钟信号对，从而补偿任何时钟相位误差，以及所述反相器包括所述时钟缓冲电路的一部分。

11.如权利要求7所述的时钟缓冲电路，其中在所述第一晶体管差分对与第二晶体管差分对之间的晶体管大小的差指所述晶体管宽度的差，其中所有晶体管具有相同的长度。

12.如权利要求11所述的时钟缓冲电路，其中所述第二晶体管差分对中每个晶体管的大小是所述第一晶体管差分对中每个晶体管的大小的1/2。

13.如权利要求11所述的时钟缓冲电路，其中所述第二晶体管差分对中每个晶体管的大小是所述第一晶体管差分对中每个晶体管的大小的1/4。

14.如权利要求7所述时钟缓冲电路，其中，所接收的差分时钟信号对还包括按0度、90度、180度和270度四个相位来分配时钟的正交相位时钟信号。

15.一种用于时钟相位误差校正的系统，包括：

广播差分时钟信号对的传输线路对；

差分时钟发射机，耦合到所述传输线路对以生成差分时钟信号的正负信号；

广播单端时钟信号的单个传输线路；

时钟缓冲电路，耦合到差分时钟传输线路对和单端时钟传输线路，操作用于将来自所述差分时钟传输线路的所述差分时钟信号接收到具有第一大小的第一晶体管差分对；

将来自所述差分时钟传输线路的所述差分时钟信号接收到其大小小于所述第一大小的第二晶体管差分对；

将所述差分时钟信号转换成单端时钟信号；以及

通过反相器将所述单端时钟信号输出到所述单端时钟传输线路；和相位校正单元，以便

测量在输出的单端时钟信号上的时钟相位误差；以及

通过控制在所述第一晶体管差分对与所述第二晶体管差分对之间的跨导，来同步任何测量的时钟相位误差。

16.如权利要求15所述的系统，其中，控制在所述第一晶体管差分对与所述第二晶体管差分对之间的跨导的步骤包括控制流经所述第一晶体管差分对的电流和流经所述第二晶体管差分对的电流的比率。

17.如权利要求15的系统，还包括所述相位校正单元还操作用于动态监视所述时钟相位误差；以及响应在任何给定时间存在的时钟相位误差量，动态增大或减小流经所述第一晶体管差分对、所述第二晶体管差分对或所述第一和第二晶体管差分对的电流。

18.如权利要求17所述的系统，其中，所述相位校正单元还操作用于对耦合到所述第一晶体管差分对的第一可编程电流源进行编程和对耦合到所述第二晶体管差分对的第二可编程电流源进行编程。

说明书

时钟相位误差校正的可编程延迟

技术领域

[0001] 本发明涉及时钟缓冲器。更具体地说，本发明涉及时钟缓冲器内的时钟相位误差校正。

背景技术

[0002] 多相时钟是在用于高速数据链路的时钟方案中一个有竞争力的选择。它使用多个相位的通常以全速的一部分运行、并作为数据率频率的低频率时钟来驱动输入和输出电路系统。作为速度与功耗之间的一个折衷，多相时钟有助于实现千兆位范围的数据率，而不会扩大时钟电路系统的频率限制。

[0003] 不过，多相时钟具有一些独特的问题。一个示例是时钟相位误差，该误差定义为在两个相位之间通过假设匹配的时钟路径累积的传播延迟差。时钟相位误差主要是由于器件和寄生失配引起的。存在晶片与晶片间器件失配和批与批间器件失配，但通常即使是按照严格规范制造的两个器件也会由于与任一制造过程有关的固有误差范围而决不会完全匹配。另一方面，寄生失配涉及与所有器件和传输线路相关联的固有电容。器件失配和寄生失配两者在任一时钟方案内均是相关的。

[0004] 通过将可调整延迟添加到时钟路径，可校正时钟相位误差。图1示出经常在差分时钟分配路径末端的非可编程差分到单端(D2SE)时钟缓冲器。D2SE时钟缓冲器将诸如电流模式逻辑(CML)时钟的差分时钟转换成输入/输出(I/O)电路系统需要的全轨(full-rail)时钟。

[0005] 图1示出标准非可编程D2SE时钟缓冲器的一个实施例。在图1中，差分时钟传输线路对作为inn(100)和inp(102)进入时钟缓冲电路。每个差分时钟传输线路耦合到NMOS晶体管的门，inn(100)耦合到晶体管104门，并且inp(102)耦合到晶体管106的门。在标准D2S]时钟缓冲器的此实施例中，在电路中示出了两个另外的PMOS晶体管(108和110)。此时钟缓冲电路布局允许从节点outn1(116)开始的单端传输线路在inn(100)高时从正电压(Vdd)充电，并在inp(102)高时漏电到漏电流Iss(112)。一旦outn1(116)已充分地充电或漏电，反相器114便将倒转，并在单端时钟传输线路(outp)上发送出相反的信号。

[0006] 在此实施例中，假设从inn(100)和inp(102)传输线路进入D2SE时钟缓冲电路的差分时钟信号没有时钟相位误差，并因而已被对齐。在信号通过时钟缓冲电路并最终在outp上离开电路时，它们可能受到电路固有的任何器件和寄生失配电容的影响。另外，时钟缓冲电路会补偿通过整个时钟路径累积的任何误差。因此，在差分时钟转换为节点outn1(116)处的单端时钟时可能有时钟相位误差。更具体地说，晶体管104和晶体管106电容的可能器件失配会造成时钟相位误差。此外，自然地在晶体管106和110内及反相器114内的寄生电容将在节点(116)造成另外的时钟相位误差。

[0007] 图2示出一个受限解决方案的一个实施例，该解决方案添加到D2SE时钟缓冲器以消除图1时钟缓冲器固有的器件和寄生失配电容。在图2中，从作为inn(200)和inp(202)进入时钟缓冲电路的差分时钟传输线路对到节点outn1(212)的整个D2SE时钟缓冲器是相同的。随后，在差分时钟信号通过如图1所述的充电和放电功能而转换成单端时钟信号的节点outn1(212)处，一个或多个电容器添加到单端时钟传输线路(在气泡214中示出)。为创建更易于管理和修改的环境，在一个实施例中使用了可编程电容器。当漏极和源极电压在电压源(Vdd)与接地(Vss)之间变化时，214内电容器中的耗尽层受到影响，且随后它们的门电容受到影响。因此，在此实施例中，可增大或减小一个或多个添加电容器中的每一个的电容以根据需要调整受影响的门电容。

[0008] 但是，由于成为开销电容的电容器门的电容非可编程部分很重要，因此，图2的解决方案存在固有的问题。该开销要求额外的功率来驱动此额外的容性负载以做出补偿。

发明内容

[0009] 为克服上述方案中存在的问题，本文公开了一种方法、电路和系统。

[0010] 根据本发明的一个实施例，提出了一种方法，它包括：将来自两个时钟信号线路的差分时钟信号接收到具有第一大小的第一晶体管差分对；将来自所述两个时钟信号线路的所述差分时钟信号接收到其大小小于所述第一大小的第二晶体管差分对；将所述差分时钟信号转换成单端时钟信号；通过控制在所述第一晶体管差分对与所述第二晶体管差分对之间的跨导，来同步任何差分时钟相位误差；以及通过反相器输出所述单端时钟信号。

[0011] 根据本发明的另一实施例，提出了一种时钟缓冲电路，包括：大小相等的第一晶体管差分对，用于接收差分时钟信号对，用来将所述差分时钟信号对转换成单端时钟信号，并输出所述单端时钟信号；以及第一可编程电流源，耦合到所述第一晶体管对，用来改变流经所述第一晶体管对的所述电流。

[0012] 根据本发明的再一实施例，提出了一种系统，包括：广播差分时钟信号对的一对传输线路；差分时钟发射机，耦合到所述传输线路对以生成差分时钟信号的正负信号；广播单端时钟信号的单个传输线路；时钟缓冲电路，耦合到所述差分时钟传输线路对和所述单端时钟传输线路，可操作用于将来自所述差分时钟传输线路的所述差分时钟信号接收到具有第一大小的第一晶体管差分对；将来自所述差分时钟传输线路的所述差分时钟信号接收到其大小小于所述第一大小的第二晶体管差分对；将所述差分时钟信号转换成单端时钟信号；以及通过反相器将所述单端时钟信号输出到所述单端时钟传输线路；和相位校正单元，以便测量在所述输出单端时钟信号上的时钟相位误差；以及通过控制在所述第一晶体管差分对与所述第二晶体管差分对之间的所述跨导，来同步任何测量的时钟相位误差。

附图说明

[0013] 本发明通过示例方式示出，并不限于附图的图形；附图中，相似的附图标记表示类似的元件，其中：

[0014] 图1示出标准非可编程D2SE时钟缓冲器的一个实施例。

[0015] 图2示出一个受限解决方案的一个实施例，该解决方案添加到D2SE时钟缓冲器以消除图1时钟缓冲器固有的器件和寄生失配电容。

[0016] 图3是具有可编程延迟的D2SE时钟缓冲器的一个实施例图的简图。

[0017] 图4示出利用图3所示一个或多个可编程D2SE时钟缓冲器的时钟分配系统。

[0018] 图5示出使用图3所示D2SE时钟缓冲器一个实施例的正交相位校正的调节范围。

[0019] 图6是示出同步差分时钟相位误差的过程的一个实施例的流程图。

[0020] 图7是在D2SE时钟缓冲器操作期间动态校正一段时间内时钟相位误差的过程的一个实施例的流程图。

具体实施方式

[0021] 本文公开了用于时钟相位误差校正可编程延迟的方法、电路和系统的实施例。在下面的说明中，陈述了多个特定的细节，但当然可在没有这些特定细节的情况下实现实施例。在其它情况下，熟知的元件、规范和协议未详细论述以免混淆本发明。

[0022] 图3是具有可编程延迟的D2SE时钟缓冲器的一个实施例图。图3中的时钟缓冲电路接收一对差分时钟传输线路inn300和inp302。每个差分时钟传输线路耦合到两个单独的NMOS晶体管的门，inn(300)耦合到晶体管304和310的门，并且inp(302)耦合到晶体管306和308的门。

[0023] 这四个晶体管形成两个单独的差分对，即差分对304/306和差分对308/310。差分对304/306中两个晶体管的源极耦合到共同电流源，偏置电流Iss1 312，而差分对308/310中两个晶体管的源极耦合到单独的共同电流源，偏置电流Iss2 314。Iss1 312和Iss2 314均耦合到共同的接地Vss 318。

[0024] Iss1 312和Iss2 314是可编程电流源(它们也可称为漏电流)。有不同的技术可形成电流源。在一个实施例中，两个电流源Iss1 312和Iss2 314中的每个电流源包括在气泡316中所示的电路系统。另外，Iss1312和Iss2 314是可编程的，因此，有一个或多个编程线路进入每个电流源以允许编程。在此实施例中，Iss1 312由prog线路320编程，并且Iss2 314由progb线路322编程。为prog线路320和progb线路322编程可打开或关闭电流源模块内的某些晶体管对(如气泡316中所示)，而这又将增大或减小通过电流源的可允许电流。

[0025] 在一个实施例中，差分对308/310中的两个晶体管大小相同。在不同的实施例中，晶体管的大小可包括晶体管的宽度、晶体管的长度或晶体管的宽度和长度。在如图3所示的实施例中，晶体管大小指晶体管的宽度，假设了在两个差分对中所有四个晶体管有公共的长度。因此，图3示出在差分对308/310中的晶体管大小已取准为“1”。在此实施例中，差分对304/306中的两个晶体管大小相同。在此实施例中，差分对304/306中两个晶体管中每一个的大小是差分对308/310中两个晶体管中每一个的大小的“N”倍。在一个实施例中，N的范围介于2与4之间。在另一实施例中，N的范围是任何实正数的大小。因此，在另一实施例中，“N”可以为小于1的正数，这意味着差分对304/306中每个独立晶体管的大小小于差分对308/310中每个独立晶体管的大小。

[0026] 在图3所示N在2与4之间的实施例中，总偏置电流在两个电流源(Iss1+Iss2)之间分割。可编程输入(prog和progb～n:0>)控制两个差分对之间的偏置电流比率。输入端(inp300和inn302)通过差分对(304/306和308/310)的跨导确定通过整个D2SE时钟缓冲器的延迟，并定义如下：

[0027]

[0028] 其中，gm＝跨导，W＝晶体管度度，L＝晶体管长度，const＝一个常数，以及Ids＝源漏电流。因此，在此实施例中，L对于任何晶体管均相同，并且const固有地相同，晶体管宽度和流经晶体管的电流是可修改晶体管跨导的两个变量。

[0029] 晶体管的宽度在时钟缓冲电路制造后不可修改，因此，在操作的同时动态更改跨导的唯一方式是修改电流。由于时钟缓冲电路需要最低电流才可正常运行，并且对于任何电路也存在最大电流限制，因此，流经时钟缓冲器的电流无法有太大的变化。因此，在一个实施例中，第一差分对304/306中晶体管的宽度和第二差分对308/310中晶体管的宽度均已确定以便在电流(i)处于正常和可操作电流范围中间时将跨导设为预定级别。两个晶体管差分对允许的可修改跨导范围大于单个差分对电路。Iss1 312和Iss2 314的电流可单独编程，从而允许两个差分对之间的跨导比率的变化。

[0030] 图3中的D2SE时钟缓冲器在电路中具有两个另外的PMOS晶体管(332和334)。该时钟缓冲电路的布局允许在节点outn1(324)的寄生电容交替地在inn300高时从正电源电压Vdd330充电，并在np302高时漏电到分开的漏电流Iss1 312和lss2 314。一旦节点outn1 324已充分地充电或漏电，反相器326便将翻转，并在单端时钟传输线路outp328上发送出单端时钟信号的相应下降或上升沿。

[0031] 在信号通过时钟缓冲电路并最终在outp上离开电路时，它们可能受到电路固有的任何器件和寄生失配及通过整个时钟路径累积的任何误差的影响。因此，在差分时钟转换为节点outn1 324处的单端时钟时可能有时钟相位误差。更具体地说，第一差分对304/306电容和第二差分对308/310电容的可能器件失配会造成时钟相位误差。此外，自然地在晶体管306、308和334内及反相器326内的寄生电容将在节点outn1 324造成另外的时钟相位误差。

[0032] 图4示出利用图3所示一个或多个可编程D2SE时钟缓冲器的时钟分配系统。差分时钟发射机400和402跨差分时钟传输线路以正交相位时钟方案发送时钟信号。正交相位时钟方案要求时钟信号分布在0°、90°、180°和270°四个相位。每个正交相位时钟信号通过相位校正单元404，该单元包括如图3所示的4个可编程D2SE时钟缓冲器(406、408、410、412)和一个精密相位控制单元414。

[0033] 精密相位控制单元414将与可编程D2SE时钟缓冲器(406、408、410、412)的正交时钟信号每个相位相关联的所有四个信号作为输入接收。一旦它接收了四个信号相位，精密相位控制单元414便将必需的控制信息发送到每个可编程D2SE时钟缓冲器。时钟缓冲器接收信息，并且每个修改其内部的Iss1和Iss2电流(如图3详细所示)以增大或减小跨导，这会增大或减小时钟信号通过每个相应时钟缓冲器的延迟，从而校正任何相位误差。随后，时钟缓冲器将相位校正的正交信号发送到I/O电路(416，418，420)。在一个实施例中，精密相位控制单元定期更新D2SE时钟缓冲器的控制输入，以校正在I时钟(0°和180°相位)与Q时钟(90°和270°相位)之间的任何时钟相位误差。

[0034] 图5示出使用图3所示D2SE时钟缓冲器一个实施例的正交相位校正调节范围。在一个实施例中，增大或减小可编程D2SE时钟缓冲器内延迟的编程代码宽度为5比特，因此能够调整电流源Iss1和Iss2内32个单独的电流设置。每个电流源的编程代码是单独的，因此，32个设置对于每个电流源是独立的。在图5中，流经电流源的电流随着可编程设置数量的增大而增大。图5示出在90°处标准化的相位延迟，这是与前一相位正交的相位的同步延迟。90°相位延迟将要求电流源编程代码设置为16。如果设置减小，则相位延迟将转到低于90°，而如果设置增大，则相位延迟将转到高于90°。

[0035] 图6是示出同步差分时钟相位误差的过程一个实施例的流程图。过程由处理逻辑执行，该逻辑可包括硬件(电路、专用逻辑等)、软件(如在通用计算机系统或专用机器上运行的软件)或两者的组合。参照图6，过程开始的操作是处理逻辑将差分时钟信号接收到两对晶体管中(处理块600)。在一个实施例中，接收差分时钟信号的两对晶体管是晶体管的两个差分对，其中，组成一个对的两个晶体管大小相同，但一个晶体管对的大小小于另一晶体管对。在一个实施例中，处理逻辑接收的差分信号是4相正交差分时钟信号。

[0036] 接着，过程继续的操作是处理逻辑将差分信号转换成单端时钟信号(处理块602)。在一个实施例中，转换过程需要在电路中可能具有固有的器件和寄生失配电容的D2SE时钟缓冲器。在此实施例中，如果有器件或寄生失配，则所得到的单端转换时钟信号可能具有由转换过程产生的时钟相位误差。整个时钟分配路径失配也将引起整体的时钟相位误差。

[0037] 随后，过程继续的操作是处理逻辑通过增大或减小时钟缓冲器的跨导而同步差分时钟相位误差(处理块604)。时钟缓冲电路的跨导在上面参照图3进行了更详细地论述。电路跨导越大，信号延迟就越小。因此，相应地增大或减小时钟缓冲电路的跨导以允许增大或减小在两个随后时钟相位之间的延迟。

[0038] 最后，过程由处理逻辑通过反相器输出单端时钟信号而结束(处理块606)。在一个实施例中，反相器位于接收转换信号的时钟缓冲电路中的节点上。由于处理逻辑同步所有时钟相位误差，因此，单端时钟信号在离开时钟缓冲电路时已对齐相位。

[0039] 图6示出单个转换和时钟相位误差校正过程。图7是在D2SE时钟缓冲器操作期间随时间的过去而动态校正时钟相位误差的过程一个实施例的流程图。过程由处理逻辑执行，该逻辑可包括硬件(电路、专用逻辑等)、软件(如在通用计算机系统或专用机器上运行的软件)或两者的组合。参照图7，过程开始的操作是处理逻辑对时钟信号采样(处理块700)。在一个实施例中，时钟信号是在D2SE时钟缓冲器中已从差分时钟信号转换的单端时钟信号，在它从D2SE时钟缓冲器输出后，对它立即进行采样。在一个实施例中，被转换的差分时钟信号是正交相位时钟信号。

[0040] 接着，处理逻辑确定是否有时钟相位误差(处理块702)。在一个实施例中，处理逻辑通过确定单端时钟信号的几个连续上升沿和下降沿相互在时间上是否距离相等而测量相位误差。如果预定的连续多个沿在时间上距离相等，则无时钟相位误差。否则，如果在沿之间有时间不同，则确定存在时钟相位误差。在许多其它实施例中，有其它以前开发的方式用于确定时钟相位误差是否存在。

[0041] 如果无时钟相位误差，则处理逻辑在下一样本前等待预定的时间(处理块704)。在不同的实施例中，样本之间的时间延迟可以为从每个四相正交信号的频率(每个时钟沿一个样本，因而无明显延迟)一直到该频率以上的任何可使用定期延迟(例如，1μs，1ms等)的任意时间。

[0042] 如果有时钟相位误差，则处理逻辑确定两个或两个以上时钟相位是否在时间上一起太靠近并需要更大的延迟，还是两个或两个以上时钟相位在时间上相隔太远并需要更小的延迟(处理块706)。如果需要更小的延迟，则处理逻辑增大D2SE时钟缓冲电路的跨导(处理块708)。在一个实施例中，通过增大流经位于耦合到一个或多个晶体管差分对的时钟缓冲电路中一个或多个电流源的电流(例如，如图3详细所述的那些电流源和差分对)，来增大跨导。在一个实施例中，一个或多个电流增大预定量，并且随后时钟信号被再次采样以了解是否已校正时钟相位误差，如阶跃函数增大。

[0043] 在此实施例中，电流连续增大一次或多次，直至通过时钟缓冲电路差分对的电流电平达到了某个电平以产生将减小校正相位误差所需延迟的跨导。在另一实施例中，处理逻辑具有到跨导量及其电流和时间延迟量等值表的入口。因此，在此实施例中，跨导及因此的电流要增加表中的必需量，以便在单个步骤中减小延迟从而校正时钟相位误差。

[0044] 如上参照图3详细所述，电流的增大可能限于一个电流源，或者在耦合到时钟缓冲电路内晶体管差分对的多个电流源之间分割。在不同实施例中，当电流在耦合到不止一个差分对的不止一个电流源之间分割时，增大量在电流源之间可以是一致的，或者，电流增大量可在如处理逻辑确定的多个电流源之间不均匀分配。

[0045] 如果需要更大的延迟，则处理逻辑减小D2SE时钟缓冲电路的跨导(处理块710)。在一个实施例中，通过减小流经位于耦合到一个或多个晶体管差分对的时钟缓冲电路中一个或多个电流源的电流(例如，如图3详细所述的那些电流源和差分对)，来减小跨导。在一个实施例中，一个或多个电流减小预定量，并且随后时钟信号被再次采样以了解是否已校正时钟相位误差，如阶跃函数减小。

[0046] 在此实施例中，电流连续减小一次或多次，直至通过时钟缓冲电路差分对的电流电平达到了某个电平以产生将增大校正相位误差所需延迟的跨导。在另一实施例中，处理逻辑具有到跨导量及其电流和时间延迟量等值表的入口。因此，在此实施例中，跨导及因此的电流要减小表中的必需量，以便在单个步骤中增大延迟从而校正时钟相位误差。

[0047] 如上参照图3详细所述，电流的减小可能限于一个电流源，或者在耦合到时钟缓冲电路内晶体管差分对的多个电流源之间分割。在不同实施例中，当电流在耦合到不止一个差分对的不止一个电流源之间分割时，减小量在电流源之间可以是一致的，或者，电流减小量可在如处理逻辑确定的多个电流源之间不均匀分配。

[0048] 在处理逻辑增大跨导(处理块708)或减小跨导(处理块710)之后，过程通过处理逻辑再次对时钟信号采样而重复(处理逻辑700)。

[0049] 因此，用于时钟相位误差校正可编程延迟的方法、电路和系统实施例已公开。这些实施例已参照其特定示范实施例描述。受益于此公开内容的人员将明白，在不脱离本文所述实施例更宽广的精神和范围的情况下，可对这些实施例进行各种修改和更改。相应地，说明书和附图要视为是说明性而不是限制性。