本发明提供一种半导体器件，其能够稳定地维持一屏蔽线之一电压电平，即使当变化一邻近线之一电压电平时亦如此。该半导体器件包括：常规线，其经配置用于传输信号；一屏蔽线，其经配置邻近于该常规线；一电平移位电路，其用于接收一在一电源电压电平与一接地电压电平之间摆动的输入信号，且将该输入信号移位为一在该电源电压电平与一低于该接地电压电平一预定电平的低电压电平之间摆动的输出信号以经由该屏蔽线输出一经移位的信号；以及一信号输入单元，其用于将经由该屏蔽线提供的信号传输至一输出节点。
电平移位电路，其用于接收在电源电压电平与接地电压电平之间摆动的输入信号，且将该输入信号移位为在该电源电压电平与比该接地电压电平低预定电平的低电压电平之间摆动的输出信号，以经由该屏蔽线输出经移位的信号；以及信号输入单元，其用于将经由该屏蔽线所提供的经移位的信号传输至输出节点，其中所述预定电平高于构成信号输入单元的、接收经由该屏蔽线所提供的经移位的信号的第四MOS晶体管的阈值电压，其中通过降低常规线和屏蔽线之间的耦合效应，屏蔽线的电压电平被保持而与常规线的信号的变化无关。
2.如权利要求1所述的半导体器件，其中所述电平移位电路包括：低电平移位器，其用于电平移位所述输入信号的电平以便在所述电源电压与所述低电压电平之间摆动；以及驱动器，其用于使用由所述低电平移位器电平移位的信号来驱动所述屏蔽线。
3.如权利要求2所述的半导体器件，其中所述低电平移位器包括：第一PMOS晶体管，其具有连接至电源电压供应端的一侧及耦接到所述输入信号的栅极；
第二PMOS晶体管，其具有连接至电源电压供应端的一侧及耦接到所述反相器的输出的栅极；
第一NMOS晶体管，其具有连接至第一PMOS晶体管的第二侧的一侧、连接至第二PMOS晶体管的第二侧的栅极、以及连接至经由其供应所述低电压的低电压供应端的第二侧；以及第二NMOS晶体管，其具有连接至第二PMOS晶体管的第二侧的一侧、连接至第一PMOS晶体管的第二侧的栅极、以及连接至所述低电压供应端的第二侧。
4.如权利要求3所述的半导体器件，其中所述驱动器包括：
第三PMOS晶体管，其具有连接至所述电源电压供应端的一侧及耦接到所述低电平移位器的输出的栅极；以及第三NMOS晶体管，其具有连接至第三PMOS晶体管的第二侧的一侧、耦接到该低电平移位器的输出的栅极、以及连接至所述低电压供应端的第二侧。
5.如权利要求1所述的半导体器件，其中所述信号输入单元包含下拉电路，该下拉电路用于使用该经由该屏蔽线传输的经移位的信号下拉所述输出节点。
6.如权利要求5所述的半导体器件，其中该下拉电路包含该第四MOS晶体管，该第四MOS晶体管具有连接至所述输出节点的一侧、连接至所述屏蔽线的栅极，以及连接至所述接地电压供应端的第二侧。
7.如权利要求1所述的半导体器件，其中所述常规线分别安置于邻近于所述屏蔽线的一侧的区域中以及邻近于所述屏蔽线的另一侧的区域中。
8.如权利要求1所述的半导体器件，其中在所述半导体器件的初始操作期间设定所述屏蔽线的预定电压电平且所述屏蔽线的预定电压电平在半导体器件的操作期间是不变化的。
9.如权利要求1所述的半导体器件，其中经由所述屏蔽线传输的所述经移位的信号为下列信号中的至少之一：用于控制半导体器件的脉冲长度的信号、用于控制列地址选通(CAS)等待时间的信号、用于控制延迟锁定回路的接通/切断操作的控制信号、用于控制晶粒上端(ODT)的控制信号、用于决定输出驱动器的驱动能力的控制信号、用于控制写入恢复的时序的控制信号、及用于控制测试模式的控制信号。
电平移位电路，其用于接收在电源电压电平与接地电压电平之间摆动的输入信号，且将该输入信号移位为在比所述电源电压电平高第一预定电平的高电压电平与比所述接地电压电平低第二预定电平的低电压电平之间摆动的输出信号，以经由所述屏蔽线输出经移位的信号；以及信号输入单元，其用于将经由所述屏蔽线提供的经移位的信号传输至输出节点，其中第一预定电平高于构成信号输入单元的、接收经由所述屏蔽线提供的经移位的信号的第六PMOS晶体管的阈值电压，并且第二预定电平高于构成信号输入单元的、接收经由所述屏蔽线提供的经移位的信号的第六NMOS晶体管的阈值电压，其中通过降低常规线和屏蔽线之间的耦合效应，屏蔽线的电压电平被保持而与常规线的信号的变化无关。
11.如权利要求10所述的半导体器件，其中所述电平移位电路包括：高电平移位器，其用于电平移位所述输入信号的电平以在所述高电压与所述接地电压电平间摆动；
低电平移位器，其用于电平移位来自所述高电平移位器的输出信号的电平以在所述高电压与所述低电压电平之间摆动；以及驱动器，其用于使用自所述低电平移位器的输出信号来驱动所述屏蔽线。
12.如权利要求11所述的半导体器件，其中该高电平移位器包括：第一NMOS晶体管，其具有连接至接地电压供应端的一侧及耦接到所述输入信号的栅极；
第二NMOS晶体管，其具有连接至接地电压供应端的一侧及耦接到所述反相器的输出的栅极；
第一PMOS晶体管，其具有连接至第一NMOS晶体管的第二侧的一侧、连接至第二NMOS晶体管的第二侧的栅极、以及连接至经由其供应所述高电压的高电压供应端的第二侧；以及第二PMOS晶体管，其具有连接至第二NMOS晶体管的第二侧的一侧、连接至第一NMOS晶体管的第二侧的栅极、以及连接至所述高电压供应端的第二侧。
13.如权利要求12所述的半导体器件，其中所述低电平移位器包括：第三PMOS晶体管，其具有连接至所述高电压供应端的一侧以及耦接到所述输入信号的栅极；
第二反相器，其经由输入端接收所述高电平移位器的所述输出信号；
第四PMOS晶体管，其具有连接至所述高电压供应端的一侧以及耦接到所述第二反相器的输出的栅极；
第三NMOS晶体管，其具有连接至第三PMOS晶体管的第二侧的一侧、连接至第四PMOS晶体管的第二侧的栅极、以及连接至经由其供应该低电压的低电压供应端的第二侧；以及第四NMOS晶体管，其具有连接至第四PMOS晶体管的第二侧的一侧、连接至第三PMOS晶体管的第二侧的栅极、以及连接至所述低电压供应端的第二侧。
14.如权利要求12所述的半导体器件，其中所述驱动器包括：
第五PMOS晶体管，其具有连接至所述高电压供应端的一侧以及耦接到所述低电平移位器的输出的栅极；以及第五NMOS晶体管，其具有连接至第五PMOS晶体管的第二侧的一侧、耦接到所述低电平移位器的输出的栅极、以及连接至所述低电压供应端的第二侧。
15.如权利要求10所述的半导体器件，其中所述信号输入单元包括：下拉电路，其用于使用经由所述屏蔽线传输的经移位的信号下拉所述输出节点；以及上拉电路，其用于使用经由所述屏蔽线传输的经移位的信号上拉所述输出节点。
16.如权利要求15所述的半导体器件，其中所述下拉电路包含该第六NMOS晶体管，该第六NMOS晶体管具有连接至所述输出节点的一侧、连接至所述屏蔽线的栅极、以及连接至所述接地电压供应端的第二侧。
17.如权利要求16所述的半导体器件，其中所述上拉电路包含该第六PMOS晶体管，该第六PMOS晶体管具有连接至所述输出节点的一侧、连接至所述屏蔽线的栅极、以及连接至所述电源电压供应端的第二侧。
18.如权利要求10所述的半导体器件，其中所述常规线分别安置于邻近于所述屏蔽线的一侧的区域中以及邻近于所述屏蔽线的另一侧的区域中。
19.如权利要求10所述的半导体器件，其中在所述半导体器件的初始操作期间设定所述屏蔽线的预定电压电平且所述屏蔽线的预定电压电平在半导体器件的操作期间是不变化的。
20.如权利要求10所述的半导体器件，其中经由所述屏蔽线传输的经移位的信号为下列信号中的至少之一：用于控制半导体器件的脉冲长度的信号、用于控制CAS等待时间的信号、用于控制延迟锁定回路的接通/切断操作的控制信号、用于控制ODT的控制信号、用于决定输出驱动器的驱动能力的控制信号、用于控制写入恢复的时序的控制信号、以及用于控制测试模式的控制信号。
接收在电源电压电平与接地电压电平之间摆动的输入信号，并将该输入信号移位为在该电源电压电平与比该接地电压电平低预定电平的低电压电平之间摆动的输出信号，以经由该屏蔽线输出经移位的信号；
传输所述经由该屏蔽线提供的经移位的信号到输出节点，
其中所述预定电平高于接收屏蔽线上的经移位的信号的MOS晶体管的阈值电压，其中通过降低常规线和屏蔽线之间的耦合效应，屏蔽线的电压电平被保持而与常规线的信号的变化无关。
22.如权利要求21的方法，其中接收输入信号包括：
将所述输入信号的电平电平移位到在所述电源电压和所述低电压电平之间摆动；以及使用经电平移位的信号来驱动所述屏蔽线。
23.如权利要求21的方法，其中在所述半导体器件的初始操作期间设定所述屏蔽线的预定电压电平且所述屏蔽线的预定电压电平在半导体器件的操作期间是不变化的。
24.如权利要求21的方法，其中经由所述屏蔽线传输的经移位的信号为下列信号中的至少之一：用于控制半导体器件的脉冲长度的信号、用于控制CAS等待时间的信号、用于控制延迟锁定回路的接通/切断操作的控制信号、用于控制ODT的控制信号、用于决定输出驱动器的驱动能力的控制信号、用于控制写入恢复的时序的控制信号、以及用于控制测试模式的控制信号。
产生在电源电压电平与接地电压电平之间摆动的输入信号；
将所述输入信号电平移位为在比所述电源电压高第一预定电平的高电压电平与比所述接地电压电平低第二预定电平的低电压电平之间摆动的驱动信号；
在所述屏蔽线正被驱动的状态下经由屏蔽线传输驱动信号，
其中第一预定电平高于接收经由屏蔽线传输的驱动信号的PMOS晶体管的阈值电压，并且第二预定电平高于接收经由屏蔽线传输的驱动信号的NMOS晶体管的阈值电压，其中通过降低常规线和屏蔽线之间的耦合效应，屏蔽线的电压电平被保持而与常规线的信号的变化无关。
26.如权利要求25的方法，其中在所述半导体器件的初始操作期间设定该屏蔽线的预定电压电平且所述屏蔽线的预定电压电平在半导体器件的操作期间是不变化的。
27.如权利要求25的方法，其中经由所述屏蔽线传输的驱动信号为下列信号中的至少之一：用于控制半导体器件的脉冲长度的信号、用于控制CAS等待时间的信号、用于控制延迟锁定回路的接通/切断操作的控制信号、用于控制ODT的控制信号、用于决定输出驱动器的驱动能力的控制信号、用于控制写入恢复的时序的控制信号、以及用于控制测试模式的控制信号。
半导体器件以及用于驱动半导体器件的方法
技术领域
[0001] 本发明涉及一种半导体器件；且更明确地说，涉及一种具有屏蔽线的半导体器件。 [0002] 背景技术
[0003] 如本领域所熟知的，半导体器件为用于储存大量数据的半导体器件。此半导体器件可主要划分为储存数据的数据储存区及用于有效存取储存于该数据储存区中的数据的周边区。数据储存区具有多个用于储存对应数目的数据比特的单位单元。周边区具有：数据输出电路，其用于接收储存于该数据储存区中的数据及向外部输出该数据；数据输入电路，其用于将在外部接收的数据传送至该数据储存区；以及地址输入电路，其用于接收用于指定待存取的数据的位置的地址。此外，周边区进一步具有模式寄存器，其储存使以上电路能够常规地操作的信息。举例而言，该模式寄存器储存诸如下列的信息：表示在单一数据存取期间输出的数据比特的数目的脉冲长度、表示自输入地址至输出对应的数据的时间的列地址选通(CAS)等待时间(latency)等等。
[0004] 在一般的半导体器件中，数据输出电路、数据输入电路及地址输入电路为在数据存取操作期间连续操作的电路。另一方面，诸如模式寄存器的电路并非对于每一数据存取皆操作，而仅当半导体器件在初始操作期间设定相关信息时进行操作。因此，一旦与该模式寄存器相关联的线或导线中的每一个被指定在一个电平，则在执行数据存取操作时，无需变化该电平。
[0005] 半导体器件将该线用作其它线的屏蔽线，以便有效地配置内部电路及线。然而，一个缺点在于，由于处于屏蔽线的保护下的每一条线的电压电平的变化，可能存在误差。即，该屏蔽线受到处于屏蔽线的保护下的线的电平转变的影响，因此使得有可能转变至相反电平而不维持原始所需的电平。
[0006] 图1为表示线之间的耦合电容器的示意图。
[0007] 参看图1，其中提供了屏蔽线S、处于屏蔽线的保护下的线A1及A2、以及安置于其间的耦合电容器Cc1及Cc2。此外，在屏蔽线S与基板之间存在寄生电容器Csb。当线A1及A2的电压电平从接地电压电平升高至电源电压电平时，配置于其间的屏蔽线S的电压将升高ΔVc。此时，升高的电平影响耦接到屏蔽线的电路的操作，且因此，可经由屏蔽线S输出不同于预定电平的信号的电平。在无电荷额外地流至线A1及A2内的假设下，可得出图1中所示的方程式。事实上，由于半导体器件具有用于驱动线A1及A2的驱动器，所以根据驱动线A1及A2的驱动器的驱动能力及其电阻，线A1及A2的变化宽度可彼此不同。 [0008] 图2为更明确地描述由图1中所示的耦合电容器引起的问题的图。 [0009] 参看图2，屏蔽线S用于将信号输出单元10输出的信号传输至信号输入单元20。
经由屏蔽线S传输的信号(诸如当记忆体装置初始设定时所需的信号)一旦设定，则不意欲其变化。因此，在允许记忆体装置执行数据存取操作的常规模式中，施加至屏蔽线S的信号的电平一旦设定则不变化。
[0010] 首先假设，屏蔽线S维持在逻辑低电平下且信号连续传递至邻近于屏蔽线S的线A1及A2中的每一个。当至线A1及A2中的每一个的信号从接地电压电平升高至电源电压时，屏蔽线S的电压电平因耦合效应而升高ΔVb。此时，若电压电平由于升高的电压ΔVb而高于配置于信号输入单元20中的MOS晶体管的阈值电压，则MOS晶体管MN2接通。当MOS晶体管MN2接通时，节点N2处的电压电平自逻辑高电平转变为逻辑低电平。这意味着常规设定的信号改变为可引起半导体器件的操作误差的不适当电平。
[0011] 当屏蔽线S的电压电平维持在逻辑高电平时，亦可引起以上问题。在此情况下，当线A1及A2的电压电平自逻辑高电平降至逻辑低电平时，屏蔽线S的电压电平可自该逻辑高电平降落ΔVb。由于ΔVb的降落的电压，所以当MOS晶体管MP2接通时，节点N2处的电平可自逻辑低电平转变为逻辑高电平。这也意味常规设定的信号改变为不适当电平，此使半导体器件发生故障且引起其中的任何误差。为了解决以上问题，屏蔽线可包括无信号经由其传输的虚设线(dummy line)，但在此情况下，增加了电路尺寸。
发明内容
[0012] 因此，本发明的目标为提供一种半导体器件，其即使在邻近的线的电压电平变化时也能够稳定地维持屏蔽线的电压电平。
[0013] 根据本发明的方面，提供一种半导体器件，其包括：常规线，其配置用于传输信号；屏蔽线，其配置邻近于该常规线；电平移位电路，其用于接收 在电源电压电平与接地电压电平之间摆动的输入信号，且将该输入信号移位为在该电源电压电平与比该接地电压电平低预定电平的低电压电平之间摆动的输出信号，以经由该屏蔽线输出经移位的信号；以及信号输入单元，其用于将经由该屏蔽线所提供的信号传输至输出节点。 [0014] 根据本发明的另一方面，提供一种半导体器件，其包括：常规线，其配置用于传输信号；屏蔽线，其配置邻近于所述常规线；电平移位电路，其用于接收在电源电压电平与接地电压电平之间摆动的输入信号，且将该输入信号移位为在高于所述电源电压电平的高电压电平与所述接地电压电平之间摆动的输出信号以经由所述屏蔽线输出经移位的信号；以及信号输入单元，其用于将该经由该屏蔽线提供的信号传输至输出节点。 [0015] 根据本发明的又一方面，提供一种半导体器件，其包括：常规线，其配置用于传输信号；屏蔽线，其配置邻近于该常规线；电平移位电路，其用于接收在电源电压电平与接地电压电平之间摆动的输入信号，且将该输入信号移位为在比所述电源电压电平高预定电平的高电压电平与比所述接地电压电平低预定电平的低电压电平之间摆动的输出信号，以经由所述屏蔽线输出经移位的信号；以及信号输入单元，其用于将经由所述屏蔽线提供的信号传输至输出节点。
[0016] 根据本发明的又一方面，提供一种驱动一半导体器件的方法，其包括下列步骤：产生控制信号以维持接地电压电平；使用所述控制信号将屏蔽线上的电压电平驱动至比所述接地电压低预定电平的低电压；以及在所述屏蔽线正被驱动的状态下传输所述信号。 [0017] 根据本发明的又一方面，提供一种驱动半导体器件的方法，其包括下列步骤：产生控制信号以维持电源电压电平；使用所述控制信号将屏蔽线上的电压电平驱动至比所述电源电压高预定电平的高电压；以及在所述屏蔽线正被驱动的状态下传输所述信号。 [0018] 根据本发明的附加方面，提供一种驱动半导体器件的方法，其包括下列步骤：产生在电源电压电平与接地电压电平之间摆动的输入信号；将所述输入信号电平移位为在比所述电源电压高预定电平的高电压电平与比所述接地电压电平低预定电平的低电压电平之间摆动的驱动信号；使用所述驱动信号来驱动屏蔽线；以及在所述屏蔽线正被驱动的状态下传输该信号。
[0019] 通过下列描述，应理解本发明的其它目标及优势，且通过本发明的实施 例，也应较清晰地了解本发明的其它目标及优势。
附图说明
[0020] 图1为表示线之间的耦合电容器的图。
[0021] 图2为描述由图1中所示的耦合电容器引起的问题的图。
[0022] 图3为根据本发明的第一实施例的半导体器件的电路图。
[0023] 图4为图3中所示的低电平移位器的详细电路图。
[0024] 图5为表示图3中所示的半导体器件的操作的波形图。
[0025] 图6为根据本发明的第二实施例的半导体器件的电路图。
[0026] 图7为图5中所示的高电平移位器的详细电路图。
[0027] 图8为表示图6中所示的半导体器件的操作的波形图。
[0028] 图9为根据本发明的第三实施例的半导体器件的电路图。
具体实施方式
[0029] 下文将参看附图以本领域技术人员可易于进行本发明的程度详细陈述本发明的较佳实施例。
[0030] 图3为根据本发明的第一实施例的半导体器件的电路图。
[0031] 参看图3，此实施例的半导体器件包括：常规线A1及A2，其经配置用于传输信号；屏蔽线Sb，其配置邻近于常规线A1及A2；电平移位电路110，其用于接收在电源电压VDD电平与接地电压VSS电平之间摆动的输入信号N1、将该输入信号移位为在该电源电压VDD电平与比该接地电压VSS电平低预定电平的低电压电平VBB之间摆动的输出信号，且经由该屏蔽线Sb输出该输出信号；以及信号输入单元120，其用于将经由该屏蔽线Sb提供的信号传输至输出节点。常规线A1及A2分别配置于邻近于屏蔽线Sb的一侧及另一侧的区域中。
[0032] 电平移位电路110具备：低电平移位器111，其用于将输入信号的电平电平移位为在电源电压VDD与低电压电平VBB之间摆动；以及驱动器112，其用于使用由该低电平移位器111电平移位的信号来驱动屏蔽线Sb。
[0033] 驱动器112具备：PMOS晶体管MP3，其一侧连接至电源电压供应端VDD且其栅极接收电平移位器111的输出；以及NMOS晶体管MN3，其一侧连接至该PMOS晶体管MP3的另一侧，其栅极接收电平移位器111的输出，且其另一侧连接至低电压供应端VBB。
[0034] 信号输入单元120具备下拉MOS晶体管MN4，下拉MOS晶体管MN4用于使用经由屏蔽线Sb传输的信号来下拉输出节点N2。低电压VBB比接地电压VSS低该MOS晶体管MN4的阈值电压电平。
[0035] 将其中在半导体器件的初始操作期间设定某一电压电平且该设定的电压电平在常规操作期间不变化的线主要用作屏蔽线Sb。在半导体器件的情况下，当进行主动操作及预充电操作、写入/读取操作及刷新操作时，可将信号通过其中而维持在恒定电平且信号的相位无任何变化的线应用为屏蔽线。举例而言，在半导体器件的情况下，经由屏蔽线Sb传递的信号可为下列信号中的至少之一：用于控制半导体器件的脉冲长度的信号、用于CAS等待时间的信号、用于控制延迟锁定回路的接通/切断操作的控制信号、用于控制晶粒上端(ODT)的控制信号、用于决定输出驱动器的驱动能力的控制信号、用于控制写入恢复的时序的控制信号、及用于控制测试模式的控制信号等。
[0036] 电平移位器111可位于驱动器112的前端或任何其它地点处。举例而言，若藉由解码不同(diverse)信号来产生要用于屏蔽线的信号，则可将电平移位器配置于解码器(未图示)的前端处，用于在将信号解码前对其进行电平移位。在该情况下，该解码器解码该电平移位器的输出信号且接着将经解码的信号传送至该屏蔽线。
[0037] 另外，在半导体器件中，实际上，可将维持在低于接地电压的电平且用作主体电压的电压用作低电压VBB。在此情况下，无需具有用于产生低电压VBB的单独的产生器。 [0038] 图4为图3中所示的低电平移位器的详细电路图。
[0039] 参看图4，低电平移位器111具备：PMOS晶体管M1，其一侧连接至电源电压供应端VDD且其栅极接收输入信号IN；反相器I3，其经由输入端接收该输入信号IN；PMOS晶体管M2，其一侧连接至电源电压供应端VDD且其栅极接收反相器I3的输出；NMOS晶体管M3，其一侧连接至该PMOS晶体管M1的另一侧，其栅极连接至该PMOS晶体管M2的另一侧，且其另一侧连接至低电压供应端VBB(经由其供应低电压)；以及NMOS晶体管M4，其一侧连接至该PMOS晶体管M2的另一侧，其栅极连接至该PMOS晶体管M1的另一侧，且其另一侧连接至低电压供应端VBB。
[0040] 图5为表示图3中所示的半导体器件的操作的波形图。将参看图3至图5详细描述此实施例的半导体器件的操作。
[0041] 参看图5中所示的波形的左侧，若屏蔽线上的电压电平维持在接地电压电平，则节点N2处的电压由于传过其邻近线A1及A2的信号的变化而在不需要的方向中变化，此可引起错误。
[0042] 如图5中的波形的右侧中所示，若屏蔽线维持在逻辑低电平，则此实施例的半导体器件维持低电压电平VBB，而非维持接地电压电平VSS。此处，该低电压系维持在比接地电压电平VSS低构成信号输入单元120的MOS晶体管MN4的阈值电压的电平。 [0043] 虽然由于传过邻近线A1及A2的信号的转变，施加至屏蔽线Sb的电压电平已升高ΔVb，但由于其已从低电压VBB电平升高ΔVb，所以信号输入单元120的MOS晶体管MN4并未在不当的时间接通。因此，虽然屏蔽线Sb上的电压电平因耦合效应而变化，但经由节点N2传输的信号维持在原始状态。即，允许节点N2维持在电源电压电平。 [0044] 图6为根据本发明的第二实施例的半导体器件的电路图。
[0045] 参看图6，此实施例的半导体器件包括：常规线A1及A2，其经配置用于传输信号；屏蔽线Sb，其经配置邻近于常规线A1及A2；电平移位电路210，其用于接收在电源电压VDD电平与接地电压VSS电平之间摆动的输入信号N1，其将该输入信号移位为在高于该电源电压VDD电平的高电压VPP与该接地电压VSS电平之间摆动的输出信号以经由该屏蔽线Sb输出经移位的信号；以及信号输入单元220，其用于将经由该屏蔽线Sb提供的信号传输至输出节点N2。
[0046] 电平移位电路210具备：高电平移位器211，其用于将输入信号IN的电平电平移位为在该高电压VPP与该接地电压VSS电平之间摆动；以及驱动器212，其用于藉由使用由该高电平移位器211电平移位的信号Sa来驱动屏蔽线Sb。
[0047] 驱动器212具备：PMOS晶体管MP4，其一侧连接至电源电压供应端VDD且其栅极接收电平移位器211的输出；以及NMOS晶体管MN5，其一侧连接至该PMOS晶体管MP4的另一侧，其栅极接收电平移位器211的输出，且其另一侧连接至接地电压供应端VSS。 [0048] 信号输入单元220具备上拉MOS晶体管MP5，上拉MOS晶体管MP5用于藉由使用经由屏蔽线Sb传输的信号上拉输出节点N2。高电压VPP特征在于比接地电压VSS高该MOS晶体管MP5的阈值电压电平。
[0049] 将其中在半导体器件的初始操作期间设定某一电压电平且该设定的电压电平在常规操作期间不变化的线主要用作屏蔽线Sb。在半导体器件的情况下， 当进行主动操作及预充电操作、写入/读取操作及刷新操作时，可将线(经由其一信号维持在一恒定电平，而其相位无任何变化)应用为屏蔽线。举例而言，在半导体器件的情况下，经由屏蔽线Sb传递的信号可为下列信号中的至少之一：用于控制半导体器件的脉冲长度的信号、用于CAS等待时间的信号、用于控制延迟锁定回路的接通/切断操作的控制信号、用于控制ODT的控制信号、用于决定输出驱动器的驱动能力的控制信号、用于控制写入恢复的时序的控制信号、及用于控制测试模式的控制信号等。
[0050] 电平移位器211可位于驱动器212的前端或任何其它地点处。举例而言，若通过解码不同信号来产生要应用于屏蔽线的信号，则可将电平移位器配置于解码器(未图示)的前端处，用于在将信号解码前对其进行电平移位。在该情况下，该解码器解码该电平移位器的输出信号且接着将经解码的信号传送至该屏蔽线。
[0051] 另外，在半导体器件中，实际上，可将维持在高于电源电压的电平的字线激活电压用作高电压VPP。在此情况下，无需具有用于产生高电压VPP的单独的产生器。 [0052] 图7为图5中所示的高电平移位器的详细电路图。
[0053] 参看图7，高电平移位器211包括：NMOS晶体管M7，其一侧连接至接地电压供应端VSS且栅极接收输入信号IN；反相器I4，其经由一输入端接收该输入信号IN；NMOS晶体管M8，其一侧连接至接地电压供应端VSS且栅极接收反相器I4的输出；PMOS晶体管M5，其一侧连接至该NMOS晶体管M7的另一侧，栅极连接至该NMOS晶体管M8的另一侧，且另一侧连接至高电压供应端VPP(经由其供应高电压VPP)；以及PMOS晶体管M6，其一侧连接至该NMOS晶体管M8的另一侧，栅极连接至该NMOS晶体管M8的另一侧，且另一侧连接至高电压供应端VPP。
[0054] 图8为表示图6中所示的半导体器件的操作的波形图。下文将参看图6至图8详细描述此实施例的半导体器件的操作。
[0055] 参看图8中所示的波形的左侧，若屏蔽线维持在电源电压VDD，则节点N2处的电压由于传过其邻近线A1及A2的信号的变化而在不需要的方向中变化，此可引起任何误差。 [0056] 但在如图8中所示的波形的右侧中，若屏蔽线上的电压电平维持在高电平，则此实施例的半导体器件维持高电压VPP电平，而非维持电源电压VDD电平。此处，该高电压VPP系维持在比电源电压VDD电平高构成信号输入单元220 的MOS晶体管MP5的阈值电压的电平。
[0057] 虽然由于传过邻近线A1及A2的信号的转变，施加至屏蔽线Sb的电压电平已降落ΔVb，但由于其已从高电压VPP电平降落ΔVb，所以信号输入单元220的MOS晶体管MP5并未在一不当的时间接通。因此，虽然屏蔽线Sb上的电压电平因耦合效应而变化，但结果经由节点N2传输的信号维持在原始状态。即，允许节点N2维持在接地电压VSS电平。 [0058] 图9为根据本发明的第三实施例的半导体器件的电路图。
[0059] 参看图9，此实施例的半导体器件包括：常规线A1及A2，其经配置用于传输信号；屏蔽线Sb，其经配置邻近于常规线A1及A2；电平移位电路310，其用于接收在电源电压VDD电平与接地电压VSS电平之间摆动的输入信号N1，且将该输入信号移位为在比该电源电压VDD电平高预定电平的高电压VPP电平与比该接地电压VSS电平低预定电平的低电压VBB电平之间摆动的输出信号以经由该屏蔽线Sb输出经移位的信号；以及信号输入单元320，其用于将经由该屏蔽线Sb提供的信号传输至输出节点N2。
[0060] 可藉由组合第一及第二实施例的半导体器件来建构第三实施例的半导体器件。因此，由于第三实施例的半导体器件的操作类似于第一及第二实施例的半导体器件的操作，所以为了简单起见，此处将省略对其的详细描述。
[0061] 一个差异在于，由于低电平移位器312接收高电平移位器311的输出信号，所以其驱动电压为高电压VPP及低电压VBB。分别使用如图7及图4中所示的电路，可配置高电平移位器311及低电平移位器312。此外，信号输入单元320具备上拉MOS晶体管MP7及下拉MOS晶体管MN7。
[0062] 如上所述，本发明的优势在于：虽然在邻近于屏蔽线的线上的信号的传输的过程中，屏蔽线受到信号的转变的影响，但可允许连接至屏蔽线的最后节点维持在所需的信号。因此，根据本发明，可将先前技术中载运在诸如一初始设定操作的常规操作期间维持恒定值的信号的线连续用作屏蔽线。
[0063] 此外，在接收屏蔽线上的信号的电路中，在输入端处的NMOS晶体管的栅极偏压低于源极偏压，且在输入端处的PMOS晶体管的栅极偏压高于源极偏压。因此，可藉由与该输入端耦接的MOS晶体管减少漏电流。
[0064] 虽然已相对于特定实施例描述了本发明，但本领域技术人员将易了解，在不偏离如下列申请专利范围中所界定的本发明的精神及范畴的情况下，可进行各种改变及修改。
