适用于铁路点式信息的解码装置

摘要

本发明公开了一种适用于铁路点式信息的解码装置，它包括主运算单元、逻辑控制单元、数据输入单元、主存储单元、电源与监控单元及显示单元，待解码数据通过数据输入单元输入至主运算单元，主运算单元通过对待解码数据进行相关解码算法后通过逻辑控制单元产生相应的控制信号，通过总线将报文发送给主存储单元，显示单元也与逻辑控制单元的输出相连，主运算单元通过逻辑控制单元产生相应的信号，使显示单元产生相应的指示，向使用者提供当前设备的状态。电源与监控单元，其中电源部分与各个单元相连用来向各单元供电，监控单元与主运算单元相连提供对主运算芯片的实时监控。本发明具有结构简单、成本低廉、功耗低，安全可靠、灵敏度高等优点。

权利要求

1.一种适用于铁路点式信息的解码装置，其特征在于：它包括主运算单元(1)、逻辑控制单元(2)、数据输入单元(3)、主存储单元(4)、电源与监控单元(5)、以及显示单元(6)，所述主运算单元(1)通过串口与数据输入单元(3)相连，主运算单元(1)用于完成解码算法和对其它芯片进行选择控制，主运算单元(1)与主存储单元(4)相连包括两个部分，其中控制信号通过逻辑控制单元(2)与主存储单元(4)相连，而数据则通过总线与主存储单元(4)相连接，主运算单元(1)通过逻辑控制单元(2)与显示单元(6)相连接，外部设备通过外部总线访问主存储单元(4)得到解码后的数据。

2.根据权利要求1所述的适用于铁路点式信息的解码装置，其特征在于：所述主运算单元(1)采用芯片TMS320VC5409A。

3.根据权利要求1或2所述的适用于铁路点式信息的解码装置，其特征在于：所述主存储单元(4)采用口RAM，双口RAM为芯片IDT70V261。

4.根据权利要求1或2所述的适用于铁路点式信息的解码装置，其特征在于：所述逻辑控制单元(2)采用的逻辑芯片为74LCX138M、74LVC02AD、74LVC08AD以及74LVC00AD。

5.根据权利要求3所述的适用于铁路点式信息的解码装置，其特征在于：所述电源与监控单元(5)采用电源芯片为TPS70402，监控芯片为MAX823。

说明书

适用于铁路点式信息的解码装置

技术领域

[0001] 本发明主要涉及到铁道机车安全设备的控制领域，特指一种适用于铁路点式信息的解码装置。

背景技术

[0002] 目前，随着200公里动车组的上线平稳运行，越来越多的依赖与地面点式设备实现地面、车载信息通讯。根据中国列车控制系统(CTCS)除第0级外，第1、2级有“应答器作为连续信息的补充”，第3、4级有“应答器作为定标设备”的规定，应答器必将成为中国铁路的一种必备设备。现阶段，我国也出现过其他类型的点式设备，但是编码简单，信息量低，安全性差，频段不统一，作为一种安全设备(主要是为列车监控系统提供地面信息)还远远不适合现代高速铁路的使用。因此，我国铁路大量使用了采用CTCS编码技术的应答器，该编码借鉴了欧洲应答器的编码方法。该编码的特点，兼容两种报文长度：1023位和341位；大量自由的信息位；分别为830位和210位；对于不同种类的传输错误具有可证明的安全保证；报文所有位可以被翻转，仍然可以被解码器识别；不需要在报文的开始传送起始帧；
试验时列车到500公里/小时仍可以确保数据报文能够正确读出。目前我国还未出现针对CTCS编码大量使用的解码设备。

发明内容

[0003] 本发明要解决的问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单、成本低廉、功耗低，安全可靠、灵敏度高的适用于铁路点式信息的解码装置。

[0004] 为解决上述技术问题，本发明提出的解决方案为：一种适用于铁路点式信息的解码装置，其特征在于：它包括主运算单元、逻辑控制单元、数据输入单元、主存储单元、电源与监控单元以及显示单元，待解码数据通过数据输入单元输入至主运算单元，主运算单元对待解码数据进行相关解码算法后通过逻辑控制单元产生相应的控制信号，将报文发送到主存储单元中，同时通过逻辑控制单元控制显示单元产生相应的指示，电源与监控单元其中电源与各个单元相连，监控单元与主运算单元相连。

[0005] 所述主运算单元采用芯片TMS320VC5409A，主要完成解码算法和对其它芯片进行选择控制。

[0006] 所述主存储单元采用双口RAM，双口RAM为芯片IDT70V261。

[0007] 所述逻辑与控制单元采样芯片74LCX138M、74LVC02AD、74LVC08AD、74LVC00AD。

[0008] 所述电源与监控单元采用芯片TPS70402。

[0009] 由于主要单元都采用了低功耗的芯片，所以该系统功耗较低，系统的发热较小，适宜于长时间运行。

[0010] 与现有技术相比，本发明的优点就在于：

[0011] 1、本发明适用于铁路点式信息的解码装置，该装置可以按照我们所提出的解码算法正确解码符合CTCS编码规则的码，实验证明该算法解码效率高并且是安全可靠，灵敏度高，原则上接收缓存存在一个报文即可以被识别出。该装置使用软件进行解码大大提高了系统的可扩展性。同时主运算芯片工作频率在100MHz，也大大提高了软件解码的效率。

[0012] 2、本发明适用于铁路点式信息的解码装置实现方案简单，大大降低了设备成本。同时使用的芯片也十分常见，价格低廉。由于采用了软件解码，如需调整解码算法只需修改软件即可，而硬件则无需改动，也降低了维护成本。

[0013] 3、本发明适用于铁路点式信息的解码装置电路设计安全可靠，主要部分都考虑了抗干扰问题，如数据的输入使用了差分输入，对主运算芯片使用硬件监控，当程序运行或硬件出现故障时，主运算芯片将会被复位，同时错误状态将通过显示单元告知使用者，从而也提高了系统的安全性。整个装置由于主要芯片都使用了低功耗的芯片，所以该装置功耗较低，在峰值时约为1.5W，整个装置的发热也较低，可以长时间稳定运行。

[0014] 4、本发明适用于铁路点式信息的解码装置在硬件设计时，参考了相关的国家或铁道标准，在使用硬件芯片的选型上，考虑了装置可能的工作环境，所有芯片可以正常工作的温度范围都较大，所以该装置可以在在-45℃至70℃时能正常工作。

附图说明

[0015] 图1是本发明的框架结构示意图；

[0016] 图2是本发明中主运算单元的电路原理示意图；

[0017] 图3是本发明中逻辑控制单元单元的电路原理示意图；

[0018] 图4是本发明中数据输入单元的电路原理示意图；

[0019] 图5是本发明中主存储单元的电路原理示意图；

[0020] 图6是本发明中电源与监控单元的电路原理示意图。

[0021] 图例说明

[0022] 1、主运算单元 2、逻辑控制单元

[0023] 3、数据输入单元 4、主存储单元

[0024] 5、电源与监控单元 6、显示单元

具体实施方式

[0025] 以下将结合附图和具体实施例对本发明做进一步详细说明。

[0026] 如图1所示，本发明适用于铁路点式信息的解码装置，它包括主运算单元1、逻辑控制单元2、数据输入单元3、主存储单元4、电源与监控单元5、以及显示单元6。其中，主运算单元1通过串口与数据输入单元3相连。主运算单元1与主存储单元4相连包括两个部分，其中控制信号通过逻辑控制单元2与主存储单元4相连，而数据则通过总线与主存储单元4相连接。同时主运算单元1通过逻辑控制单元2也与显示单元6相连接。外部设备可以通过外部总线访问主存储单元，从而得到解码后的数据。待解码数据通过数据输入单元3输入至主运算单元1，主运算单元1对待解码数据进行相关解码算法后通过逻辑控制单元
2产生相关的控制信号，数据则通过总线传送给主存储单元4，主运算单元1通过逻辑控制单元2与显示单元6相连，电源与监控单元5，其中电源部分与各个单元相连用来向各单元供电，监控单元与主运算单元1相连提供对主运算芯片的实时监控。监控单元也可与电源进行连接，当主运算单元1发生异常后，对其产生复位的同时也可对电源芯片产生复位(图中带箭头的粗实线为总线，带箭头的细实线为控制信号)。该设备通过数据输入单元输入待解码数据，包括数据和时钟。在主处理单元中(主要包括TMS320VC5409)完成相关解码算法。再通过逻辑控制单元，以及主存储单元存储解码后报文，通过外部总线按照相关协议和其他设备进行数据传输。该装置通过显示单元可以很好的表示出设备的现有状态。

[0027] 如图2所示，本实施例中主运算单元1采用的芯片为TMS320VC5409A，该芯片是TI公司一款低功耗的DSP芯片，工作频率能达到100MHz。该芯片运行相关的解码算法来实现对数据的解码。如图所示，芯片需要3.3V和1.8V的电源分别供DSP的I0口和DSP核电压。地址总线A15～A0、以及数据总线D15～D0和主存储单元4相连接，完成解码后的数据存放在其中。芯片TMS、TCK、/TRST等引脚接JTAG口，JTAG口是一个双排14针的插头，芯片上电后可以通过JTAG口连接仿真器然后连接到电脑对于软件的调试十分方便。该装置使用了DSP内部外设多道缓冲串口供DSP上电引导和数据的输入。DSP上电引导使用了多道缓冲串口2(该信号的DSP多道缓冲串口共有3个)，外部EEPROM使用了ATMEL公司的串行存储器AT25256，该芯片功率也非常低，同时对该芯片数据的擦除可以达到上万次，利于长期使用，也适应于程序的频繁改动。多道缓冲串口0和1，均可以用于数据的输入。如图引脚BDRO、BFSRO、BDR1、BFSR1。其中BDR用于接收解码数据，BFSR用于接收同步时钟，DSP芯片即在时钟上升沿对数据进行采样。具体对DSP片内外设的使用还需要通过软件作相应配置。DSP其他引脚如/IS、/PS、/DS等和一些逻辑芯片一起来产生逻辑控制，如片选等信号。

[0028] 如图3所示，本实施例中逻辑控制单元2，其中逻辑控制单元2主要是由主运算单元1相关引脚如A15、A14、/DS、/MSTRB通过逻辑控制单元的U7，U8，U9来产生相关的片选信号，如对双口RAM的选择信号，读写信号等，如当解码完成后，需要对解码数据进行存储，则主运算芯片通过相关的指令，使上述的引脚产生相关的高低电平，通过逻辑控制单元后，则产生可以读写主存储芯片的相关电平，同时总线上写入相关数据，则可以完成解码后对数据的保存。U7，U8，U9对应的逻辑芯片分别为：或非门74LVC02AD、与门74LVC08AD、与非门74LVCOOAD等均为高性能、低功耗的逻辑芯片对系统的稳定性也有很大的帮助。另外，主运算单元的引脚A14、A13、A12、/IS、/IOSTRB等通过逻辑控制单元如图U5，该芯片为一38译码器，型号为74LCX138M，U5输出与显示单元的数据缓冲器U6时钟端相连。其中，显示单元为8个LED灯和数据缓冲器U6，型号为74HC273的芯片组成。如当主运算芯片正常工作时，每间隔1秒钟点灯一次，在程序中通过相应的指令，如上所述的5个引脚则产生相应的高低电平，通过译码器U5，译码器平时为高电平，当点灯时，则可以产生低电平，当显示单元的数据缓冲器U6的时钟端有从高电平到低电平变化的下降沿时，则数据总线上的数据D0～D7通过数据缓冲器U6，根据数据的高低电平可以使得相应的LED点亮或熄灭。从而实现对信息的显示。该设备对如下状态进行显示，1、系统正常工作。2、系统接收故障。3、解码完成等状态进行指示。

[0029] 如图4所示，本实施例中的数据输入单元3，该装置的数据输入包括待解码数据和时钟，数据的输入采用了差分方式输入。其中，U11、U12、U13、U14为隔离单元其中分别对应天线1和天线2的数据和时钟，其采用芯片MAX487E，由于信号已经在该装置的前级进行隔离所以该部分仅将差分信号转换为单端信号。差分信号在传送中的好处是，在一个地做基准，单端信号方案的系统里，测量信号的精确值依赖系统内地的一致性。信号源和信号接收器距离越远，局部地的电压值之间有差异的可能性就越大。然而从差分信号恢复的信号值在很大程度上与地的精确值无关，而在某一范围内。差分信号对于一个干扰源几乎相同程度地影响差分信号对的每一端。既然电压差异决定信号值，这样将忽视在两个导体上出现的任何同样干扰；使用差分信号输入也大大增加了系统的输入的可靠性。然后通过U15，U15是电平转换单元，U15采用芯片IDT74FCT164245，用来把5V单端信号转换为3.3V，然后可以直接与DSP的多道缓冲串口相连，其中时钟频率为568KHz。

[0030] 如图5所示，本实施例中主存储单元4，主存储单元4采用双口RAM，其型号为IDT70V261L25。解码完成后的数据按照相应的协议存放在双口RAM中，其他设备按照相关协议从双口RAM中读取相关数据。如图双口RAM的一端接母板，包括数据总线DR0～DR15，地址总线AR1～AR14，读写信号/WRR、/RDR，片选信号/CER等。另一端直接和主运算单元1的相关总线包括数据总线D0～D15，地址总线A0～A13相连，该端的双口RAM控制逻辑则通过逻辑控制单元2产生。

[0031] 如图6所示，本实施例中电源与监控单元5，该设备电源输入简单，仅仅需要5V直流输入。通过内部的TPS70402进行电压的转换，转换为3.3V和1.8V。3.3V提供给主运算单元1中DSP的I0口和其它部分芯片，1.8V提供给DSP内核。由于整个设备，在DSP进行运算时也仅仅1.5W，所以插件发热很小，适宜于长时间运行。硬件监控部分主要是对DSP进行监控，使用了U2，芯片型号为MAX823。原理是：DSP通过程序定时产生一低电平，若DSP程序出现故障如程序出现跑飞的情况，而在一定时间未产生低电平，则该监控芯片产生低电平通过/RST引脚复位DSP芯片，DSP则重新执行程序。该过程也大大提高了系统的安全性。

[0032] 整个解码流程为，待解码数据通过数据输入单元3，数据和时钟差分信号通过U12、U13或U14、U15转换为单端+5V信号。再通过U16，进行电平转换为3.3V信号，该信号通过与U1的缓冲串口直接输入到主运算单元1。主运算芯片进行解码算法后，相关的控制引脚通过与逻辑控制单元2产生相应的片选信号，对主存储单元4进行选通，再通过总线与主存储单元4相连，把解码后数据存储在存储单元4中。同时通过逻辑控制单元2，与显示单元6相连接，对当前的状态进行显示。电源与监控单元5对该装置的各个单元进行供电，其中的监控单元U2提供对主运算芯片的监控。