半导体元件及其制造方法

摘要

一种半导体元件的制造方法，是先提供一个基底，再于基底上形成多个I/O元件与多个核心元件，其中I/O元件包括I/O PMOS和I/O NMOS、核心元件包括核心PMOS和核心NMOS。然后，在基底上形成一层缓冲层，再移除I/O PMOS表面以外的缓冲层，以降低I/O PMOS的负偏压温度不稳定度。然后，于I/O NMOS与核心NMOS上覆盖一层抗张接触窗蚀刻中止层，并于核心PMOS上覆盖一层抗压接触窗蚀刻中止层。

权利要求

1.一种半导体元件的制造方法，包括：

提供基底；

于该基底上形成多个I/O元件与多个核心元件，其中该些I/O元件包括多个I/O PMOS和多个I/O NMOS，且该些核心元件包括多个核心PMOS和多个核心NMOS；

于该基底上形成缓冲层；

移除该些I/O PMOS表面以外的该缓冲层；

于该些I/O NMOS与该些核心NMOS上覆盖抗张接触窗蚀刻中止层；以及于该些核心PMOS上覆盖抗压接触窗蚀刻中止层。

2.如权利要求1所述的半导体元件的制造方法，其中该缓冲层包括氧化物薄膜。

3.如权利要求1所述的半导体元件的制造方法，其中该缓冲层的厚度介于10埃～200埃之间。

4.如权利要求1所述的半导体元件的制造方法，其中形成该缓冲层的步骤包括：于该些I/O PMOS以外的该些I/O NMOS以及该些核心元件上形成遮蔽层；以及对该基底进行表面处理，以于该基底表面形成该缓冲层。

5.如权利要求4所述的半导体元件的制造方法，其中移除该些I/OPMOS表面以外的该缓冲层的步骤包括通过去除该遮蔽层同时移除该缓冲层。

6.如权利要求4所述的半导体元件的制造方法，其中该表面处理包括氧等离子体处理。

7.如权利要求6所述的半导体元件的制造方法，其中该氧等离子体处理包括物理气相沉积工艺或者使用光致抗蚀剂剥离用工具进行处理。

8.如权利要求1所述的半导体元件的制造方法，其中形成该缓冲层的方法包括化学气相沉积工艺。

9.如权利要求1所述的半导体元件的制造方法，其中于该些核心PMOS上覆盖该抗压接触窗蚀刻中止层时包括同时覆盖该些I/O PMOS上的该缓冲层。

10.如权利要求1所述的半导体元件的制造方法，其中于该些I/O NMOS与该些核心NMOS上覆盖该抗张接触窗蚀刻中止层时包括同时覆盖该些I/OPMOS上的该缓冲层。

11.一种半导体元件，包括：

基底；

多个I/O元件，位于该基底上，其中该些I/O元件包括多个I/O POMS以及多个I/O NMOS；

多个核心元件，位于该基底上，其中该些核心元件包括多个核心POMS以及多个核心NMOS；

缓冲层，位于该些I/O PMOS的表面；

抗张接触窗蚀刻中止层，覆盖于该些I/O NMOS与该些核心NMOS上；以及抗压接触窗蚀刻中止层，覆盖于该些核心PMOS上。

12.如权利要求11所述的半导体元件，其中该缓冲层包括氧化物薄膜。

13.如权利要求11所述的半导体元件，其中该缓冲层的厚度介于10埃～200埃之间。

14.如权利要求11所述的半导体元件，其中该抗压接触窗蚀刻中止层还包括覆盖于该缓冲层上。

15.如权利要求11所述的半导体元件，其中该抗张接触窗蚀刻中止层还包括覆盖于该缓冲层上。

说明书

技术领域

本发明涉及一种半导体元件及其制造方法，且特别是涉及一种可改善作为输入与输出(input/output，I/O)元件(又称为I/O元件)的PMOS的负偏压温度不稳定度(negative bias temperature instability，缩写为NBTI)的半导体元件及其制造方法。

背景技术

半导体元件依照功能性来看主要可分为I/O元件与核心元件(coredevice)。而按照元件的电性种类，I/O元件可包括I/O PMOS与I/O NMOS，也就是作为I/O元件的PMOS和作为I/O元件的NMOS；同样地，核心元件也包括作为核心元件的PMOS和作为核心元件的NMOS。
目前有采用应变硅(strain silicon)来改善核心元件效能(performance)的方法，但此举对于I/O PMOS的可靠度(reliability)并无帮助。而且，因为I/O元件通常须承受较高的电压，特别是在I/O PMOS的部份会因此无法有效降低或消除其负偏压温度不稳定度(NBTI)，而无法进一步改善元件的效能及其可靠度。

发明内容

本发明的目的就是在提供一种半导体元件的制造方法，可通过简单的工艺步骤来增加I/O PMOS的效能及其可靠度，并能阻挡氢扩散到Si与SiO2的界面，也不会冲击到其下的金属硅化物层的阻值(Rs)。
本发明的再一目的是提供一种半导体元件，以消除I/O PMOS的负偏压温度不稳定度(NBTI)，进而增加元件的效能及其可靠度。
本发明提出一种半导体元件的制造方法，包括先提供一基底，再于基底上形成多个I/O元件与多个核心元件，其中I/O元件包括I/O PMOS和I/ONMOS、核心元件包括核心PMOS和核心NMOS。接着，于基底上形成一层缓冲层，再移除I/O PMOS表面以外的缓冲层，以降低其负偏压温度不稳定度(NBTI)。然后，于I/O NMOS与核心NMOS上覆盖一层抗张接触窗蚀刻中止层(tensile CESL)，并于核心PMOS上覆盖一层抗压接触窗蚀刻中止层(compressive CESL)。
依照本发明的一实施例所述的制造方法，上述形成缓冲层的步骤是先于I/O PMOS以外的I/O NMOS及核心元件上形成一层遮蔽层，再对基底进行表面处理，以于基底表面形成前述缓冲层。而且，移除I/O PMOS表面以外的缓冲层的步骤包括通过去除遮蔽层同时移除上述缓冲层。此外，上述表面处理包括氧等离子体处理，而前述氧等离子体处理可包括物理气相沉积工艺(PECVD)或者使用光致抗蚀剂剥离用工具(STRIP tool)进行处理。
依照本发明的另一实施例所述的制造方法，形成上述缓冲层的方法可以是化学气相沉积工艺。
依照本发明的实施例所述的制造方法，于核心PMOS上覆盖抗压接触窗蚀刻中止层时可同时覆盖I/O PMOS上的缓冲层。
依照本发明的实施例所述的制造方法，于I/O NMOS与核心NMOS上覆盖抗张接触窗蚀刻中止层时可同时覆盖I/O PMOS上的缓冲层。
本发明再提出一种半导体元件，其结构至少包括基底、位于基底上的多个I/O元件以及多个核心元件、一层缓冲层、一层抗张接触窗蚀刻中止层以及一层抗压接触窗蚀刻中止层，其中I/O元件包括I/O POMS以及I/O NMOS、核心元件包括核心POMS及核心NMOS。而缓冲层是位于I/O PMOS的表面。而抗张接触窗蚀刻中止层覆盖于I/O NMOS与核心NMOS上，抗压接触窗蚀刻中止层则是覆盖于核心PMOS上。
依照本发明的一实施例所述的半导体元件，上述抗压接触窗蚀刻中止层还包括覆盖于缓冲层上。
依照本发明的一实施例所述的半导体元件，上述抗张接触窗蚀刻中止层还包括覆盖于缓冲层上。
依照本发明的优选实施例所述的方法或结构，上述缓冲层包括氧化物薄膜。
依照本发明的优选实施例所述的方法或结构，上述缓冲层的厚度介于10埃～200埃之间。
本发明因为在I/O PMOS表面形成有一层薄薄的缓冲层，能够阻挡氢扩散到Si与SiO2的界面，因此可以消除I/O PMOS的负偏压温度不稳定度(NBTI)同时不影响元件的效能。此外，本发明的缓冲层不会冲击到金属硅化物层的阻值。
为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。

附图说明

图1A、1B、1C-1、1C-2、1D和1E是依照本发明的一优选实施例的一种半导体元件的制造流程剖面图，其中图1C-1与图1C-2分别代表利用两种不同的工艺来形成本发明的缓冲层。
图2是根据本发明的优选实施例的I/O PMOS和现有的I/O PMOS的NBTI评估曲线图。
简单符号说明
10a：I/O PMOS             10b：I/O NMOS
11a：核心PMOS             11b：核心NMOS
100：基底                 102：隔离结构
104：栅介电层             106：栅极
107：补偿间隙壁           108：间隙壁
110：轻掺杂漏极           112：源极与漏极
114：金属硅化物层         116：遮蔽层
118：表面处理             120：缓冲层
122：掩模层               124：抗张接触窗蚀刻中止层
126：抗压接触窗蚀刻中止层

具体实施方式

图1A至图1E是依照本发明的一优选实施例的一种半导体元件的制造流程剖面图。
请参照图1A，在具有隔离结构102的基底100上形成有I/O元件(input/output device)10a、10b及核心元件(core device)11a、11b，而且I/O元件分为I/O PMOS 10a和I/O NMOS 10b两种类、核心元件分为核心PMOS 11a和核心NMOS 11b两种类。而核心元件11a、11b与I/O PMOS 10a、I/O NMOS10b通常是由具有栅介电层104、栅极106、间隙壁108、轻掺杂漏极110、源极与漏极112的金氧半导晶体管所构成。其中形成源极与漏极112的方式有很多选择；举例来说，可采用一般离子注入的方法，或者可采用再装填半导体材料的方式形成如硅锗再装填的源极与漏极(SiGe refilled S/D)，而在栅极106侧壁与间隙壁108之间通常会先形成一个补偿间隙壁(offsetspacer)107，其材料例如是氧化硅。
然后，请参照图1B，于栅极106、源极与漏极112的表面形成一层金属硅化物层114，其材料例如是硅化钴、硅化镍、硅化钨、硅化钛、硅化钯、硅化钽、硅化铂等硅化金属。
接着，请参照图1C-1与图1C-2，这两个图分别代表利用两种不同的工艺来形成本发明的缓冲层(buffer layer)120。先以图1C-1为例，于I/O PMOS10a以外的I/O NMOS 10b以及核心PMOS 11a和核心NMOS 11b上形成一层遮蔽层116，再对基底100进行一道表面处理118，而于I/O PMOS 10a的表面形成缓冲层120。其中，缓冲层120例如是氧化物薄膜，且其厚度例如介于10埃～200埃之间，故不会冲击到金属硅化物层114的阻值(Rs)。而上述表面处理118可以是一道功率较低的氧等离子体处理(O2 plasmatreatment)，其可包括物理气相沉积工艺(PECVD)或者使用光致抗蚀剂剥离用工具(STRIP tool)进行处理。举例来说，氧等离子体处理的条件参数譬如：1)使用N2O作为处理气体、2)气体流量约为100～1000sccm、3)处理时间约在20～100秒之间、4)处理时的功率约在200～1000W。此外，因为通过氧等离子体处理形成的缓冲层120不会影响到其它元件，所以也可以直接且全面地形成在基底100上，而不需要使用如图1C-1中的遮蔽层116。
此外，也可以选择图1C-2的工艺来形成缓冲层120，例如先利用化学气相沉积工艺，于基底100上全面地沉积一层缓冲层(未绘示)，再移除I/OPMOS 10a以外的缓冲层。而前述移除缓冲层的方法可先在I/O PMOS 10a上形成一层掩模层122，再以此掩模层122作为蚀刻掩模，蚀刻去除I/ONMOS 10b以及核心PMOS 11a和核心NMOS 11b上的缓冲层。
随后，请参照图1D，无论之前是以在经过表面处理118(请见图1C-1)或是沉积的方式(请见图1C-2)来形成缓冲层120之后，都需先将遮蔽层116或者掩模层122移除。而剩下的这层缓冲层122因为能够阻挡氢扩散到Si与SiO2的界面，所以可降低I/O PMOS 10a的负偏压温度不稳定度(NBTI)。然后，于I/O NMOS 10b与核心NMOS 11b上可覆盖一层抗张接触窗蚀刻中止层(tensile CESL)124。
之后，请参照图1E，于核心PMOS 11a上覆盖一层抗压接触窗蚀刻中止层(compressive CESL)126。
此外，上述图1D与图1E的形成顺序可依所需对调。而且，由于I/O PMOS10a连接于外部电源，其栅介电层104较一般元件厚，且I/O元件的好坏不在于速度而是在可靠度，因其承受的外部电压远较一般元件大，所以在图1D或图1E中的缓冲层120表面不需加上接触窗蚀刻中止层(CESL)。不过，因为上述两种接触窗蚀刻中止层的形成都是全面性沉积。所以，可于图1D时，也可选择同时在I/O PMOS 10a的缓冲层120上形成抗张接触窗蚀刻中止层124。同理，于图1E时，可选择同时在I/O PMOS 10a的缓冲层120上形成上述抗压接触窗蚀刻中止层126。
为证实本发明的效能，请参考图2，其为根据本发明的上述实施例的I/OPMOS和现有的I/O PMOS的NBTI评估曲线图。其中横轴为应力时间(stresstime)、纵轴为Vts变动(shift)。从图2可得知，本发明的曲线的位置明显较现有的I/O PMOS以及只有形成抗压接触窗蚀刻中止层的元件还要低；也就是说，在同样的应力时间下，本发明的Vts变动明显低于其它结构。
综上所述，在本发明的半导体元件中因为有形成一层薄薄的缓冲层，来阻挡氢扩散到Si与SiO2的界面，所以能够降低I/O PMOS的负偏压温度不稳定度(NBTI)。另外，本发明的缓冲层因为极薄，所以并不会冲击到元件中的金属硅化物层的阻值(Rs)。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。