移位寄存器及使用该移位寄存器的有机发光显示器

摘要

一种移位寄存器及使用该移位寄存器的有机发光显示器，简化了对具有高可靠性的移位寄存器的设计，并减少了未利用空间，该移位寄存器包括从属地连接到起始脉冲输入线路的多个级，每级包括：电压电平控制器，用于根据起始脉冲或前级输出信号以及第二时钟信号控制第一输出节点和第二输出节点的电压电平；控制电容器，连接在第一输出节点和第一时钟信号输入线路之间；第一晶体管，连接在第一电源和第三输出节点之间，并包括连接到第一输出节点的栅电极；和第二晶体管，连接在第三输出节点和第三时钟信号的输入线路之间，并包括连接到第二输出节点的栅电极。

权利要求

1.一种移位寄存器，包括从属地连接到起始脉冲输入线路的多个级，每级包括：第一输出节点、第二输出节点和第三输出节点；

电压电平控制器，用于根据起始脉冲和第二时钟信号或者根据前级输出信号和第二时钟信号控制第一输出节点和/或第二输出节点的电压电平；

控制电容器，连接在第一输出节点和第一时钟信号输入线路之间；

第一晶体管，连接在第一电源和作为该级输出节点的第三输出节点之间，并包括连接到第一输出节点的栅电极；和第二晶体管，连接在第三输出节点和第三时钟信号的输入线路之间，并包括连接到第二输出节点的栅电极，其中，所述电压电平控制器包括：

第三晶体管，连接在起始脉冲或前级输出信号的输入线路和第二输出节点之间，并包括连接到第二时钟信号的输入线路的栅电极；

第四晶体管，连接在第一电源和第一输出节点之间，并包括连接到起始脉冲或前级输出信号的输入线路的栅电极；和第五晶体管，连接在第一电源和第一输出节点之间，并包括连接到第二输出节点的栅电极。

2.根据权利要求1所述的移位寄存器，其中，当具有低电平的第一时钟信号输入到所述控制电容器时，该控制电容器将第一输出节点的电压降低预定值。

3.根据权利要求1所述的移位寄存器，其中所述第三晶体管、第四晶体管和第五晶体管由P型晶体管形成。

4.根据权利要求1所述的移位寄存器，其中，所述电压电平控制器根据起始脉冲和第二时钟信号或者根据前级输出信号和第二时钟信号控制所述第二输出节点的电压电平，并且根据起始脉冲和所述第二输出节点的电压电平或者根据前级输出信号和所述第二输出节点的电压电平控制所述第一输出节点的电压电平。

5.根据权利要求1所述的移位寄存器，其中，所述第一晶体管和第二晶体管由P型晶体管形成。

6.根据权利要求1所述的移位寄存器，其中，所述第一时钟信号、第二时钟信号和第三时钟信号的波形具有依次被延迟的相位。

7.根据权利要求1所述的移位寄存器，进一步包括连接在所述第二输出节点和第三输出节点之间的第一电容器。

8.根据权利要求1所述的移位寄存器，进一步包括连接在第一电源和第一输出节点之间的第二电容器，还包括连接在第一电源和第二输出节点之间的第三电容器。

9.一种有机发光显示器，包括：

像素部分，包括电连接到扫描线路和数据线路的多个像素；

扫描驱动器，包括用于将扫描信号依次施加到所述扫描线路的移位寄存器；和数据驱动器，用于将数据信号施加到所述数据线路；

其中，所述移位寄存器包括从属地连接到起始脉冲输入线路的多个级，每级包括：第一输出节点、第二输出节点和第三输出节点，

电压电平控制器，用于根据起始脉冲和第二时钟信号或者根据前级输出信号和第二时钟信号控制第一输出节点和/或第二输出节点的电压电平，控制电容器，连接在第一输出节点和第一时钟信号输入线路之间，第一晶体管，连接在第一电源和作为该级输出节点的第三输出节点之间，并包括连接到第一输出节点的栅电极，和第二晶体管，连接在第三输出节点和第三时钟信号的输入线路之间，并包括连接到第二输出节点的栅电极，其中，所述电压电平控制器包括：

第三晶体管，连接在起始脉冲或前级输出信号的输入线路和第二输出节点之间，并包括连接到第二时钟信号的输入线路的栅电极；

第四晶体管，连接在第一电源和第一输出节点之间，并包括连接到起始脉冲或前级输出信号的输入线路的栅电极；和第五晶体管，连接在第一电源和第一输出节点之间，并包括连接到第二输出节点的栅电极。

10.根据权利要求9所述的有机发光显示器，其中，当具有低电平的第一时钟信号输入到所述控制电容器时，该控制电容器将第一输出节点的电压降低预定值。

11.根据权利要求9所述的有机发光显示器，其中，所述电压电平控制器根据起始脉冲和第二时钟信号或者根据前级输出信号和第二时钟信号控制所述第二输出节点的电压电平，并且根据起始脉冲和所述第二输出节点的电压电平或者根据前级输出信号和所述第二输出节点的电压电平控制所述第一输出节点的电压电平。

12.根据权利要求9所述的有机发光显示器，其中，所述第一时钟信号、第二时钟信号和第三时钟信号的波形具有依次被延迟的相位。

13.根据权利要求9所述的有机发光显示器，进一步包括连接在所述第二输出节点和第三输出节点之间的第一电容器。

14.一种移位寄存器，包括依次相连的多个级和连接到起始脉冲输入线路的第一级，所述第一级和所述多个级均包括：第一时钟信号输入线路、第二时钟信号输入线路和第三时钟信号输入线路；

输入线路和输出线路，其中该级的输入线路连接到前级的输出线路或者连接到起始脉冲输入线路，并且所述输入线路对应于所述第一时钟信号输入线路、第二时钟信号输入线路和第三时钟信号输入线路中的第一条；

电压电平控制器，用于根据输入线路信号和对应时钟信号输入线路上的时钟信号，控制每一级的电压电平，从而输出与所述第一时钟信号输入线路、第二时钟信号输入线路和第三时钟信号输入线路中第二条上的时钟信号相对应的脉冲信号。

15.根据权利要求14所述的移位寄存器，进一步包括一电源，从而在施加了所述第一时钟信号输入线路、第二时钟信号输入线路和第三时钟信号输入线路中第三条上的时钟信号时，输出固定的电压电平作为输出信号。

16.根据权利要求14所述的移位寄存器，其中所述第一时钟信号输入线路、第二时钟信号输入线路和第三时钟信号输入线路的波形具有依次被延迟的相位。

17.一种有机发光显示器，包括根据权利要求14所述的移位寄存器，该有机发光显示器包括：扫描线路和数据线路；

像素部分，包括电连接到扫描线路和数据线路的多个像素；

扫描驱动器，包括用于将扫描信号依次施加到所述扫描线路的移位寄存器；和数据驱动器，用于将数据信号施加到所述数据线路。

18.根据权利要求17所述的有机发光显示器，进一步包括基底，其中所述移位寄存器和所述像素包括具有相同导电类型的晶体管，从而使得所述移位寄存器和所述像素可以同时形成在该基底上。

19.一种移位寄存器，包括依次相连的多个级和连接到起始脉冲输入线路的第一级，所述第一级和所述多个级均包括：第一时钟信号输入线路、第二时钟信号输入线路和第三时钟信号输入线路；

输入线路和输出线路，其中该级的输入线路连接到前级的输出线路或者连接到起始脉冲输入线路，其中所述第一时钟信号输入线路向该级供给低电压第一时钟信号，所述第二时钟信号输入线路供给第二时钟信号以选择性地控制所述输入线路上的输入信号，所述第三时钟信号输入线路供给第三时钟信号以选择性地控制所述第三时钟信号通过该级的输出线路输出。

20.根据权利要求19所述的移位寄存器，进一步包括晶体管和低电压电源，其中所述第一时钟信号输入线路向所述晶体管供给低电压第一时钟信号，从而向该级供给来自于所述低电压电源的低电压功率。

21.根据权利要求19所述的移位寄存器，进一步包括电容器，其中所述第一时钟信号输入线路向所述电容器供给低电压第一时钟信号，从而将所述第一时钟信号的低电压供给到该级。

22.根据权利要求19所述的移位寄存器，进一步包括多个具有相同导电类型的晶体管。

23.根据权利要求22所述的移位寄存器，其中所述晶体管是P类型的。

24.一种有机发光显示器，包括根据权利要求19所述的移位寄存器，该有机发光显示器包括：扫描线路和数据线路；

像素部分，包括电连接到扫描线路和数据线路的多个像素；

扫描驱动器，包括用于将扫描信号依次施加到所述扫描线路的移位寄存器；和数据驱动器，用于将数据信号施加到所述数据线路。

25.根据权利要求24所述的有机发光显示器，进一步包括基底，其中所述移位寄存器和所述像素包括具有相同导电类型的晶体管，从而使得所述移位寄存器和所述像素可以同时形成在该基底上。

26.根据权利要求25所述的有机发光显示器，其中所述晶体管是P类型的。

说明书

技术领域

本发明的各方面涉及移位寄存器和使用该移位寄存器的有机发光显示器。更具体地说，本发明的各方面涉及具有简化的设计和减少的未利用空间(dead space)的移位寄存器和使用该移位寄存器的有机发光显示器。

背景技术

通常来说，诸如有机发光显示器的平板显示器包括像素阵列，该像素阵列按矩阵图案排列在数据线路和扫描线路的交叉点处。
扫描线路构成矩阵像素部分的水平线路(行线路)，并且由移位寄存器选择以接收预定的扫描信号。
图1是示出相关技术中移位寄存器的框图。
参照图1，相关技术中的移位寄存器包括多个级ST1至STn，其从属地连接到起始脉冲SP输入线路。
多个级ST1至STn依次对起始脉冲SP或前级输出信号进行移位，以生成与来自时钟信号输入线路(未示出)的时钟信号相对应的相应输出信号SS1至SSn。
由各级ST1至STn生成的相应输出信号SS1至SSn被提供给像素阵列。
需要设计具有简单设计的移位寄存器。该移位寄存器还可以具有高可靠性并且通过减少诸如供电线路的布线的数量来减少未利用空间。

发明内容

有鉴于此，本发明的各方面提供了一种移位寄存器和使用该移位寄存器的有机发光显示器，所述移位寄存器具有简单的设计。所述移位寄存器可以进一步具有高可靠性、减少的未利用空间以及其他优点。
本发明的上述和/或其它方面包括一种移位寄存器，该移位寄存器包括从属地连接到起始脉冲输入线路的多个级，每级包括：电压电平控制器，用于根据起始脉冲或前级输出信号以及第二时钟信号控制第一输出节点和/或第二输出节点的电压电平；控制电容器，连接在第一输出节点和第一时钟信号输入线路之间；第一晶体管，连接在第一电源和作为该级输出节点的第三输出节点之间，并包括连接到第一输出节点的栅电极；和第二晶体管，连接在第三输出节点和第三时钟信号的输入线路之间，并包括连接到第二输出节点的栅电极，其中，所述电压电平控制器包括：第三晶体管，连接在起始脉冲或前级输出信号的输入线路和第二输出节点之间，并包括连接到第二时钟信号的输入线路的栅电极；第四晶体管，连接在第一电源和第一输出节点之间，并包括连接到起始脉冲或前级输出信号的输入线路的栅电极；和第五晶体管，连接在第一电源和第一输出节点之间，并包括连接到第二输出节点的栅电极。
根据本发明的一方面，当具有低电平的第一时钟信号输入到所述控制电容器时，该控制电容器将第一输出节点的电压降低预定值。所述第三晶体管、第四晶体管和第五晶体管可以由P型晶体管形成。所述电压电平控制器根据起始脉冲或前级输出信号以及第二时钟信号控制所述第二输出节点的电压电平，并且根据起始脉冲或前级输出信号以及所述第二输出节点的电压电平控制所述第一输出节点的电压电平。所述第一晶体管和第二晶体管可以由P型晶体管形成。所述第一时钟信号、第二时钟信号和第三时钟信号的波形具有依次被延迟的相位。
根据本发明的一方面，所述的移位寄存器进一步包括连接在所述第二输出节点和第三输出节点之间的第一电容器。所述的移位寄存器，进一步包括连接在第一电源和第一输出节点之间的第二电容器，还包括连接在第一电源和第二输出节点之间的第三电容器。
根据本发明的另一方面，一种有机发光显示器，包括：像素部分，包括电连接到扫描线路和数据线路的多个像素；扫描驱动器，包括用于将扫描信号依次施加到所述扫描线路的移位寄存器；和数据驱动器，用于将数据信号施加到所述数据线路，其中，所述移位寄存器包括从属地连接到起始脉冲输入线路的多个级，每级包括：电压电平控制器，用于根据起始脉冲或前级输出信号以及第二时钟信号控制第一输出节点和/或第二输出节点的电压电平；控制电容器，连接在第一输出节点和第一时钟信号输入线路之间；第一晶体管，连接在第一电源和作为该级输出节点的第三输出节点之间，并包括连接到第一输出节点的栅电极；和第二晶体管，连接在第三输出节点和第三时钟信号的输入线路之间，并包括连接到第二输出节点的栅电极，其中，所述电压电平控制器包括：第三晶体管，连接在起始脉冲或前级输出信号的输入线路和第二输出节点之间，并包括连接到第二时钟信号的输入线路的栅电极；第四晶体管，连接在第一电源和第一输出节点之间，并包括连接到起始脉冲或前级输出信号的输入线路的栅电极；和第五晶体管，连接在第一电源和第一输出节点之间，并包括连接到第二输出节点的栅电极。
根据本发明的一方面，当具有低电平的第一时钟信号输入到所述控制电容器时，该控制电容器将第一输出节点的电压降低预定值。所述电压电平控制器根据起始脉冲或前级输出信号以及第二时钟信号控制所述第二输出节点的电压电平，并且根据起始脉冲或前级输出信号以及所述第二输出节点的电压电平控制所述第一输出节点的电压电平。所述第一时钟信号、第二时钟信号和第三时钟信号的波形具有依次被延迟的相位。所述的有机发光显示器，进一步包括连接在所述第二输出节点和第三输出节点之间的第一电容器。
根据本发明的各方面，一种移位寄存器包括依次相连的多个级和连接到起始脉冲输入线路的第一级，所述第一级和所述多个级均包括：第一时钟信号输入线路、第二时钟信号输入线路和第三时钟信号输入线路；输入线路和输出线路，其中该级的输入线路连接到前级的输出线路或者连接到起始脉冲输入线路，并且所述输入线路对应于所述第一时钟信号输入线路、第二时钟信号输入线路和第三时钟信号输入线路中的第一条；和电压电平控制器，用于根据输入线路信号和对应时钟信号输入线路上的时钟信号，控制每一级的电压电平，从而输出与所述第一时钟信号输入线路、第二时钟信号输入线路和第三时钟信号输入线路中第二条上的时钟信号相对应的脉冲信号。
根据本发明的各方面，一种移位寄存器包括依次相连的多个级和连接到起始脉冲输入线路的第一级，所述第一级和所述多个级均包括：第一时钟信号输入线路、第二时钟信号输入线路和第三时钟信号输入线路；输入线路和输出线路，其中该级的输入线路连接到前级的输出线路或者连接到起始脉冲输入线路，其中所述第一时钟信号输入线路向该级供给低电压第一时钟信号，所述第二时钟信号输入线路供给第二时钟信号以选择性地控制所述输入线路上的输入信号，所述第三时钟信号输入线路供给第三时钟信号以选择性地控制所述第三时钟信号通过该级的输出线路输出。
本发明的其他方面和/或优点将在随后的描述中部分地得到阐释，并且将部分地从这些描述中变得清晰，或者可以通过实施本发明而获知。

附图说明

从下列结合附图对各方面所进行的描述中，本发明的这些和/或其它方面和优点将会变得显而易见，并且易于理解。在附图中：
图1是示出相关技术中移位寄存器的框图；
图2是示出根据本发明一方面的有机发光显示器的框图；
图3是示出包括在图2所示扫描驱动器中的根据本发明一方面的移位寄存器的框图；
图4是示出图3所示移位寄存器的代表级的一方面的详细电路图；
图5是图4中所示代表级的输入/输出信号波形图；
图6是示出图3所示移位寄存器的代表级的另一方面的详细电路图；
图7A是实现如图6中所示的图3中所示移位寄存器的代表级S Ti’的电路图；
图7B是显示图7A中所示电路的仿真结果的视图。

具体实施方式

现在将对本发明的各方面进行详细地参考，本发明的示例在附图中图示，其中类似的附图标记始终表示类似的元件。以下描述各个方面以参照附图阐释本发明。
在下文中，将参照附图，即附图2至附图7B，来描述根据本发明的各个方面。在以下的讨论中，当一个元件连接到另一个元件时，这个元件可以不是直接连接到另一个元件，而是通过第三个元件而间接连接到另一个元件。进一步，清楚起见，之前讨论过的元件将不再重复讨论。
图2是示出根据本发明一方面的有机发光显示器的框图。该有机发光显示器包括：像素部分130，其包括在由扫描线路S1至Sn和数据线路D1至Dm所分割开(或所限定)的区域中形成的像素140；扫描驱动器110，用于驱动扫描线路S1至Sn；数据驱动器120，用于驱动数据线路D1至Dm；定时控制单元150，用于控制扫描驱动器110和数据驱动器120。
如图所示，扫描驱动器110从定时控制单元150接收包括起始脉冲SP和时钟信号CLK的扫描控制信号SCS，以生成(或输出)扫描信号，并将扫描信号提供给扫描线路S1至Sn。
为了实现这一过程，扫描驱动器110包括一移位寄存器，该移位寄存器根据起始信号SP和时钟信号CLK依次生成扫描信号，并将扫描信号提供给扫描线路S1至Sn。
如图所示，数据驱动器120从定时控制单元150接收数据控制信号DCS和数据Data，并生成数据信号。数据信号与扫描信号同步地提供给数据线路D1至Dm。
定时控制信号150根据从外部供给的信号生成(或输出)扫描控制信号SCS和数据控制信号DCS，该外部供给的信号可以与之同步。由定时控制单元150生成的扫描控制信号SCS被提供给(或施加到)扫描驱动器110，而由定时控制信号150生成(或输出)的数据控制信号DCS被提供给(或施加到)数据驱动器120。另外，定时控制单元150将从外部供给的数据Data提供给(或施加到)数据驱动器120。
像素部分130包括多个像素140，其分别电连接至扫描线路S1至Sn和数据线路D1至Dm。每个像素140从其外部接收第一像素电源ELVDD的电压和第二像素电源ELVSS的电压，并分别从扫描驱动器110和数据驱动器120接收扫描信号和数据信号。在所示的方面中，当一个或更多个像素140接收第一像素电源ELVDD的电压、第二像素电源ELVSS的电压、扫描信号和/或数据信号时，所述一个或更多个像素由扫描信号选择，并对应于数据信号而生成(或输出)光。
图3是示出图2中所示扫描驱动器中所包括的根据本发明一方面的移位寄存器的框图。
参照图3，该移位寄存器包括多个级ST11至ST1n，其从属地连接到起始脉冲SP输入线路和三个时钟信号供应线路CLK1至CLK3。此处，供给所述三个时钟信号CLK1、CLK2和CLK3的方式为依次延迟三个时钟信号CLK1、CLK2和CLK3的相位(或脉冲)。在另一个方面中，依次地或者周期性地施加三个时钟信号CLK1、CLK2和CLK3。在各个方面中，三个时钟信号供应线路CLK1至CLK3可以以相同的方式连接到级ST11到ST1n中的每一级，也可以以不同的方式连接，例如以不同的序列顺序，图3示出了一个非限制性的方面。
在如图所示的非限制性方面中，第一级ST11将供给给它的起始脉冲SP的相位延迟一个时钟，并响应于第一时钟信号CLK1至第三时钟信号CLK3输出经过相位延迟的起始脉冲。
第二级ST12至第n级ST1n中的每一级将供给到该级的前级输出信号SSi-1的相位延迟一个时钟，并响应于第一时钟信号CLK1至第三时钟信号CLK3输出经过相位延迟的起始脉冲。
相应地，通过上述操作，级ST11至ST1n依次生成(或输出)相应的经过相位延迟的输出信号SS1至SSn，并依次将所生成的输出信号SS1至SSn提供给相应的扫描线路(图2中所示的S1到Sn)。
在图3所示的非限制性方面中，移位寄存器由依次经过相位延迟的三个时钟信号CLK1至CLK3驱动。然而，在其他方面中，移位寄存器可以由依次经过相位延迟的四个或更多个时钟信号驱动。
在这种情况下，每个级STi可以只接收四个时钟信号中的三个，并生成与其对应的输出信号SSi。
举例来说，第一级ST11可以接收第一、第三、第四时钟信号；第二级ST12可以接收第二、第四和第一时钟信号，而所述第二、第四和第一时钟信号是通过依次对第一、第三和第四时钟信号的相位分别延迟一个时钟而得到的。以相同的方式，第三级ST13至第n级ST1n中的每一级可以分别依次接收与前级相比延迟了一个时钟的三个经过相位延迟的时钟信号。
图4是示出图3中所示移位寄存器的代表级的一方面的详细电路图。
参照图4，该代表级STi包括电压电平控制器410、第一晶体管M1、第二晶体管M2和第六晶体管M6以及第一电容器C1、第二电容器C2和第三电容器C3。
在如图所示的非限制性方面中，电压电平控制器410可控制第一节点(第一输出节点)N1的电压电平和第二节点(第二输出节点)N2的电压电平输出为高电平或低电平。
更具体地，电压电平控制器410根据起始脉冲SP或前级输出信号SSi-1控制第二节点(第二输出节点)N2的电压电平。电压电平控制器410还根据起始脉冲SP或前级输出信号SSi-1和第二节点N2的电压电平控制第一节点(第一输出节点)N1的电压电平。
相应地，在如图所示的非限制性方面中，电压电平控制器410包括第三晶体管M3、第四晶体管M4和第五晶体管M5。在非限制性方面中，第三晶体管M3、第四晶体管M4和/或第五晶体管M5由P型晶体管形成。
如图所示，第三晶体管M3连接在起始脉冲SP或前级输出信号SSi-1的输入线路和第二节点N2之间。第三晶体管M3的栅电极连接到第二时钟信号CLK2的输入线路。当具有低电平的第二时钟信号CLK2供给到第三晶体管M3的栅电极时，第三晶体管M3导通，并将起始脉冲SP或前级输出信号SSi-1供给第二节点N2。
如图所示，第四晶体管M4连接在第一电源VDD和第一节点N1之间。第四晶体管M4的栅电极连接到起始脉冲SP或前级输出信号SSi-1的输入线路。当具有低电平的起始脉冲SP或前级输出信号SSi-1输入第四晶体管M4的栅电极时，第四晶体管M4导通，并将第一节点N1电连接到第一电源VDD。
如图所示，第五晶体管M5连接在第一电源VDD和第一节点N1之间。第五晶体管M5的栅电极连接到第二节点N2。当第二节点N2的电压电平下降到等于或小于预定值时，第五晶体管M5将第一节点N1电连接到第一电源VDD。
也就是说，电压电平控制器410根据起始脉冲SP或前级输出信号SSi-1和第二时钟信号CLK2控制第一节点N1的电压电平和第二节点N2的电压电平。
如图所示，第一晶体管M1连接在处于高电平的第一电源VDD和作为级STi输出节点的第三节点(第三输出节点)N3之间。第一晶体管M1的栅电极连接到第一节点N1。当第一节点N1的电压电平为低时(即，当第一节点N1的电压小于第一晶体管M1的源电极电压时)，第一晶体管M1导通，并将级STi的输出线路连接到第一电源VDD。
如图所示，第二晶体管M2连接在第三节点N3和第三时钟信号CLK3的输入线路之间。第二晶体管M2的栅电极与第二节点N2相连接。当第二节点N2的电压电平为低时，第二晶体管M2导通，并将级STi的输出线路电连接到第三时钟信号CLK3的输入线路。亦即，当第二晶体管M2导通时，级STi的输出信号SSi的电压电平变为与第三时钟信号CLK3的电压电平相同。
在如图所示的非限制性方面中，第一晶体管M1和/或第二晶体管M2由P型晶体管形成。
如图所示，第六晶体管M6连接在第一节点N1和第二电源VSS之间，第二电源VSS较之第一电源VDD是低电平电压源。第六晶体管M6的栅电极连接到第一时钟信号CLK1的输入线路。当具有低电平的第一时钟信号CLK1输入到第一时钟信号CLK1的输入线路时，第六晶体管M6导通，并将第一节点N1电连接到第二电源VSS。在如图所示的非限制性方面中，第六晶体管M6由P型晶体管形成。
如图所示，第一电容器C1连接在第二节点N2和第三节点N3之间。用与第一电容器C1的两端之间的电势差相对应的预定电压对第一电容器C1进行充电，从而稳定第二晶体管M2的操作。
如图所示，第二电容器C2连接在第一电源VDD和第一节点N1之间。
如图所示，第三电容器C3连接在第一电源VDD和第二节点N2之间。
第二电容器C2和第三电容器C3降低施加在第一电源VDD、第一节点N2和/或第二节点N2之间的电压的变化，或者稳定所述电压。
正如从以上描述中所看到的，当设计了所述级STi的电路时，利用相对少量的元件，即相对少量的晶体管M和电容器C来构造移位寄存器，因此容易设计移位寄存器和减少未利用空间(或者使得更加紧凑)。
另外，通过使用相同的导电类型来设计包括在代表级STi中的晶体管M1至M6，从而简化了制造过程。
具体而言，在诸如有源矩阵型有机发光显示器的平板显示器中，像素阵列包括P型晶体管。当构成扫描驱动器的移位寄存器中所包括的级的晶体管，与包括在像素阵列中的晶体管具有相同的导电类型时，移位寄存器可以与像素阵列同时形成在基底上。因此，平板显示器的制造过程变得简单易行，从而提高了制造效率。
亦即，在如图所示的非限制性方面中，移位寄存器与像素阵列一起形成在基底上。然而，本发明的方面并不局限于此。例如，移位寄存器可以安装在芯片上，也可以安装在像素阵列所形成的基底上。
另外，在图4所示的非限制性代表级STi中，第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3被分别提供给第六晶体管M6、第三晶体管M3和第二晶体管M2的一个电极。然而，在其他方面中，可以供给第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3，并针对相应的级而将其移位一个时钟。
例如，在紧接图4所示代表级STi的下一级，第二时钟信号CLK2、第三时钟信号CLK3和第一时钟信号CLK1(它们分别是第一、第二和第三信号移位一个时钟后的时钟信号)可以分别供给第六晶体管M6、第三晶体管M3和第二晶体管M2的相应电极。为了使得可以供给这样的经过移位的时钟信号，可以相应地布置各时钟信号供给线路，从而供给第二时钟信号CLK2、第三时钟信号CLK3和第一时钟信号CLK1。
下面参照图5中所示输入/输出信号波形描述图4中所示代表级STi的操作。为了方便和简洁起见，下列讨论将不考虑晶体管的阈值电压等因素。
参照图5，首先，在t1时段期间，具有高电平的前一级输出信号SSi-1(或起始脉冲SP)被供给第三晶体管M3的源电极和第四晶体管M4的栅电极。
此外，具有低电平的第一时钟信号CLK1被供给第六晶体管M6的栅电极，而具有高电平的第二时钟信号CLK2和第三时钟信号CLK3被分别供给到第三晶体管M3的栅电极和第二晶体管M2的漏电极。在本方面中，第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3的波形具有被依次延迟的相位。
相应地，第三晶体管M3和第四晶体管M4保持断开状态，第六晶体管M6导通。
当第六晶体管M6导通时，第二电源VSS的电压传送到第一节点N1。因此，在t1时段期间，第一节点N1被低电压电平充电(被供给以地电压电平或者被施加以低电压电平)。
此时，由于第一节点N1的电压下降到低电平，第一晶体管M1导通，从而将第一电源VDD的电压供给到级STi的输出线路。相应地，级STi的输出信号SSi在t1时段期间保持高电平。并且，充电(供给或施加)到第二节点N2的电压保持高电平，而不发生变化(或失真)。
接下来，在t2时段期间，具有低电平的前一级输出信号SSi-1(或起始脉冲SP)被供给到第三晶体管M3的源电极和第四晶体管M4的栅电极。
另外，具有高电平的第一时钟信号CLK1被供给第六晶体管M6的栅电极，而具有低电平的第二时钟信号CLK2和具有高电平的第三时钟信号CLK3被分别供给第三晶体管M3的栅电极和第二晶体管M2的漏电极。
相应地，第三晶体管M3根据具有低电平的第二时钟信号CLK2而导通，从而将前一级输出信号SSi-1(或起始脉冲SP)的低电平(电压或相位)传送给第二节点N2，结果第二节点N2被充电为低电平。
另外，由于第四晶体管M4根据前一级输出信号SSi-1(或起始脉冲SP)的低电平而导通并且第二节点N2被充电为低电平，第四晶体管M4导通，从而将第一电源VDD的高电平充电(供给或施加)到第二节点N1。
由于第一节点N1被充电为高电平，第一晶体管M1断开。由于第二节点N2被充电为低电平，第二晶体管M2导通，从而使得具有高电平的第三时钟信号CLK3被供给到级STi的输出线路。此时，能够导通第二晶体管M2的电压被存储(或充电)在第一电容器C1中。
接下来，在t3时段期间，具有高电平的前级输出信号SSi-1(或起始脉冲SP)被供给第三晶体管M3的源电极和第四晶体管M4的栅电极。
此外，具有高电平的第一时钟信号CLK1和第二时钟信号CLK2分别被供给到第六晶体管M6的栅电极和第三晶体管M3的栅电极，而具有低电平的第三时钟信号CLK3被供给到第二晶体管M2的漏电极。
相应地，第三晶体管M3、第四晶体管M4和第六晶体管M6根据具有高电平的前一级输出信号SSi-1(或起始脉冲SP)、以及第一时钟信号CLK1和第二时钟信号CLK2的高电平而断开。
另外，因为能够导通第二晶体管M2的电压在前一时段t2期间被存储(或充电)在第一电容器C 1中，所以第二晶体管M2保持导通状态。因此，级STi的输出信号SSi中的波形依赖于第三时钟信号CLK3的波形。即，级STi的输出信号SSi在t3时段期间为低电平。
此时，由于第三时钟信号CLK3从高电平变为低电平，通过第二晶体管M2的栅极-源极间电容器的耦合，第二节点N2被充电到的电平(或电压电平)低于其在t2时段期间的低电平。
因此，连接到第二节点N2的第五晶体管M5导通，从而将高电压电平VDD充电(或施加)到第一节点N1。
在此之后，在t4时段期间，具有高电平的前一级输出信号SSi-1(或起始脉冲SP)被供给到第三晶体管M3的源电极和第四晶体管M4的栅电极。
此外，具有高电平的第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3分别被供给到第六晶体管M6的栅电极、第三晶体管M3的栅电极和第二晶体管M2的漏电极。
相应地，第三晶体管M3、第四晶体管M4和第六晶体管M6根据具有高电平的前一级输出信号SSi-1(或起始脉冲SP)、以及第一时钟信号CLK1和第二时钟信号CLK2而保持断开状态。
另外，第二晶体管M2通过电容器C1保持导通状态。因此，级STi的输出信号SSi具有与第三时钟信号CLK3的波形相对应的高电平。
此时，通过第二晶体管M2的栅电极和源电极之间电容器的耦合，第二节点N2被充电到的电平具有高于t3时段期间的低电平值的预定值，并且是与t2时段期间的值相似或相同的中间电平电压。相应地，第五晶体管M5保持导通状态，从而使得第一节点N1保持高电平。
在下一个时段期间，由于前一级输出信号SSi-1(起始脉冲SP)保持高电平，所以级STi的输出信号SSi也保持高电平。
例如，在t5时段期间，尽管供给了具有低电平的第二时钟信号CLK2，但因为通过第三晶体管M3供给的前一级输出信号SSi-1(起始脉冲SP)继续保持高电平，所以第二节点N2被充电为高电平，结果是能够断开第二晶体管M2的电压被施加到第二节点N2(或存储在第一电容器C1中)。接下来，在t6时段期间，尽管供给了具有低电平的第三时钟信号CLK3，但第二晶体管M2保持断开，从而使得代表级STi的输出信号SSi由于第二节点N2(或第一电容器C1)的高电平而保持高电平，而无论第三时钟信号CLK3的电平。
在上述操作中，移位寄存器的各级ST11到ST1n均响应于第一、第二和/或第三时钟信号CLK1、CLK2和/或CLK3，将供给到该级的前级输出信号SSi-1(起始脉冲SP)延迟了一个时钟，并将经过相位延迟的信号输出给相应的输出线路SS1到SSn。
图6是示出图3中所示移位寄存器的代表级的另一方面的详细电路图。
参照图6，代表级STi’包括：电压电平控制器410，用于根据起始脉冲SP或前一级输出信号SSi-1以及第二时钟信号CLK2来控制第一和第二节点(第一和第二输出节点)N1和N2的电压电平；控制电容器Cc，连接在第一节点N1和第一时钟信号CLK1输入线路之间；第一晶体管M1，连接在第一电源VDD和作为该级STi输出节点的第三节点(第三输出节点)N3之间，并包括连接到第一输出节点N1的栅电极；和第二晶体管M2，连接在第三输出节点N3和第三时钟信号CLK3的输入线路之间，并包括连接到第二输出节点N2的栅电极。
在如图所示的非限制性方面中，第一晶体管M1和/或第二晶体管M2由P型晶体管形成。第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3的波形具有依次延迟的相位。
如图所示，电压电平控制器410包括：第三晶体管M3，连接在起始脉冲SP或前一级输出信号SSi-1的输入线路和第二节点N2之间，并包括连接到第二时钟信号CLK2输入线路的栅电极；第四晶体管M4，连接在第一电源VDD和第一节点N1之间，并包括连接到起始脉冲SP或前一级输出信号SSi-1输入线路的栅电极；和第五晶体管M5，连接在第一电源VDD和第一节点N1之间，并包括连接到第二节点N2的栅电极。此处，相应的第三晶体管M3、第四晶体管M4和/或第五晶体管M5由P型晶体管形成。
如图所示，电压电平控制器410根据起始脉冲SP或前一级输出信号SSi-1以及第二时钟信号CLK2控制第二节点N2的电压电平，并且根据起始脉冲SP或前一级输出信号SSi-1以及第二节点N2的电压电平控制第一节点N1的电压电平。
此外，代表级STi’进一步包括：连接在第二节点N2和第三节点N3之间的第一电容器C1、连接在第一电源VDD和第一节点N1之间的第二电容器C2、以及连接在第一电源VDD和第二节点N2之间的第三电容器C3。
在根据图6所示方面的代表级STi’中，电压电平控制器410、第一和第二晶体管M1和M2、以及第一至第三电容器C1至C3的结构和操作与图4所示方面相同。相应地，相似或相同的元件由相似或相同的标号来表示。不再重复对这些相似的元件或组件的描述。
然而，与图4所示方面的代表级STi不同的是，图6所示方面的代表级STi’没有连接到作为低电平电压源的第二电源VSS。
在图4所示方面中，第一节点N1通过第六晶体管M6连接到第二电源VSS。当第一时钟信号CLK1具有低电平时，第六晶体管M6将第一节点N1充电为第二电源VSS的低电平。相反，在没有第六晶体管M6的图6所示方面中，控制电容器Cc连接在第一节点N1和提供到该级的第一时钟信号CLK1的输入线路之间。
如图6所示，当具有低电平的第一时钟信号CLK1输入到控制电容器Cc时，特别地，当第一时钟信号CLK1的相位从高电平下降到低电平时，控制电容器Cc被充电为通过耦合将第一节点N1的电压降低预定值而获得的低电压值。
具体来说，当如图5所示向代表级STi供给了起始脉冲SP或前一级输出信号SSi-1以及第一至第三时钟信号CLK1至CLK3时，控制电容器运行来通过在t1期间耦合从而将第一节点N1的电压电平降低到一个低值，所述t1时段是第一时钟信号CLK1供给低电平电压的时段。
亦即，控制电容器Cc执行与图4所示方面中第六晶体管M6相同的功能，而不需要图4所示方面中的第二电源VSS，其中一旦供给了具有低电平的第一时钟信号时，第六晶体管M6将第一节点N1电连接到作为低电平电源的第二电源VSS，以将第一节点N1的电压电平降低到一个低值。
在本方面中，由于代表级STi’的输入/输出信号波形与图5中所示波形相同，因此不再重复对该级STi’在相应时段内的操作所进行的的详细描述。
在根据上述图6所示方面的代表级STi’中，通过去除第二电源VSS而减少了供电线路的数目。这使得电路易于设计并且未利用空间得到减少。
图7A是实现如图6中所示的图3所示移位寄存器的代表级STi’的电路图。图7B是示出图7A中所示电路的仿真结果的视图。
参照图7A和图7B，用图6中所示方面的代表级STi’来布置移位寄存器。如图所示，将三个代表级STi’连接起来。参照图7B，图7A的移位寄存器根据依次经过相位延迟的第一时钟信号CLK1、第二时钟信号CLK2和/或第三时钟信号CLK3，依次对供给到该级的起始脉冲SP的相位进行移位。相应地，用代表级STi’实现的移位寄存器与用代表级STi实现的移位寄存器的结果类似。
在各个方面中，针对一个信号的讨论包括具有一个或更多个信号的方面，反之亦然。
虽然针对有机发光显示器进行了讨论，但是本发明的各方面还包括其他显示器，例如液晶显示器和/或类似的设备。
在各个方面中，P类型的晶体管可以是场效应晶体管或者等同替换。
在各个方面中，所述级具有第一、第二和第三时钟信号输入线路、输入线路和输出线路，其中每一级的输入线路连接到前级的输出线路或者起始脉冲输入线路，并且输入线路对应于第一、第二和第三时钟信号输入线路之一；所述级还具有电压电平控制器，用于根据输入线路信号和对应的时钟信号输入线路的时钟信号控制每一级的电压电平，从而输出对应于所述第一、第二和第三时钟信号输入线路中另一条的脉冲信号，例如如图4和图6所示。
从以上描述中可以清楚地看出，根据本发明方面的移位寄存器可以简化移位寄存器的设计，减少未利用空间，并通过减少供电线路的布线来获得可靠的操作特性。
另外，通过用P型晶体管形成包括在移位寄存器中的大部分，如果不是所有的话，晶体管，可以易于制造在像素阵列中包括P型晶体管的有源矩阵型有机发光显示器。
尽管已经示出和描述了本发明的一些方面，但是本领域技术人员可以理解，在脱背离本发明原理和精神的前提下可以对这些方面进行修改，本发明的范围由权利要求书及其等同替换来限定。