半导体器件及其制造方法

摘要

本发明公开了一种半导体器件，该半导体器件包括将硅衬底分成有源区和无源区的隔离层、形成于硅衬底上的栅极、形成于栅极侧壁(side wall)周围以便将该栅极侧壁的上部暴露出来的栅氧化层、形成于硅衬底和栅极之间的栅绝缘层、形成于栅极和围绕该栅极的有源区的上方的外延层；形成于围绕该栅极的该硅衬底的表面内的轻掺杂漏区；形成于包括该栅氧化层的该栅极的侧壁周围的栅间隔物；形成于位于该栅间隔物的两侧的该硅衬底的表面内的源区和漏区，和形成于该硅衬底的整个表面上方的保护层。

权利要求

1.一种半导体器件，包括：

隔离层，形成于硅衬底上方，将该硅衬底分成有源区和无源区；

栅极，形成于该硅衬底上方；

栅氧化层，形成于所述栅极的侧壁周围，将所述栅极的侧壁的上部暴露出来；

栅绝缘层，形成于该硅衬底和所述栅极之间；

外延层，形成于该栅极和围绕所述栅极的该有源区上方，其中所述外延层具有比所述栅极和所述栅绝缘层的宽度更大的宽度；

轻搀杂漏(LDD)区，形成于围绕所述栅极的该硅衬底的表面内；

栅间隔物，形成于所述栅极和所述栅氧化层的侧壁的周围；

源区和漏区，形成于所述栅间隔物的侧面区域的该硅衬底的表面内；以及保护层，形成于该硅衬底和所述外延层的整个表面上方，其中，所述栅氧化层被蚀刻到比直接提供于该源区和漏区上方的那部分外延层的高度低的高度。

2.根据权利要求1所述的半导体器件，其特征在于，形成于所述栅极上的所述外延层具有蘑菇样的形状。

3.根据权利要求2所述的半导体器件，其特征在于，在所述栅绝缘层，所述栅氧化层和直接提供于该源区和漏区上方的那部分外延层之间形成鸟喙。

4.一种制造半导体器件的方法，包括：在具有隔离层的硅衬底上方形成栅绝缘层，该隔离层将该硅衬底分成有源区和无源区；

在所述栅绝缘层上方形成栅极；

在该硅衬底上方形成栅氧化层，以将所述栅极的上表面和一部分侧壁暴露出来；

在所述栅极和围绕所述栅极的所述有源区的上方形成其宽度比所述栅绝缘层的宽度更宽的外延层；

在围绕所述栅极的该硅衬底的表面内形成LDD区；

形成围绕所述栅极和所述栅氧化层的侧壁的栅间隔物；

通过将离子注入所述栅间隔物的相邻侧的该硅衬底的表面内形成源区和漏区；并且在该硅衬底的整个表面上形成保护层，

其中，在形成所述外延层后使用各向同性蚀刻法将所述栅氧化层图案化，将所述栅氧化层图案化到比围绕所述栅极所形成的那部分外延层的高度低的高度。

5.根据权利要求4所述的方法，其特征在于，还包括：在形成所述保护层之前实施聚氧化处理，在所述栅绝缘层，所述栅氧化层和直接提供于该源区和漏区上方的那部分外延层之间形成鸟喙。

6.根据权利要求4所述的方法，其特征在于，所述栅氧化层和所述栅绝缘层是利用各向异性过蚀刻工艺同时图案化的。

7.根据权利要求4所述的方法，其特征在于，所述外延层是利用匀质外延方法形成的。

8.根据权利要求4所述的方法，其特征在于，所述栅氧化层具有大约到之间的厚度。

9.一种制造半导体器件的方法，包括：在硅衬底上方形成隔离层，以将该硅衬底分成有源区和无源区；

在该硅衬底上方形成栅极；

在该硅衬底上方形成厚度在大约到之间的栅氧化层，以将所述栅极的侧壁的上部暴露出来；

在该硅衬底和所述栅极之间形成栅绝缘层；

在所述栅极和所述有源区上方形成其宽度比所述栅极和所述栅绝缘层的宽度大的外延层；

在围绕所述栅极的该硅衬底的表面内形成轻掺杂漏区；

形成围绕所述栅极的侧壁和所述栅氧化层的侧壁的栅间隔物；

在该硅衬底的该表面内形成具有下结的源区和漏区；

蚀刻所述栅氧化层到一个比直接提供于所述源区和漏区上方的那部分外延层的高度低的高度；以及在所述栅绝缘层、所述栅氧化层、和直接提供于所述源区和漏区上方的那部分外延层之间形成鸟喙；以及在该硅衬底的整个表面上方形成保护层。

10.根据权利要求9所述的方法，其特征在于，所述隔离层是利用浅沟槽隔离(STI)工艺形成于该硅衬底上方的。

11.根据权利要求9所述的方法，其特征在于，所述栅绝缘层包括绝缘材料。

12.根据权利要求11所述的方法，其特征在于，所述绝缘材料包括SiO2和SiON中的至少一种。

13.根据权利要求9所述的方法，其特征在于，所述栅氧化层是通过氧化所述栅极的表面形成的。

14.根据权利要求9所述的方法，其特征在于，所述栅极的上表面和侧壁部分利用各向异性过蚀刻工艺暴露出来。

15.根据权利要求9所述的方法，其特征在于，所述形成所述栅间隔物的步骤包括利用化学气相沉积工艺在该硅衬底上沉积氮化硅层以及使用光刻工艺将所述氮化硅层图案化。

16.根据权利要求9所述的方法，其特征在于，形成所述保护层包括利用低压化学气相沉积工艺沉积绝缘层。

17.根据权利要求16所述的方法，其特征在于，所述绝缘层包括氮化硅。

18.根据权利要求9所述的方法，其特征在于，所述鸟喙是利用聚氧化处理形成的。

说明书

技术领域

本发明涉及半导体器件，更具体地，涉及一种半导体器件及其制造方法，该半导体器件可易于控制短沟道效应。

背景技术

场效应晶体管(FET)是具有大量载流子的晶体管，这些载流子从源极经过栅极迁移到漏极。一类FET是金属氧化物半导体场效应晶体管(MOSFET)。MOSFET显示出良好的电学特性，并且可被构造为包括形成于硅衬底上和/或上方的氧化层以及形成于该氧化层上和/或之上的硅电极。这种构造允许通过电场来调整流进硅表面的电荷。
随着半导体器件对尺寸、重量和厚度减小的要求，FET尺寸变得越来越小。FET尺寸的减小使得栅沟道的有效长度减小了，这导致短沟道效应。反过来，短沟道效应降低了源极和漏极之间的穿通(punch through)特性。
为了克服短沟道效应，有些晶体管制造工艺提供了具有轻掺杂漏(LDD)结构的源/漏结构。该LDD形成于源区和漏区，以便实现限制短沟道效应的浅结(shallow junction)。该LDD结构具有其缺点。例如，LDD结构对具有小于0.35μm的栅宽的半导体器件不适用，并且具有形成浅结的限制。
如图1的例子所示，常规的半导体器件包括将硅衬底1分成有源区和无源区的隔离层2、形成于硅衬底1上和/或上方的栅绝缘层4、以及也形成于衬底1上方的栅极6。在栅极6的侧壁周围形成栅氧化层10，以及植入杂质以形成LDD区。在栅氧化层10的侧壁附近形成栅间隔物(spacer)12，并且在LDD区8内形成源区14和漏区16。
如图2A的例子所示，半导体器件的制造过程可以包括在硅衬底1上和/或上方依次形成隔离(isolation)层2、栅绝缘层4以及栅极6。隔离层2利用浅沟槽隔离(STI)工艺形成，并且限定了无源区和有源区，在那里将形成晶体管。
栅绝缘层4和栅金属层的形成是利用沉积工艺在硅衬底1上方依次形成的。栅绝缘层4可以由绝缘材料例如SiO2、SiON等构成。栅金属层可以由多晶硅、锗化硅(SiGe)等构成。栅极6通过光刻工艺利用掩模将栅金属层图案化而形成。
如图2B的例子所示，在栅绝缘层4上和/或上方形成栅氧化层10，同时在栅绝缘层4下面形成LDD区8。特别地，栅氧化层10是利用沉积工艺在栅绝缘层4上和/或上方形成的。栅氧化层10可以通过将栅极6的表面氧化从近似到的厚度而在栅极6的表面形成。
如图2C中的例子所示，利用干法蚀刻工艺将栅氧化层10图案化。在干法蚀刻工艺期间，将形成于栅极6上和/或上方的一部分栅氧化层10去除，从而将栅极6的上表面暴露出来。
LDD区8是利用栅氧化层10作为掩模在栅极6的两侧形成的。将离子注入所暴露的硅衬底1中，以便形成LDD区8，使得LDD区8与栅极6部分地重叠。在LDD区8内形成源区14和漏区16。
利用化学气相沉积(CVD)工艺，通过在栅氧化层10上和/或上方沉积绝缘层例如氮化硅(SiN)的方式在栅氧化层10侧壁的周围形成栅间隔物12。然后利用光刻工艺将氮化硅层图案化，以便形成栅间隔物12。
当将离子注入硅衬底1的所暴露的LDD区8内形成源区14和漏区16时，半导体器件就完成了。
半导体器件以这种方式制造不是没有缺点。例如，在形成LDD区以及源区和漏区时要求2keV或者更低的离子注入能量。因而，在离子注入工艺中可能会产生不稳定性。在离子注入工艺之后，必须要实施持续时间短的热处理例如尖峰(spike)热处理，这可以降低杂质的活化效率。作为将LDD离子直接注入到栅沟道并且通过热处理工艺将其扩散到栅沟道的下面的结果，LDD区和栅沟道的重叠区域增加了。如图3的例子所示，栅沟道的有效长度减小，这导致短沟道效应增加。此外，LDD区和栅沟道的重叠区域的增加导致严重的热载流子效应以及在栅极与源区和漏区之间产生更高的重叠电容。这种更高的重叠电容足以增加环形振荡器的延迟时间。

发明内容

本发明实施例涉及一种形成半导体器件的方法，该半导体器件能够控制短沟道效应。本发明实施例涉及一种半导体器件，其包括位于硅衬底上和/或者上方且用于将该硅衬底分成有源区和无源区的器件隔离层、位于该硅衬底上和/或者上方的栅极。栅氧化层可以在该栅极的侧壁附近形成，以将该栅极的侧壁的部分上部暴露出来。置于该硅衬底和该栅极之间的栅绝缘层，位于该栅极和该有源区上和/或者上方的外延层。该外延层能够具有蘑菇型的形状，并且在沟道内提供一个比该栅极和该栅绝缘层的宽度更大的宽度。轻掺杂漏(LDD)区形成于围绕该栅极的该硅衬底内。形成于该栅极侧壁周围的栅间隔物。形成于位于该栅间隔物的两侧的该硅衬底的表面内的源区和漏区。位于硅衬底上和/或者上方的保护层。
根据本发明实施例，在该硅衬底上和/或者上方可以将栅氧化层蚀刻至一厚度，其厚度比该外延层的厚度要薄。在蚀刻该栅氧化层之后，可以在该栅绝缘层、该栅氧化层、和位于该源区和漏区上的该外延层之间形成鸟喙。
本发明实施例涉及一种用于制造半导体器件的方法，包括下列步骤中的至少之一：在硅衬底上和/或者上方形成器件隔离层，以将该硅衬底分成有源区和无源区；在硅衬底上和/或者上方形成栅绝缘层；在该栅绝缘层上和/或者上方形成栅极；在该硅衬底上和/或者上方形成栅氧化层，将该栅极的上表面和一部分侧壁暴露出来；在该栅极和围绕该栅极的有源区上和/或者上方形成外延层，其宽度比该栅绝缘层的宽度要宽；在该栅极周围的该硅衬底的表面内形成LDD区；在该栅极的侧壁周围形成栅间隔物；通过将离子注入位于该栅间隔物两侧的该硅衬底的表面内形成源区和漏区；以及在该硅衬底上和/或者上方形成保护层。在形成该外延层之后，可以利用各向同性湿法蚀刻工艺在该栅极的侧壁周围将栅氧化层图案化。在形成该保护层之前，可以将该栅氧化层通过实施聚氧化处理蚀刻到比该外延层的厚度薄的厚度。
该栅氧化层和该栅绝缘层可以通过各向异性过蚀刻工艺同时图案化。该外延层可以通过匀质外延工艺来形成。该栅氧化层可以具有大约到之间的厚度。

附图说明

图1的例子示出了一个半导体器件；
图2A到2C的例子示出了一种用于制造半导体器件的方法；
图3的例子示出了一个半导体器件；
图4的例子示出了一个根据本发明实施例的半导体器件；
图5A到5D的例子示出了一种用于制造根据实施例的半导体的方法；
图6的例子示出了根据本发明实施例的半导体器件；
图7A到7E的例子示出了一种用于制造根据本发明实施例的半导体的方法；
图8的例子示出了根据这些实施例的半导体器件；
图9的例子示出了各个半导体器件的比较分析的模拟图；
图10A到10B的例子示出了各个半导体器件的与阈值电压和沟道长度相关的比较分析的曲线图；
图11A到11B示出了各个半导体器件的与工作电压-电流和泄漏电流相关的比较分析的曲线图；
图12的例子示出了各个半导体器件的与热载流子特性相关的比较分析的曲线图；
图13的例子示出了各个半导体器件的与重叠电容相关的比较分析的曲线图。

具体实施方式

如图4的例子所示，根据实施例所述的是一种半导体器件，其包括可以在硅衬底上和/或上方形成的器件隔离层102。器件隔离层102能够将硅衬底101分成有源区和无源区。在硅衬底101上和/或上方可以形成栅极106。在栅极106侧壁周围形成一个将栅极106的上部暴露出来的高度的栅氧化层108。栅绝缘层104可以置于硅衬底101和栅极106之间。在栅极106上和/或上方，尤其是在栅极106的有源区上和/或上方可以形成一个宽度比栅极106和栅绝缘层104的宽度更大的外延层110。外延层110可以形成为具有蘑菇样的形状。在栅极106周围的硅衬底101表面内可以形成LDD区112。在栅极106和栅氧化层108的侧壁的周围可以形成栅间隔物114。在靠近栅间隔物114的两侧部分的硅衬底101的表面内可以形成源区115和漏区116。最后，在硅衬底101的整个表面上和/或上方可以形成保护层118。
如图5A到5D的例子所示，用于制造根据实施例所述的半导体器件的方法包括在硅衬底101上和/或上方依次形成器件隔离层102、栅绝缘层104和栅极106。器件隔离层102可以利用浅沟槽隔离(STI)工艺在硅衬底101上和/或上方形成。器件隔离层102限定了有源区，实际的晶体管器件将在那里形成。
接着，利用沉积工艺在硅衬底101上和/或上方依次形成栅绝缘层104和栅金属层。栅绝缘层104可以由绝缘材料例如SiO2、SiON等组成。栅金属层可以由多晶硅、锗化硅(SiGe)等组成。栅金属层可以作为掩模使用，并且利用光刻工艺图案化，以形成栅极106。
如图5B所示，在栅极106的侧壁周围可以形成栅氧化层108。栅氧化层108能够利用沉积方法在硅衬底101和栅绝缘层104的整个表面上和/或上方形成。栅氧化层108可以通过将栅极106的表面氧化而在栅极106的表面上形成。栅氧化层108可以具有从大约到范围内的厚度，以减少栅极106和在栅极106两侧的源区115和漏区116之间的重叠电容。对栅氧化层108提供所述厚度范围是为了实现想要的LDD电阻。
栅绝缘层104和栅氧化层108能够利用各向异性过蚀刻(over-etching)工艺来图案化，在该工艺中，一部分栅绝缘层104直接留在栅极106和栅氧化层108的下面，其余部分除去。可以利用各向异性过蚀刻工艺将栅极106的上表面和一部分侧壁暴露出来。
如图5C所示，在栅极106以及源区115和漏区116上和/或上方可以形成外延层110。在位于外延层110下方的硅衬底101内可以形成LDD区112。外延层110可以利用匀质外延工艺在栅极106以及源区115和漏区116上和/或上方形成。外延层110可以在栅极106的暴露着的部分侧壁周围和栅极106的上表面形成。为了产生低电阻，可以将外延层110构造为具有蘑菇型的形状，其宽度大于沟道长度。
随后，利用包括栅氧化层108的栅极106作为掩模，将离子注入硅衬底101内，以便形成LDD区112，使得LDD区112与栅极106部分地重叠。
如图5D的例子所示，在栅极106和栅氧化层108的侧壁周围可以形成栅间隔物114。在硅衬底101内不与栅极106的空间位置对应的位置可以形成源区115和漏区116。在硅衬底101的整个表面上和/或上方可以形成保护层118。
在形成栅绝缘层104之后，可以利用化学气相沉积(CVD)工艺在硅衬底101和LDD区112上和/或上方沉积一个氮化硅(SiN)层。氮化硅层可以利用光刻工艺来图案化，以形成围绕栅极106和栅氧化层108的侧壁的栅间隔物114。
为了形成源区115和漏区116，将离子注入硅衬底101的暴露着的LDD区112。可以形成具有下结(underside junction)的源区115和漏区116。之后，可以实施热处理工艺，以便激活该注入的离子。
最后，可以利用低压化学气相沉积(LPCVD)工艺沉积诸如氮化硅(SiN)层的绝缘层，以便在硅衬底101上和/或上方形成保护层118。保护层118可以作为用于保护晶体管和蚀刻阻挡(etching-barrier)层的覆盖层(capping layer)。
如图6的例子所示，根据实施例所述的是一种具有栅氧化层108的半导体器件，可以将该栅氧化层108蚀刻为高度低于形成于源区115和漏区116上和/或上方的那部分外延层110。在栅绝缘层104、栅氧化层108和形成于源区115和漏区116上和/或上方的那部分外延层110之间可以形成鸟喙120。
如图7A到7E的例子所示，根据实施例所述，一种用于制造该半导体器件的方法可以包括在硅衬底101上和/或上方形成外延层110。可以在硅衬底101上和/或上方形成栅氧化层108，以使将它们置于栅极106的侧壁周围，并且随后可以利用各向同性湿法蚀刻方法将其除去。具体地，可以不将栅氧化层108完全除去，以使部分的栅氧化层108形成为其高度低于形成于源区115和漏区116上和/或上方的那部分外延层110的高度。如图7E的例子所示，在硅衬底上和/或上方可以形成鸟喙120、栅间隔物114、源区115和漏区116、以及保护层118。
在形成保护层118之前，可以利用聚氧化(polyoxidation)处理在栅绝缘层104、栅氧化层108，和形成于源区115和漏区116上和/或上方的那部分外延层110之间形成鸟喙120。鸟喙120可以有利于减少位于栅极106与源区115和漏区116之间的重叠电容，同时对沟道区中的栅绝缘层104的厚度也基本上没有影响。
栅间隔物114可以在栅极106和栅氧化层108的侧壁周围形成。源区115和漏区116可以在硅衬底101内不与栅极106对应的位置形成。
保护层118可以在硅衬底101的整个表面上和/或上方形成。栅间隔物114可以通过在硅衬底101上和/或上方利用CVD  艺沉积一个氮化硅(SiN)层并且利用光刻工艺将该氮化硅层图案化而形成。栅间隔物114可以在栅极106和栅氧化层108的侧壁周围形成。
具有下结的源区115和漏区116可以通过将离子注入硅衬底101的暴露的LDD区112内形成。然后实施热处理工艺，以激活注入的离子。可以利用LPCVD方法沉积诸如SiN层的绝缘层，以形成保护层118。保护层118可以作为保护晶体管和蚀刻阻挡层的覆盖层。
图8和9的例子示出了根据图4的例子所示的实施例的半导体器件和另一半导体器件的模拟图。根据实施例所述的半导体器件被构造为使得LDD区比右边所示的半导体器件具有从沟道表面算起更浅的结深。由于利用了外延层，硅衬底的上表面比右边所示的半导体器件中示出的衬底更高。因而，与右边的半导体器件相比，根据实施例所述的半导体器件能使注入LDD区的离子的量增加。这最终导致LDD区能够实现更厚的厚度，从而导致低电阻。
图10A的例子示出了根据实施例所述的半导体器件和另一半导体器件的阈值电压(Vtlin)的变化图，其是在依赖于沟道长度(Lmet)的恒定电流值下测得的。图10B的例子示出了基于依赖于沟道长度(Lmet)的跨导(transconductance，gm)所测得的根据实施例所述的半导体器件和别的半导体器件的阈值电压(Vtext)的变化。
图10A和10B的例子示出了考虑在依赖于沟道长度(Lmet)的恒定电流值下测得的阈值电压(Vtlin)和基于跨导(gm)测得的阈值电压(Vtext)图，根据实施例所提供的半导体器件即使减小沟道长度也能够保持更为一致的阈值电压。
图11A的例子示出了根据实施例所述的半导体器件和另一半导体器件的依赖于泄漏电流(Ioff)的工作电压-电流(Idsat)的变化图。图11B示出了根据实施例所述的半导体器件和另一半导体器件的依赖于漏感应(drain index)势垒降低(DIBL)的工作电压-电流(Idsat)的变化图。
如图11A的例子所示，依赖于根据实施例所提供的半导体器件的泄漏电流(Ioff)的工作电压-电流(Idsat)的变化与另一半导体器件的基本相等。因而，在相等的泄漏电流(Ioff)的条件下能够实现相等的工作电压-电流(Idsat)。根据实施例制造的半导体器件表现出基本上最小的劣化。
此外，短沟道效应与加重的DIBL成比例地加重。因此，如图11B的例子所示，在相等的工作电压-电流(Idsat)下与另一半导体器件相比，根据实施例制造的半导体器件表现出低的DIBL，因此，其能够实现短沟道效应的改善。
如图12的例子所示，根据实施例制造的半导体器件能够最小化栅极和在沟道区下的LDD区之间的重叠面积以及从LDD区到该沟道区的电场，由此实现热载流子效应的减小。如图13的例子所示，根据实施例制造的半导体器件还能够减小栅极和漏区之间的重叠电容。
根据实施例所述的半导体器件及其制造方法有利之处在于，它们能够减小栅极和源/漏区之间的重叠电容，最小化短沟道效应和热载流子效应。根据实施例所述的LDD区和源/漏区的形成使得在不降低离子注入能量的情况下获得浅的从沟道表面算起的结深成为可能，并且因而提供离子注入工艺的稳定性。由于使用快速热退火(RTA)热处理而不是尖峰退火工艺，因此能够获得离子的稳定的激活。这具有通过减少在制造期间为实施另外的工艺所需的另外的设备来降低总的制造成本的效果。
尽管这里对本发明实施例已经进行了说明，但是应该理解，本领域技术人员能够设计出其他许多的落在本说明书的原理的精神和范围内的变化和实施方式。特别是，对于本说明书，附图和所附权利要求的范围内的对象组合布置的构件和/或布置来说，各种变例和变化都是可能的，在这些构件和/或布置的变例和变化之外，对本领域技术人员来说，替代的使用也是显而易见的。
本申请要求享受于2006年9月13日提交的韩国专利申请10-2006-0088417号的优先权，这里将其引入作为参考，如同将其全文阐述于此。