镀的端头及利用电解镀形成其的方法

摘要

本发明涉及镀的端头及利用电解镀形成其的方法。一种多层电子元件包括与多个内部电极交替插入的多个电介质层。内部和/或外部锚接片还可以与电介质层选择性地交替插入。内部电极和锚接片的部分沿着电子元件的周围以各组暴露。在给定组中每个暴露部分在距其它暴露部分预定距离内，使得可以通过沉积并控制暴露的内部导电部件的选定者之间薄膜镀材料的桥接来形成端头结构。电解镀可以与可选的清洁和退火步骤结合来采用，从而形成铜、镍或其它导电材料的直接镀部分。一旦初始薄膜金属直接镀到元件周围，其上可以镀不同材料的附加部分。

权利要求

1.一种多层电子元件，包括：

多个电介质层，每个电介质层通过边缘被横向限定；

多个内部电极，在所述多个电介质层之间选择性地交替插入，其中所述多个内部电极的选定部分延伸到所述多个电介质层的至少一个边缘且以各组沿该至少一个边缘暴露，所述内部电极和电介质层的交替插入的结合形成特征在于各最顶和最底表面的单片组件，其中形成在所述多个内部电极的暴露部分上的氧化物累积被移除；以及至少一个电化学沉积物部分，包括沿着所述多层元件的周围形成且连接每个各组内所述多个电极的暴露部分的薄膜镀材料，其中所述至少一个电化学沉积物部分包括钯、锡、金、银、或锡-铅合金。

2.如权利要求1所述的多层电子元件，其中每个各组内所述多个内部电极的相邻暴露部分之间的距离不大于10微米。

3.如权利要求1所述的多层电子元件，还包括多个内部锚接片，选择性地交替插入在所述多个电介质层之间且延伸至所述各组中所述多个电介质层的至少一个边缘并沿该至少一个边缘暴露。

4.如权利要求3所述的多层电子元件，其中每个各组内所述多个内部电极和所述多个内部锚接片的相邻暴露部分之间的距离不大于10微米。

5.如权利要求3所述的多层电子元件，其中暴露的内部电极和内部锚接片的相邻组之间的距离为任何给定组中暴露的内部电极和内部锚接片之间的距离的至少两倍大。

6.如权利要求1所述的多层电子元件，其中所述至少一个电化学沉积物部分包括镍或铜之一。

7.如权利要求1所述的多层电子元件，还包括形成在所述至少一个电化学沉积物部分之上的镀材料的附加部分。

8.如权利要求7所述的多层电子元件，其中所述至少一个电化学沉积物部分包括镍且所述镀材料的附加部分包括锡。

9.如权利要求7所述的多层电子元件，其中所述至少一个电化学沉积物部分包括铜且所述镀材料的附加部分包括镍的第一部分和锡的第二部分。

10.如权利要求1所述的多层电子元件，其中所述多个内部电极包括镍、铂、银或银-钯合金之一。

11.如权利要求1所述的多层电子元件，其中所述多个内部电极和所述多个内部锚接片的暴露部分沿着所述多层电子元件的周围以一个或更多列对齐。

12.如权利要求11所述的多层电子元件，其中给定列中每个暴露的内部电极部分和暴露的内部锚接片部分以距离所述给定列中所述暴露的内部电极部分和暴露的内部锚接片部分的至少另外一个小于8微米的距离沿着所述多层电子元件的周围被暴露。

13.如权利要求12所述的多层电子元件，其中选定的各成列的组中选定的相邻内部电极和内部锚接片之间的距离朝所述单片组件的最顶和最底表面比在所述组件的内部层处更靠近。

14.如权利要求12所述的多层电子元件，还包括选择性地提供在所述单片组件的所述最顶和最底表面的一个或更多上的多个外部锚接片。

15.如权利要求14所述的多层电子元件，其中所述多个内部电极的暴露部分、所述多个内部锚接片的暴露部分和所述多个外部锚接片在所述多层电子元件的选定周围部分处以一个或更多列对齐，且其中各所述电化学沉积物部分沿着所述一个或更多列的每个形成且形成到所述单片组件的提供有所述外部锚接片的所述最顶和最底表面中的选定表面上。

16.如权利要求1所述的多层电子元件，其中所述多个内部电极包括相反的第一和第二极性的电容器板，且其中所述多个内部电极的暴露部分以包括第一极性内部电极的至少一个列和包括第二极性内部电极的至少一个列对齐。

17.如权利要求1所述的多层电子元件，其中所述多个内部电极以基本交叉梳状构造来配置，多个电极接片部分从选定内部电极的一个或更多选定侧面延伸，使得该电极接片部分在该多层电子元件上的周围位置处以预定数目的对齐列暴露。

18.如权利要求17所述的多层电子元件，其中所述多个对齐列的预定数目在4到40的范围。

说明书

镀的端头及利用电解镀形成其的方法

技术领域

[0001] 本 发明 主 题 总 地 涉 及 用于 多 层 电 子 元 件 的改 善 的 端 头 特 征(terminationfeature)，更具体而言，涉及用于多层电子元件例如电容器、电阻器、电感器等或用于集成无源元件的镀的端头。本发明主题的端头设计利用内部和/或外部电极接片(electrode tab)的选择性布置从而利于镀的电连接的形成。优选地通过消除或大大简化普通厚膜端头条的设置进行外部连接。

背景技术

[0002] 很多现代电子元件封装为单片器件(monolithic device)，且可在单个芯片封装中包括单个元件或多个元件。这样的单片器件的一个具体例子是多层电容器或电容器阵列，关于公开的技术特别令人关注的是具有交叉梳状内部电极层和相应的电极接片的多层电容器。包括交叉梳状电容器(IDC)技术特征的多层电容器的例子可见于美国专利No.5880925(DuPre等)和No.6243253B1(DuPre等)。其它单片电子元件对应于将多个无源元件集成到单个芯片结构中的器件。这样的集成无源元件可提供以多层配置形成并封装为单片电子器件的电阻器、电容器、电感器和/或其它无源元件的选择组合。

[0003] 对于各种单片电子元件经常需要选择端头来形成电连接。需要多个端头来提供到集成单片器件的不同电子元件的电连接。多个端头还经常与IDC和其它多层阵列结合使用以减小不期望的电感水平。多个端头形成在多层元件中的一种示例性方法是穿过芯片结构的选定区域钻通孔(via)并用导电材料填充通孔，使得电连接形成于器件的选定电极部分之间。

[0004] 形成用于本发明主题的器件的外部端头的另一方法是将玻璃母体(glassmatrix)中的银或铜的厚膜条应用到内部电极层的暴露部分，然后在端头条上镀额外的金属层使得一部分可焊到衬底上。具有通过烧制的端头和镀在其上的金属膜形成的外部电极的电子元件的例子公开在美国专利No.5021921(Sano等)中。端头的应用经常难以控制且随着芯片尺寸的减小会变得成问题。美国专利No.6232144B1(McLoughlin)和No.6214685B1(Clinton等)涉及用于在电子器件的选定区域上形成端头的方法。

[0005] 电子元件的不断缩小的尺寸使得以所需精度在预定区域中印制端头条非常困难。厚膜端头条通常利用机器施加，该机器抓取芯片并利用专门设计的和/或雕刻的(engraved)轮应用选择的端头。美国专利No.5944897(Braden)、No.5863331(Braden等)、No.5753299(Garcia等)和No.5226382(Braden)公开了与应用端头条到芯片结构相关的机械特征和步骤。电子芯片器件的减小的元件尺寸或增加的端头接触数目会导致超出常用端头机械的分辨率极限。

[0006] 试图应用选择端头时会引起的其它问题包括端头焊区(termination land)的偏移、使得内部电极接片暴露或完全错开的端头定位错误、以及遗漏包绕(wrap-around)端头部分。当应用太薄的类似涂料的端头材料的涂层时或者当一部分端头涂层涂抹到另一部分中导致短路的端头焊区时，还会引起其他问题。关于为单片器件提供电端头的这些和其他考虑导致需要为电子芯片元件提供廉价且有效的端头特征。

[0007] 根据元件小型化以及提供不短路到一起的端头的考虑，特别是当在电路板上接近地定位多个元件时，美国专利No.6380619(Ahiko等)提供了具有外部电极的芯片型电子元件，所述外部电极与陶瓷衬底的侧表面间隔开预定距离。更特别地，公开了具有与常规五面(five-sided)端头相反的三面端头的电子元件。这些具有三面端头的元件更易于以彼此相邻的关系设置而不使不同的元件端头短路在一起。Ahiko等人的专利中公开的一些实施例包括应用到各电极的暴露部分的电镀膜。

[0008] 与端头应用有关的另一已知选项涉及使多个单独衬底元件与遮障掩模(shadow mask)对准。构件可装载到特别设计的固定装置中，诸如美国专利No.4919076(Lutz等)所公开的，然后穿过掩模元件溅射。这通常是非常昂贵的制造工艺，因而需要其它有效而更节省成本的端头制备。

[0009] 美国专利No.5880011(Zablotny等)、No.5770476(Stone)、No.6141846(Miki)和No.3258898(Garibotti)分别研究了形成用于各种电子元件的端头的各方面。

[0010] 另外的涉及形成多层陶瓷器件的方法的背景参考文献包括美国专利 No.4811164(Ling 等 )、No.4266265(Maher)、No.4241378(Dorrian)、 及No.3988498(Maher)。

[0011] 尽管在电子元件及其端头领域各方面和替代特征是已知的，但是没有一种设计基本解决这里讨论的所有问题。所有前述美国专利的公开在此引入作为参考。

发明内容

[0012] 本发明主题意识到且处理各种前述缺陷、以及关于电端头和相关技术的特定方面的其它缺陷。因此，一般地说，本公开技术的主要目的是改进用于电子元件的端头特征。更具体地，该公开的端头特征被镀且被设计来消除或大大简化用于端头的通常沿着单片器件(monolithic device)的一部分印制的厚膜条。

[0013] 本公开技术的另一主要目的是提供一种途径从而通过内部电极部件的设置和附加锚接片(anchor tab)的可选布置来引导镀的端头的形成。内部电极部件和附加锚接片两者都可促进稳固且可靠的外部镀层的形成。通常不提供内部电连接的锚接片可被提供以用于增强的外部端头连接性、更好的机械完整性以及镀材料的沉积。暴露的内部导电部件(包括电极和锚接片)的位置使得能够以“自确定”工艺沉积和形成镀的端头结构。

[0014] 本发明的再一主要目的是提供用于电子元件的端头特征，由此通常的厚膜端头条被消除或者被简化，且对于给定元件仅需要镀的端头来实现许多外部电极连接。根据本公开技术的镀材料可包括金属性导体、电阻材料、以及/或者半导体材料。

[0015] 本端头技术的再一主要目的是可依照各种多层单片器件使用端头特征，所述单片器件包括例如低电感陶瓷电容器和电容器阵列、多层陶瓷电容器和电容器阵列、以及集成无源元件。集成无源元件可包括电阻器、电容器、变阻器、电感器、平衡-不平衡变压器(balun)、耦合器(coupler)、以及/或者其它无源元件的选择性组合。

[0016] 公开的本主题的所得优点在于可以实现用于电子元件的端头特征而不需要通过端子机械(termination machine)来施加，因此提供产生具有其他情况不能达到的分辨水平的外部端头的能力。这样的提高的端头分辨率还使得能够在给定元件面积中设置更多端头并以精细得多的节距(pitch)设置端头，因此减小与这样的端头相关的总ESL值。

[0017] 本技术的一般目的是提供一种实现有效的焊料基(solder base)的端头特征，其对焊料浸出(leaching)具有降低的敏感性且还具有减小的绝缘电阻。本技术的另一一般目的是提供一种实现用于导线键合的有效金属基的端头特征。换言之，利用当前电镀某些材料(例如镍或金)的能力，目的是能够提供用于导线键合的端头。暴露的电极部分和锚接片部分的构造设计为使得选定的相邻暴露接片部分设置有镀的端头材料而不同的端头位置之间没有不需要的桥接。

[0018] 本发明的再一目的是可依照多种不同的端头构造利用本公开技术，包括外部端头的各种数目和放置。可以依照这里公开的各种不同的镀技术通过在电子元件的周围上设置暴露的导电部件而在自确定的位置处形成镀的端头。

[0019] 本镀端头技术的再一目的是促进以合算且可靠的方式生产更便宜且有效的电子元件。能实现该目的的一个关键原因是本端头镀工艺利用“批(batch)”处理代替单独端头。

[0020] 本发明技术的另外优点包括形成用于电子元件的薄膜端头结构，其以精确的端头形状和对齐选择性地形成在自确定的位置中。所得端头结构和电子元件表现出可靠的电和机械特性，包括低挥发的组分散发。

[0021] 本发明主题另外的目的和优点阐述于这里的详细说明中，或者通过这里的详细说明而对本领域普通技术人员来说将变得明显。另外，本领域普通技术人员还应理解，借助本参考文献，对于具体示出、参考、以及论述的特征的修改和变更可以在该公开的技术的各种实施例和用途中实践而不偏离其精神和范围。这样的变更可包括但是不限于：等价手段和特征的替换；用于那些示出的、参考的、或者论述的部件的材料替换；以及各种部件、特征的功能的、操作的、或者位置的颠倒；等等。

[0022] 此外，将理解，本发明主题的不同实施例以及不同的当前优选实施例可包括本公开的特征或部件的各种组合或配置，或者它们的等价物(包括未特别显示在图中或者阐述在该详细说明中的特征的组合或其配置)。

[0023] 本发明主题的第一示例性实施例涉及包括多个电介质层、多个内部电极和至少一个电化学沉积物部分的多层电子元件。所述多个电极层分别通过边缘被横向限定，且内部电极层在所述多个电介质层之间选择性地交替插入(interleave)，使得内部电极的选定部分延伸到所述多个电介质层的至少一个边缘且以各组沿该至少一个边缘暴露。所述内部电极和电介质层的交替插入的结合形成了特征在于各最顶和最底表面的单片组件。所述至少一个电化学沉积物部分对应于沿着所述多层元件的周围形成从而连接各自组内所述多个内部电极的暴露部分的薄膜镀材料。

[0024] 在某些更具体的实施例中，内部锚接片也交替插入在所述多个电介质层之间且沿所述多个电介质层的至少一个边缘暴露。外部锚接片还可以提供在所述单片组件的所述最顶和/或最底表面上。锚接片可以在与电极层的暴露部分相同的组中被暴露。在某些实施例中，各自组内内部电极(及可选的锚接片)的暴露部分之间的距离不大于约10微米，且在另一些实施例中小于约8微米。任何给定组的暴露的内部电极(及可选的锚接片)的相邻组之间的距离可为任何给定组中暴露的内部电极(和可选的锚接片)之间的距离的至少两倍。在另外的实施例中，暴露的组以列对齐且各列的选定列中选定的相邻内部电极和内部锚接片之间的距离朝向单片组件的最顶和最底表面比在内部层处更接近。

[0025] 比较无电和电解沉积物，应理解，无电沉积物可包括诸如铜(Cu)、镍-磷(Ni-P)、镍-硼(Ni-B)、钯(Pd)、银(Ag)和金(Au)，而电解沉积物可包括铜(Cu)、纯(即不是合金的)镍(Ni)、钯(Pd)、银(Ag)、金(Au)、锡(Sn)、锡-铅(Sn-Pb)、锡-镍(Sn-Ni)或其它沉积物。通常，纯镍电解镀应该具有镀的镍与内部镍电极结合的优点，这是无电化学不可达到的。另外，由于与电解液相比溶液化学成分的更大消耗，对于无电沉积物通常需要附加的控制。与电解镀相比，一些无电溶液具有在没有金属暴露的区域中析出(plate out)的倾向。硬金(hard gold)只能电解沉积。与无电沉积物相比，相同金属的电解沉积物通常将具有不同的晶粒结构和机械特性，从而镀的类型可以通过已知分析方法如DPA和SEM/TEM分析来检测。然而，与厚膜端头相比，无电和电解镀都具有相同的系列优点，包括与金属-玻璃厚膜复合材料沉积物相比所沉积金属的更高的电导率。

[0026] 直接镀到多层电子元件周围的薄膜电化学沉积物在一些实施例中可对应于铜(Cu)或在其它实施例中对应于镍(Ni)。另外的材料可代替镍或铜被使用，包括钯(Pd)、锡(Sn)、金(Au)、银(Ag)、或锡(Sn)铅(Pb)合金或其它合金。薄膜材料的附加部分可提供在初始部分例如铜或镍或其它材料上。这些可选择性地包括诸如镍、锡、金或其它的材料。

[0027] 本发明主题同样涉及与根据所公开的技术形成多层电子元件有关的方法。这样的方法的一个示例性实施例包括步骤：提供多个电子元件，提供具有电偏置的电解镀溶液，且将所述多个电子元件完全浸在所述镀溶液中预定时间量。电子元件分别包括多个绝缘衬底层，所述绝缘衬底层选择性地与多个内部导电部件交替插入。内部导电部件的选定部分暴露在沿每个电子元件的周围的位置处，从而在镀溶液中的浸入能够使镀材料沉积在每个电子元件的选定的暴露导电部分处。通过控制暴露的内部导电部件的选定者之间镀材料的桥接而发展出各端头结构。在一些实施例中，多个电子元件浸在电解镀溶液中的所述预定时间量对应于累积镀材料至大于约1微米的厚度所需要的时间。在其它实施例中，期望累积镀材料至约2微米和约20微米之间的厚度。

[0028] 在一些更具体的实施例中，镀溶液是镍或铜电解液，例如但不限于具有控制的pH水平的铜酸溶液或氨基磺酸镍溶液。浸在这些示例性镀溶液中之前，电子元件可在初始经历清洁步骤从而从元件去除任何氧化物。当内部导电部件由镍形成时，该预清洁步骤在去除任何镍氧化物的累积方面尤其有利。该清洁步骤可包括元件在酸性预清洁溶液中浸、化学抛光、和/或机械搅动(例如整体研磨)。在所公开的电解镀步骤之后，元件可以可选地经历退火步骤，由此元件被加热从而在一些实施例中提高元件和端头的强度和整体性(integrity)。不同材料的附加层还可以镀在初始直接电镀的部分之上。

[0029] 本发明主题的另外的实施例，在本概述部分不一定要表达，可包括和结合上面概述的实施例中参考的特征或者部件、以及/或者本申请中另外论述的特征和部件的方面的各种组合。

[0030] 本领域普通技术人员在阅读本说明书的其余部分的基础上将更好的理解这样的实施例的特征和方面，以及其它。

附图说明

[0031] 在说明书中阐述了针对本领域技术人员的本发明主题及其优选实施方式的充分而可行的描述，说明书参照了附图，附图中：

[0032] 图1A示出了用于多层交叉梳状电容器的已知示例性电极层构造的大体顶分解视图；

[0033] 图1B示出了具有例如图1A所示的已知示例性实施例的内部电极层构造的示例性多层交叉梳状电容器的大体侧透视图；

[0034] 图2A示出了根据本发明主题的用于多层交叉梳状电容器的示例性内部电极层及锚接片(anchor tab)构造的大体顶分解视图；

[0035] 图2B示出了根据本发明主题的具有例如图2A所示的内部电极和锚接片部分的示例性多层交叉梳状电容器的大体侧透视图；

[0036] 图3A示出了用于多层电容器的已知示例性内部电极层构造的大体顶分解视图；

[0037] 图3B示出了根据本发明主题的用于多层电容器的示例性内部电极层和锚接片构造的大体顶分解视图；

[0038] 图4A示出了根据本发明主题的具有例如图3B所示的内部电极和锚接片部分的示例性多层电容器的大体侧透视图；

[0039] 图4B示出了根据本发明主题的示例性多层交叉梳状电容器的大体侧透视图，特征在于内部电极和锚接片部分暴露在示例性电容器构造的四个选定面上；

[0040] 图5A和5B分别示出了在示例性多层电容器实施例中使用的已知电极层构造的大体顶视图；

[0041] 图5C示出了具有例如图5A和5B的已知示例性图示的电极层构造的示例性多层电容器实施例的总的侧透视图；

[0042] 图6A和6B 分 别 示 出 了 根 据 本 发 明 主 题 的 用 于 在 具 有 角 端 头(cornertcrmination)的多层电容器实施例中使用的示例性“T形”电极层构造的大体顶视图；

[0043] 图6C示出了根据本发明主题的具有例如图6A和6B所示的电极层构造的示例性多层电容器实施例的大体侧透视图；

[0044] 图6D和6F示出了与图6C类似且具有例如图6A和6B所示的电极层构造的示例性多层电容器实施例的供选实施例；

[0045] 图6E示出了具有镀的端头的图6D的实施例，该镀的端头根据本发明主题应用且还以安装该实施例到衬底的示例性取向绘示；

[0046] 图6G示出了具有镀的端头的图6F的实施例，该镀的端头根据本发明主题应用且还以安装该实施例到衬底的示例性取向绘示；

[0047] 图7A示出了具有暴露的电极接片的示例性电容器阵列的大体侧透视图；

[0048] 图7B示出了根据本发明主题的具有镀的端头的示例性电容器阵列的大体侧透视图；

[0049] 图8A示出了根据本发明主题的具有镀的端头的示例性多层交叉梳状电容器的大体侧透视图；

[0050] 图8B示出了根据所公开的技术的具有示例性镀的端头的示例性多层交叉梳状电容器沿图8A的平面剖面线A-A取得的侧剖视图；

[0051] 图9A示出了根据所公开的技术具有暴露的电极接片和另外的锚接片的示例性单片集成无源元件的带有轻微顶透视的大体侧视图；

[0052] 图9B示出了根据本发明主题的具有镀的端头的示例性单片集成无源元件的带有轻微顶透视的大体侧视图；

[0053] 图10A示出了根据本公开技术的具有定位且暴露用于形成“I形”端头的电极和锚接片的示例性多层电子元件的大体侧剖视图；

[0054] 图10B示出了具有“I形”端头的示例性多层电子元件的大体侧剖视图，所述“I形”端头例如通过使图10A所示的实施例经历根据本发明主题当前公开的选定镀工艺而形成；

[0055] 图11A示出了根据本公开技术的具有定位且暴露用于形成“J形”端头的电极和锚接片的示例性多层电子元件的大体侧剖视图；

[0056] 图11B示出了具有“J形”端头的示例性多层电子元件的大体侧剖视图，所述“J形”端头例如通过使图11A所示的实施例经历根据本发明主题当前公开的选定镀工艺而形成；

[0057] 图12A示出了根据本公开技术的具有定位且暴露用于形成“U形”端头的电极和锚接片的示例性多层电子元件的大体侧剖视图；

[0058] 图12B示出了具有“U形”端头的示例性多层电子元件的大体侧剖视图，所述“U形”端头例如通过使图12A所示的实施例经历根据本发明主题当前公开的选定镀工艺而形成；

[0059] 图13A和13B分别示出了用于在多层电容器实施例中使用的根据本发明主题的示例性“J形”电极层构造的大体顶视图；

[0060] 图13C示出了根据本发明主题的具有例如图13A和13B所示的“J形”电极层构造的示例性多层电容器实施例的大体侧透视图；

[0061] 图14A和14B分别示出了用于在多层电容器实施例中使用的根据本发明主题的示例性“T形”电极层构造的大体顶视图；

[0062] 图14C示出了根据本发明主题的具有例如图14A和14B所示的“T形”电极层构造的示例性多层电容器实施例的大体侧透视图；

[0063] 图15A和15B分别示出了用于在多层电容器实施例中使用的根据本发明主题的示例性矩形电极层构造的大体顶视图；

[0064] 图15C示出了根据本发明主题的具有例如图15A和15B所示的矩形电极层构造的示例性多层电容器实施例的大体侧透视图；

[0065] 图16A和16B分别示出了根据本发明主题的用于在多层电容器实施例中使用的实现相对的角端头的示例性电极层构造的大体顶视图；

[0066] 图16C示出了根据本发明主题的具有例如图16A和16B所示的电极层构造的示例性多层电容器实施例的大体侧透视图；

[0067] 图16D示出了提供有根据本发明主题的镀的端头并以示例性安装配置取向的图16C的示例性多层电容器实施例的大体侧透视图；

[0068] 图17A和17B分别示出了根据本发明主题的用于在多层电容器实施例中使用的具有多个侧接片(side tabs)和延伸的端部的示例性电极层构造的大体顶视图；

[0069] 图17C示出了根据本发明主题的具有例如图17A和17B所示的嵌入电极层构造的示例性多层电容器实施例的大体侧透视图；

[0070] 图18描绘了根据当前所公开的技术的示例性端头化的(terminated)多层电容器；

[0071] 图19A示出了图18的多层电容器沿线B-B和C-C取得的示例性剖面，具体描绘了在多层电容器的仅覆盖层中内部锚接片的使用；

[0072] 图19B示出了图18的多层电容器沿线B-B和C-C取得的示例性剖面，具体描绘了在多层电容器的覆盖层和有源层中内部锚接片的使用；

[0073] 图19C示出了图18的多层电容器沿线B-B和C-C取得的示例性剖面，具体描绘了在多层电容器的覆盖层和有源层中内部锚接片的使用，所述多层电容器具有减小的有源层数目和相应的电容；

[0074] 图19D示出了图18的多层电容器沿线B-B和C-C取得的示例性剖面，具体示出了在多层电容器的覆盖层中公共电极层的使用；

[0075] 图20描绘了根据本公开技术的示例性端头化的多层电容器；

[0076] 图21A和21B分别示出了图20的多层电容器沿线D-D和E-E取得的示例性剖面，具体示出了该电容器器件的角圆化之前和之后选定器件角的大体形状；

[0077] 图21C示出了图20的多层电容器沿线D-D和E-E取得的示例性剖面，具体示出了覆盖层锚接片和电容器端部裕量之间的示例性长度关系；

[0078] 图22示出沿线D-D和E-E取得的多层电容器的示例性剖面的特写视图，具体示出了覆盖层锚接片朝向电容器的顶和/或底表面以增加的靠近关系的放置；

[0079] 图23A示出多层电容器组件的示例性部分，所述示例性部分可经历例如图23B所示的大体“V形”的切割从而产生多个电容器，之后如图23C所示可出现稍微的额外角圆化；

[0080] 图24示出根据本公开技术的示例性端头化的多层电容器；

[0081] 图25示出沿平面F截取的图24的多层电容器的示例性剖面，描绘了根据本发明主题的示例性镀的端头的各种视觉特征；

[0082] 图26A示出了图25所示的电容器剖面的区域G的示例性详细视图，说明了根据本发明主题的示例性镀的端头的附加的各种视觉特征；

[0083] 图26B示出了图25所示的电容器剖面的区域G的示例性详细视图，说明了根据本发明主题的用于无金属渗透(non metal penetration)实施例的示例性镀的端头的附加的各种视觉特征；及

[0084] 图27提供了根据本发明主题设计的高密度周围端头(HDPT)电容器中单点ESL测量对端子数的关系的曲线图示。

[0085] 本说明书和附图中附图标记的重复使用意在表示本发明主题的相同或类似的特征、元件或步骤。

具体实施方式

[0086] 如上面发明内容部分中所提及的，本发明主题涉及用于单片电子元件的改善的端头特征。

[0087] 本端头方案利用结构诸如单片电容器阵列、多层电容器(包括具有交叉梳状电极构造的多层电容器)、集成无源元件、以及其它电子芯片结构的暴露的电极部分。额外的锚接片可嵌入在这样的单片元件中从而提供堆叠的多个暴露的内部导电部分，镀的端头可沿器件的周围形成于且稳固地定位于其上。

[0088] 通过在芯片器件的选定顶和/或底表面上提供额外的锚接片，包绕的镀的端头可形成为沿芯片的侧面延伸到顶和底层的一个或更多。在某些应用中需要这样的包绕端头以便于芯片到印刷电路板或其它合适衬底的焊接。沿整个侧面延伸而不包绕到顶和/或底层的暴露的接片可通过设置锚接片到器件的顶和底覆盖层的各个角半径部分中来形成，因此促成无焊区端头(land-lesstermination)，其也能够使焊料良好浸润到印刷电路板或其它安装表面。

[0089] 本发明的镀技术和锚接片特征可根据多种不同的单片元件来使用。图1A和1B示出已知交叉梳状电极层构造的外观(aspect)，其中电极接片基本延伸到且暴露于多层元件的两个选定侧面。根据本发明主题的镀的端头的外观随后关于图2A和2B给出，其还涉及具有器件的两个选定侧面的暴露导电部分的多层元件实施例。

[0090] 图3A示出了具有用于在多层电子器件的一个选定侧面暴露的电极接片的已知电极层构造的外观。图3B和4A分别涉及图3A所示的示例性实施例的改进，为示例性多层电容器提供暴露于电容器的一个选定侧面的内部电极接片且特征在于根据本技术的锚接片。图4B涉及具有根据本发明主题的暴露于元件的四个选定侧面的内部电极接片和锚接片的示例性多层交叉梳状元件。

[0091] 本发明主题的另外的示例性实施例分别涉及图6A到6G示出的多层电容器构造，其分别是对图5A至5C的示例性多层电容器构造的改进。多层电容器构造的另外的示例性分别显示在图13A至13C、14A至14C、15A至15C、16A至16D以及17A至17C中。所公开技术的另外的实施例参考图7A和7B的示例性电容器阵列示出。然后图8A和8B示出本主题的镀的端头特征的外观，同时图9A和9B涉及具有根据本发明主题的选择端头的示例性集成无源元件。作为可以使用本公开技术的更特别的示例，图10A和10B描述了“I形”端头的外观，同时图11A和11B描绘了“J形”端头的外观，图12A和12B描绘了“U形”端头的外观。图18A和图19A至19D示出在本技术的多层电容器中引入锚接片、有源电容器电极和公共电极的示例性变型。图20、图21A至21C和图22更具体地示出与在多层电子元件的覆盖层中设置锚接片有关的示例性外观。图23A至23C分别描绘示例性V切口切割选项，其促成用于本发明主题的实施例的基本斜的且最终圆化的边缘和角。图24、25和26示出与本发明的镀的端头相关的特定示例性特征，图27提供与本公开技术的示例性实施例相关的ESL值的曲线表示，所述示例性实施例具有较高数量和密度的所得周围端头。

[0092] 应注意，这里给出的每个示例性实施例不应暗示本公开技术的限制。更特别地，可以用所公开的镀步骤和结构来使用与所示出的那些不同的电极构造。作为一个实施例的一部分示出或描绘的特征可以与另一实施例结合使用从而产生其它实施例。另外，某些特征可与未提及但是执行相同、相似或等价的功能的类似器件或特征互换。

[0093] 现在将详细参考所公开技术的当前优选实施例。参照附图，图1A示出用于多层交叉梳状电容器或电容器阵列的具有电极接片(electrode tab)14的电极层10和12的已知示例性构造。电极层平行布置，接片14从层延伸，使得从交替的电极层10和12延伸的电极接片沿各自列对准。该示例性图示描绘了具有对应的接片14的四个这样的电极层，但是与本技术一起使用的通常的布置在一些情况下可以含有多得多的电极层和各自的接片。该特征提供产生具有大范围电容值的电容元件的选择(通过选择电极的数量)。

[0094] 图1A的示例性电极层构造不代表完成的电容器实施例。相反，图1A为示例性电容器和电容器阵列构造的中间外观提供参考。图1A的电极层构造可以依照例如图1B所示的示例性多层交叉梳状电容器使用。

[0095] 交叉梳状电容器通常含有设置在例如图1B的示例性交叉梳状电容器构造16中所见的电介质材料18的主体(body)内的多个电极层，例如图1A所示的那些。电极层10和12设置在电介质材料18中，使得电极接片14延伸至且暴露于IDC实施例16的两个侧面。
用于这样的电极层的示例性材料可包括铂、镍、银、钯银合金、这些材料的其它合金、或者其它合适的导电物质。电介质材料18可包括具有低温玻璃(low-fire glass)的氧化铝、钛酸钡、氧化锌、或者其它合适的陶瓷或玻璃粘结(glass-bonded)材料。作为替代，电介质可以是通常用作电路板材料的有机化合物例如环氧树脂(有或没有陶瓷混合在其中，有或没有玻璃纤维)、或者其它常用作电介质的塑料。在这些情况中导体通常是铜箔，其被化学蚀刻从而提供图案。

[0096] 示例性IDC实施例16可替代地被看作在器件的部分20中交替的电极层和电介质层的多层构造。IDC 16的特征通常还在于最顶部的电介质层22和最底部的电介质层24，其可被构建为基本厚于IDC构造16的其它电介质层部分。这样的电介质层22和24充当覆盖层以保护器件且提供充分的块体(bulk)来承受烧制成电容器主体的玻璃/金属料的应力。已知的电容器实施例已经使用了图1B的多层布置，本发明主题依照这里公开的额外特征利用这样的构造16的外观。

[0097] 结合图1A的已知示例性电极层构造的例如图1B的多层IDC元件16的特征在于暴露在IDC元件16的两个选定侧面的电极部分14。多层元件中可以采用其它示例性内部电极构造，使得内部电极部分暴露在器件的不同位置和/或不同数目的侧面上。

[0098] 例如，考虑图3A的分解视图所示的示例性内部电极层构造。交替的电极层26和28提供有朝向单个选定方向延伸的电极接片部分30。用于每组交替的电极层的电极接片
30优选以堆叠构造布置，使得例如来自电极层26的接片30以两个各自列对准。对于电极层28的接片30优选采用类似的对准形式。利用图3A的示例性内部电极构造的多层电容器或其它无源元件通常被配置使得电极接片部分30暴露于元件的单个选定面上。

[0099] 再一示例性内部电极层构造提供暴露于多层交叉梳状元件的四个面上的电极接片。这样的内部电极层可类似于图1A所示的构造，其中每个交替的电极层10和12在与接片部分14从其延伸的侧面相邻的层的侧面上具有额外的接片部分。

[0100] 再一示例性电极层构造和相应的多层电容器实施例分别描绘在图5A至5C中。在电介质材料36的主体中例如图5A中的第一多个内部电极层32与例如图5B中的内部电极层34交替交插(interleave)从而形成例如图5C中的多层电容器38。在这样的示例性多层元件38中，一组电极层32或34的部分40暴露于元件38的侧面42上。另一组电极层32或34的部分于是暴露在器件的与侧面42相反的侧面上(图中未示出)。

[0101] 再参照图1B，用于IDC实施例16和用于其它单片电子元件的普通常规端头包括印制和烧制的玻璃母体中的银、铜、或其它合适金属的厚膜条，其上镀有镍层从而提高浸出阻力(leach resistance)，接着是锡或焊料合金层，其保护镍免于被氧化且促成易焊端头。

[0102] 依照这样类型端头的厚膜条通常还需要通过端头机械(terminationmachine)和印制轮(printing wheel)或其它合适的元件的印制实施从而转移载金属的糊。这样的印制硬件会具有分辨率限制，使得难以施加厚膜条，尤其是施加到较小芯片。IDC 16或其它电子元件的一般现有尺寸是沿两组相对侧面约一百二十密耳(千分之一英寸)乘六十密耳，从顶层到底层的厚度约三十密耳。当四个以上端头需要施加到该尺寸的部件或者端头需要用于更小尺寸的部件时，专用端头机械的分辨率水平通常在施加有效的端头条方面成为限制。

[0103] 本发明主题提供一种端头方案，其省去或极大简化了这样的普通厚膜端头条的提供。通过省去不可控的厚膜条，避免了对普通端头印制硬件的需要。根据本公开技术的端头特征更注重于镍、锡、铜等镀层，其通常形成在厚膜端头条之上。

[0104] 采用根据本公开技术的镀的端头，应意识到，可以形成沿元件的周围与暴露的内部电极宽度相同的端头。在应用厚膜端头条的现有技术端头方案中，端头通常比暴露的电极部分更宽，以解决暴露的接片的潜在配准不良。这样的现有技术实施例中暴露的电极部分通常必须足够窄从而不仅确保其被端头完全覆盖，而且确保相邻端头不会短路到一起。根据本公开的镀的端头的外观，暴露的内部电极焊盘的相邻列之间的节距(pitch)不需要那样大。因为与厚膜端头相关的潜在问题在许多实施例中被消除，电容器可以被制造为具有更大宽度的电极接片，或者电极接片的相邻列之间的节距更小，或者具有更大数目的电极接片。每个前述电容器变型产生具有有利的较低等效串联电感(equivalent series inductance，ESL)的电子元件。

[0105] 当在多层电容器实施例中利用更多电极接片和当这样的电极接片的列更靠近在一起时，ESL可以显著地被降低。每电极具有较大电极接片数的交叉梳状电容器具有由此导致的大量电端子(electrical terminal)且因此通常被称为高密度周围端头(HDPT)电容器。依照本公开技术促成了这样的部件的构造和端头，从而得到具有改善的ESL特性的元件。示出该现象的曲线图提供在图27中，其示出模拟交叉梳状电容器中皮亨(pH)单位的单点ESL对端子数的关系的数条曲线。具有菱形数据点的曲线对应于具有8-10个端子(节距约760μm)的HDPT电容器的测量的ESL。具有方形数据点的曲线对应于具有8-32个端子(端子间节距约500μm)的HDPT电容器的测量的ESL。实心圆形数据点和对应线在8-10个端子之间的部分表示测量的ESL与具有375μm端子节距的端子的数目之间的关系。
该线的延伸超过实心圆形数据点(＞10端子)的部分表示预测的ESL与端子数的关系，所述端子具有约375μm的节距。圆形数据点250表示其10个端子之间具有400μm节距的
0306尺寸交叉梳状电容器(IDC)的预测ESL。圆形数据点252表示其22个端子之间具有
375μm节距的0612尺寸IDC的预测ESL。圆形数据点254对应于元件之间具有375μm节距的1616尺寸IDC的预测ESL。根据模拟的ELS明显低于实验数据或者本领域普通技术人员的预期。本领域普通技术人员应理解，元件尺寸“XXYY”对应于具有0.XX英寸宽度尺寸和0.YY英寸长度尺寸的元件。

[0106] 现在考虑图7A给出的示例性电容器阵列构造44。电容器阵列44特征在于嵌入在电介质材料48主体内的多个内部电极和相应的电极接片46。与示例性IDC构造16的电极层相反，电容器阵列44的电极接片46通常对应于单独的内部电极。通过使电容器阵列44或者具有类似暴露的电极接片的其它电子元件经受无电(electroless)镀溶液，例如镍或铜离子溶液，或者经历具有电偏置的电解镀溶液，较佳地实现如图7B所示的镀的端头50的形成。用于电解镀溶液的电偏置通过外部电源建立，外部电源具有到需要形成镀的端头的电子元件的负(negative或minus)连接和到相同电解镀溶液中的适当的固体阳极材料(例如Cu镀溶液中的Cu)的正(positive或plus)连接。暴露到这样的溶液能够使暴露的电极接片46被沉积有镍、铜、锡或其它金属镀层。所得的镀材料的沉积优选足以实现堆叠列中相邻电极接片46之间的电连接。接片列中相邻电极接片之间的距离应优选不大于约
10微米从而确保合适的镀，且在一些实施例中可以小于约八微米。根据本发明主题，对于大多数实施例通过增加锚接片或非功能性接片可以保持电极之间1至10微米的距离。电极接片46的相邻列堆叠之间的距离因此应是该最小距离的2倍大从而确保不同的端头50不会碰到一起。在本技术的一些实施例中，暴露的敷镀金属(metallization)的相邻列堆叠之间的距离约为特定堆叠中相邻的暴露电极接片46之间距离的四倍。通过控制暴露的内部导体部分之间的距离，可以控制端头连接性从而根据所需端头构造形成桥接的(bridged)或非桥接的(non-bridged)端头。

[0107] 因此镀的端头50受暴露的电极接片46的定位引导。该现象下文中称为“自确定”，因为镀的端头50的形成由多层元件或电容器阵列44上选定周围位置处暴露的敷镀金属的配置来确定。暴露的内部电极接片46还帮助将端头50锚定到电容器阵列44′的周围，电容器阵列44′对应于具有附加的镀的端头50的多层电容器实施例诸如图7A的44。通过在镀溶液中包括减小电阻的添加物(resistance-reducing additive)可实现进一步确保金属的完整镀覆盖和粘结。

[0108] 用于增强形成本发明主题的镀端头的金属性沉积的粘附力的再一机制是其后根据诸如烘焙(baking)、激光处理、UV曝光、微波曝光、弧焊(arcwelding)等技术加热该元件。该加热步骤在本领域还被称为退火，其通常导致某些镀端头材料扩散到相邻的暴露导电部分中(例如内部电极、内部和/或外部锚接片(anchor tab))。从这样的退火工艺明显的所得扩散示于图26A的示例中，图26A显示了图25的区域G的详细视图，图25示出沿平面F截取的图24的多层器件的示例性剖面。当导电部分204(例如铜镀层)形成在暴露的导电部分260(例如镍电极)处时，来自部分204的一些铜将扩散到部分260中。该现象由部分260中的向下渐变阴影表示。退火步骤还可导致镀的端头的选定部分中(例如镀层206中)的一些空洞(voiding)，这样的空洞(由示例性区域262表示)可以是“克肯达尔(Kirkendall)”空洞的结果，其中退火期间相邻导电部分的扩散导致形成的合金比原始组分占据更小的体积。在某种程度上与此相反，图26B的示例性实施例(本发明主题的无金属渗透(non metal penetration)实施例)没有这样的空洞区域262，没有活化剂材料微量(trace)202，且没有一些部分204扩散到部分260中。

[0109] 对于某些元件应用可以充分形成图7B的镀端头50，但是有时候从内部电极接片暴露的敷镀金属不足以形成本技术的自确定端头。在这样的情况下，提供嵌入在单片元件的选定部分内的额外锚接片是有利的，且在某些情况下是必需的。锚接片是短的导电接片，其通常不向元件提供电功能，但是沿单片器件的周围机械地成核且稳固附加的镀端头。暴露的锚接片与暴露的内部电极部分结合可以提供足够的暴露的敷镀金属从而形成更有效的自确定端头。暴露的锚接片与暴露的内部电极结合可以用来将暴露的电极和接片之间的距离减小到小于10微米，从而确保没有间隙的连续金属沉积且通过向内部和暴露的电极接触区域提供更多直接电解镀金属而潜在地改善沉积附着力。

[0110] 例如，考虑图2A所示的示例性内部敷镀金属的分解构造。以与图1A的电极层类似的构造提供交替的电极层52和54，电极接片部分56从电极层52和54的选定位置延伸。还在与有源电极层(active electrode layer)52和54相同的平面中优选提供额外的锚接片58，使得它们也暴露在沿着多层元件的选定位置处，但不提供内部电连接。额外的锚接片还可以提供在多层元件的覆盖层中且沿选定侧面暴露，使得能够形成沿着元件的甚至更多周围延伸的自确定镀端头。

[0111] 参照图2B，多层元件60对应于根据本发明主题的示例性多层电容器实施例。多层元件60的部分62优选包括嵌入在部分电介质材料内的图2A的示例性交叉梳状电极层和锚接片构造。沿着部分62周围的实线56用于表示图2A的电极接片56的暴露部分，且沿着部分62的周围的虚线58表示暴露的锚接片58。额外的锚接片(图2A中未示出)可嵌入在电介质覆盖层64和66内(其暴露部分由虚线68表示)从而进一步提供暴露的敷镀金属的布置以用于促进根据本发明主题的自确定镀端头的形成。内部锚接片优选以与内部电极接片的堆叠大致类似的列排列，使得全部内部接片以公共堆叠布置。前面已提到，接片列中相邻电极接片之间的距离应优选不大于约10微米以确保适当的镀。应当理解，当利用这样的结构时，该距离应大体反映包括暴露的电极接片和锚接片的暴露导电部分之间的距离。尽管推荐本技术的一些示例性实施例在给定列中相邻的暴露导电部分之间具有不大于约10微米的距离，但是这样的距离在某些实施例中可以小于约八微米。

[0112] 对于某些元件应用，优选地端头不仅沿元件的整个宽度延伸，而且包绕到顶层和/或底层。在该情况下，外部锚接片或者焊区70可位于多层IDC 60的顶层和底层上，使得可以沿着侧面且在部分顶层和底层上形成镀端头，形成延伸的焊料焊区(solder land)。例如，嵌入的内部锚接片58和68以及外部锚接片70的提供及IDC 60中存在的暴露电极接片56，例如如图2B所示，将促进例如图8A中的包绕式镀端头72的形成。

[0113] 图18和19A-19D分别示出根据本公开技术的锚接片的选择性使用的额外了解。图19A、19B、19C和19D每个示出图18所示的多层电容器沿线B和C表示的平面截取的各示例性剖面。图19A示出示例性多层器件，其中锚接片192嵌入在覆盖层中，使得可以形成沿着器件的整个高度延伸的端头。在某些实施例中使端头延伸到器件的顶和/或底表面是有利的，使得当器件经历用于形成大致圆化的边缘的工艺时，可以应用无焊区端头(land-lesstermination)，其仍促进到印刷电路板或其它安装衬底的有效焊料浸润。在某些示例性实施例中，锚接片192可以以距离顶和/或底器件表面两密耳内(更具体地，在约
1.0-1.5密耳内)的距离被嵌入。在另一些实施例中，多层器件可以具有较薄的覆盖层(例如小于约两密耳)，其用于降低器件的等效串联电感(ESL)。

[0114] 现在参照图19B，在本发明主题的某些实施例中会需要提供内部锚接片在有源层(如锚接片194所示)以及覆盖层中(如锚接片192所示)。在这样的情况下，设计作为用于一种极性的端头的额外成核点(necleation point)的锚接片194可以印制在与相反极性的电极层相同的平面中。在再一些实施例中，当有源层之间有较大间隔时锚接片还可以用在有源层之间，例如在一般较低额定电容或较高额定电压器件中。图19C中有源层之间这样的内部锚接片被描绘为锚接片196。因为可以在电子器件内所需的任何地方提供锚接片从而沿器件周围提供成核点，所以总体器件尺寸或者电容不应限制根据本公开技术的镀端头的使用和应用。

[0115] 图19D示出用于使成核点延伸到多层电容器的覆盖层中的另一选项。代替在覆盖层中仅使用锚接片192，公共电极层198可以被提供在覆盖层中，有或没有额外的锚接片192。在这样的实施例中，器件的有源电极层200包括多对相对的第一和第二电极层。那么覆盖层之一可以包括以与第一电极层相同或相似的方式形成的公共电极层，同时另一覆盖层包括与第二电极层类似的公共电极层。每层可如图19D所示地包括锚接片，但是在电极层之间的间隔足够小的实施例中锚接片不是必需的。与仅使用锚接片相反而在覆盖层中使用公共电极层的好处可以通过公共电极层在覆盖层中提供额外的机械支承以及一致性来实现。

[0116] 有数种不同技术潜在地可以被用来形成镀端头，诸如图8A的多层元件实施例74上的端头72。如前面论述的，第一方法对应于电镀或者电化学沉积，其中具有暴露的导电部分的电子元件被暴露到特征在于电偏置的镀溶液中，例如电解镍或者电解锡。元件本身然后被偏置到与镀溶液的极性相反的极性，镀溶液中的导电元素被吸引到元件的暴露的敷镀金属。

[0117] 根据电镀薄膜金属从而在电子元件的周围形成端头结构或其它镀结构的更特别的示例性方法，在电镀步骤之前可执行初始清洁步骤。采用这样的清洁步骤从而去除形成在内部电极或锚接片的暴露部分上的任何氧化物累积。当内部电极和/或锚接片或其它导电部件由镍形成时，该清洁步骤特别有助于辅助去除镍氧化物的任何累积。元件清洁可通过电子元件在例如包括没有媒质的酸性去垢剂的预清洁溶液中的完全浸没来实现。在一示例性实施例中，元件暴露于这样的预清洁溶液预定时间，例如约10分钟。元件清洁可替代地通过化学抛光或整体研磨(harperizing)步骤实现，如后面更详细描述的。应该理解，这里描述的清洁步骤和其它的后续镀步骤可以作为批量工艺(bulk process)进行，例如转筒滚镀(barrel plating)、流化床镀(fluidizedbedplating)和/或流过镀(flow-through plating)端头工艺，所有这些对于本领域技术人员一般是公知的。这样的批量工艺使多个元件可以一次被处理，提供了有效且迅速的端头工艺。相对于要求单个元件处理的传统端头方法诸如厚膜端头印制，这是个特别的优点。

[0118] 进一步参照示例性电镀方法，上述清洁步骤之后可以接着进行直接电镀工艺。如上面简要描述的，一个或更多具有暴露的导电部分的电子元件完全浸入在特征在于电偏置的镀溶液中。元件本身然后被偏置到与镀溶液相反的极性，并且镀溶液中的导电元素被吸引到元件的暴露的敷镀金属上。当内部导电部件的暴露部分成组布置时，通过控制暴露的导电部分的各个组之间镀材料的桥接，发展出端头结构。在一示例性实施例中，使用具有有机添加剂和媒质的电解镀溶液例如铜(Cu)酸电解液、或其它合适的铜电解液，以用于直接电镀薄膜Cu到一个或更多电子元件的周围。在另一示例性实施例中，使用氨基磺酸镍(Nickel Sulfamate)电解液、或其它镍电解液以用于直接电镀薄膜镍(Ni)到各元件周围。氨基磺酸镍电解液可提供有适当的媒质。这些电解液的预定pH水平可在固定工艺窗中或通过本领域普通技术人员公知的其他手段来控制。这些电解镀溶液通常经历高电流密度范
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围，例如10至15amp/ft(额定在9.4伏特)。在一特定示例性实施例中，多个电子元件在
2.5×4英寸的筒中以16rpm被转筒滚镀约60分钟。

[0119] 继续参照示例性电镀方法，还可以可选地采用如上所述的额外退火步骤。在一些实施例中，当直接电镀铜时，这样的退火步骤可能不是必需的，因而消除了工艺成本。当直接电镀镍时，消除了一些多层端头结构中使用的初始铜层，工艺成本也可以降低。

[0120] 第二种镀技术包括将电子元件完全浸在镀溶液中而没有极性偏置。这样的技术称为无电镀(electroless plating)，并且可以与无电镀溶液例如镍或铜离子溶液结合使用。根据无电镀技术，在某些应用中也称为浸镀(immersionplating)，有时候在将电子元件浸入到给定无电镀溶液中之前可以利用预备步骤。在电子元件形成有暴露的金属电极和/或锚接片部分之后，可以实施化学抛光步骤从而帮助金属性部分的暴露。例如，当电极和/或锚接片部分由镍制成时，化学抛光可以有助于化学地除去还没有形成端头的元件周围上镍氧化物(NiO)的任何累积。

[0121] 根据当前公开的无电镀技术可以利用的预备步骤的再一示例是这样的步骤：使器件的暴露金属性部分活化从而促进无电镀材料的沉积。活化(activation)可以通过电子元件在钯盐中的浸入，光构图的钯有机金属前体(经掩模或激光)，丝网印刷或喷墨沉积的钯化合物、或者电泳钯沉积来实现。应意识到，当前公开钯基活化仅作为对由镍或镍基合金形成的暴露电极和/或接片部分的活化通常作用良好的活化方案的示例。在另一些实施例中，可以利用作为替代的活化方案。在再一些实施例中，可以引入钯(Pd)掺杂剂到形成电容器电极和/或锚接片的镍墨中从而省去用于无电Cu沉积的Pd活化步骤。还应意识到，上述活化方法中的一些，例如有机金属前体，还参与玻璃形成物的共沉积以用于提高到电子元件的一般陶瓷主体的粘合力。当如上所述地进行活化步骤时，微量活化剂材料(图26A中的部分202所示)通常在端头镀之前和之后保留在暴露的导电部分处。

[0122] 根据电解镀(电化学沉积)和无电镀技术，元件例如图8A的IDC 74优选浸没在适当的镀溶液中持续特定时间量。对于本发明主题的某些实施例，需要不超过十五分钟以用于足够的镀材料沉积在沿着元件的暴露的导电位置，使得累积足以使镀材料沿与暴露的导电位置垂直的方向蔓延且产生选定的相邻暴露导电部分之间的桥接。在本技术的某些实施例中，当镀初始材料时不会形成完全桥接的端头，而是仅在随后的镀步骤之后形成。例如，参照图25，第一镀步骤可导致镀材料的未连接“凸块”状部分204的形成。在初始未连接的部分204之上镀材料的第二部分206之后才实现完全桥接的端头。关于图25还应注意，最终镀层206下面无电镀部分204的初始累积可在端头周围导致大致“波状的”外貌。该视觉外观可以是明显的，即使当以连接的桥形成初始镀部分204，且有或没有提供随后的镀层时。

[0123] 根据本镀端头的形成可利用的另一技术包括镀材料的磁吸引。例如，悬浮在电解液中的镍颗粒可以通过利用镍的磁属性被吸引到多层元件的类似的导电暴露电极接片和锚接片。在镀端头的形成中可以采用具有类似磁属性的其它材料，或者其它材料可以被覆在磁芯(magnetic core)上。

[0124] 关于镀端头材料到多层元件的暴露电极接片和/或锚接片的施加的再一技术涉及电泳原理或静电学。根据这样的示例性技术，电解液含有带静电的颗粒。然后具有暴露的导电部分的IDC或其它多层元件被偏置有相反的电荷且经历该电解液，使得带电颗粒沉积在元件上的选定位置。该技术在玻璃和其它半导体或非导电材料的应用中特别有用。一旦这样的材料被沉积，其后可以通过充分的热到元件的媒介应用(intermediate application)，将沉积的材料转化为导电材料。

[0125] 这里公开的用于形成镀端头的方法中的大多数的相关优点是多个电子元件可以以批量工艺被形成有端头，例如转筒滚镀(barrel plating)、流化床镀(fluidized bed plating)和/或流过镀(flow-through plating)端头工艺，其全部对本领域普通技术人员而言是基本已知的。该方面促成更便利和有利的元件端头，因为器件制造不再需要通过精确构造的端头机械选择性施加端头。

[0126] 还应意识到，随着这些电子部件变得更小，向每端施加厚膜端头时能够物理保持他们的实际问题变得更难以可行。

[0127] 此外，该薄膜方法提供更少的尺寸易变性，允许更容易的自动操纵。

[0128] 根据本公开技术用于形成镀端头的一个特定方法涉及上述镀应用技术的组合。多层元件可以首先浸没在无电镀溶液中，例如铜离子溶液，从而在暴露的接片部分上沉积铜初始层且提供更大的接触面积。然后镀技术转换到电化学镀系统，其允许铜在这样的元件的选定部分上的更快累积。

[0129] 在另外的示例性方法中，在无电镀溶液中的初始元件浸没可实现如图25所示的初始未连接部分204的形成。然后电化学镀或电解镀可用于形成随后的端头材料的桥接部分206。当初始部分204由铜形成时，桥接部分206可在一些示例性实施例中对应于铜的附加累积，或者在其它示例性实施例中对应于不同材料例如镍(Ni)、金(Au)、银(Ag)镍-磷(NiP)或其它合适合金的电镀沉积。

[0130] 根据用于将材料镀到根据本技术的多层元件的暴露导电部件的不同可用技术，不同类型的材料可以用于产生镀端头且形成到电子元件的内部特征的电连接。例如，可以使用：金属导体诸如镍、铜、锡等；以及合适的电阻性导体或半导电材料；和/或这些不同类型材料的选择的组合。

[0131] 参照图8B论述根据本发明主题的镀端头的一特定示例，其中镀端头包括多种不同材料。依照镀端头72的特定示例性实施例，图8B提供沿平面截面线A-A截取的图8A的元件74的剖视图。应意识到，端头72可包括仅第一镀层且没有该示例中示出的附加层。归因于图8A和图8B的多层元件以及端头实施例中的镀层数目的这样的潜在变化，两个各自实施例分别标为74和74′，这样的附图标记无意暗示该两个各自实施例之间额外的变化。

[0132] 图8B所示端头的形成中的第一步骤包括将元件浸在电解或无电镀溶液中，使得铜层76或其它金属层沿着元件74′的周围沉积，所述周围处内部锚接片58和68、从电极层52和54延伸的暴露的内部电极接片、以及外部锚接片70的部分被暴露。覆盖有金属性镀层76的接片区域和元件74′的整个表面然后可被覆盖以电阻器聚合材料(resistor-polymeric material)78以用于密封。然后接片区域可被抛光从而选择性去除电阻聚合材料且然后再被镀以金属铜或其它材料80。在其它示例性实施例中，端头层78可对应于焊料阻挡层(solder barrier layer)，例如Ni焊料阻挡层。在某些实施例中，层78可以通过在初始的无电或电解镀层76(例如镀的铜)上电镀附加的镍层来形成。用于层78的其它示例性材料包括镍-磷、金、以及银。第三示例性端头层80在某些实施例中可对应于导电层，例如镀的Ni、Ni/Cr、Ag、Pd、Sn、Pb/Sn或者其它合适的镀的焊料。

[0133] 再一替代的镀对应于形成金属性镀层，然后在这样的金属性镀层上电镀电阻性合金或更高电阻金属合金涂层，例如无电Ni-P合金。根据本发明主题，现在可以包括除了第一涂层以外的任何金属涂层作为无电或者电解镀层，如本领域技术人员将从这里的完整公开理解的那样。另一实施例包括薄膜镍的初始电解镀层，接着是锡(Sn)或金(Au)的镀层。在一些实施例中，铜(Cu)层可在镍层之前首先被电解镀。用于形成根据本发明主题的方面的端头结构的镀材料的选择可以部分地由电子元件在它们各自的电路应用中是否被焊接或导线键合来决定。

[0134] 镀层可以单独或者组合提供，从而提供多种不同的镀端头构造。这样的镀端头的基础是通过暴露的导电部分沿元件周围的设计和定位来配置自确定镀层。应意识到，具有多个层的前述镀端头不限于与图8A和8B所示的实施例一起使用，而是可以依照全部示出的、公开的和其它明显的电子元件变型来实践。

[0135] 可以以多种不同的构造提供内部电极部分和锚接片的这些特定取向，从而促进根据本发明主题的镀端头的形成。例如，考虑具有电极层26和28的图3B的示例性内部导电构造。电极接片30和内部锚接片82可提供在电介质材料的主体内从而形成类似于图4A的多层元件。还可提供额外的内部锚接片84和外部锚接片86。然后可以利用指定的镀技术之一沿着敷镀金属的暴露区域在多层元件88上形成镀端头。

[0136] 根据本发明主题某些方面的再一示例性多层元件示出为图4B的元件90。内部电极层提供有延伸到元件90的四个侧面的电极接片。额外的内部锚接片94可以与暴露的电极接片92交替插入。另外的内部锚接片96可以嵌入在元件90的覆盖层内从而提供扩展的镀端头。外部锚接片98的提供能促进包绕式镀端头形成到元件的顶和/或底面。这样的外部锚接片98可以被直接印制到形成最上面的衬底层的陶瓷片或带中从而形成与最上面的衬底层完全齐平的“嵌入”层。通过嵌入电子元件的这样的部分，端头可以更少受局部破裂或无意中除去的影响，且还可以实现更美观设计的总体元件。

[0137] 现在参照图10A、10B、11A、11B、12A和12C示出不同的周围端头形状的示例，例如通过外部锚接片的选择布置实现的。更特别地参照图10A，多层电子元件150具有通过各第一电极152和各第二电极154实现的多对相对的电极。每个电极层形成在各自的陶瓷层上，其上还可提供至少一个锚接片156。额外的锚接片158还可被提供在没有电极部件的电介质覆盖层中，使得沿着多层元件150的两侧面的基本全部提供暴露的导电区域。通过提供暴露的导电锚接片158到覆盖层中且接近元件150的选定的各个角157，促成如图10B所描绘的大致“I形”端头159a和159b的形成。这样的“I形”端头提供无焊区端头，其仍能使焊料良好浸润到印刷电路板或其它安装表面，因为该端头优选完全延伸到元件150的顶和/或底表面。

[0138] 现在参照图11A和11B，多层电子元件160具有通过各第一电极162和各第二电极164实现的多对相对的电极。每个电极层形成在各自的陶瓷层上，其上还可提供至少一个锚接片166。额外的锚接片168还可被提供在没有电极元件的电介质覆盖层中，使得沿着多层元件160的两侧面的基本全部提供暴露的导电区域。外部锚接片165还优选被提供在元件160的顶和底面中选定的一个上，从而根据本主题的镀技术形成所得“J形”端头169a和169b。这样的“J形”端头提供用于将电子元件安装到印刷电路板或其它安装表面的焊区，且因为焊区仅在元件108的选定面上，所以提供了预定的元件安装取向。

[0139] 有时候需要在顶表面没有导电部分，例如，当表面会接触可导致短路的热屏蔽件或RF屏蔽件时。

[0140] 根据上面图11A和11B的描述应意识到，端头169a和169b作为大致“J形”的简略表达特性应从较宽的说明性角度来理解，不应理解为局限于本技术的实施例。例如，不同实施例中“J形”端头可以被解释为描述形成为大写“J”或者小写“j”的端头。当考虑小写“j”实施例时，“J”形端头可以被认为类似于“L”形结构的颠倒透视图，每个包括两个基本垂直延伸的部分。当在本发明主题的某些实施例的背景中被提供作为端头时，这样的端头可沿着给定周围表面延伸，同时包绕到与该给定周围表面相邻的一个选定表面。大写“J”形端头可以类似于小写“j”形端头，因为它包括两个基本垂直的部分，但是还可包括与大写“J”顶部小横线对应的部分。当在本发明主题的某些实施例的背景中被提供作为端头时，这样的端头可具有沿着给定周围表面延伸的主部分，同时包括包绕到与该给定周围表面相邻的相对表面的焊区，一个焊区基本长于另一焊区。较长的焊区可以代表大写字母“J”的底基部分，而较短的焊区可以代表上面的横线部分。

[0141] 现在参照图12A和12B，多层电子元件170具有通过各第一电极172和各第二电极174实现的多对相对的电极。每个电极层形成在各自的陶瓷层上，其上还可提供至少一个锚接片176。额外的锚接片178还可被提供在没有电极部件的电介质覆盖层中，使得沿着多层元件170的两侧面的基本全部提供暴露的导电区域。外部锚接片175还优选被提供在元件170的顶和底面上，使得根据本主题的镀技术形成所得“U形”端头179a和179b。这样的“U形”端头提供用于将电子元件170的任一侧面安装到印刷电路板或者其它安装表面的焊区。

[0142] 关于图10B、11B和12B，应意识到，各端头159a、159b、169a、169b、179a和179b可以选择性地形成为单层端头或多层端头。例如，图10B、11B和12B中的每个周围端头可对应于镀的铜或镍的单层。供选地，这样的端头可以形成为具有镀的铜的初始层，接着是各个镀的焊料阻挡层和焊料层，例如镍然后锡。根据多层端头，选定的层可以由电阻性或半导体材料形成。

[0143] 本公开技术的再一应用涉及更一般的多层元件构造，例如图15A、15B和15C所描绘的。以各自基本矩形的构造提供图15A的电极层162和图15B的电极层164，使得当与电介质层交替插入以形成例如图15C所描绘的多层器件时，这样的电极162和164延伸到多层器件170的交替末端166和168。锚接片部分172还可被提供在各电极层平面内从而增加沿着器件170的末端166和168的暴露的导电部分的密度且促进其上镀端头的形成。外部锚接片或焊区174还可被提供在器件170的顶和/或底表面上且与暴露的内部电极和锚接片部分对准从而促进到一个或更多顶/底表面的包绕式端头的选定形成。使器件170经历这里描述的一种或更多镀技术之后，可实现根据本发明主题的镀端头的形成。应意识到，本发明主题的另外的实施例可包括与图15A和15B所示的类似的电极构造，其中电极片
162和164是大致方形的而不是矩形的。

[0144] 图6A、6B、6C、6D、6E、6F和6G示出用于在依照本发明主题的实施例中使用的再一示例性多层构造。以各T形构造提供图6A的电极层100和图6B的电极层102，使得电极接片部分104b从电极层100延伸且电极接片部分104a从电极层102延伸。当电极层100和102与电介质层交替插入从而形成例如如图6C所示的多层电子器件时，每个电极接片部分104a和104b被暴露在器件108的两个相邻侧面。更特别地，定义在各接片104b之间的基部分和定义在各接片104a之间的基部分两者都沿着器件108的一整个侧面被暴露且暴露到与给定侧表面相邻的两个各自表面的部分。锚接片部分106a和106b还可被提供在电极层平面内使得暴露的导电部分沿着器件108的相对的周围侧面对齐，从而促进其上镀的电极的形成。使器件108经历这里描述的镀技术的一种或更多之后，将实现角端头的形成。应意识到，围绕多层电子元件的选定角的这样的端头的提供通常难以采用现有技术的端头工艺实现。本领域普通技术人员还应意识到，角端头化(corner-terminated)设计不仅可以在器件108中实现，而且可以在许多其它特定构造的器件中实现，而且还应意识到，类似于上述锚接片，当需要时，如需要取向特征时，角包裹可被提供在仅一个角上。

[0145] 当堆叠多得多的电介质和电极层以形成如图6D所示的组件109时，会意识到图6C所示的示例性构造的另外的优点。与图6C类似，多个第一电极104a(可选地包括附加的锚部分106a)以沿着器件109一侧以列暴露，同时多个第二电极104b(及可选地额外的锚部分106b)沿着器件109的与第一电极104a被暴露的侧面相反的侧面被暴露。每个电极部分104a和104b(以及任何相应的可选锚部分106a和/或106b)实际上可沿着器件109的一整个侧面被暴露且暴露到两相邻侧表面上。然后该独特堆叠的组件109可根据本公开的镀技术被端头化从而形成如图6E所示的两个端头111a和111b。图6D所示的组件109被如图6E所示地翻转到其侧面从而被构造用于安装到衬底。这样的组件中实现的独特的角端头111a和111b使侧表面113和与侧表面113相反的表面两者都同样能够安装到一表面，因此提供元件取向和安装的通用性。

[0146] 现在参照图6F和6G，应意识到，参照图6A-6E示出和论述的示例性电极和角端头不限于第一极性的一个端头111a和第二极性的一个端头111b。如图6F所示，这样的电极104a和104b可以选择性地与电介质层(有或没有额外的锚接片部分106a和106b)交替插入从而形成不同列的暴露导电部分。根据本发明主题的“自确定”镀技术，这样不同的暴露区域可导致多个第一端头111a和111a′以及多个第二端头111b和111b′的形成。应意识到，可以实现每组件远多于两个或四个(如此处所示)端头。

[0147] 图16A-16D分别示出角端头化的多层电子器件的另外示例。以各自的构造提供图16A的电极层150和图16B的电极层152，使得大致矩形的接片部分154被提供在各大致矩形的基部分155的相对角处。当电极层150和152与电介质层交替插入以形成例如图16C所示的多层器件156时，电极层150的组(图16C中由实线示出)的各角接片部分154被暴露以用于在器件156的相对角处的端头，同时电极层152的组(图16C中由虚线示出)的各个角接片部分暴露在另外两个角处。当图6C这样的器件156经历这里公开的镀技术时，多个端头161a、161b、163a和163b如图16D所示地形成在这样的器件的周围。翻转该端头化的器件在其用于安装的侧面上允许从器件156的四个一般较大的侧表面158中的任一个访问全部电极，允许这样的四个侧表面158中的任一个被安装到衬底。应明白，每个角端头161a、161b、163a和163b不需要是如图16D所示的一个连续的端头。替代地，内部电极150和152的选择性布置可导致每个角一个或更多列，例如图6F和6G的实施例所示的。

[0148] 图16A-16D的电极和对应的电容器设计允许表面安装器件中取向的更大自由度，其在本发明主题的某些示例性实施例中会是特别有利的，因为减小的元件尺寸有时候增加了为了测试、带/卷轴(tape/reel)和取/放应用以及实际器件安装而实现合适的器件取向的潜在困难。对于大致矩形的器件可以实现这些优点，但是当器件156的剖面(如顶和底表面160所定义的)由大致方形定义时，可以实现更大的取向不敏感性。如上面关于图6A-6C的角端头所述，应意识到，图16A-16D的示例性实施例对镀端头的使用提供额外的优点，因为采用现有印制技术提供角端头通常是困难的，尤其在较小元件中。尽管在图16A-16D的实施例中未示出，但是应明白所示的电极构造可以补充锚接片部分(例如大致“L”形或三角形角接片)在有源和/或覆盖层中和/或用作器件的外部焊区从而提供用于形成根据本公开技术的镀端头的额外成核点。

[0149] 图13A、13B和13C示出可利用本公开技术的多层电子元件的再一示例。以各J形构造提供图13A的电极层130和图13B的电极层132，使得电极接片部分134从各电极层延伸。当电极层130和132与电介质层交替插入且被堆叠从而形成例如图13C所示的多层陶瓷器件时，每个电极接片部分134(各实线所示)沿着器件138的顶面暴露在选定位置。锚接片部分136还可以被提供在电极层平面内和/或电介质覆盖层内，使得额外的暴露导电部分(如图13C的各虚线所示)可以促进其上镀的电极的形成。利用如图13A-13C所示的“J形”电极的元件在某些应用中具有优点，即具有固有确定的元件取向，因为端头仅形成在元件的一个面上。

[0150] 图13A-13C分别所示的“J形”电极的稍微变化对应于图14A、14B和14C中体现的“T形”电极。以各T形构造提供图14A的电极层140和图14B的电极层142，使得电极接片部分144从各电极层延伸。当电极层130和132与电介质层交替插入且被堆叠从而形成如图14C所示的多层陶瓷器件时，每个电极接片部分144(由各实线所示)沿器件148的顶和底两面暴露在选定位置处。锚接片部分146还可被提供在电极层平面内和/或电介质覆盖层内，使得额外的暴露导电部分(如图14C中各虚线所示)可促进其上镀的电极的形成。

[0151] 图17A、17B和17C示出与本发明的镀端头技术一起使用的另外的示例性器件构造。多个例如图17A所示的电极层176和例如图17B所示的电极层178与多个电介质层交替插入从而形成例如图17C所示的多层器件180。每个各电极层176和178具有从其延伸且沿器件180的大致较长侧面184暴露于选定位置处的多个电极接片。每个电极层176的延伸部分177在器件180的侧面186以对齐的列暴露，同时每个电极层178的延伸部分179以对齐的列暴露在器件的侧面188。应意识到，尽管图17A-17C中未示出，但是锚接片可以补充电极层176和178且位于有源和/或覆盖层中和/或用作器件的外部焊区从而为形成根据本公开技术的镀端头提供额外的成核点。

[0152] 在图17C的多层器件实施例中有较多数量的暴露导电部分。此前所述的无电镀技术和其它技术可以被用来在暴露的导电部分形成镀端头，但是当端头的计划数目多和/或端头节距和/或端头尺寸较小时，在某些实施例中仅利用电镀或电化学沉积技术是困难的。参照图17C的器件，电镀技术要求每个暴露的导电部分(电极层176和178的部分180和182以及暴露端177和179)必需被电偏置以使电解镀溶液被吸引到且沉积在暴露的导电部分。如果仅一些导电部分被偏置，则在一个或更多对齐列中端头形成不会桥接全部暴露部分。为了使电镀成为用于图17C的器件180的一更可行的选项，印制的末端端头190可以施加到在器件侧面186和188处的电极层176和178的延伸的各末端部分177和179。印制的末端端头190将为相反极性的各电极层形成两个集体电连接。这样的端头可对应于传统地施加的较厚膜条，从而端头化电子器件，且如果需要的话可以包绕到器件的一个或者更多选定侧面。具有印制端头190的器件170然后可以经历电镀液，只要端头190被偏置，那么每个暴露导电部分180和182也将被加电，使得镀材料将沉积在其上。该方法可以用来大大减小电镀技术期间镀端头不形成在一个或者更多暴露导电部分180和182处的可能性。

[0153] 相关于图9A和9B给出实施本公开技术的方面的另一示例。图9A表示集成无源元件110，包括以单个单片结构提供的无源元件的组合。集成元件110可包括电阻器、变阻器、电容器、电感器、耦合器、平衡-不平衡转换器(balun)和/或其它无源元件的选定组合。每个不同的无源元件通常特征在于至少一个导电的类电极部分，至少一个电极接片部分112从其延伸且沿着元件110的周围暴露。

[0154] 集成无源元件110，例如图9A所示的集成无源元件，可具有如图所示的多种不同内部电极布置。对应的电极接片112可以以对称或者非对称的构造被提供且可以以多种方式成组。重要特征是暴露的电极接片112可以布置在元件110内从而促进选择性镀端头的形成。另外，内部锚接片114和/或外部锚接片116还可以与集成无源元件一起提供从而产生额外的选择端头布置。例如，考虑图9A的暴露接片布置，具有多个暴露的内部电极接片112、内部锚接片114、以及外部锚接片116。根据本公开技术的变型使这样的构造经历镀溶液将优选实现例如图9B所示的多个镀的侧面端头118和镀的包绕端头120的形成。集成无源元件或者多层电子器件110′完全对应于集成无源元件，例如具有分别附加的镀端头118和120的图9A的110。因此，可以设计集成无源元件的接片，由此镀端头可以形成在不同电极和不同元件层之间。

[0155] 现在参照图20、21A-21C和22，将论述本发明主题的各个附加方面。图21A、21B和21C示出沿线D-D和E-E定义的平面截取的多层电容器208的不同示例性剖面。图21A、21B和21C的剖面示出当由线D-D描绘时电容器208的大体较短的侧面，其上可形成示例性端头210b，以及由线E-E定义的上部分。尽管图21A-21C参考一个特定器件角，但是应意识到许多多层器件沿一维或者更多维以基本对称的方式形成且因此所示部分实际上可以代表多层器件208的多个边缘/角。图21A-21C未示出图20描绘的末端端头210a和210b，而示出能导致根据本主题镀端头技术形成这样的端头的暴露导电部分。

[0156] 图21A和21B示出电子元件上角圆化的效果。“角圆化”也是根据本技术在实际端头镀之前可实施的另一步骤，以实现电子元件的先前锐利的边缘的基本圆化。这样的圆化可促进更好的端头覆盖和各部分之间的器件一致性，以及减少潜在的碎片(chipping)，该碎片可能来自批量操控具有锐利边缘的多个元件。根据这样的“角圆化”，多个电子元件可以经历预定等级的机械搅动(agitation)，或者是在生料态(green state)时，通常有软媒质或根本没有，或者是在烧成态(fired state)时，有媒质和/或水。当施加到烧成状态的元件时该工艺有时被本领域普通技术人员称为“整体研磨(harperizing)”。

[0157] 图21A和21B的之前和之后的比较中给出这样的角圆化的表示。在图21A和21B的多层元件部分中，多对相对的第一电极层212和第二电极层214在多个电介质层之中交替插入从而形成电容器208的有源区域。锚接片217还可被提供在这样的有源区域中从而增加沿着有源区域周围的选定区域暴露的导电部分的密度。覆盖层(大体表示为区域218)可被提供在电容器208的有源区域的顶和/或底表面处。覆盖层可包括多个电介质材料层(例如陶瓷片)，它们之间可提供锚接片220。通过在覆盖层中布置锚接片使得它们暴露在器件周围，类似于第一和/或第二电极层212和214，镀端头可以沿着电容器208的整个高度被沉积。

[0158] 参照图21B，应注意到，用于圆化电容器208的角的机械搅动的等级可以被控制以在器件的角半径部分222中提供具有预定长度的锚接片220。预定搅动变量例如持续时间和效力可以被预定从而实现不同的结果。例如，较长搅动时间可能导致较高水平的角圆化而较少搅动能减小潜在的元件磨蚀。通常更易受与角圆化工艺相关的机械磨蚀影响的多层电子元件的一个部分是外部锚接片或者焊区224，其可被提供在器件上从而促成包绕式端头。因为至少该原因，外部锚接片224通常形成有比内部锚接片更大的厚度。例如，在一些实施例中，内部锚接片例如有源层中的接片217或者覆盖层中的接片220以及内部电极212和214的特征可在于约2μm或更小的示例性厚度，而外部焊区224的特征可在于约5μm或更大的示例性厚度。通常，外部焊区224的厚度可为内部电极和/或锚接片的厚度的约两倍以用于当所得电子元件经历与角圆化或整体研磨(harperizing)有关的机械搅动时增加坚固度。

[0159] 用于减小本发明主题的元件暴露于角圆化或整体研磨(harperizing)的一个选项是切割该元件，使得需要更少滚磨(tumbling)或不需要滚磨来实现基本圆化的器件角。例如，分别参照图23A-23C，本领域普通技术人员应意识到且知晓，根据本发明主题的电容器通常以批量工艺制造，由此较大的电容器阵列被装配且然后被切割从而形成单独的元件。图23A示出这样的电容器阵列的示例性部分226，使人们能够看出内部导电部分228可如何被形成，其被切开从而为超过一个的多层电容器提供锚接片230。代替可通过图23A中在232描绘的基本直的线实现的常规元件切割，该切割可对应于“V”型切割，例如图23B中在切线234所示。“V”型切割将用于使元件的角改变角度，使得将需要少得多的滚磨或整体研磨来实现如图23C所示的具有圆化的角的电容器236。此外，外部焊区224可不必像其它情形经受角圆化所需要的那样厚。

[0160] 在本技术的一些实施例中可以被实践从而实现增加的器件机械坚固性的再一设计方面对应于在形成电子器件的导电部分的材料中包括某些量的陶瓷，机械坚固性在进行器件的滚磨或整体研磨时是尤其需要的。例如，在多层陶瓷电容器中，内部电极层和内部和/或外部锚接片可以每个分别由某体积百分数(vol％)的导电墨(例如镍(Ni)、铜(Cu)等)和某vol％的陶瓷形成。应意识到，一些导电部分可以形成有高达75vol％的陶瓷(和对应的相反vol％的导电墨使得两个百分数合并起来为100vol％)。应意识到在陶瓷和导电墨的结合中存在某些折衷：较高vol％的陶瓷有助于实现增加的坚固度，但是由于减少的导电墨的水平而损失电导率。在更具体的示例性实施例中，内部电极和/或内部锚接片以与约20vol％陶瓷(例如钛酸钡)结合的导电墨(例如镍墨)形成。向这样的导电部分增加陶瓷有助于制造期间当一部分被烧制时控制电极收缩。外部锚接片(焊区)可比内部导电部分包括甚至更多vol％的陶瓷，例如约30vol％陶瓷的水平。随着本发明主题电容器的导电部分形成有增大百分数的陶瓷材料，例如小于约1μm的减小的陶瓷粉末颗粒尺寸可促进陶瓷和导电材料的粘合。尽管增加陶瓷含量通常提高印制材料的粘附，但是它减小层的电导率。然而，这是不重要的，因为随后纯材料的镀层将又会是非常导电的。

[0161] 现在参照图21C，用特定元件之间的示例性尺寸关系描绘根据本发明主题的多层器件。在图21C的器件中，覆盖层218中锚接片220的长度238小于器件周围和电极层214之间端部裕量(margin)240的长度。当覆盖层锚接片长度238与端部裕量长度240相等或比其长时(例如图21A和21B所示的情况)，会存在锚接片220与一个或者更多上面的第二电极214短路的潜在风险。在图21C的实施例中该风险大大减小。如果锚接片220或217与第一电极212的任一个内部地接触，将不会影响器件功能，因为外部端头形成后那些导电部分总会全部耦接在一起。

[0162] 现在参照图22，将示出多层电子元件中角圆化的另一方面。图23大体示出例如图21B所示的覆盖层部分218的角半径部分222。图21B中视觉地示出当器件角被圆化时，相邻覆盖层锚接片220的暴露位置之间的距离朝向器件顶部增大。为了维持锚接片(或者公共有源层或者任何导电部分可以被内部地提供在多层电子元件的顶和/或底表面附近)更恒定的侧部暴露，这样的锚接片220的密度可以朝向器件的顶表面242增加。例如接近顶表面242的锚接片之间的距离(例如距离246)小于远离顶表面242的锚接片之间的距离(例如距离244)。

[0163] 对于利用根据本公开技术的直接电解镀工艺端头化的多个多层电容器，现在将给出几个例子和测试结果。

[0164] 在第一示例性中，一批次(lot)200个元件，零件编号“NT054015-24”(0306尺寸)的两端子LGA型多层电容器(AVX公司)，经历如上所述的清洁和直接铜电解镀步骤。直接电解镀的铜部分的平均厚度为约21±2.88微米。平均电容测量为约1.022微法，平均耗散因数(DF)测量为约6.983％，平均绝缘电阻(IR)测量为约1.48千兆欧姆。二百个元件中的一百个经历退火步骤(其中元件加热到约600摄氏度的温度)且然后经历端头附着剥离测试从而确定镀的端头的粘附强度，每个元件都通过了该测试。另外一百个元件经历端头附着剥离测试而没有退火，该组中的每个元件也通过了剥离测试。退火构件中的五十个和未退火构件中的五十个然后经历端头热冲击浸测试，这是一种将构件插入焊料中的应力测试，任一五十个构件的组中都没有构件失败。

[0165] 进一步参照该第一示例，具有直接铜电镀层的该批次二百个构件然后经历额外的电镀从而在初始的薄膜铜之上形成各镍(Ni)层和然后的锡(Sn)层。这些后续镀步骤之后，每个构件通过了相同的端头附着剥离测试。端头强度还通过剪切测试(shear test)进行了测量。退火的元件承受平均约11.4磅的力，未退火的元件承受了平均约13.2磅的力。十个构件然后经历第二退火步骤，发现其负面影响一些元件的端头完好性。如此，即使退火在一些实施例中是有帮助的，也仅是在镀初始铜(或其它)层之后。

[0166] 第二示例测试一批次200个元件，零件编号“NT054015-24”(0306尺寸)的两端子LGA型多层电容器(AVX公司)。这些元件经历如上所述的清洁和直接镍电解镀步骤。直接电解镀的镍部分的平均厚度为约13.2±1.9微米。二百个元件中的一百个经历退火步骤(其中元件加热到约600摄氏度的温度)且然后经历端头附着剥离测试从而确定镀端头的粘附强度，并且每个元件都通过了该测试。另外一百个元件经历端头附着剥离测试而没有退火，且该组中的每个元件也通过了剥离测试。元件然后经历额外的电解镀从而在镍(Ni)部分上形成锡(Sn)。镀的锡部分的平均厚度为约7.4±1.9微米。这些元件也经历端头附着剥离测试，且所有的构件通过了测试。在元件的电检验中，平均电容测量为约1.024微法，平均耗散因数(DF)测量为约6.951％，且平均绝缘电阻(IR)测量为约1.61千兆欧姆。端头强度还通过剪切测试进行了测量，十个被测试的元件承受了平均约9.97磅的力。

[0167] 应意识到，附图中示出且参照附图论述的单片元件实施例仅作为本公开技术的示例提供，包括其中间的方面。在一些示例中，描述了电极的四个或者更多个一般的列，但是更少或更多数目的电极列是可行的，取决于所需的元件构造。此外，可以实现这里给出的示例性电极构造的许多不同变型，因此这样的示例不应限制本镀端头技术可被采用的结构类型。根据本公开技术可以沿着任何选定元件侧面的任何选定部分形成镀端头。

[0168] 应意识到，内部锚接片和外部锚接片可选择性用于不同端头优选项从而提供不同尺寸的侧面端头或者包绕式端头。例如，当对于特定应用包绕式端头不优选时，这里显示和说明的具有内部和外部锚接片的IDC实施例可仅利用内部锚接片特征。在各种不同的多层元件上已有暴露的电极接片的情况下内部和外部锚接片的不同组合、几何形状或者尺寸可产生用于器件的众多可能的端头方案。

[0169] 虽然相关于本发明主题的具体实施例详细说明了本发明主题，但是将意识到，本领域技术人员在理解前述内容之后可以容易地使本技术适合这样的实施例的替换、变化和等价物。因此，本公开是示例性的而不是限制的，且本公开不排除包括对本领域普通技术人员显而易见的对本发明主题的这样的修改、变化、和/或增加。