半导体集成电路的布局设计仪器转让专利
申请号 : CN200710181212.4
文献号 : CN101162481B
文献日 : 2010-06-23
发明人 : 野中义弘
申请人 : 日本电气株式会社
摘要 :
本发明涉及一种布局设计仪器，含有：存储装置，用于存储由多个晶体管构成的电路的电路数据；搜索装置，用于搜索一组路径，使得通路对任一晶体管只通过一次且一组中路径的组合覆盖电路数据表示的整个电路网络；抽选装置，用于从所述搜索出的各组路径中选出路径数最少的一组路径；布局宽度确定装置，依据每个晶体管的源极和漏极的宽度、源极和漏极之间区域的宽度、未结合成公共电极的相邻晶体管对的源极和漏极之间区域的宽度、晶体管数和所选出的路径组中包含路径数，确定布局宽度；布局确定装置，用于形成关于布局的信息，其中，所述电路中包括的晶体管的源、漏和栅极都位于布局宽度的小宽度区域内；以及输出装置，用于输出所述关于布局的信息。
权利要求 :
1.一种布局设计仪器，含有：
存储装置，用于存储由多个晶体管构成的电路的电路数据；
搜索装置，用于搜索一组路径，使得通路对任何一个晶体管只通过一次且一组中路径的组合能够覆盖电路数据所表示的整个电路网络；
抽选装置，用于从所述搜索装置发现作为搜索结果的各组路径中选出具有最小路径数的至少一组路径；
布局宽度确定装置，用于将以下表达式给出的值确定为布局宽度：
其中，Wi为每个晶体管的源极和漏极的宽度，Lj为源极和漏极之间区域的宽度，Pk为未结合成公共电极的相邻晶体管对的源极和漏极之间区域的宽度，n为晶体管的数目，以及m为由所述抽选装置选出的路径组中所包含的路径数；
布局确定装置，用于按照路径指定的通过晶体管的顺序或按照该通过顺序的反向顺序根据所述至少一组路径中的一组中的每条路径将源/漏极和栅极交替排布，以及形成关于布局的信息，其中，包括在所述电路中的晶体管的源极、漏极和栅极都位于小宽度区域内，该小宽度区域的宽度由所述布局宽度确定装置确定；以及输出装置，用于输出由所述布局确定装置确定的布局信息。
2.根据权利要求1的布局设计仪器，其中，未结合成公共电极的相邻晶体管对的源极和漏极之间区域的宽度小于源极和漏极之间区域的宽度。
3.根据权利要求1的布局设计仪器，还含有公共布线长度最短设置确定装置，用于确定：互连布线总长最短的一组路径，互连布线用于将所述抽选装置选出的至少一个路径组中的若干等电位的源极或漏极连接在一起；路径组包含的多条路径的顺序；以及该组所包含的每条路径连接的方向，其中，所述至少一组路径中的所述一组是互连布线总长最短的一组路径，该路径组包含的多条路径的顺序以及每条路径的连接方向由所述公共布线长度最短设置确定装置确定。
4.根据权利要求1的布局设计仪器，其中，所述布局确定装置确定将若干等电位的源极或漏极连接在一起的互连线的位置。
5.根据权利要求1的布局设计仪器，其中，为了连接到外部端子，所述布局确定装置延伸出被指定为根据电路数据连接到外部端子的电极的源极和漏极至少之一的长度。
说明书 :
技术领域
本发明涉及一种半导体集成电路，其具有形成在半导体衬底、绝缘衬底或玻璃衬底上的晶体管，并且更具体地说，涉及一种能够在小宽度范围内布局的半导体集成电路，以及一种能够实现此类布局的电路布局设计方法。
背景技术
在显示器件和传感器上通常使用的方法是，用于驱动用于控制显示元件或传感元件的一组晶体管(有源阵列)的外围电路安装在显示区域或检测区域周围，或形成在与有源阵列相同的衬底上(见，例如，以下的专利文献1和2)。为了增大显示区域或检测区域，外围电路处于显示区域或检测区域的周围狭窄的直线区域中。在这样的狭窄区域中形成一种小宽度的外围电路布局，从而能够提供具有增大的显示或检测区域的窄框显示器件或传感器。通过柔性印刷电路(FPC)等将来自外部的信号线和电源线从该器件的框架部分连接到外围电路。因此外围电路的外部连接端子集中在一侧且布局的自由度较低。另一方面，存在相对其他信号线增大电源线宽度的需要，从而在大电流流过电源线时，通过将流过器件中电路的电流集中，限制电压降和功率损耗。
图2示出一电路，用于在多条电源线之间切换，例如包括三条或三条以上电源线的电路。图32示出小宽度区域中此电路的布局的一种可能情况的例子。在该切换电路中，电源线a34有选择地通过栅极信号φ连接到线A32或线B33。由于该电路由两个晶体管10和11组成，栅极30和31每个都具有栅极长度Lg和栅极宽度Wg，且它们在一个方向上对齐以形成小宽度布局。也就是说，长度为Wg且宽度为W的电源线A32和B32纵向对齐地位于栅极30和31的侧面，且长度为2Wg宽度为W的电源线a34位于与栅极30和31相对的位置。每条电源线都由第一金属层形成，并通过触点(未示出)电连接到晶体管10和11体内的有源区。此布局中的布局宽度为一个栅极宽度与两条电源线的宽度的总和(Lg+2W)，该宽度是很小的。为便于说明，将栅极与第一金属层电极之间的间隙设为零。将布局面积大致表示为，(Lg+2W)×2Wg。
图33示出一般可能布局的一个例子，其中，电源线A32和B33从布局的上侧到外端点都是相连的，且电源线a34布线在该布局中。作为内部连接的布线，电源线a34在附图的视角中向下延伸，而不增加布局宽度。同样地，作为连接到外部端点的布线，电源线A32和B33在该图视角下向上延伸。但是，由于路径A32和B33以彼此不交叠的形式延伸，所以将该布局宽度必要地增大一个与电源线宽度W相当的量。从而，布局面积增大到(Lg+3W)×2Wg。
图34示出一种布局的例子，其中栅极30的形成方式为，将其分段且各个分段彼此平行放置。栅极30的布局面积因此而减小。如果不是由平行排列减小了栅极的面积，因为晶体管10的栅极区30的栅极面积Lg×Wg与晶体管11的相同，则栅极区30的长度表示为(Lg×Wg)/(Lg+W)。图34中所示的布局方案中，不含连线延伸部分的布局面积为宽度(Lg+3W)与长度(Wg+(+(Lg×Wg)/(Lg+W))之积，即，(Lg+3W)×Wg×(2Lg+W)/(Lg+W)。如果W＞0，则此面积总是小于图33中所示的面积。但是，在此布局中不能容易地作出改动，因为如果增加电路的复杂程度，则最佳的并联栅极位置会因不同的晶体管而不同。
(专利文献1)
日本专利号No.2697728
(专利文献2)
日本未决专利公开号No.10-133232
如图32到34所示的电路布局方案，都是通常所采用的在小宽度区域内布局的布局方案。但是在这些电路布局中，增大了布局面积或者是因晶体管而定的布局很复杂且不能容易地对布局作出更改。而且，在外部输入/输出端子都集中在一侧使得布局的自由度较低的情况下，延伸的连线增大了布局宽度。
图2示出一电路，用于在多条电源线之间切换，例如包括三条或三条以上电源线的电路。图32示出小宽度区域中此电路的布局的一种可能情况的例子。在该切换电路中，电源线a34有选择地通过栅极信号φ连接到线A32或线B33。由于该电路由两个晶体管10和11组成，栅极30和31每个都具有栅极长度Lg和栅极宽度Wg，且它们在一个方向上对齐以形成小宽度布局。也就是说，长度为Wg且宽度为W的电源线A32和B32纵向对齐地位于栅极30和31的侧面，且长度为2Wg宽度为W的电源线a34位于与栅极30和31相对的位置。每条电源线都由第一金属层形成，并通过触点(未示出)电连接到晶体管10和11体内的有源区。此布局中的布局宽度为一个栅极宽度与两条电源线的宽度的总和(Lg+2W)，该宽度是很小的。为便于说明，将栅极与第一金属层电极之间的间隙设为零。将布局面积大致表示为，(Lg+2W)×2Wg。
图33示出一般可能布局的一个例子，其中，电源线A32和B33从布局的上侧到外端点都是相连的，且电源线a34布线在该布局中。作为内部连接的布线，电源线a34在附图的视角中向下延伸，而不增加布局宽度。同样地，作为连接到外部端点的布线，电源线A32和B33在该图视角下向上延伸。但是，由于路径A32和B33以彼此不交叠的形式延伸，所以将该布局宽度必要地增大一个与电源线宽度W相当的量。从而，布局面积增大到(Lg+3W)×2Wg。
图34示出一种布局的例子，其中栅极30的形成方式为，将其分段且各个分段彼此平行放置。栅极30的布局面积因此而减小。如果不是由平行排列减小了栅极的面积，因为晶体管10的栅极区30的栅极面积Lg×Wg与晶体管11的相同，则栅极区30的长度表示为(Lg×Wg)/(Lg+W)。图34中所示的布局方案中，不含连线延伸部分的布局面积为宽度(Lg+3W)与长度(Wg+(+(Lg×Wg)/(Lg+W))之积，即，(Lg+3W)×Wg×(2Lg+W)/(Lg+W)。如果W＞0，则此面积总是小于图33中所示的面积。但是，在此布局中不能容易地作出改动，因为如果增加电路的复杂程度，则最佳的并联栅极位置会因不同的晶体管而不同。
(专利文献1)
日本专利号No.2697728
(专利文献2)
日本未决专利公开号No.10-133232
如图32到34所示的电路布局方案，都是通常所采用的在小宽度区域内布局的布局方案。但是在这些电路布局中，增大了布局面积或者是因晶体管而定的布局很复杂且不能容易地对布局作出更改。而且，在外部输入/输出端子都集中在一侧使得布局的自由度较低的情况下，延伸的连线增大了布局宽度。
发明内容
本发明的一个目的是提供一种能在小宽度区域内布局的布局设计仪器。
根据本发明的一方面，提供了一种布局设计仪器，含有：存储装置，用于存储由多个晶体管构成的电路的电路数据；搜索装置，用于搜索一组路径，使得通路对任何一个晶体管只通过一次且一组中路径的组合能够覆盖电路数据所表示的整个电路网络；抽选装置，用于从所述搜索装置发现作为搜索结果的各组路径中选出具有最小路径数的一组路径；布局宽度确定装置，用于确定布局宽度，其依据为，每个晶体管的源极和漏极的宽度、源极和漏极之间区域的宽度、未结合成公共电极的一些相邻晶体管对的源极和漏极之间区域的宽度、晶体管的数目、以及由所述抽选装置选出的路径组中所包含的路径数；布局确定装置，用于形成关于布局的信息，其中，包括在所述电路中的晶体管的源极、漏极和栅极都位于小宽度区域内，该小宽度区域的宽度由所述布局宽度确定装置确定；以及输出装置，用于输出由所述布局确定装置确定的布局信息。
根据本发明的一方面，提供了一种布局设计仪器，含有：存储装置，用于存储由多个晶体管构成的电路的电路数据；搜索装置，用于搜索一组路径，使得通路对任何一个晶体管只通过一次且一组中路径的组合能够覆盖电路数据所表示的整个电路网络；抽选装置，用于从所述搜索装置发现作为搜索结果的各组路径中选出具有最小路径数的一组路径；布局宽度确定装置，用于确定布局宽度，其依据为，每个晶体管的源极和漏极的宽度、源极和漏极之间区域的宽度、未结合成公共电极的一些相邻晶体管对的源极和漏极之间区域的宽度、晶体管的数目、以及由所述抽选装置选出的路径组中所包含的路径数；布局确定装置，用于形成关于布局的信息，其中，包括在所述电路中的晶体管的源极、漏极和栅极都位于小宽度区域内，该小宽度区域的宽度由所述布局宽度确定装置确定；以及输出装置，用于输出由所述布局确定装置确定的布局信息。
附图说明
图1为一示图，示出根据本发明的第一实施例的布局方案；
图2为一示图，示出电源线开关电路；
图3为一示图，示出根据本发明的第二实施例的布局方案；
图4为一示图，示出电源线开关电路；
图5为一示图，示出根据本发明的第三实施例的布局方案；
图6为一示图，示出根据本发明的第三实施例的另一种布局方案；
图7为一示图，示出根据本发明的第四实施例的布局方案；
图8为一示图，示出根据本发明的第五实施例的显示器件或传感器的电路布局的例子；
图9为该显示器件或传感器的电路布局的放大图；
图10为一示图，示出根据本发明第六实施例的薄膜晶体管电路的硅多晶化步骤；
图11为一示图，示出薄膜晶体管电路的栅电极形成步骤；
图12为根据本发明第七实施例的布局设计仪器的框图；
图13为根据本发明第八实施例的布局设计仪器的框图；
图14为在根据第八实施例的本发明的实施例中，自动布局形成算法的流程图；
图15为示出在根据第八实施例的实施例中自动布局形成的系统框图；
图16为示出电荷泵型升压电路的示图；
图17为一示图，示出二维电路网络映射表，连通节点数组以及连通树数组；
图18为示出外部连通节点数组的示图；
图19为一示图，示出关于“路径组”的数据的一个例子；
图20为自动连接(全路径搜索)的流程图；
图21为单路径(一笔划)搜索的流程图；
图22为一示图，示出变换数据表的一个例子；
图23为互连流程图；
图24为第x组路径的互连流程图；
图25为Cbuf互连流程图；
图26为一示图，示出级联路径Rbuf(Nmin＝2)的一个例子；
图27为互连过程以及对Rbuf做总长计算的流程图；
图28为一示图，示出级联路径Rbuf、互连数据M以及总互连布线长度SUM的一个例子；
图29为形成外部连线数据的流程图；
图30为示出自动布局算法的执行结果的示图；
图31为示出自动布局的一个例子的示图；
图32为示出普通布局的一个例子的示图；
图33为示出普通布局的一个例子的示图；以及
图34为一示图，示出一种布局的例子，其中栅极30的形成方式为，将其分段且各个分段彼此平行。
图2为一示图，示出电源线开关电路；
图3为一示图，示出根据本发明的第二实施例的布局方案；
图4为一示图，示出电源线开关电路；
图5为一示图，示出根据本发明的第三实施例的布局方案；
图6为一示图，示出根据本发明的第三实施例的另一种布局方案；
图7为一示图，示出根据本发明的第四实施例的布局方案；
图8为一示图，示出根据本发明的第五实施例的显示器件或传感器的电路布局的例子；
图9为该显示器件或传感器的电路布局的放大图；
图10为一示图，示出根据本发明第六实施例的薄膜晶体管电路的硅多晶化步骤；
图11为一示图，示出薄膜晶体管电路的栅电极形成步骤；
图12为根据本发明第七实施例的布局设计仪器的框图；
图13为根据本发明第八实施例的布局设计仪器的框图；
图14为在根据第八实施例的本发明的实施例中，自动布局形成算法的流程图；
图15为示出在根据第八实施例的实施例中自动布局形成的系统框图；
图16为示出电荷泵型升压电路的示图；
图17为一示图，示出二维电路网络映射表，连通节点数组以及连通树数组；
图18为示出外部连通节点数组的示图；
图19为一示图，示出关于“路径组”的数据的一个例子；
图20为自动连接(全路径搜索)的流程图；
图21为单路径(一笔划)搜索的流程图；
图22为一示图，示出变换数据表的一个例子；
图23为互连流程图；
图24为第x组路径的互连流程图；
图25为Cbuf互连流程图；
图26为一示图，示出级联路径Rbuf(Nmin＝2)的一个例子；
图27为互连过程以及对Rbuf做总长计算的流程图；
图28为一示图，示出级联路径Rbuf、互连数据M以及总互连布线长度SUM的一个例子；
图29为形成外部连线数据的流程图；
图30为示出自动布局算法的执行结果的示图；
图31为示出自动布局的一个例子的示图；
图32为示出普通布局的一个例子的示图；
图33为示出普通布局的一个例子的示图；以及
图34为一示图，示出一种布局的例子，其中栅极30的形成方式为，将其分段且各个分段彼此平行。
具体实施方式
以下将参考附图详细说明本发明的实施例。图1示出根据本发明的第一实施例的布局。此布局与图2所示的电路相对应，该电路为用于在电源线A32和B33之间切换电源线a34的连接的电路。以上述顺序布置电源线A32、a34和B33，且晶体管10和11位于电源线A32、a34和B33之间的间隙中。在图1所示的布局中，每个晶体管都具有一个栅极。晶体管10的栅极由30指出，且晶体管11的栅极由31指出。栅极30和31位于电源线a34的相对侧，且每个栅极都由一栅极层形成。每条电源线都由第一金属层形成，并通过触点(未示出)电连接到晶体管体内的有源区。
由栅极、源极和漏极构成的一个晶体管所占区域的最小宽度为栅极长度Lg与源极和漏极的宽度W的和(Lg+2W)。为了便于说明，将栅极和源极或漏极之间的空隙设为零。如果这样形成的两个晶体管位于栅极长度方向上，则这两个晶体管的宽度为单个晶体管宽度的二倍，即，2Lg+4W。在两个晶体管的源极或漏极串联的情况下，如图2所示的电路，电路宽度可减少至2Lg+3W，因为这两个电极能够合并一个公共电极，如图1中所示的本实施例中的情况。由于电路的长度与栅极宽度Wg相当，所以整个该布局所占的面积可大致计算为(2Lg+3W)×Wg。此布局的面积总是比如图34所示地排布的相同电路的布局的面积小2Lg×W/(Lg+W)。
图3为一示图，示出说明了本发明的第二实施例的布局。在此实施例中，在图1所示的布局中增加了连接到集中在一侧的外部端子的功能。为了从外部施加电位到电源线A32和B33，电源线在使用第一金属层布线的同时如图所示地向上延伸，从而能够通过外接端子50连接。电源线a34如图所示地向下延伸，作为连接到另一内部电路的布线。此布局的特征在于，避免了增大电路布局的宽度，同时又达到了扩展布线的目的。
图5为一示图，示出说明了本发明的第三实施例的布局。此布局对应于图4所示的布线切换电路。在此电路中，只在电源线A32与B33以及电源线a34与b35之间进行连接。此电路的工作方式如下所述。当栅极信号φ为高电平时，晶体管10和13都处于开状态，电源线A32和a34彼此相连，且电源线B33和电源线b35也彼此相连。当栅极信号φ为低电平时，晶体管11和12都处于开状态并建立反向连接，即，电源线A32和b35彼此相连，而且电源线B33和电源线a34彼此相连，也就形成了反向连接。例如，此电路用作极性换向电路。由栅极信号φ分别将电源线a34和b35设为高电位和低电位，同时保持输入电源线A32和B33分别处于高电位和低电位。而且，可进行切换以将电源线a34和b35分别设为低电位和高电位。
该布局中，电源线A32、a34、B33、b35和A36都按上述顺序排布，且晶体管处于每个相邻的电源线对之间的间隙中。即，晶体管10及其栅极30位于电源线A32和a34之间；晶体管11及其栅极31位于电源线a34和B33之间；晶体管13及其栅极37位于电源线B33和b35之间；且晶体管12及其栅极38位于电源线b35和A36之间。如从图4的电路图中可理解的，有必要在电源线A32和A36上施加相同的电位。此实施例的特征在于，提供了互连线39，用于连接两条电源线A32和A36，同时避免连接到电源线B33。互连线39以直角与每条电源线相交。在图5所示的布局中，互连线39由栅极层形成，且通过触点40和41与第一金属层形成的电源线A32和A36相连。在图6所示的布局中，互连线42由第二金属层形成且通过触点43和44与第一金属层形成的电源线A32和A36相连。触点40、41、43和44中的每一个都可以形成为多个触点，而不是如所说明的一个触点。
图7为一示图，示出说明了本发明的第四实施例的布局。此布局对应于图4所示的布线切换电路。此实施例的特征在于，提供栅极信号线45、46、47和48，用于传播栅极信号φ以及通过将栅极信号反向得到的信号。栅极信号线45、46、47和48的电阻小于栅极的电阻。而且，栅极信号线的寄生电容也小于栅极的寄生电容。例如，栅极信号线在第一金属层上形成，以改善由CR时间常数决定的栅极信号传播速度。以此方式，即使是在狭窄电路布局中使用大栅极宽度晶体管的情况下，也能减少切换时间延迟。
图8为一示图，示出本发明的第五实施例，该实施例为一显示器件或传感器。显示器件或传感器包括，位于显示区域或检测区域102中的矩阵内的显示元件或传感元件；用于分别驱动显示元件或传感元件的有源矩阵晶体管；外围电路103；多层印刷电路板104，外部信号和电源通过该电路板输入或输出；以及接线端子100。有源矩阵晶体管和外围电路103由形成在不同于半导体衬底的绝缘衬底或玻璃衬底101上的薄膜晶体管构成。在图8所示的布置方案中，例如图4所示的布线切换电路位于外围电路区域105中。此电路用于在各供电电压等等之间切换的用途。参考图9所示的放大图，该电路的布局与图5所示的布局相同，且电极A32和B33延伸以连接到外接端子100，且电极a34和b35延伸以连接到内部电路。
图10和11示出根据本发明的第六实施例的薄膜晶体管制造工艺。构成外围电路103的薄膜晶体管为多晶半导体110到113，通过进行激光退火等实现在生长在玻璃衬底101上的非晶半导体106上多晶化过程，从而形成该多晶半导体。以光蚀刻等方法形成晶体管10到13的岛110到113。岛110到113可与多晶化过程同时形成或在其后形成。之后，形成栅极绝缘膜(未示出)，并在栅极绝缘膜上形成栅极30、31、37、38和43，如图11所示。在形成触点孔之后，由第一金属层形成源极和漏极A32、B33、a34、b35、以及A36。该触点孔用于在多晶半导体岛110到113与第一层金属电极之间建立电连接，也在互连线43与电极A32和A36之间建立电连接。
此实施例的特征在于，如图10所示，在非晶半导体106的结晶过程中，结晶过程的方向107和栅极宽度方向108彼此平行。在栅极长度方向上彼此平行排布的多个晶体管可在此过程中同时结晶。即使在结晶过程中发生温度和热传导的变化，也能够对排布的晶体管之间的性能差异加以限制。
以下将参考图12说明一种用于自动形成上述各实施例的布局的布局设计仪器，作为本发明的第七实施例。
参考图12，此实施例的布局设计仪器201由处理器202、内存203、电路数据存储器204、布局结果存储器205、以及记录介质206组成。内存203包括搜索结果存储部分211、抽选结果存储部分212、确定宽度存储部分213、以及确定布局存储部分214。处理器202包括搜索部分221、抽选部分222、宽度确定部分223、布局确定部分224、以及输出部分225。
电路数据存储器204为使用磁盘等的存储装置，用于存储关于电路的电路数据，该电路由多个晶体管构成且布局设计在其上进行。布局结果存储部分205为使用磁盘等的存储装置，用于存储与设计出的布局有关的信息。
内存203由计算机的主内存构成，且处理器202由计算机的CPU构成。记录介质206为计算机可读的记录介质，例如磁盘或CD-ROM，布局设计程序记录在其上。构成处理器202的CPU读取记录在记录介质206上的布局设计程序，且该布局设计程序用于控制处理器202的工作，从而在处理器202上实现搜索部分221、抽选部分222、宽度确定部分223、布局确定部分224以及输出部分225。
搜索部分221将电路数据从电路数据存储器204输入，并搜索至少一组路径，其中，对于一个晶体管路径只通过一次。相同组中的路径的组合能够覆盖电路数据所表示的电路网络。搜索部分221将搜索结果存储在存储部分211中。
抽选部分222从存储部分211输入搜索结果，选出包含最少路径数的至少一组路径，并将抽选结果记录在存储部分212中。
宽度确定部分223从电路数据存储部分204输入电路数据，并输入来自存储部分212的关于路径数最少的路径组中路径数目的信息，计算布局宽度，并将计算结果记录在存储部分213中。宽度确定部分223计算布局宽度，其计算根据为，每个晶体管的源极与漏极的宽度；每个晶体管的源极与漏极之间区域的宽度；一些未结合成公共电极的相邻晶体管对的源极或漏极之间区域的宽度；在欲布局的电路中所包含的晶体管的数目；以及路径的数目。
例如，如果每个晶体管的每个源极和漏极的宽度为W；源极与漏极之间区域的宽度为L；未结合成公共电极的一些相邻晶体管对的源极或漏极之间区域的宽度为P；晶体管的数目为n；且路径的数目为m，则宽度确定部分223将通过以下表达式计算布局宽度：
布局宽度＝W(n+m)+L(n+m-1)-(L-P)(m-1)...(1)
当在源极与漏极之间的区域内有栅极时，可将未结合成公共电极的一些相邻晶体管对的源极或漏极之间区域的宽度设置为符合掩膜规定的最小距离。因此，通常能够满足P＜L。
在采用方程(1)的情况下，假设所有的源极和漏极的宽度都彼此相等。源极和漏极的宽度可以是不等的。例如，源极和漏极之中某一个的宽度可以大于另一个的宽度。在这样的情况下，可以通过考虑源极和漏极宽度之间的差异来计算布局宽度。而且在源极与漏极之间的区域宽度不等的情况下，或是在未结合成公共电极的一些相邻晶体管对的源极或漏极之间的区域宽度不等的情况下，可以通过考虑实际宽度来计算布局宽度。更具体地说，如果Wi代表晶体管的源极和漏极的宽度；Lj为源极和漏极之间区域的宽度；Pk为未结合成公共电极的一些相邻晶体管对的源极和漏极之间区域的宽度；n为晶体管的数目；且m为路径的数目，则通过以下表达式获得布局宽度：
Wi、Lj和Pk的实际值可作为电路数据的一部分存储在电路数据存储器204中。显然，它们可以作为参数被分别指定。
布局确定部分224从电路数据存储器204输入电路数据，并从存储部分213输入关于布局宽度的信息，并生成关于布局的信息，在该布局中，根据电路数据的晶体管的所有源极、漏极和栅极都处于具有依据该信息的布局宽度的一小宽度区域中。在此实施例中，布局确定部分224从存储部分212输入关于任意一组路径的数据，并根据该组中的路径将源/漏极与栅极交替排布，其排布顺序为，该路径所指定的通过晶体管的顺序，或者是与通路顺序相反的顺序。布局确定部分224还确定每个连结等电位的若干源极或漏极的互连线的位置。而且，为了连接到外部端子，布局确定部分224将源极和漏极延伸出由电路数据指定的长度，作为连接到外部端子的电极。布局确定部分224将这样确定的布局信息记录在存储部分214中。
输出部分225从存储部分214输入布局信息，并将布局结果输出到布局结果存储器205。输出的布局信息不局限于输出到布局结果存储器205。布局信息可以输出到未示出的打印机或显示器件。
根据输出到布局结果存储器205的布局信息，制造半导体集成电路。制造出的半导体集成电路的结构为：根据电路数据的晶体管的所有源极、漏极和栅极都处于一小宽度区域内，该区域的宽度由至少一组路径中具有最少路径数的一组路径的路径数确定，该至少一组路径的形成方式为，路径对于一个晶体管仅通过一次且一组中路径的组合能够覆盖电路数据所表示的电路网络；晶体管的源极和漏极的宽度；源极和漏极之间区域的宽度；未结合成公共电极的一些相邻晶体管对的各源极和各漏极之间区域的宽度；以及电路数据中晶体管的数目。
图13为根据本发明第八实施例的布局设计仪器的框图。此实施例的布局设计仪器301的结构不同于图12所示的布局设计仪器201的结构，不同之处在于，在处理器202中有互连线长度最短组确定部分226，且在内存203中有确定设置存储部分215。而且，布局设计仪器301的布局确定部分224的功能部分不同于布局设计仪器201的布局确定部分224的功能。记录介质207为计算机可读的记录介质，例如磁盘或CD-ROM，布局设计程序记录在其上。构成处理器202的CPU读取记录在记录介质207上的布局设计程序，且该布局设计程序用于控制处理器202的工作，从而在处理器202上实现搜索部分221、抽选部分222、宽度确定部分223、布局确定部分224、输出部分225以及互连线长度最短组确定部分226。现在将说明此实施例的布局设计仪器301的工作过程。
每个搜索部分221、抽选部分222和宽度确定部分223执行的操作都与图12所示的布局设计仪器201中对应分区所执行操作相同。互连线长度最短组确定部分226从电路数据存储器204输入电路数据，并从存储部分212输入所有具有最短路径数的路径组的数据，并在提供的各组路径中确定出：互连线总长最短的一组路径，以便在电位相同的若干源极或漏极之间建立相互连接；包含在该组中的多条路径的顺序；以及该组中每条路径的连接方向，并将确定的信息项目记录在存储部分215中。
布局确定部分224从电路数据存储器204输入电路数据，并从存储部分213输入关于布局宽度的信息，并生成关于布局的信息，在该布局中，根据电路数据的晶体管的所有源极、漏极和栅极都处于具有依据该信息的布局宽度的一小宽度区域中。在此实施例中，布局确定部分224从存储部分213输入任一路径组的数据、包含在该组中的多条路径的顺序、以及该组中包含的每条路径的连接方向，并按照该组中的路径、该组中多条路径的顺序、以及该组中包含路径的连接方向，将源/漏极和栅极交替排布。
由布局确定部分224执行的另一处理过程以及输出部分225执行的处理过程都与图12所示的布局设计仪器中相同。
根据输出到布局结果存储器205的布局信息，制造半导体集成电路。制造出的半导体集成电路的结构为：根据电路数据的晶体管的所有源极、漏极和栅极都处于一小宽度区域内，该区域的宽度由至少一组路径中具有最少路径数的一组路径的路径数确定，该至少一组路径的形成方式为，路径对于一个晶体管仅通过一次且一组中路径的组合能够覆盖电路数据所表示的电路网络；晶体管的源极和漏极的宽度；源极和漏极之间区域的宽度；未结合成公共电极的一些相邻晶体管对的源极和漏极之间区域的宽度；以及电路数据中晶体管的数目。在这方面，此实施例的布局设计仪器301与图12所示的布局设计仪器201相同。但是，总的来说，比起图12所示的布局设计仪器201来，此实施例的布局设计仪器301减少了电路所占的面积。其原因在于，源/漏极与栅极交替排布，其排布是根据互连线总长最短的路径组，从而在具有最少路径数的路径组中的相同电位的源极或漏极之间建立相互连接；包含在该组中的多条路径的顺序；以及在该组中路径的连接方向。
以下将参考附图说明本发明的布局设计仪器的一个实施例。下述实施例对应于本发明的第八实施例。
图14为一流程图，示出在此实施例的布局设计仪器中采用的布局确定算法的概要。图15为一示图，示出此实施例中布局设计仪器的系统配置。
在“电路数据输入”(步骤A)中，从输入设备/面板121、磁盘单元122或内部存储器123处获得关于要布局的电路的数据，即，关于电路中各个连接的信息，并将其处理使之变成存储在内部存储器123中的数组数据。
在“自动连线”(步骤B)中，首先根据电路网络形成一路径(一笔划)，其中，源极或漏极连续串联在一起，从而将电路宽度减到最小，即，将未结合成任何公共电极的源极和漏极的数目减到最小。如果不能在一条串联路径上通过所有的晶体管，则形成一个“路径组”，以便沿多条路径通过所有晶体管。在如此的各组路径中搜索至少一个具有最少路径数的“路径组”。
在“自动定位并互连”(步骤C)中，在上个步骤中确定的成组路径之间进行互连，以便形成所需电路，并进行搜索，搜索用于互连的路径总长最短的路径组合以及各组的次序。
在“连接到外部端子”(步骤D)中，要连接到外部端子上的源极或漏极，除去重叠部分外，都延伸以连接到外部端子。
在″电路布局输出″(步骤E)中，晶体管的排布数据、互连数据以及到外部端子的连线数据都以数组数据、图表、或布局图的形式记录在内部存储器123或磁盘设备122中，并通过输出装置125输出。
在上述步骤中，通过总线126进行程序块之间的数据交换，并且由计算和控制部分124执行搜索等处理并对每个程序块进行控制。例如，通过执行存储在磁盘设备122中的布局设计程序，计算和控制部分124执行搜索等处理，并对每个程序块进行控制。
以下将参考附图，以电荷泵型升压电路的布局设计为例，详细说明此实施例中布局设计仪器的工作过程。
图16示出由电容和电子开关构成的电荷泵型升压电路的一个例子。此电路作为电源电路，将输入的电源电压VDD生成为例如2×、3×以及-2×的增高电压。此升压电路排布在图8所示的外围电路区域103内的小宽度布局中，这样做优点在于，从外部只供给低电压VDD作为电源电压，并因此，输入接口能够得以简化。可使用上述2×、3×和-2×增高电压作为高于VDD的供电电压以及其他外围电路需要的负电源电压，例如用于有源矩阵的栅极驱动电路和数据驱动电路所需要的负电源电压。
对图16所示的电路进行升压操作的方式为，通过用栅极信号φ和栅极信号的反信号来控制晶体管开关A到L，以改变连接到电容154、157以及160的连接。当栅极信号φ为高电平时，晶体管A和D开启，且电容154以输入电源电压VDD 150充电。同时，晶体管F和E开启，且电容157以输入电源电压VDD 150充电。当栅极信号φ变为低电平时，晶体管B和C被开启，以将电容154串联到输入电源上。从而将输出端子151的电位提升到2×VDD。同时，晶体管G和H开启，以将电容157与输入电源150和电容154串联。从而将输出端子152的电位提升到3×VDD。另一方面，当栅极信号φ为低电平时，晶体管I和L开启，且电容160以输出端子的电位充电，即以2×VDD充电。当栅极信号φ再次变为高电平时，晶体管K和J开启，从而将电容160的高电位侧设为与接地点163相同的电位。从而，在低电位侧的电容160的电位，即，输出端子153的电位，被设为-2×VDD，与充电电压的极性相反。电压保持电容器(未示出)与每个输出端子151、152和153相连，以保持升高后的电压。
如果上述升压电路对负载提供大约1mA的电流，且如果栅极信号的时钟频率为10kHz，变化幅度小于等于0.1V，则电压保持电容所需的电容约为1mA/(0.1V×10kHz)＝1μF。如果电容器具有这样高的电容，就有必要将电容器安装在半导体集成电路之外。流过连结在输入电源150、输出端子151、152和153之间的任何布线导体、流过安装在外部的电容器154、157和160、以及流过晶体管A到L的电流对应于输出电流。因此，将布线导体作为电源布线对待。
现在将说明根据图14所示的布局确定算法确定图16所示电路的布局的过程。
在电路数据输入步骤(步骤A)中，进行如下所述的处理。首先，将构成电路的节点(触点)按字母a、b、…、k的顺序标记，而树形结构(在该情况下为晶体管)则标记为A、B、…、L。然后，自动形成一个二维映射表，其中，各行代表“目标节点”，各列代表连接到目标节点的“连通节点”，且数组的内容为“连通树”，从而使节点间的连接关系反映出电路排布。而且，从二维映射表自动形成节点数组N(目标节点、计数)和树数组T(目标节点、计数)，节点数组N将目标节点作为参数并将连通节点作为内容，树数组T将目标节点作为参数并将连通树作为内容。每个计数表明连接到一个目标节点上的节点或树的数目。图17示出关于图16所示电路的二维映射表，连通节点数组以及连通树数组。
从连接信息中识别出在图16的电路图中要从外部连接的节点，并将其存储在外部连通节点数组CONNECT中。如下所述的用于外部连接的端子为输入和输出端子，而且是用于外部安装的电容器的端子对。总共十一个节点是从外部连接的：节点a，其上加有输入电压VDD；节点b和c，与电容器154的两个末端相连；节点d，2×的升高电压通过该节点输出；节点f和g，与电容器157的两个末端相连；节点h，3×的升高电压通过该节点输出；节点i和j，与电容器160的两个末端相连；以及节点k，-2×的升高电压通过该节点输出。图18示出数组CONNECT。
在自动连接步骤(步骤B)中，搜索一路径(一笔划)，其中在整个电路网络中晶体管都是连续串联的。不可能一条路径包括所有的树(晶体管)，结合其他的路径以形成“路径组”。对具有构成“路径组”的最少路径数的“路径组”进行搜索。关于第x条路径(一笔划)的数据以节点名+树名+节点名+......+树名+节点名的形式保留在字符数组buf(x，1)中。符号“+”并不保留在数组中。在多条路径y覆盖电路网络的情况下，由多个路径数据项buf(x，1)、buf(x，2)、……、buf(x，y)表示第x条“路径组”。图19示出有两条路径buf(x，1)、buf(x，2)的路径组的一个例子。
对选出作为起始节点Nst的所有节点(a、b、c、……、k)进行路径搜索。在实际操作中，按照起始节点Nst＝a、b、c、……、k的顺序，调用“单路径搜索”子程序(S102)，如图20的全路径搜索流程图所示。对应于一个起始节点，可能存在多个“路径组”。如果在“单路径搜索”子程序中发现新路径，则设定一个附加标志。如果在单路径搜索结束时设定了附加标志，则从相同的起始节点再进行一次“单路径搜索”(S105)。如果没有设定附加标志，则没有将当前节点作为起始节点的新“线路组”。在此情况下，将起始节点更新到下一节点，并连续地进行其他的“单路径搜索”(S104)。
图21示出该子程序的具体内容。在此子程序中，对一个从起始节点Nst开始覆盖了整个网络的“线路组”进行搜索。在实际搜索中，参照图17所示的连通树数组T和节点数组N，将buf(x，1)设为“Nst”，并将“+T(Nst，1)+N(Nst，1)”与buf(x，1)接在一起，“+T(Nst，1)+N(Nst，1)”代表与起始节点Nst相链接的树和节点。之后，参照在当前路径buf(x，1)中链接到最终节点“N(Nst，1)”的树和节点，并将“+T(N(Nst，1)，1)+N(N(Nst，1)，1)”与buf(x，1)接在一起(S207)。可将对这些操作的重复形容为，将在当前路径buf(x，y)中的链接到最终节点Nc的树T(Nc，z)和节点N(Nc，z)都接在当前路径buf(x，y)的尾部。
如果在buf(x，y)中，欲串接的树T(Nc，z)已经从第x个路径组buf(x，1)中被选出(在S203中的“是”)，或者如果串接结果buf(x，y)+T(Nc，z)+N(Nc，z)已经包含在了路径buf(1，1)到buf(x，y)中(S204中的“是”)，则跳过串接过程以避免重叠，并给z加上1，从而对下个连通树T(Nc，z+1)进行搜索(S205)。另一方面，在执行串接过程的情况下，设定一个附加标志(S206)。如果线路搜索无法继续，即，与最终节点Nc链接的树T(Nc，z)已经被选出，且T(Nc，z)为空(S202中的“是”)，则终止路径buf(x，y)。
如果所有的树(A、B、……、L)都包括在当前获得的第x个“线路组”buf(x，1)、……、buf(x、y)中，即，当完成了对所有构成此“线路组”中电路的树的选择时(S210中的“是”)，就完成了此线路组。如果有一些必要的树还没有被选出(S210中的“否”)，则将新路径buf(x，y+1)加到此组线路上(S211到S213)。该“再搜索”并不从起始节点Nst开始，而是从序列中的第一节点a开始。
在自动布线步骤(步骤B)完成的时候，获得了在一组中路径的最小数Nmin以及多个具有最小路径数的“路径组”(S107)。此时，即确定了全电路宽度(布局宽度)。对电路宽度的计算可在此时或者在此后进行。对电路宽度的计算方法已经进行了说明，以下不再重复。
在接下来的自动布局和互连步骤(步骤C)中，可进行互连，使得每个具有最小路径数的“路径组”都形成所需的电路排布，并搜索互连布线长度总数最小的组合。
图23示出互连流程图。路径的最小数由变量Nmin代替，并获得从buf(X，1)到buf(X，Nmin)中字符总数的平方值，且(Nmin-1)作为最小互连布线总长度Lmin的初值(S301)。而且，将整数1，2，...，Nmin中Nmin个元素的排列都存储在数组tbl中(S302)。数列tbl中的行数对应于Nmin！个排列，数列tbl中的列数对应于取出的Nmin个整数。图22示出在Nmin＝2的情况下数组tbl的一个例子，以及Nmin＝3的情况下的另一个例子。在所有“路径组”中搜索第X个“路径组”buf(X，1)到buf(X，Nmin)，其具有的路径数等于Nmin，且进程进入一子程序(S303，S304)。
图24为根据步骤304中第X个“路径组”的详细互连流程图。参考此流程图，在改变路径排布顺序时，根据具有最小路径数的第X个“路径组”作出互连，该路径组即，buf(X，1)，buf(X，2)，...，buf(X，Nmin)(S401到S406)。以Nmin！种方法作出上述Nmin个要排布的路径的排列，且任意排列Cbuf(1)，Cbuf(2)，...，Cbuf(Nmin)都是参考预先准备的排列数据tbl而作出。图24示出在Nmin＝2的情况下的buf(X，1)、buf(X，2)、Cbuf(1)、和Cbuf(2)。在流程图中，循环变量Q用于重复Nmin！且R用于将buf(X)存储在Nmin个Cbuf实例中。
图25示出步骤S406中过程的细节。在图25所示的流程图中，先前步骤给出的“路径组”Cbuf(1)，Cbuf(2)，...，Cbuf(Nmin)都与一个数据项Rbuf串接。在串接Cbuf(1)，Cbuf(2)，...，Cbuf(Nmin)时，可以按正方向设定每条路径Cbuf(J)，也可以按反方向设定每条路径Cbuf(J)，且如果考虑到了所有Nmin条路径，则路径的组合数为2的Nmin次方。循环变量I用于重复2的Nmin次方，J用于通过串接Nmin个Cbuf的实例生成Rbuf，且整型变量K用于链接到J并按照正向或反向生成每条路径。图26示出Rbuf的一个例子，在Nmin＝2的情况下Cbuf(1)和Cbuf(2)与其串接。在路径之间插入符号“/”作为连接符。
图27示出步骤S508中过程的细节。参考图27中的流程图，在串接路径Rbuf之间进行互连，并计算总的互连布线长度(S601到S609)。循环变量I和J用于根据Rbuf的字符数重复Rbuf。对每个互连的搜索以如下方式进行：在第(I+1)个字符中搜索与Rbuf的第I个字符相同的字符，而且，如果找到第J个字符为相同字符，则将连线距离(J-I)作为互连数据代入一维数组M(I)。对Rbuf的所有字符重复此过程。从而将用于形成所需电路的连接数据存储在数组M中。将数组M的内容加在一起以获得总的互连布线长度SUM。图28示出根据图26所示Rbuf的八个实例，互连数据M以及总的互连布线长度SUM的一例。
在下一步中，判断Rbuf的每个实例的总互连布线长度SUM是否最小(S610)。在说明此判断过程之前，先对最终得到的结果加以说明。最终结果由最短互连布线长度Lmin以及相应的路径Lbuf和互连Mbuf表示。用二维数组来存储用于Lbuf和Mbuf的多个路径数据项。第I条路径Lbuf(I)为一数组，将其表示为“节点+树+节点+...+节点+/+节点+树+节点+...+节点+树+节点”的形式，其中包括所有构成电路的节点。此数组表示每个晶体管的源极、漏极以及栅极的位置。对于第I条路径，用于第J个节点的互连数据存储在互连数据Mbuf(I，J)中。即，表明了第J个节点通过互连与第J+Mbuf(I，J)个节点相连。
以下将说明比较总互连布线长度SUM和最小互连布线长度Lmin(S610到616)的步骤。如果SUM不大于Lmin，则意味着存在有其他具有更短互连布线长度的路径。如果存在这样的值，则之前积累的所有的最少连接路径Lbuf都是无效的，且因此，Lbuf和Mbuf被全部清空。然后，将当前总数SUM设定为Lmin且将当前路径Rbuf和互连数据M分别替代为最少连接路径Lbuf(1)和互连数据Mbuf(1)。
如果SUM等于Lmin，则意味着当前路径Rbuf具有与先前的连线连接路径Lbuf相同的互连布线长度。因此，在此情况下，将Rbuf和M增加为通往Lbuf和Mbuf的不同路径。
最后，通过所有的组合，获得路径Lbuf的CNT数和互连数据Mbuf项，且总的互连布线长度为最小值Lmin。
图29示出连接到外部端子的步骤的详细内容(步骤D)。参考图29的流程图，外部连接dataNbuf由路径Lbuf获得，互连数据Mbuf以及外部连接节点数组如图18所示。变量I用于从1重复到CNT，J用于从1重复到路径长度，K用于从1重复到外部连接节点数。外部连接数据Nbuf为二维数组。如果第I条路径Lbuf的第J个字符节点为外部连接节点，则将Nbuf(I，J)设为1(真)。如果第I条路径Lbuf的第J个字符节点不是外部连接节点，则Nbuf(I，J)＝0(假)。在从外部连接数据CONNECT的顶部字符开始检查第I条路径Lbuf(I)之前，需要避免具有相同电位而彼此相连的节点重叠。可参考Mbuf作出决定，是否第I条路径的第J个字符Lbuf(I，J)为互连状态的节点。如果Mbuf为空，则Lbuf(I，J)不是互连状态的节点。在此情况下，在其后即开始检查CONNECT。如果Mbuf不为空，则Lbuf(I，J)为互连状态下的节点，且随后出现等电位节点。因此，在此情况下，将Nbuf(I，J)设为0。在检查CONNECT时，如果在K从1循环到外部连接节点数的过程中，Lbuf(I，J)等于CONNECT(K)，则Nbuf(I，J)为1。Lbuf(I，J)除节点名以及连接符“/”之外还包括树名。但是，在这些项与CONNECT(K)之间没有发生匹配。因此，跳过这些项。从1到CNT重复上述步骤，以获得与路径Lbuf相应的外部连接数据Nbuf。
根据上述自动布局形成算法的处理程序在图16所示的电路上执行，以获得Nmin＝2且Lmin＝24，如图30所示。图31示出一电路布局，其中根据Lbuf(1)进行排布，根据Mbuf(1)进行互连且根据Nbuf(1)进行外部连接。源极、漏极和栅极的排布以如下方式进行：将第一层金属电极和栅极以h、H、g、F、a、A、b、C、d的顺序交替排布在第一路径中，且对应于表示第一金属电极之间间距的连接符“/”，提供根据掩膜规定的最小间距。随后，将第一金属电极和栅极以a、B、c、...、J、k的顺序交替放入第二路径中。
根据在Mbuf(1)中不为空的Mbuf(1，5)、Mbuf(1，9)和Mbuf(1，15)，互连成功完成。首先，将对应于Lbuf(1)中第五字符的电极a以及对应于Lbuf(1)中第(5+Mbuf(1，5))个字符的电极a，即第十一个字符，延长一个大于等于外部连接端子的一侧上一个互连导体宽度的距离，并通过触点165和166与栅极层形成的互连导体164相连。之后，将对应于Lbuf(1)中第九字符的电极d以及对应于Lbuf(1)中第(9+Mbuf(1，9))个字符的电极d，即第十九个字符，延长一个大于等于外部连接端子的一侧上两个互连导体宽度的距离，并通过触点168和169与栅极层形成的互连导体167相连。最后，将对应于Lbuf(1)中第十五个字符的电极e以及对应于Lbuf(1)中第(15+Mbuf(1，15))个字符的电极e，即第二十三个字符，延长一个大于等于外部连接端子的一侧上三个互连导体宽度的距离，并通过触点171和172与栅极层形成的互连导体170相连。
最后，在给要加到栅极电压上的时钟布局时，将对应于Nbuf(1，1)到Nbuf(1，27)中1的电极Nbuf(1，X)延长，以连接到外部端子，从而完成自动布局过程。
在根据本发明第一方面的半导体集成电路中，晶体管位于多条电源线的间隙内，从而形成一电路，其中，即使考虑到所有电源线的总宽度以及晶体管的宽度，也能够减小电路的总宽度，且能够将该电路置于一小宽度面积内。
在根据本发明的第二方面的半导体集成电路中，当晶体管的电极连线到外部连接端子时，无需增加电路宽度，从而能够形成小宽度电路。
在根据本发明的第三方面的半导体集成电路中，即使电路结构很复杂，也能将未连通的电源线连通，从而在不增大电路宽度的前提下对布局复杂性加以限制。
在根据本发明的第四方面的半导体集成电路中，相对所有晶体管的布局面积，增大电源线的布局面积，以便在电源线中限制电压降或电能损耗的增加。
在根据本发明的第五方面的半导体集成电路中，与栅极相比，栅极信号线具有低阻抗和低电容特性，从而即使在置于小宽度区域内的晶体管中，也能减少栅极信号的延迟时间。
在根据本发明的第六方面的半导体集成电路中，能够将小宽度薄膜晶体管电路置于显示屏周围或显示器件或传感器的检测区域中，从而能够增大显示屏或检测区域。
在根据本发明的第七方面的半导体集成电路制造方法中，排列在一行中的晶体管能够在薄膜晶体管制造过程的结晶步骤中同时结晶，以减小不同晶体管之间的性能差异。
在根据本发明的第八方面的电荷泵电路中，可以将小宽度电源电路置于显示屏或传感器的检测区域周围，以增大显示屏或检测区域，同时简化输入接口。
本发明的第九或第十方面中的布局设计仪器，能够自动形成能将由多个晶体管构成的电路布置在小宽度区域内的布局。
本发明的第十一方面中的布局设计仪器，能够自动形成一布局，比起栅极在布局中彼此均匀间隔、且通常用于排布彼此均匀间隔的多个晶体管的布局方法，该布局能够在宽度更小的区域内排布。
本发明的第十二方面中的布局设计仪器，不一定保证获得能够在小面积内排布的布局，但是能简化可置于小宽度区域内的半导体集成电路的布局设计过程。
本发明的第十三方面中的布局设计仪器，能够自动形成能将由多个晶体管构成的电路布置在小宽度面积内的布局。
本发明的第十四方面中的布局设计仪器，即使在所需电路较复杂的情况下，也能够限制布局复杂性的增加以及外部端子数的增加。
本发明的第十五方面中的布局设计仪器，能够对这样的半导体集成电路自动布局：即使在外部输入/输出端子集中在一侧，使得设计自由度较低的情况下，电路也能够连接到外部输入/输出端子而不增大布局宽度。
本发明的第十六或第十七方面中的半导体集成电路能够将由多个晶体管构成的电路布置在小宽度区域内。
本发明的第十八方面中的半导体集成电路，比起栅极在其中彼此均匀间隔的普通半导体集成电路来，能够在宽度更小的区域中布置电路元件。
本发明的第十九方面中的半导体集成电路，尽管不一定能保证在小面积内布置电路元件，但是其能够简化布局设计过程。
本发明的第二十方面中的半导体集成电路能够将由多个晶体管构成的电路布置在小宽度面积内。
本发明的第二十一方面中的半导体集成电路，即使所需电路比较复杂，也能够限制布局复杂性的增加以及外部端子数的增加。
本发明的第二十二方面中的半导体集成电路，即使在外部输入/输出端子集中在一侧，导致设计自由度较低的情况下，该半导体集成电路也能够连接到外部输入/输出端子同时又不增大布局宽度。
本申请是2003年9月11日提交的、申请号为03158127.7、题为“半导体集成电路及其制造方法、相关电路、仪器和程序”的申请的分案申请。
由栅极、源极和漏极构成的一个晶体管所占区域的最小宽度为栅极长度Lg与源极和漏极的宽度W的和(Lg+2W)。为了便于说明，将栅极和源极或漏极之间的空隙设为零。如果这样形成的两个晶体管位于栅极长度方向上，则这两个晶体管的宽度为单个晶体管宽度的二倍，即，2Lg+4W。在两个晶体管的源极或漏极串联的情况下，如图2所示的电路，电路宽度可减少至2Lg+3W，因为这两个电极能够合并一个公共电极，如图1中所示的本实施例中的情况。由于电路的长度与栅极宽度Wg相当，所以整个该布局所占的面积可大致计算为(2Lg+3W)×Wg。此布局的面积总是比如图34所示地排布的相同电路的布局的面积小2Lg×W/(Lg+W)。
图3为一示图，示出说明了本发明的第二实施例的布局。在此实施例中，在图1所示的布局中增加了连接到集中在一侧的外部端子的功能。为了从外部施加电位到电源线A32和B33，电源线在使用第一金属层布线的同时如图所示地向上延伸，从而能够通过外接端子50连接。电源线a34如图所示地向下延伸，作为连接到另一内部电路的布线。此布局的特征在于，避免了增大电路布局的宽度，同时又达到了扩展布线的目的。
图5为一示图，示出说明了本发明的第三实施例的布局。此布局对应于图4所示的布线切换电路。在此电路中，只在电源线A32与B33以及电源线a34与b35之间进行连接。此电路的工作方式如下所述。当栅极信号φ为高电平时，晶体管10和13都处于开状态，电源线A32和a34彼此相连，且电源线B33和电源线b35也彼此相连。当栅极信号φ为低电平时，晶体管11和12都处于开状态并建立反向连接，即，电源线A32和b35彼此相连，而且电源线B33和电源线a34彼此相连，也就形成了反向连接。例如，此电路用作极性换向电路。由栅极信号φ分别将电源线a34和b35设为高电位和低电位，同时保持输入电源线A32和B33分别处于高电位和低电位。而且，可进行切换以将电源线a34和b35分别设为低电位和高电位。
该布局中，电源线A32、a34、B33、b35和A36都按上述顺序排布，且晶体管处于每个相邻的电源线对之间的间隙中。即，晶体管10及其栅极30位于电源线A32和a34之间；晶体管11及其栅极31位于电源线a34和B33之间；晶体管13及其栅极37位于电源线B33和b35之间；且晶体管12及其栅极38位于电源线b35和A36之间。如从图4的电路图中可理解的，有必要在电源线A32和A36上施加相同的电位。此实施例的特征在于，提供了互连线39，用于连接两条电源线A32和A36，同时避免连接到电源线B33。互连线39以直角与每条电源线相交。在图5所示的布局中，互连线39由栅极层形成，且通过触点40和41与第一金属层形成的电源线A32和A36相连。在图6所示的布局中，互连线42由第二金属层形成且通过触点43和44与第一金属层形成的电源线A32和A36相连。触点40、41、43和44中的每一个都可以形成为多个触点，而不是如所说明的一个触点。
图7为一示图，示出说明了本发明的第四实施例的布局。此布局对应于图4所示的布线切换电路。此实施例的特征在于，提供栅极信号线45、46、47和48，用于传播栅极信号φ以及通过将栅极信号反向得到的信号。栅极信号线45、46、47和48的电阻小于栅极的电阻。而且，栅极信号线的寄生电容也小于栅极的寄生电容。例如，栅极信号线在第一金属层上形成，以改善由CR时间常数决定的栅极信号传播速度。以此方式，即使是在狭窄电路布局中使用大栅极宽度晶体管的情况下，也能减少切换时间延迟。
图8为一示图，示出本发明的第五实施例，该实施例为一显示器件或传感器。显示器件或传感器包括，位于显示区域或检测区域102中的矩阵内的显示元件或传感元件；用于分别驱动显示元件或传感元件的有源矩阵晶体管；外围电路103；多层印刷电路板104，外部信号和电源通过该电路板输入或输出；以及接线端子100。有源矩阵晶体管和外围电路103由形成在不同于半导体衬底的绝缘衬底或玻璃衬底101上的薄膜晶体管构成。在图8所示的布置方案中，例如图4所示的布线切换电路位于外围电路区域105中。此电路用于在各供电电压等等之间切换的用途。参考图9所示的放大图，该电路的布局与图5所示的布局相同，且电极A32和B33延伸以连接到外接端子100，且电极a34和b35延伸以连接到内部电路。
图10和11示出根据本发明的第六实施例的薄膜晶体管制造工艺。构成外围电路103的薄膜晶体管为多晶半导体110到113，通过进行激光退火等实现在生长在玻璃衬底101上的非晶半导体106上多晶化过程，从而形成该多晶半导体。以光蚀刻等方法形成晶体管10到13的岛110到113。岛110到113可与多晶化过程同时形成或在其后形成。之后，形成栅极绝缘膜(未示出)，并在栅极绝缘膜上形成栅极30、31、37、38和43，如图11所示。在形成触点孔之后，由第一金属层形成源极和漏极A32、B33、a34、b35、以及A36。该触点孔用于在多晶半导体岛110到113与第一层金属电极之间建立电连接，也在互连线43与电极A32和A36之间建立电连接。
此实施例的特征在于，如图10所示，在非晶半导体106的结晶过程中，结晶过程的方向107和栅极宽度方向108彼此平行。在栅极长度方向上彼此平行排布的多个晶体管可在此过程中同时结晶。即使在结晶过程中发生温度和热传导的变化，也能够对排布的晶体管之间的性能差异加以限制。
以下将参考图12说明一种用于自动形成上述各实施例的布局的布局设计仪器，作为本发明的第七实施例。
参考图12，此实施例的布局设计仪器201由处理器202、内存203、电路数据存储器204、布局结果存储器205、以及记录介质206组成。内存203包括搜索结果存储部分211、抽选结果存储部分212、确定宽度存储部分213、以及确定布局存储部分214。处理器202包括搜索部分221、抽选部分222、宽度确定部分223、布局确定部分224、以及输出部分225。
电路数据存储器204为使用磁盘等的存储装置，用于存储关于电路的电路数据，该电路由多个晶体管构成且布局设计在其上进行。布局结果存储部分205为使用磁盘等的存储装置，用于存储与设计出的布局有关的信息。
内存203由计算机的主内存构成，且处理器202由计算机的CPU构成。记录介质206为计算机可读的记录介质，例如磁盘或CD-ROM，布局设计程序记录在其上。构成处理器202的CPU读取记录在记录介质206上的布局设计程序，且该布局设计程序用于控制处理器202的工作，从而在处理器202上实现搜索部分221、抽选部分222、宽度确定部分223、布局确定部分224以及输出部分225。
搜索部分221将电路数据从电路数据存储器204输入，并搜索至少一组路径，其中，对于一个晶体管路径只通过一次。相同组中的路径的组合能够覆盖电路数据所表示的电路网络。搜索部分221将搜索结果存储在存储部分211中。
抽选部分222从存储部分211输入搜索结果，选出包含最少路径数的至少一组路径，并将抽选结果记录在存储部分212中。
宽度确定部分223从电路数据存储部分204输入电路数据，并输入来自存储部分212的关于路径数最少的路径组中路径数目的信息，计算布局宽度，并将计算结果记录在存储部分213中。宽度确定部分223计算布局宽度，其计算根据为，每个晶体管的源极与漏极的宽度；每个晶体管的源极与漏极之间区域的宽度；一些未结合成公共电极的相邻晶体管对的源极或漏极之间区域的宽度；在欲布局的电路中所包含的晶体管的数目；以及路径的数目。
例如，如果每个晶体管的每个源极和漏极的宽度为W；源极与漏极之间区域的宽度为L；未结合成公共电极的一些相邻晶体管对的源极或漏极之间区域的宽度为P；晶体管的数目为n；且路径的数目为m，则宽度确定部分223将通过以下表达式计算布局宽度：
布局宽度＝W(n+m)+L(n+m-1)-(L-P)(m-1)...(1)
当在源极与漏极之间的区域内有栅极时，可将未结合成公共电极的一些相邻晶体管对的源极或漏极之间区域的宽度设置为符合掩膜规定的最小距离。因此，通常能够满足P＜L。
在采用方程(1)的情况下，假设所有的源极和漏极的宽度都彼此相等。源极和漏极的宽度可以是不等的。例如，源极和漏极之中某一个的宽度可以大于另一个的宽度。在这样的情况下，可以通过考虑源极和漏极宽度之间的差异来计算布局宽度。而且在源极与漏极之间的区域宽度不等的情况下，或是在未结合成公共电极的一些相邻晶体管对的源极或漏极之间的区域宽度不等的情况下，可以通过考虑实际宽度来计算布局宽度。更具体地说，如果Wi代表晶体管的源极和漏极的宽度；Lj为源极和漏极之间区域的宽度；Pk为未结合成公共电极的一些相邻晶体管对的源极和漏极之间区域的宽度；n为晶体管的数目；且m为路径的数目，则通过以下表达式获得布局宽度：
Wi、Lj和Pk的实际值可作为电路数据的一部分存储在电路数据存储器204中。显然，它们可以作为参数被分别指定。
布局确定部分224从电路数据存储器204输入电路数据，并从存储部分213输入关于布局宽度的信息，并生成关于布局的信息，在该布局中，根据电路数据的晶体管的所有源极、漏极和栅极都处于具有依据该信息的布局宽度的一小宽度区域中。在此实施例中，布局确定部分224从存储部分212输入关于任意一组路径的数据，并根据该组中的路径将源/漏极与栅极交替排布，其排布顺序为，该路径所指定的通过晶体管的顺序，或者是与通路顺序相反的顺序。布局确定部分224还确定每个连结等电位的若干源极或漏极的互连线的位置。而且，为了连接到外部端子，布局确定部分224将源极和漏极延伸出由电路数据指定的长度，作为连接到外部端子的电极。布局确定部分224将这样确定的布局信息记录在存储部分214中。
输出部分225从存储部分214输入布局信息，并将布局结果输出到布局结果存储器205。输出的布局信息不局限于输出到布局结果存储器205。布局信息可以输出到未示出的打印机或显示器件。
根据输出到布局结果存储器205的布局信息，制造半导体集成电路。制造出的半导体集成电路的结构为：根据电路数据的晶体管的所有源极、漏极和栅极都处于一小宽度区域内，该区域的宽度由至少一组路径中具有最少路径数的一组路径的路径数确定，该至少一组路径的形成方式为，路径对于一个晶体管仅通过一次且一组中路径的组合能够覆盖电路数据所表示的电路网络；晶体管的源极和漏极的宽度；源极和漏极之间区域的宽度；未结合成公共电极的一些相邻晶体管对的各源极和各漏极之间区域的宽度；以及电路数据中晶体管的数目。
图13为根据本发明第八实施例的布局设计仪器的框图。此实施例的布局设计仪器301的结构不同于图12所示的布局设计仪器201的结构，不同之处在于，在处理器202中有互连线长度最短组确定部分226，且在内存203中有确定设置存储部分215。而且，布局设计仪器301的布局确定部分224的功能部分不同于布局设计仪器201的布局确定部分224的功能。记录介质207为计算机可读的记录介质，例如磁盘或CD-ROM，布局设计程序记录在其上。构成处理器202的CPU读取记录在记录介质207上的布局设计程序，且该布局设计程序用于控制处理器202的工作，从而在处理器202上实现搜索部分221、抽选部分222、宽度确定部分223、布局确定部分224、输出部分225以及互连线长度最短组确定部分226。现在将说明此实施例的布局设计仪器301的工作过程。
每个搜索部分221、抽选部分222和宽度确定部分223执行的操作都与图12所示的布局设计仪器201中对应分区所执行操作相同。互连线长度最短组确定部分226从电路数据存储器204输入电路数据，并从存储部分212输入所有具有最短路径数的路径组的数据，并在提供的各组路径中确定出：互连线总长最短的一组路径，以便在电位相同的若干源极或漏极之间建立相互连接；包含在该组中的多条路径的顺序；以及该组中每条路径的连接方向，并将确定的信息项目记录在存储部分215中。
布局确定部分224从电路数据存储器204输入电路数据，并从存储部分213输入关于布局宽度的信息，并生成关于布局的信息，在该布局中，根据电路数据的晶体管的所有源极、漏极和栅极都处于具有依据该信息的布局宽度的一小宽度区域中。在此实施例中，布局确定部分224从存储部分213输入任一路径组的数据、包含在该组中的多条路径的顺序、以及该组中包含的每条路径的连接方向，并按照该组中的路径、该组中多条路径的顺序、以及该组中包含路径的连接方向，将源/漏极和栅极交替排布。
由布局确定部分224执行的另一处理过程以及输出部分225执行的处理过程都与图12所示的布局设计仪器中相同。
根据输出到布局结果存储器205的布局信息，制造半导体集成电路。制造出的半导体集成电路的结构为：根据电路数据的晶体管的所有源极、漏极和栅极都处于一小宽度区域内，该区域的宽度由至少一组路径中具有最少路径数的一组路径的路径数确定，该至少一组路径的形成方式为，路径对于一个晶体管仅通过一次且一组中路径的组合能够覆盖电路数据所表示的电路网络；晶体管的源极和漏极的宽度；源极和漏极之间区域的宽度；未结合成公共电极的一些相邻晶体管对的源极和漏极之间区域的宽度；以及电路数据中晶体管的数目。在这方面，此实施例的布局设计仪器301与图12所示的布局设计仪器201相同。但是，总的来说，比起图12所示的布局设计仪器201来，此实施例的布局设计仪器301减少了电路所占的面积。其原因在于，源/漏极与栅极交替排布，其排布是根据互连线总长最短的路径组，从而在具有最少路径数的路径组中的相同电位的源极或漏极之间建立相互连接；包含在该组中的多条路径的顺序；以及在该组中路径的连接方向。
以下将参考附图说明本发明的布局设计仪器的一个实施例。下述实施例对应于本发明的第八实施例。
图14为一流程图，示出在此实施例的布局设计仪器中采用的布局确定算法的概要。图15为一示图，示出此实施例中布局设计仪器的系统配置。
在“电路数据输入”(步骤A)中，从输入设备/面板121、磁盘单元122或内部存储器123处获得关于要布局的电路的数据，即，关于电路中各个连接的信息，并将其处理使之变成存储在内部存储器123中的数组数据。
在“自动连线”(步骤B)中，首先根据电路网络形成一路径(一笔划)，其中，源极或漏极连续串联在一起，从而将电路宽度减到最小，即，将未结合成任何公共电极的源极和漏极的数目减到最小。如果不能在一条串联路径上通过所有的晶体管，则形成一个“路径组”，以便沿多条路径通过所有晶体管。在如此的各组路径中搜索至少一个具有最少路径数的“路径组”。
在“自动定位并互连”(步骤C)中，在上个步骤中确定的成组路径之间进行互连，以便形成所需电路，并进行搜索，搜索用于互连的路径总长最短的路径组合以及各组的次序。
在“连接到外部端子”(步骤D)中，要连接到外部端子上的源极或漏极，除去重叠部分外，都延伸以连接到外部端子。
在″电路布局输出″(步骤E)中，晶体管的排布数据、互连数据以及到外部端子的连线数据都以数组数据、图表、或布局图的形式记录在内部存储器123或磁盘设备122中，并通过输出装置125输出。
在上述步骤中，通过总线126进行程序块之间的数据交换，并且由计算和控制部分124执行搜索等处理并对每个程序块进行控制。例如，通过执行存储在磁盘设备122中的布局设计程序，计算和控制部分124执行搜索等处理，并对每个程序块进行控制。
以下将参考附图，以电荷泵型升压电路的布局设计为例，详细说明此实施例中布局设计仪器的工作过程。
图16示出由电容和电子开关构成的电荷泵型升压电路的一个例子。此电路作为电源电路，将输入的电源电压VDD生成为例如2×、3×以及-2×的增高电压。此升压电路排布在图8所示的外围电路区域103内的小宽度布局中，这样做优点在于，从外部只供给低电压VDD作为电源电压，并因此，输入接口能够得以简化。可使用上述2×、3×和-2×增高电压作为高于VDD的供电电压以及其他外围电路需要的负电源电压，例如用于有源矩阵的栅极驱动电路和数据驱动电路所需要的负电源电压。
对图16所示的电路进行升压操作的方式为，通过用栅极信号φ和栅极信号的反信号来控制晶体管开关A到L，以改变连接到电容154、157以及160的连接。当栅极信号φ为高电平时，晶体管A和D开启，且电容154以输入电源电压VDD 150充电。同时，晶体管F和E开启，且电容157以输入电源电压VDD 150充电。当栅极信号φ变为低电平时，晶体管B和C被开启，以将电容154串联到输入电源上。从而将输出端子151的电位提升到2×VDD。同时，晶体管G和H开启，以将电容157与输入电源150和电容154串联。从而将输出端子152的电位提升到3×VDD。另一方面，当栅极信号φ为低电平时，晶体管I和L开启，且电容160以输出端子的电位充电，即以2×VDD充电。当栅极信号φ再次变为高电平时，晶体管K和J开启，从而将电容160的高电位侧设为与接地点163相同的电位。从而，在低电位侧的电容160的电位，即，输出端子153的电位，被设为-2×VDD，与充电电压的极性相反。电压保持电容器(未示出)与每个输出端子151、152和153相连，以保持升高后的电压。
如果上述升压电路对负载提供大约1mA的电流，且如果栅极信号的时钟频率为10kHz，变化幅度小于等于0.1V，则电压保持电容所需的电容约为1mA/(0.1V×10kHz)＝1μF。如果电容器具有这样高的电容，就有必要将电容器安装在半导体集成电路之外。流过连结在输入电源150、输出端子151、152和153之间的任何布线导体、流过安装在外部的电容器154、157和160、以及流过晶体管A到L的电流对应于输出电流。因此，将布线导体作为电源布线对待。
现在将说明根据图14所示的布局确定算法确定图16所示电路的布局的过程。
在电路数据输入步骤(步骤A)中，进行如下所述的处理。首先，将构成电路的节点(触点)按字母a、b、…、k的顺序标记，而树形结构(在该情况下为晶体管)则标记为A、B、…、L。然后，自动形成一个二维映射表，其中，各行代表“目标节点”，各列代表连接到目标节点的“连通节点”，且数组的内容为“连通树”，从而使节点间的连接关系反映出电路排布。而且，从二维映射表自动形成节点数组N(目标节点、计数)和树数组T(目标节点、计数)，节点数组N将目标节点作为参数并将连通节点作为内容，树数组T将目标节点作为参数并将连通树作为内容。每个计数表明连接到一个目标节点上的节点或树的数目。图17示出关于图16所示电路的二维映射表，连通节点数组以及连通树数组。
从连接信息中识别出在图16的电路图中要从外部连接的节点，并将其存储在外部连通节点数组CONNECT中。如下所述的用于外部连接的端子为输入和输出端子，而且是用于外部安装的电容器的端子对。总共十一个节点是从外部连接的：节点a，其上加有输入电压VDD；节点b和c，与电容器154的两个末端相连；节点d，2×的升高电压通过该节点输出；节点f和g，与电容器157的两个末端相连；节点h，3×的升高电压通过该节点输出；节点i和j，与电容器160的两个末端相连；以及节点k，-2×的升高电压通过该节点输出。图18示出数组CONNECT。
在自动连接步骤(步骤B)中，搜索一路径(一笔划)，其中在整个电路网络中晶体管都是连续串联的。不可能一条路径包括所有的树(晶体管)，结合其他的路径以形成“路径组”。对具有构成“路径组”的最少路径数的“路径组”进行搜索。关于第x条路径(一笔划)的数据以节点名+树名+节点名+......+树名+节点名的形式保留在字符数组buf(x，1)中。符号“+”并不保留在数组中。在多条路径y覆盖电路网络的情况下，由多个路径数据项buf(x，1)、buf(x，2)、……、buf(x，y)表示第x条“路径组”。图19示出有两条路径buf(x，1)、buf(x，2)的路径组的一个例子。
对选出作为起始节点Nst的所有节点(a、b、c、……、k)进行路径搜索。在实际操作中，按照起始节点Nst＝a、b、c、……、k的顺序，调用“单路径搜索”子程序(S102)，如图20的全路径搜索流程图所示。对应于一个起始节点，可能存在多个“路径组”。如果在“单路径搜索”子程序中发现新路径，则设定一个附加标志。如果在单路径搜索结束时设定了附加标志，则从相同的起始节点再进行一次“单路径搜索”(S105)。如果没有设定附加标志，则没有将当前节点作为起始节点的新“线路组”。在此情况下，将起始节点更新到下一节点，并连续地进行其他的“单路径搜索”(S104)。
图21示出该子程序的具体内容。在此子程序中，对一个从起始节点Nst开始覆盖了整个网络的“线路组”进行搜索。在实际搜索中，参照图17所示的连通树数组T和节点数组N，将buf(x，1)设为“Nst”，并将“+T(Nst，1)+N(Nst，1)”与buf(x，1)接在一起，“+T(Nst，1)+N(Nst，1)”代表与起始节点Nst相链接的树和节点。之后，参照在当前路径buf(x，1)中链接到最终节点“N(Nst，1)”的树和节点，并将“+T(N(Nst，1)，1)+N(N(Nst，1)，1)”与buf(x，1)接在一起(S207)。可将对这些操作的重复形容为，将在当前路径buf(x，y)中的链接到最终节点Nc的树T(Nc，z)和节点N(Nc，z)都接在当前路径buf(x，y)的尾部。
如果在buf(x，y)中，欲串接的树T(Nc，z)已经从第x个路径组buf(x，1)中被选出(在S203中的“是”)，或者如果串接结果buf(x，y)+T(Nc，z)+N(Nc，z)已经包含在了路径buf(1，1)到buf(x，y)中(S204中的“是”)，则跳过串接过程以避免重叠，并给z加上1，从而对下个连通树T(Nc，z+1)进行搜索(S205)。另一方面，在执行串接过程的情况下，设定一个附加标志(S206)。如果线路搜索无法继续，即，与最终节点Nc链接的树T(Nc，z)已经被选出，且T(Nc，z)为空(S202中的“是”)，则终止路径buf(x，y)。
如果所有的树(A、B、……、L)都包括在当前获得的第x个“线路组”buf(x，1)、……、buf(x、y)中，即，当完成了对所有构成此“线路组”中电路的树的选择时(S210中的“是”)，就完成了此线路组。如果有一些必要的树还没有被选出(S210中的“否”)，则将新路径buf(x，y+1)加到此组线路上(S211到S213)。该“再搜索”并不从起始节点Nst开始，而是从序列中的第一节点a开始。
在自动布线步骤(步骤B)完成的时候，获得了在一组中路径的最小数Nmin以及多个具有最小路径数的“路径组”(S107)。此时，即确定了全电路宽度(布局宽度)。对电路宽度的计算可在此时或者在此后进行。对电路宽度的计算方法已经进行了说明，以下不再重复。
在接下来的自动布局和互连步骤(步骤C)中，可进行互连，使得每个具有最小路径数的“路径组”都形成所需的电路排布，并搜索互连布线长度总数最小的组合。
图23示出互连流程图。路径的最小数由变量Nmin代替，并获得从buf(X，1)到buf(X，Nmin)中字符总数的平方值，且(Nmin-1)作为最小互连布线总长度Lmin的初值(S301)。而且，将整数1，2，...，Nmin中Nmin个元素的排列都存储在数组tbl中(S302)。数列tbl中的行数对应于Nmin！个排列，数列tbl中的列数对应于取出的Nmin个整数。图22示出在Nmin＝2的情况下数组tbl的一个例子，以及Nmin＝3的情况下的另一个例子。在所有“路径组”中搜索第X个“路径组”buf(X，1)到buf(X，Nmin)，其具有的路径数等于Nmin，且进程进入一子程序(S303，S304)。
图24为根据步骤304中第X个“路径组”的详细互连流程图。参考此流程图，在改变路径排布顺序时，根据具有最小路径数的第X个“路径组”作出互连，该路径组即，buf(X，1)，buf(X，2)，...，buf(X，Nmin)(S401到S406)。以Nmin！种方法作出上述Nmin个要排布的路径的排列，且任意排列Cbuf(1)，Cbuf(2)，...，Cbuf(Nmin)都是参考预先准备的排列数据tbl而作出。图24示出在Nmin＝2的情况下的buf(X，1)、buf(X，2)、Cbuf(1)、和Cbuf(2)。在流程图中，循环变量Q用于重复Nmin！且R用于将buf(X)存储在Nmin个Cbuf实例中。
图25示出步骤S406中过程的细节。在图25所示的流程图中，先前步骤给出的“路径组”Cbuf(1)，Cbuf(2)，...，Cbuf(Nmin)都与一个数据项Rbuf串接。在串接Cbuf(1)，Cbuf(2)，...，Cbuf(Nmin)时，可以按正方向设定每条路径Cbuf(J)，也可以按反方向设定每条路径Cbuf(J)，且如果考虑到了所有Nmin条路径，则路径的组合数为2的Nmin次方。循环变量I用于重复2的Nmin次方，J用于通过串接Nmin个Cbuf的实例生成Rbuf，且整型变量K用于链接到J并按照正向或反向生成每条路径。图26示出Rbuf的一个例子，在Nmin＝2的情况下Cbuf(1)和Cbuf(2)与其串接。在路径之间插入符号“/”作为连接符。
图27示出步骤S508中过程的细节。参考图27中的流程图，在串接路径Rbuf之间进行互连，并计算总的互连布线长度(S601到S609)。循环变量I和J用于根据Rbuf的字符数重复Rbuf。对每个互连的搜索以如下方式进行：在第(I+1)个字符中搜索与Rbuf的第I个字符相同的字符，而且，如果找到第J个字符为相同字符，则将连线距离(J-I)作为互连数据代入一维数组M(I)。对Rbuf的所有字符重复此过程。从而将用于形成所需电路的连接数据存储在数组M中。将数组M的内容加在一起以获得总的互连布线长度SUM。图28示出根据图26所示Rbuf的八个实例，互连数据M以及总的互连布线长度SUM的一例。
在下一步中，判断Rbuf的每个实例的总互连布线长度SUM是否最小(S610)。在说明此判断过程之前，先对最终得到的结果加以说明。最终结果由最短互连布线长度Lmin以及相应的路径Lbuf和互连Mbuf表示。用二维数组来存储用于Lbuf和Mbuf的多个路径数据项。第I条路径Lbuf(I)为一数组，将其表示为“节点+树+节点+...+节点+/+节点+树+节点+...+节点+树+节点”的形式，其中包括所有构成电路的节点。此数组表示每个晶体管的源极、漏极以及栅极的位置。对于第I条路径，用于第J个节点的互连数据存储在互连数据Mbuf(I，J)中。即，表明了第J个节点通过互连与第J+Mbuf(I，J)个节点相连。
以下将说明比较总互连布线长度SUM和最小互连布线长度Lmin(S610到616)的步骤。如果SUM不大于Lmin，则意味着存在有其他具有更短互连布线长度的路径。如果存在这样的值，则之前积累的所有的最少连接路径Lbuf都是无效的，且因此，Lbuf和Mbuf被全部清空。然后，将当前总数SUM设定为Lmin且将当前路径Rbuf和互连数据M分别替代为最少连接路径Lbuf(1)和互连数据Mbuf(1)。
如果SUM等于Lmin，则意味着当前路径Rbuf具有与先前的连线连接路径Lbuf相同的互连布线长度。因此，在此情况下，将Rbuf和M增加为通往Lbuf和Mbuf的不同路径。
最后，通过所有的组合，获得路径Lbuf的CNT数和互连数据Mbuf项，且总的互连布线长度为最小值Lmin。
图29示出连接到外部端子的步骤的详细内容(步骤D)。参考图29的流程图，外部连接dataNbuf由路径Lbuf获得，互连数据Mbuf以及外部连接节点数组如图18所示。变量I用于从1重复到CNT，J用于从1重复到路径长度，K用于从1重复到外部连接节点数。外部连接数据Nbuf为二维数组。如果第I条路径Lbuf的第J个字符节点为外部连接节点，则将Nbuf(I，J)设为1(真)。如果第I条路径Lbuf的第J个字符节点不是外部连接节点，则Nbuf(I，J)＝0(假)。在从外部连接数据CONNECT的顶部字符开始检查第I条路径Lbuf(I)之前，需要避免具有相同电位而彼此相连的节点重叠。可参考Mbuf作出决定，是否第I条路径的第J个字符Lbuf(I，J)为互连状态的节点。如果Mbuf为空，则Lbuf(I，J)不是互连状态的节点。在此情况下，在其后即开始检查CONNECT。如果Mbuf不为空，则Lbuf(I，J)为互连状态下的节点，且随后出现等电位节点。因此，在此情况下，将Nbuf(I，J)设为0。在检查CONNECT时，如果在K从1循环到外部连接节点数的过程中，Lbuf(I，J)等于CONNECT(K)，则Nbuf(I，J)为1。Lbuf(I，J)除节点名以及连接符“/”之外还包括树名。但是，在这些项与CONNECT(K)之间没有发生匹配。因此，跳过这些项。从1到CNT重复上述步骤，以获得与路径Lbuf相应的外部连接数据Nbuf。
根据上述自动布局形成算法的处理程序在图16所示的电路上执行，以获得Nmin＝2且Lmin＝24，如图30所示。图31示出一电路布局，其中根据Lbuf(1)进行排布，根据Mbuf(1)进行互连且根据Nbuf(1)进行外部连接。源极、漏极和栅极的排布以如下方式进行：将第一层金属电极和栅极以h、H、g、F、a、A、b、C、d的顺序交替排布在第一路径中，且对应于表示第一金属电极之间间距的连接符“/”，提供根据掩膜规定的最小间距。随后，将第一金属电极和栅极以a、B、c、...、J、k的顺序交替放入第二路径中。
根据在Mbuf(1)中不为空的Mbuf(1，5)、Mbuf(1，9)和Mbuf(1，15)，互连成功完成。首先，将对应于Lbuf(1)中第五字符的电极a以及对应于Lbuf(1)中第(5+Mbuf(1，5))个字符的电极a，即第十一个字符，延长一个大于等于外部连接端子的一侧上一个互连导体宽度的距离，并通过触点165和166与栅极层形成的互连导体164相连。之后，将对应于Lbuf(1)中第九字符的电极d以及对应于Lbuf(1)中第(9+Mbuf(1，9))个字符的电极d，即第十九个字符，延长一个大于等于外部连接端子的一侧上两个互连导体宽度的距离，并通过触点168和169与栅极层形成的互连导体167相连。最后，将对应于Lbuf(1)中第十五个字符的电极e以及对应于Lbuf(1)中第(15+Mbuf(1，15))个字符的电极e，即第二十三个字符，延长一个大于等于外部连接端子的一侧上三个互连导体宽度的距离，并通过触点171和172与栅极层形成的互连导体170相连。
最后，在给要加到栅极电压上的时钟布局时，将对应于Nbuf(1，1)到Nbuf(1，27)中1的电极Nbuf(1，X)延长，以连接到外部端子，从而完成自动布局过程。
在根据本发明第一方面的半导体集成电路中，晶体管位于多条电源线的间隙内，从而形成一电路，其中，即使考虑到所有电源线的总宽度以及晶体管的宽度，也能够减小电路的总宽度，且能够将该电路置于一小宽度面积内。
在根据本发明的第二方面的半导体集成电路中，当晶体管的电极连线到外部连接端子时，无需增加电路宽度，从而能够形成小宽度电路。
在根据本发明的第三方面的半导体集成电路中，即使电路结构很复杂，也能将未连通的电源线连通，从而在不增大电路宽度的前提下对布局复杂性加以限制。
在根据本发明的第四方面的半导体集成电路中，相对所有晶体管的布局面积，增大电源线的布局面积，以便在电源线中限制电压降或电能损耗的增加。
在根据本发明的第五方面的半导体集成电路中，与栅极相比，栅极信号线具有低阻抗和低电容特性，从而即使在置于小宽度区域内的晶体管中，也能减少栅极信号的延迟时间。
在根据本发明的第六方面的半导体集成电路中，能够将小宽度薄膜晶体管电路置于显示屏周围或显示器件或传感器的检测区域中，从而能够增大显示屏或检测区域。
在根据本发明的第七方面的半导体集成电路制造方法中，排列在一行中的晶体管能够在薄膜晶体管制造过程的结晶步骤中同时结晶，以减小不同晶体管之间的性能差异。
在根据本发明的第八方面的电荷泵电路中，可以将小宽度电源电路置于显示屏或传感器的检测区域周围，以增大显示屏或检测区域，同时简化输入接口。
本发明的第九或第十方面中的布局设计仪器，能够自动形成能将由多个晶体管构成的电路布置在小宽度区域内的布局。
本发明的第十一方面中的布局设计仪器，能够自动形成一布局，比起栅极在布局中彼此均匀间隔、且通常用于排布彼此均匀间隔的多个晶体管的布局方法，该布局能够在宽度更小的区域内排布。
本发明的第十二方面中的布局设计仪器，不一定保证获得能够在小面积内排布的布局，但是能简化可置于小宽度区域内的半导体集成电路的布局设计过程。
本发明的第十三方面中的布局设计仪器，能够自动形成能将由多个晶体管构成的电路布置在小宽度面积内的布局。
本发明的第十四方面中的布局设计仪器，即使在所需电路较复杂的情况下，也能够限制布局复杂性的增加以及外部端子数的增加。
本发明的第十五方面中的布局设计仪器，能够对这样的半导体集成电路自动布局：即使在外部输入/输出端子集中在一侧，使得设计自由度较低的情况下，电路也能够连接到外部输入/输出端子而不增大布局宽度。
本发明的第十六或第十七方面中的半导体集成电路能够将由多个晶体管构成的电路布置在小宽度区域内。
本发明的第十八方面中的半导体集成电路，比起栅极在其中彼此均匀间隔的普通半导体集成电路来，能够在宽度更小的区域中布置电路元件。
本发明的第十九方面中的半导体集成电路，尽管不一定能保证在小面积内布置电路元件，但是其能够简化布局设计过程。
本发明的第二十方面中的半导体集成电路能够将由多个晶体管构成的电路布置在小宽度面积内。
本发明的第二十一方面中的半导体集成电路，即使所需电路比较复杂，也能够限制布局复杂性的增加以及外部端子数的增加。
本发明的第二十二方面中的半导体集成电路，即使在外部输入/输出端子集中在一侧，导致设计自由度较低的情况下，该半导体集成电路也能够连接到外部输入/输出端子同时又不增大布局宽度。
本申请是2003年9月11日提交的、申请号为03158127.7、题为“半导体集成电路及其制造方法、相关电路、仪器和程序”的申请的分案申请。