具双存取元件的相变化存储单元转让专利
申请号 : CN200710138293.X
文献号 : CN101170120B
文献日 : 2010-06-09
发明人 : 龙翔澜
申请人 : 旺宏电子股份有限公司
摘要 :
本发明公开一种自行对准存储元件及其形成方法。一种自行对准存储元件，其包括存储单元，该存储单元可通过施加能量而在多个电学状态之间转换，该存储元件包括基底以及多条字线，至少有一侧的字线被介电材料所覆盖，定义出多个间隙。存取元件位于基底中，其具有第一端点位于第二间隙之下，且具有第二端点位于第一与第三间隙的下。第一和第二源极线位于第一和第三间隙的中且电学连接该第二端点。第一电极位于第二间隙的中且电学连接该第一端点。存储单元位于第二间隙之中，位于第一电极上方且与第一电极电学连接。第二电极位于存储单元之上且与其连接。第一电极、存储单元以及第二电极自行对准。一部分的存储元件具有次光刻尺寸的宽度。
权利要求 :
1.一种自行对准存储元件，其包括存储单元，该存储单元可通过施加能量而在多个电学状态之间转换，该存储元件包括：基底；
第一、第二、第三以及第四字线位于该基底之上，并且以第一方向排列，该字线具有多个顶面与多个侧面，其中至少有一顶面被介电材料覆盖，该介电材料之间定义出第一、第二以及第三间隙；
多个存取元件的多个端点位于基底中，第一端点直接位于该第二间隙之下，且第二端点直接形成于各该第一与各该第三间隙之下；
第一和第二源极线位于该第一和该第三间隙的中且电学连接各别的该第二端点之一；
第一电极位于该第二间隙的中且电学连接该第一端点；
存储单元位于该第二间隙之中，位于该第一电极上方且与该第一电极电学连接；
第二电极位于该存储单元之上且与其连接，并且沿第二方向排列，该第二方向与该第一方向垂直，该第一电极、该存储单元以及该第二电极自行对准。
2.如权利要求1所述的自行对准存储元件，其中该第二电极包括位线导体。
3.如权利要求1所述的自行对准存储元件，其中该存取元件包括具有共漏极的第一和第二晶体管。
4.如权利要求3所述的自行对准存储元件，其中该共漏极构成该第一端点。
5.如权利要求1所述的自行对准存储元件，还包括有源区，其中该存储单元包括相变化区；
该有源区至少包括具有非晶相和结晶相的相变化材料；
该存储单元具有设定状态和重置状态；
在该重置状态中，该存储单元的相变化区的至少一实质部分为非晶相，并且在该设定状态中，该存储单元的该相变化区的至少一实质部分为结晶相。
6.如权利要求1所述的自行对准存储元件，其中该字线被一距离分隔开，该距离等于最小光刻距离，以使得至少一部分的该第二间隙为次光刻尺寸间隙，该存储单元具有宽度是由该第二间隙所定义，该第二间隙的至少一部分的宽度为次光刻尺寸的宽度。
7.如权利要求1所述的自行对准存储元件，其中该存储单元沿平行于该第一方向测得一厚度，且还包括多个该第二电极，该第二电极被多个沟槽隔开，且该沟槽定义该厚度。
8.一种形成自行对准存储元件的方法，该存储元件包括存储单元，其可藉施加能量而在不同的电学状态之间转换，该方法包括：(a)在基底上形成第一、第二、第三与第四字线导体，各字线导体具有字线顶面与字线侧面；
(b)在该字线侧面上形成多个介电侧壁间隙壁，该侧壁间隙壁彼此以裸露出该基底的第一、第二与第三间隙分隔；
(c)在该第一、该第二与该第三间隙的该基底中形成存取元件的第一和第二端点，第一端点直接位于该第二间隙下方，且第二端点直接形成于各该第一和第三间隙下方；
(d)在该第一和第三间隙中形成一源极线，其电学连接各别的该第二端点之一；
(e)在该第二间隙中形成第一电极，其电学连接该第一端点；
(f)在该第二间隙中沉积存储材料，以形成第一单元，其电学连接该第一电极；以及(g)形成第二电极，其电学连接该存储单元。
9.如权利要求8所述的形成自行对准存储元件的方法，其中该(b)的形成步骤包括在该字线顶面形成多个介电层。
10.如权利要求9所述的形成自行对准存储元件的方法，其中该(b)的形成步骤的该介电层为氮化物。
11.如权利要求9所述的形成自行对准存储元件的方法，其中执行该(b)的形成步骤可以使得该字线导体以一距离分隔，该距离等于最小光刻距离，以该介电侧壁间隙壁定义出该第一、该第二与该第三间隙，至少一部分的该间隙为次光刻尺寸间隙，该存储单元具有宽度，该宽度是由至少一部分的该第二间隙定义，至少一部分的该宽度为次光刻尺寸宽度。
12.如权利要求8所述的形成自行对准存储元件的方法，在步骤(e)之后还包括以下步骤：在该间隙填入介电材料；以及
移除该第二间隙中的至少一部分的该介电材料，以裸露出该第一电极。
13.如权利要求8所述的形成自行对准存储元件的方法，其中：该存储材料沉积步骤形成第一组件，且还包括：
平坦化该第一组件，以形成具有平坦上表面的第二组件，且其中该第二电极形成步骤包括：在该平坦上表面上沉积第二电极材料；
在该第二电极材料上形成多个第二电极掩模层；
在该第二电极掩模层之间形成多个沟槽；以及
移除该第二电极掩模层，且还包括：
在该沟槽中沉积一介电材料。
说明书 :
技术领域
本发明涉及一种具相变化型存储材料的高密度存储元件及其操作方法，其存储材料包括硫族化合物(chalcogenide)基材料及其他材料。
背景技术
相变化型存储材料是一种广泛使用在读写光碟片的材料。这一些材料至少具有两个固相，包括例如是一般非晶型固相(generally amorphous)和一般结晶固相。以激光脉冲可使得读写光碟片可以在不同的相之间转换，以读取两种相的不同的光学特性。
相变化型存储材料，如硫族化合物基材料及其相似材料，也可以通过在集成电路施加适当水平的电流而改变其相态。一般非晶型态的电阻高于一般结晶态的电阻，其可快速读出以显示其数据。这些特性被研究用于可编程的阻抗材料，以用来形成可以随机存取来读取和写入非挥发性存储电路。
非晶态可以在低电流操作下改变为结晶态。由结晶态改变为非晶态，在此处用作为重置，则通常需要在较高电流下操作，该操作包括短而高电流密度脉冲，以熔化或破坏(break down)结晶结构，其后，相变化材料快速冷却，停止相变化程序，且使得至少一部分的相变化结构稳定于非晶态。通常都希望用来使得相变化材料由结晶态转变为非晶态的重置电流可以最小化。缩小存储单元中相变化材料单元的尺寸以及电极和相变化材料之间的接触面积可减小用于重置的重置电流的大小，藉以使得可以以绝对小的通过相变化材料单元的电流值达到最大的电流密度。即使是小的元件，重置电流仍是高密度、低电压集成电路的一个设计极限。
随着相变化存储材料存储单元结构的小型化，具有相变化存储单元阵列的元件的限制因素则是其阵列的架构，阵列的架构包括存取晶体管、字线以及位线，其各个存储单元可以进行读取、设定与重置操作。典型的阵列架构如龙先生在美国专利第6864503号所披露的“间隙壁硫族化合物存储方法与元件”以及吴先生在美国专利第6545903号所披露的“以自行对准阻抗插塞形成具有相变化材料的存储单元”。在’503专利中，相变化存储单元的阵列架构如图3所示，其包括形成在半导体基底上的存取晶体管(在’503专利中称为绝缘晶体管)以及导电插塞，其中导电插塞形成在各个存取晶体管的漏极以及在相对应的相变化存储单元的电极之间的接触窗开口之中。半导体中用来分隔存取存储器的空间需求，或是隔绝相邻的存取晶体管的需求限制了阵列的大小。一种高密度阵列架构如Kang等人在2006年2月的ISSCC中所提出的“一种0.1MM、1.8V、256Mb、66MHz同步化相变化随机存取存储器(PRAM)”。
因此，需要提出一种具有可提供高密度元件的阵列架构的元件，以助于施加相对较高电流到所选择的元件在低电压进行重置操作。
相变化型存储材料，如硫族化合物基材料及其相似材料，也可以通过在集成电路施加适当水平的电流而改变其相态。一般非晶型态的电阻高于一般结晶态的电阻，其可快速读出以显示其数据。这些特性被研究用于可编程的阻抗材料，以用来形成可以随机存取来读取和写入非挥发性存储电路。
非晶态可以在低电流操作下改变为结晶态。由结晶态改变为非晶态，在此处用作为重置，则通常需要在较高电流下操作，该操作包括短而高电流密度脉冲，以熔化或破坏(break down)结晶结构，其后，相变化材料快速冷却，停止相变化程序，且使得至少一部分的相变化结构稳定于非晶态。通常都希望用来使得相变化材料由结晶态转变为非晶态的重置电流可以最小化。缩小存储单元中相变化材料单元的尺寸以及电极和相变化材料之间的接触面积可减小用于重置的重置电流的大小，藉以使得可以以绝对小的通过相变化材料单元的电流值达到最大的电流密度。即使是小的元件，重置电流仍是高密度、低电压集成电路的一个设计极限。
随着相变化存储材料存储单元结构的小型化，具有相变化存储单元阵列的元件的限制因素则是其阵列的架构，阵列的架构包括存取晶体管、字线以及位线，其各个存储单元可以进行读取、设定与重置操作。典型的阵列架构如龙先生在美国专利第6864503号所披露的“间隙壁硫族化合物存储方法与元件”以及吴先生在美国专利第6545903号所披露的“以自行对准阻抗插塞形成具有相变化材料的存储单元”。在’503专利中，相变化存储单元的阵列架构如图3所示，其包括形成在半导体基底上的存取晶体管(在’503专利中称为绝缘晶体管)以及导电插塞，其中导电插塞形成在各个存取晶体管的漏极以及在相对应的相变化存储单元的电极之间的接触窗开口之中。半导体中用来分隔存取存储器的空间需求，或是隔绝相邻的存取晶体管的需求限制了阵列的大小。一种高密度阵列架构如Kang等人在2006年2月的ISSCC中所提出的“一种0.1MM、1.8V、256Mb、66MHz同步化相变化随机存取存储器(PRAM)”。
因此，需要提出一种具有可提供高密度元件的阵列架构的元件，以助于施加相对较高电流到所选择的元件在低电压进行重置操作。
发明内容
本发明第一实施例是一种自行对准存储元件，其包括存储单元，此存储单元可通过施加能量而在多个电学状态之间转换。此存储元件包括基底以及第一、第二、第三以及第四字线位于基底上且以第一方向排列。字线具有顶面与侧面，且至少有一侧的字线被介电材料所覆盖。介电材料之间定义出第一、第二和第三间隙。此存储元件也包括位于基底中的多个存取元件的多个端点，第一端点直接位于第二间隙之下；第二端点直接位于各第一与第三间隙的下。第一和第二源极线位于第一和第三间隙的中且电学连接该第二端点之一。第一电极位于第二间隙的中且电学连接该第一端点。存储单元位于第二间隙之中，位于第一电极上方且与其电学连接。第二电极位于存储单元之上且与其接触，且以垂直于第一方向的第二方向排列。第一电极、存储单元以及第二电极自行对准。在一些实施例中，存取元件包括第一和第二晶体管，其具有共漏极。在一些实例中，字线以一距离分隔，该距离为最小次光刻距离，以使得至少一部分的该间隙为次光刻尺寸间隙，至少一部分的该存储单元具有次光刻尺寸宽度。
本发明的自行对准存储元件，其包括存储单元，可藉施加能量而在不同的电学状态之间转换，形成此自行对准存储元件的方法的一个实例如后所述。在基底上形成第一、第二、第三与第四字线导体，各字线导体具有字线顶面与字线侧面。在该字线侧面上形成多个介电侧壁间隙壁，这些侧壁间隙壁彼此以裸露出该基底的第一、第二与第三间隙分隔。在第一、第二与第三间隙的基底中形成存取元件的第一和第二端点，第一端点直接位于该第二间隙下方，第二端点直接形成于各第一和第三间隙下方。在该第一和第三间隙中形成一源极线，其电学连接各别的该第二端点之一。在第二间隙中形成第一电极，其电学连接第一端点。在第二间隙中沉积存储材料，以形成第一单元，其电性接触第一电极。形成第二电极，其电性接触存储单元。在一些实施例中，执行形成介电侧壁间隙壁的步骤，可使得字线以一距离分隔，该距离等于最小的光刻距离，介电侧壁间隙壁定义上述第一、第二和第三间隙壁，这些间隙壁中有至少一部分为次光刻尺寸间隙。在此实施例中，存储单元具有由第二间隙所定义的宽度，且至少一部分的宽度为次光刻尺寸宽度。
上述的存储单元和存取控制元件结构具有可以在低电压下操作的相变化存储单元，因此，可制成高密度、高容量的存储阵列。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下：
本发明的自行对准存储元件，其包括存储单元，可藉施加能量而在不同的电学状态之间转换，形成此自行对准存储元件的方法的一个实例如后所述。在基底上形成第一、第二、第三与第四字线导体，各字线导体具有字线顶面与字线侧面。在该字线侧面上形成多个介电侧壁间隙壁，这些侧壁间隙壁彼此以裸露出该基底的第一、第二与第三间隙分隔。在第一、第二与第三间隙的基底中形成存取元件的第一和第二端点，第一端点直接位于该第二间隙下方，第二端点直接形成于各第一和第三间隙下方。在该第一和第三间隙中形成一源极线，其电学连接各别的该第二端点之一。在第二间隙中形成第一电极，其电学连接第一端点。在第二间隙中沉积存储材料，以形成第一单元，其电性接触第一电极。形成第二电极，其电性接触存储单元。在一些实施例中，执行形成介电侧壁间隙壁的步骤，可使得字线以一距离分隔，该距离等于最小的光刻距离，介电侧壁间隙壁定义上述第一、第二和第三间隙壁，这些间隙壁中有至少一部分为次光刻尺寸间隙。在此实施例中，存储单元具有由第二间隙所定义的宽度，且至少一部分的宽度为次光刻尺寸宽度。
上述的存储单元和存取控制元件结构具有可以在低电压下操作的相变化存储单元，因此，可制成高密度、高容量的存储阵列。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下：
附图说明
图1是绘示包括具有双源极线和双字线的相变化存储单元存储阵列的示意图。
图2是绘示包括具有双源极线和双字线以及其他电路的相变化存储单元存储阵列的集成电路元件的方块图。
图3是依照本发明沿着平行且通过位线所绘示的存储元件剖面示意图。
图4是绘示图3的上视图。
图5、6、7是绘示沿着图35-5、6-6以及7-7切线的侧视图。
图8是绘示基底上被介电层所覆盖的字线。
图8A是绘示在图8的结构上沉积氮化层。
图8B是绘示蚀刻图8A结构的结果，其留下位于字线侧壁上的侧壁间隙壁，并在侧壁间隙壁之间形成侧壁间隙，并且形成对准侧壁间隙的源极与漏极。
图9是绘示在图8所示的结构上沉积导电层。
图10是绘示回蚀刻图9的导电层的结果。
图11是绘示在图10的结构上沉积介电层。
图12是绘示图11的结构进行机械研磨之后的示意图。
图13是绘示在图12所示的结构上形成掩模层。
图14是绘示蚀刻图13所示的结构的结果。
图15是绘示在图14所示的结构上沉积存储材料。
图16是绘示存储材料进行化学机械抛光工艺后的结果。
图17是绘示在图16所示的结构上沉积金属位线层。
图18、19是绘示在图17所示的结构上形成第二掩模层。
图20是绘示蚀刻图19至基底表面以形成位线堆叠结构。
图21是移除图20所示的结构的第二掩模层的侧视图。
图22是绘示另一种包括具有双字线以及双位线(亦作为源极)的相变化存储单元的示意图。
图23是绘示所述的存储元件的操作方法的流程方块图。
附图标记说明
12：侧壁间隙 14：距离
20：基底 23a、23b、23c、23d、321、322：字线
23、24：字线驱动器 28a、28b、28c：共源极线
29：源极线终端电路 32、33、332：下电极
34、37：上电极 35、36、45、46：存储单元
38：相变化区 41、42、341、342：位线
43：设定、重置以及读取电流源
50、51、52、53：存取晶体管
51a、51b：电流路径 60：具双源极线的相变化存储阵列
61：行解码器 62、64：位线
63：列解码器 66：读出放大器/数据输入结构
65、67：总线 68：电流源
69：状态机器 71：输入线
72：输出线 74：其他电路
75：集成电路 79：距离
80、81：顶盖层 82：间隙壁
84：栅氧化层 86、93、96：介电层
88、106：沟槽 90：导电层
91：导电构件 92：绝缘介电层
94、102：掩模层 98：相变化存储材料
100：金属位线 104：位线堆叠结构
315、316、317、318：二极管 320：字线驱动器
335：存储单元 340：偏压源
350、351、500：存储单元 501：模式
502、505：驱动左边的字线 503：于位线上施加读取偏压脉冲
504：读出数据 506：于位线上施加设定偏压脉冲
507、510：校验数据 508：驱动左边以及右边的字线
509：于位线上施加重置偏压脉冲 S、S51、S52、S53：源极
D、D52/D53：漏极 G52、G53：栅极
5-5、6-6、7-7：剖面线
图2是绘示包括具有双源极线和双字线以及其他电路的相变化存储单元存储阵列的集成电路元件的方块图。
图3是依照本发明沿着平行且通过位线所绘示的存储元件剖面示意图。
图4是绘示图3的上视图。
图5、6、7是绘示沿着图35-5、6-6以及7-7切线的侧视图。
图8是绘示基底上被介电层所覆盖的字线。
图8A是绘示在图8的结构上沉积氮化层。
图8B是绘示蚀刻图8A结构的结果，其留下位于字线侧壁上的侧壁间隙壁，并在侧壁间隙壁之间形成侧壁间隙，并且形成对准侧壁间隙的源极与漏极。
图9是绘示在图8所示的结构上沉积导电层。
图10是绘示回蚀刻图9的导电层的结果。
图11是绘示在图10的结构上沉积介电层。
图12是绘示图11的结构进行机械研磨之后的示意图。
图13是绘示在图12所示的结构上形成掩模层。
图14是绘示蚀刻图13所示的结构的结果。
图15是绘示在图14所示的结构上沉积存储材料。
图16是绘示存储材料进行化学机械抛光工艺后的结果。
图17是绘示在图16所示的结构上沉积金属位线层。
图18、19是绘示在图17所示的结构上形成第二掩模层。
图20是绘示蚀刻图19至基底表面以形成位线堆叠结构。
图21是移除图20所示的结构的第二掩模层的侧视图。
图22是绘示另一种包括具有双字线以及双位线(亦作为源极)的相变化存储单元的示意图。
图23是绘示所述的存储元件的操作方法的流程方块图。
附图标记说明
12：侧壁间隙 14：距离
20：基底 23a、23b、23c、23d、321、322：字线
23、24：字线驱动器 28a、28b、28c：共源极线
29：源极线终端电路 32、33、332：下电极
34、37：上电极 35、36、45、46：存储单元
38：相变化区 41、42、341、342：位线
43：设定、重置以及读取电流源
50、51、52、53：存取晶体管
51a、51b：电流路径 60：具双源极线的相变化存储阵列
61：行解码器 62、64：位线
63：列解码器 66：读出放大器/数据输入结构
65、67：总线 68：电流源
69：状态机器 71：输入线
72：输出线 74：其他电路
75：集成电路 79：距离
80、81：顶盖层 82：间隙壁
84：栅氧化层 86、93、96：介电层
88、106：沟槽 90：导电层
91：导电构件 92：绝缘介电层
94、102：掩模层 98：相变化存储材料
100：金属位线 104：位线堆叠结构
315、316、317、318：二极管 320：字线驱动器
335：存储单元 340：偏压源
350、351、500：存储单元 501：模式
502、505：驱动左边的字线 503：于位线上施加读取偏压脉冲
504：读出数据 506：于位线上施加设定偏压脉冲
507、510：校验数据 508：驱动左边以及右边的字线
509：于位线上施加重置偏压脉冲 S、S51、S52、S53：源极
D、D52/D53：漏极 G52、G53：栅极
5-5、6-6、7-7：剖面线
具体实施方式
本发明将配合具体结构的实施例与方法详细说明如下。本发明并不限于所披露的实施例和方法，亦可以以其他的特征(feature)、构件、方法和实施例来实施。优选实施例是用来说明本发明，而非用以限制其范围，本发明的保护范围当以权利要求为准。本领域技术人员基于以下说明当可做各种等效的更动与润饰。此外，在各实施例中相同的构件是以相同的标号来表示的。
具双存取元件的相变化存储单元及其阵列以及其制造和操作方法将配合图1至23详细说明。
图1是绘示一种存储阵列，其具有双字线和双源极线，并且在存储单元电极和存取阵列之间具有自行对准接触窗/存储单元。在图式中，含有存储单元35、36、45和46的四个存储单元，是数百万个存储单元所构成的阵列中的一小部分。以含有存储单元35和36的存储单元来说明。由图可知，含有存储单元35的存储单元包括一个上电极34和一个下电极32，存储单元35中含有相变化材料可用来电学连接上、下电极34、32。同样地，含有存储单元36的存储单元包括一个上电极37和一个下电极33。上电极37和34与位线41耦接。含有存储单元45和46的存储单元也以相同的方式连接。如图3所示，各个存储单元在接近其下电极处具有相变化区。
请参照图1，共源极线28a、28b以及28c、字线23a、23b、23c以及23d排列的方向大致与Y方向平行(与一般字线平行X方向的排列方式相反)。位线41和42排列的方向大致与X方向平行。因此，Y解码器(decoder)和具有设定、重置和读取模式的字线驱动器24，与字线23a、23b、23c、23d耦接。设定、重置和读取模式的位线的电流源(current source)43、解码器和读出放大器(未绘示)与位线41和42耦接。共源极线28a、28b和28c，与源极线终端电路(termination circuit)29如接地端耦接。在一些实施例中，源极线终端电路包括多个偏压电路，用来施加不是接地的偏压至源极线，其包括偏压电路如电压源和电流源以及解码电路。
在所示的阵列中的各个存储单元与第一和第二个存取晶体管耦接。因此，包含存储单元35的存储单元的下电极32与存取晶体管53的漏极D53以及存取晶体管52的漏极D52耦接。存取晶体管52和53的源极端S52和S53分别与源极线28a和28b耦接。存取晶体管52的栅极G52与字线23a耦接。存取晶体管53的栅极G53与字线23b耦接。同样地，含有存储单元36的存储单元的下电极33与存取晶体管50的漏极以及存取晶体管51的漏极耦接。存取晶体管50和51的源极端分别与源极线28b和28c耦接。存取晶体管50的栅极与字线23c耦接。存取晶体管51的栅极与字线23d耦接。
由图可知共源极线28b被图式中呈Y方向排列的两列的存储单元所共用。
在进行操作时，电流源43和字线驱动器24以低电流读取模式、一个或多个中间电流设定模式、以及高电流重置模式操作。在高电流重置模式期间，通过施加电流给位线41并且在字线导体23a和23b施加电压，可建立通过所选择的存储单元(例如含有存储单元35的存储单元)的电流路径51a，以开启存取晶体管52和53，使得电流同时通过源极线28a和源极线28b。双字线导体23a和23b以及双源极线导体28a和28b比仅使用单一源极线导体容易建立一个至接地端的低电阻路径。因此，在高电流重置模式期间，电流源可以在低电压下操作，且可以更有效率提供耦合功率给要需要达到重置状态的存储单元。
相反地，在低电流读取模式期间，施加电流给位线41可建立通过所选择的存储单元(请参照含有存储单元36的存储单元)的电流路径51b，并且在字线导体23d施加足以开启存取晶体管51的电压，可使得电流流到源极线导体28c。字线导体23c的电压维持在一水平(level)，其足以关闭存取晶体管50，并且阻挡电流流到源极线导体28b。这样可以提供低电容给使用于低电流读取模式的电路，且可以使得读取模式的操作更为快速。
在设定模式期间，使用一个或多个中间电流水平，仅使得一个存取晶体管致能，如以上读取模式所述者。或者，在设定模式期间，可以依据特定的目标设计，使用两个存取晶体管，如以上重置模式所述者。
存储单元的存储单元35、36、45、46的实施例包括相变化型存储材料，其包括硫族化合物型材料和其他材料。硫属元素包括周期表第四族的氧、硫、硒、碲四种元素中任何一种。硫族化合物包括硫族元素和阳电性(electropositive)的元素或自由基的化合物。硫族化合物合金包括硫族化合物和其他材料例如是过渡金属的组合物。通常硫族化合物合金包括一种或多种周期表第六族的元素，例如锗和锌。通常，硫族化合物合金包括锑(Sb)、镓(Ge)、铟(In)和银(Ag)中一种或多种的组合物。科技文献中已披露多种相变化型存储材料，其合金包括Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Se/Te、In/Sb/Te、Ge/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te以及Te/Ge/Sb/S。在Ge/Sb/Te合金族群中，可实施的合金组成的范围非常广。其组成可以TeaGebSb100-(a+b)来表示的。
研究人员研究大部分有用的合金中的Te在沉积材料中的平均浓度最好低于70％，典型的是小于60％，通常的范围是约为23％至58％，更佳的是约为48％至58％。Ge在材料中的平均浓度是大于5％，其范围为8％至约为30％，通常是低于50％。较佳的是Ge的浓度范围为约为8％至40％。组成物中剩下的主要组成元素是Sb。所述的这一些百分比为原子百分比，其全部组成元素的原子为100％。(Ovshinsky’112专利，第10-11行)。其他的研究人员研究的特定合金包括Ge2SbTe5、GeSb2Te4以及GeSb4Te7。(NoboruYamada，高数据率纪录的Ge-Sb-Te相变化光碟片的电位，SPIE第3109期，第28-37页，1997年)。通常，过渡金属例如是铬(Cr)、铁(Fe)、镍(Ni)以及铌(Nb)、钯(Pd)、铂(Pt)及其混合物或合金，可与Ge/Sb/Te结合成相变化合金，其具有防编程的特性。可以使用的存储材料的具体实例如Ovshinsky’112专利第11-13行所述，其实例并入本案参考。
在存储单元的有源沟道区的局部范围(local order)中，相变化合金可以在第一个结构态和第二结构态之间转换，第一个结构态是一种为一般非晶型固态的材料；第二结构态是一种为一般结晶固态材料。这一些合金至少为双稳态(bistable)。“非晶型”表示有序性相对较低的结构，比单结晶无序，其具有可侦测的特性，如电阻较高于结晶相。“结晶”表示有序性相对较高的结构，比非晶型有序，其具有可侦测的特性，如电阻较低于非晶相。典型的相变化材料可以在完全非晶态和完全结晶态之间的整个光谱的局部范围的不同的可侦测的状态之间转换。改变非晶相和结晶相所影响的材料的其他特性包括原子排列；自由电子的密度以及活化能。材料可转换到不同的固相，或转换两个或更多个固相，提供介于完全非晶态和完全结晶态之间的灰阶。其材料的电性也随之而改变。
相变化合金可通过施加电脉冲(electrical pluses)而由一个相态改变到另一个相态。短而高振幅的脉冲可以使得相变化材料改变为一般的非晶态。长而低振幅的脉冲可以使得相变化材料改变为一般的结晶相。短而高振幅的脉冲够高，足以打断结晶结构的键；够短，可以避免原子再结晶成结晶态。适当的脉冲轮廓可以依据经验或模拟来决定的，并且具体施加于特定的相变化合金。在以下的内容中，相变化材料以GST来表示的，而其他种类的相变化材料也是可以使用的。此处用于PCRAM的材料为Ge2Sb2Te5。
以下将简要说明四种阻抗式存储材料。
1.硫族化合物材料
GexSbyTez
x：y：z＝2：2：5
或是其他的组成x：0～5；y：0～5；z：0～10
GeSbTe具有掺杂，例如是N-、Si-、Ti-或是可以使用其他的元素。
形成的方法：通过PVD溅射或磁性溅射法，在1毫托～100毫托的压力下以Ar、N2以及/或He等作为反应气体。沉积工艺通常在室温下进行。使用高宽比为1～5的准直管可增进沟填的效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。另一方面，通常是同时使用DC偏压和准直管。
通常，在真空或是N2的环境中进行热沉积后的退火处理，可以增加硫族化合物材料的结晶态。退火的温度范围通常在摄氏100度至400度，退火的时间少于30秒。
硫族化合物材料的厚度因存储单元结构的设计而有所不同。通常，硫族化合物材料的厚度大于8nm可具有相变化的特性，以使其材料具有至少两种稳定的阻抗态。
2.超巨磁电阻(CMR)阻抗材料
PrxCayMnO3
x：y＝0.5：0.5
或是其他的组成为x：0～1；y：0～1
其他的CMR材料则包括Mn的氧化物可被使用。
形成的方法：通过PVD溅射或磁性溅射法，在1毫托～100毫托的压力下以Ar、N2以及/或He等作为反应气体。沉积工艺的温度依据沉积后的退火条件而定，通常在室温至摄氏600度。使用高宽比为1～5的准直管可增进沟填的效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。另一方面，通常是同时使用DC偏压和准直管。为提高磁性结晶相，可以施加数十至10000高斯的磁场。
通常，在沉积之后，在真空或N2或是O2/N2混合物的环境中进行热退火处理可以提高CMR材料的结晶态。退火的温度范围通常在摄氏400度至600度，退火的时间少于2小时。
CMR材料的厚度因存储单元结构的设计而有所不同。通常，厚度为10nm至200nm的CMR材料可用作核心材料(core material)。
通常，可以使用YBCO(YBaCuO3，为一种高温超导体材料)缓冲层来提高CMR材料的结晶态。YBCO通常在沉积CMR材料之前沉积，其厚度范围在30nm至200nm。
3.二元素化合物
NixOy；TixOy；AlxOy；WxOy；ZnxOy；ZrxOy；CuxOy等
x：y＝0.5：0.5
其他的组成x：0～1；y：0～1
形成方法：
1.沉积：通过PVD溅射或磁性溅射法，在1毫托～100毫托的压力下以Ar、N2、O2以及/或He等作为反应气体，使用金属氧化物如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等作为靶材。沉积工艺通常在室温下进行。使用高宽比为1～5的准直管可增进沟填的效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。如有需要，可以同时使用DC偏压和准直管。
通常，在沉积之后，在真空或N2或是O2/N2混合物的环境中进行热退火处理可以提高金属氧化物的氧分布。退火的温度范围通常在摄氏400度至600度，退火的时间少于2小时。
2.反应性沉积：通过PVD溅射或磁性溅射法在1毫托～100毫托的压力下以Ar/O2、Ar/N2/O2、纯O2、He/O2、He/N2/O2等作为反应气体，使用金属如Ni、Ti、Al、W、Zn、Zr、Cu等作为靶材。沉积工艺通常在室温下进行。使用高宽比为1～5的准直管可增进沟填的效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。如有需要，可以同时使用DC偏压和准直管。
通常，在真空或N2或是O2/N2混合物的环境中进行沉积后热退火处理可以提高金属氧化物的氧分布。退火的温度范围通常在摄氏400度至600度，退火的时间少于2小时。
3.氧化：通过高温氧化系统，例如是炉管或是RTP系统，在温度范围为摄氏200度至摄氏700度具有纯O2或N2/O2混合气体，压力为数毫托至1大气压的条件下，进行沉积工艺数分钟至数小时。其他的氧化方法是以等离子体氧化，在具有纯O2或Ar/O2混合气体或是Ar/N2/O2混合气体，压力为1毫托至100毫托的RF或DC电源等离子体中氧化金属如Ni、Ti、Al、W、Zn、Zr、Cu等的表面。氧化的时间范围为数秒至数分钟。氧化的温度范围依据等离子体氧化的程度而有所不同，约为室温至摄氏300度。
4.聚合物材料
具有Cu、C60、Ag等掺杂的TCNQ
PCBM-TCNQ混合聚合物
形成方法：
1.蒸镀：通过热蒸镀、电子束蒸镀或是分子束外延(MBE)系统进行沉积工艺。在单一的腔室中共蒸镀固态的TCNQ以及掺杂粒(Dopant pellet)。固态的TCNQ以及掺杂粒置于W舟或是Ta舟或是陶瓷舟中。施加高电流或电子束以熔化材料源，使材料混合并沉积在晶片上。腔室中不含反应化学品或气体。沉积的压力为10-4托至10-10托。晶片的温度范围为室温至摄氏200度。
通常，在真空或N2的环境中进行沉积后热退火处理可以提高聚合物材料的组成分布。退火的温度范围通常在室温至300度，退火的时间少于1小时。
2.旋涂：通过旋涂机以小于1000rpm的速率涂布掺杂的TCNQ溶液。在涂布之后，将晶片在室温或低于摄氏200度的环境中静置至成固态。静置的时间范围为数分钟至数天，依温度以及形成的条件而有所不同。
以PVD溅射或是磁性溅射法形成硫族化合物材料的实施例例如是以Ar、N2及/或He等为气体源，在1毫托至100毫托的压力下沉积。沉积通常在室温下进行。高宽比为1～5的准直管可用来增进沟填效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。另一方面，可以同时使用DC偏压和准直管。
通常，在真空或是N2的环境中进行沉积后热退火处理可以增加硫族化合物材料的结晶态。退火的温度范围通常在摄氏100度至400度，退火的时间少于30秒。
硫族化合物材料的厚度因存储单元结构的设计而有所不同。通常，硫族化合物材料的厚度大于8nm具有相变化的特性，以使其材料具有至少两种稳定的阻抗态。期望的材料是具有适当的最小的厚度。
图2为依照本发明实施例所绘示的一种集成电路的简示方块图。集成电路75包括位于半导体基底上的存储阵列60，存储阵列60具有自行对准接触窗和绝缘线的相变化存储单元。具有读取、设定以及重置模式的行解码器61与多对字线62耦接，并且以存储单元阵列60的行方向排列。列解码器63与多个位线64耦接，并且以存储单元阵列60的列方向排列，用以读取、设定以及重置存储阵列60的存储单元。地址(address)经由总线65至列解码器63以及行解码器61。在方块66中的读出放大器和数据输入结构包括读取、设定以及重置模式的电流源，其通过数据总线67与列解码器63耦接。数据通过数据输入线71从集成电路75上的输入/输出端口或从集成电路75内部或外部的其他数据源提供至方块66的数据输入结构。在说明的实施例中，集成电路75的中可包含其他的电路74，例如一般的处理器或是特殊功用的处理器，或由相变化存储单元阵列所支援的具有系统芯片功用的模块组合。数据是从方块66中的读出放大器经由数据输出线72传送到集成电路75的输入/输出端口，或传送到集成电路75内部或外部的其他数据端(datadestination)。
在此例中的控制器是使用偏压状态的机器(bias arrangement statemachine)69来控制所施加的偏压供应电压(bias arrangement supply voltage)，以及电流源68如读取、设定、重置以及校验字线及位线的电压及/或电流，并且以如下图23所示的存取控制处理器来控制双字线/源极线的操作。控制器可使用已知特殊目的用的逻辑电路。在另一实施例中，控制器包括一般用处理器，其可配置在相同的集成电路上，通过执行计算机程式来控制元件的操作。在又一实施例中，可结合特殊目的用的逻辑电路以及一般的处理器来作为控制器。
图3至7是绘示相变化随机存取存储器(PCRAM)存储单元以及自行对准接触窗/存储单元/源极线和存取晶体管，其制造方法如第8至21图所示。存储单元形成在半导体基底20上。一对存取晶体管52和53包括形成在p型基底20的中作为n型源极区S52和S53的端点以及作为n型共漏极区D52/D53的端点。多晶硅字线23a和23b形成存储单元35的存取晶体管52和53的栅极G52和G53。沿着存取晶体管的列重复图案。存取晶体管52和53的端点S52和S53以及端点D52/D53包括基底中的掺杂区，其可以多晶硅字线23a和23b作为掩模，经由自行对准注入工艺来形成的。此实施例所述的自行对准是通过字线结构之间所定义之间隙来达成的，此间隙可用来在其插塞(plugs)上设置存取晶体管的端点，形成源极线和下电极以及存储元件，再于下电极上形成位线，而不需要额外的光刻掩模来设置这一些构件。
栅极氧化层84是形成在基底20中；字线23则形成在栅极氧化层84上。各字线23被顶盖层81，其覆盖并且被间隙壁82环绕。典型的顶盖层80和间隙壁82为氮化物。介电层86，典型为SiO2，形成在共源极线28之上方。位线41和42形成在存储单元35和36、介电层86和氮化顶盖层80之上方。填充着介电层的沟槽88与位线垂直，因此，可隔开位线以及存储单元、下电极以及漏极，如图5所示。为清楚起见，省略绘示图4-7的沟槽88中的介电层。在图6中，填充着介电层的沟槽88亦隔开氮化顶盖层80以及位线41。但未隔开共源极线28或存取晶体管的源极。同样地，在图7中，填充着介电层的沟槽88隔开了位线41但未隔开字线23或栅极氧化层84。深度不同的沟槽88可以以传统或非传统的方法来形成，例如可以使用适当的蚀刻终止层来达成的。
请参照图8，在基底20上形成栅氧化层84、多晶硅层以及硬掩模介电材料层，例如是SiN，之后，进行蚀刻工艺，以形成字线23和覆盖字线顶面的介电层81。各字线23和介电层81之间以距离79分隔，较佳的距离79等于形成字线和介电层的光刻工艺的光刻的最小特征尺寸。
请参照图8A，在图8所示的结构上沉积氮化层80，其蚀刻后的结果如图8B所示。以蚀刻工艺移除氮化层80，至介电层81以及基底20裸露出来，以在字线23的侧壁形成间隙壁82。间隙壁82彼此之间以侧壁间隙距离14分隔开，且在间隙壁82之间形成侧壁间隙12。接着，以氮化物覆盖的字线作为掩模，对准侧壁间隙，形成存取晶体管的源极和漏极端点S、D。当距离79为光刻的最小特征尺寸时，所形成之间隙12的至少一部分为次光刻尺寸间隙，其具有对应的侧壁间隙距离14，其为次光刻尺寸距离。通过侧壁间隙壁82所产生之间隙12来导引形成存取晶体管的源极和漏极以及间隙12下方的其他的元件构件，可以使得工艺为一种完全自行对准的工艺。完全对准工艺可以减少其他掩模的需求，简化制造的程序。所形成的存储元件阵列是一种无接触窗电极阵列，其表示不需要额外的光刻步骤来形成额外的接触窗。减少额外的接触窗可以减少存储单元的总尺寸。此外，由于各个存储单元中有至少一部分的宽度为次光刻尺寸，因此，存储单元的尺寸可以缩减为16F2至8F2、4F2，典型约为6F2，F表示所使用的工艺的最小特征尺寸。
之后，在图8的结构上沉积一层导电层90，典型的材料为钨或其他合适的导电材料如Ti或TiN，以形成图9的结构。导电层90回蚀刻后，则形成图10所示的导电构件91。接着，在图10结构上沉积绝缘介电层92，典型的材料为二氧化硅，以形成图11所示的结构。接着，以化学机械抛光形成图12所示的经过研磨的介电层93。
请参照图13，在图12所示的结构上形成一掩模层94，此掩模层对准预定形成的存取晶体管的源极。请参照图14，蚀刻移除未被掩模层94覆盖的经过研磨的介电层93，留下源极上方的蚀刻后的介电层96，但裸露出漏极上方未被介电材料覆盖的导电构件91。图15绘示在图14所示的结构上沉积相变化存储材料98的示意图，其存储材料与其所覆盖的导电构件91接触，导电构件则与漏极接触。图16绘示图15的存储材料98经过化学机械抛光步骤之后形成第一次组件(subassembly)的示意图。
图17绘示在图16所示的结构上沉积金属位线层100形成第二次组件的示意图。图18和19绘示在图17所示的结构中的金属位线层100上形成第二掩模层102的示意图。请参照图20，与图5相似，以第二掩模102蚀刻图19的结构，至基底20裸露出来，以形成被沟槽106分隔的位线堆叠结构104。如图4、6和7所示，此蚀刻工艺终止于覆盖于字线23上的介电层81以及覆盖于源极线28上的介电层86。图21为图20移除第二掩模层102之后的侧面示意图。接着，进行填入介电层的程序以及化学机械抛光的工艺，以形成图3至7所示的结构。
图22绘示另一种包括二极管的存取元件的示意图。请参照图22，第一存储单元350包括上电极334、存储单元335以及一下电极332。第二存储单元351亦如图所示。第一字线导体321以及第二字线导体322与可进行设定、重置以及读取模式的字线驱动器320耦接。第一位线341和第二位线342与可设定、重置以及读取模式的偏压电源340以及读出放大器及数据输入结构(未绘示)耦接。当二极管317和318作为存储单元351的双存取元件时，二极管315和二极管316作为存储单元350的双存取元件。存储单元350的下电极332耦接到二极管315的正极以及二极管316的正极。二极管315的负极耦接到字线导体321；二极管316的负极耦接到字线导体322。在此例中，字线导体321和322同时作为字线和源极线，不同于图1的实施例中以分隔开的导体作为源极线(28a、28b、28c)以及字线(23a、23b、23c、23d)。
在进行操作时，在重置模式期间，字线321和322是设定在低电压例如是接地，或足以使得二极管315、316为导电的其他电压。在此模式中，字线321和322作为源极线，电流经由存储单元350同时沿着字线导体321与322，产生重置模式的相对低电阻路径。在读取模式期间，只有字线321、322其中之一设定在低电压。在设定模式期间，只有字线321、322其中之一设定在低电压。如上所述，在一些实施例中，在设定模式期间可同时将字线321和322设定在低电压。
图23绘示存储元件的基本的操作方法，此存储元件例如是图3的具有双字线/源极线的结构者。用来说明实施例的图23，其所示的流程是在控制图2的状态机器(state machine)69下施行的。依据指令执行程序，以存取选择的存储单元(500)。在接收到指令时，程序会判断存取的模式(501)。若是存取的模式为读取模式，控制的逻辑会使得字线驱动器以足以使得电流经左边的存取元件以及所选择的存储单元的电压来驱动左边的字线，右边的字线则施以可以避免电流通过右边存取元件的电压(502)。接着，在与所选择的存储单元对应的位线上施加读取偏压脉冲(503)。最后，读出所选择的存储单元的数据(504)。
若是存取的模式为设定模式，其操作则相似。控制逻辑会使得字线驱动器以足以使得电流经左边的存取元件以及所选择的存储单元的电压来驱动左边的字线，右边的字线则施以可以避免电流通过右边存取元件的电压(505)。其后，在与所选择的存储单元对应的位线上施加设定偏压脉冲(506)。最后，校验所选择的存储单元的数据(507)。
若是存取的模式为重置模式，控制逻辑会使得字线驱动器以足以使得平行流经左边与右边存取元件的电压来同时驱动左边与右边的字线(508)。接着，在位线上施加重置偏压脉冲(509)。最后，校验所选择的存储单元的数据(510)。
如上所述，在另一个实施例中，在设定模式期间、或是多阶存储单元的一个或多个设定模式期间，控制逻辑可以上述重置模式的方式同时驱动字线。
当然，有许多的材料可用于图3所示的结构之中。例如，可以采用铜金属化工艺，或是其他种类的金属化工艺，包括以铝、氮化钛以及以钨为主的材料均是可以采用的。再者，也可以使用非金属导电材料例如掺杂的多晶硅。在所示的实施例中的电极材料较佳的是TiN或TaN。或者，电极可以是TiAlN或TaAlN，或可以包括一种或是多种元素，例如是选自于Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni及Ru及其合金所组成的族群。介电材料包括二氧化硅、聚亚酰胺、氮化硅或其他的介电沟填材料。在一个实施例中，沟填层包括对热以及电的绝缘性较佳的材料，以提供相变化存储单元热和电的绝缘。
低温介电材料例如是氮化硅层或氧化硅层，可以使用低于摄氏200度的工艺温度来形成的。等离子体增强型化学气相沉积法(PECVD)是一种适合用来形成二氧化硅的方法。
在一些情况下，可能需要以较高温的工艺例如是以高密度等离子体化学气相沉积法(HDPCVD)来沉积介电材料。再者，在目前掩模光刻工艺中所形成以及图案化的各种掩模的最小特征尺寸的等级为0.2微米(200nm)、0.14微米或0.09微米。随着光刻工艺的演进发展，工艺的实施例可以采用更窄的最小特征尺寸。此外，可以采用次光刻工艺以达到线宽为40nm或更小的等级。
在一些实施例中，除了所披露的介电材料之外，还包括热绝缘存储单元35的结构，或可以热绝缘存储单元35的结构来代替所披露的介电材料。热绝缘材料层的代表性材料包括Si、C、O、F以及H元素的组合。可以使用的热绝缘材料的实例包括SiO2、SiCOH、聚亚酰胺、聚酰胺以及氟碳聚合物。可以使用的热绝缘材料的其他材料的实例包括氟化的SiO2、硅倍半烷氧化合物(silsesquioxane)、聚芳醚、聚对二甲苯、氟化聚合物、氟化非晶型碳、类金刚石碳、多孔氧化硅、中孔二氧化硅(mesoporous silica)、多孔硅倍半烷氧化合物、多孔聚亚酰胺以及多孔聚芳醚。在另一实施例中，热绝缘结构包括填充气体之间隙位在相邻存储单元的介电沟填材料中，以热绝缘的。热和电性绝缘可以使用单一层或组合层。
在以上的说明中所使用的以上、以下、顶端、底端、上方、下方等仅是用来使本发明更易于了解，而并非用以限制本发明。
虽然本发明已以一优选实施例披露如上，然其并非用以限定本发明。本发明所属技术领域中的技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定的为准。
以上所述的任何或所有的专利、专利申请案以及公开的数据均并入本案参考之。
具双存取元件的相变化存储单元及其阵列以及其制造和操作方法将配合图1至23详细说明。
图1是绘示一种存储阵列，其具有双字线和双源极线，并且在存储单元电极和存取阵列之间具有自行对准接触窗/存储单元。在图式中，含有存储单元35、36、45和46的四个存储单元，是数百万个存储单元所构成的阵列中的一小部分。以含有存储单元35和36的存储单元来说明。由图可知，含有存储单元35的存储单元包括一个上电极34和一个下电极32，存储单元35中含有相变化材料可用来电学连接上、下电极34、32。同样地，含有存储单元36的存储单元包括一个上电极37和一个下电极33。上电极37和34与位线41耦接。含有存储单元45和46的存储单元也以相同的方式连接。如图3所示，各个存储单元在接近其下电极处具有相变化区。
请参照图1，共源极线28a、28b以及28c、字线23a、23b、23c以及23d排列的方向大致与Y方向平行(与一般字线平行X方向的排列方式相反)。位线41和42排列的方向大致与X方向平行。因此，Y解码器(decoder)和具有设定、重置和读取模式的字线驱动器24，与字线23a、23b、23c、23d耦接。设定、重置和读取模式的位线的电流源(current source)43、解码器和读出放大器(未绘示)与位线41和42耦接。共源极线28a、28b和28c，与源极线终端电路(termination circuit)29如接地端耦接。在一些实施例中，源极线终端电路包括多个偏压电路，用来施加不是接地的偏压至源极线，其包括偏压电路如电压源和电流源以及解码电路。
在所示的阵列中的各个存储单元与第一和第二个存取晶体管耦接。因此，包含存储单元35的存储单元的下电极32与存取晶体管53的漏极D53以及存取晶体管52的漏极D52耦接。存取晶体管52和53的源极端S52和S53分别与源极线28a和28b耦接。存取晶体管52的栅极G52与字线23a耦接。存取晶体管53的栅极G53与字线23b耦接。同样地，含有存储单元36的存储单元的下电极33与存取晶体管50的漏极以及存取晶体管51的漏极耦接。存取晶体管50和51的源极端分别与源极线28b和28c耦接。存取晶体管50的栅极与字线23c耦接。存取晶体管51的栅极与字线23d耦接。
由图可知共源极线28b被图式中呈Y方向排列的两列的存储单元所共用。
在进行操作时，电流源43和字线驱动器24以低电流读取模式、一个或多个中间电流设定模式、以及高电流重置模式操作。在高电流重置模式期间，通过施加电流给位线41并且在字线导体23a和23b施加电压，可建立通过所选择的存储单元(例如含有存储单元35的存储单元)的电流路径51a，以开启存取晶体管52和53，使得电流同时通过源极线28a和源极线28b。双字线导体23a和23b以及双源极线导体28a和28b比仅使用单一源极线导体容易建立一个至接地端的低电阻路径。因此，在高电流重置模式期间，电流源可以在低电压下操作，且可以更有效率提供耦合功率给要需要达到重置状态的存储单元。
相反地，在低电流读取模式期间，施加电流给位线41可建立通过所选择的存储单元(请参照含有存储单元36的存储单元)的电流路径51b，并且在字线导体23d施加足以开启存取晶体管51的电压，可使得电流流到源极线导体28c。字线导体23c的电压维持在一水平(level)，其足以关闭存取晶体管50，并且阻挡电流流到源极线导体28b。这样可以提供低电容给使用于低电流读取模式的电路，且可以使得读取模式的操作更为快速。
在设定模式期间，使用一个或多个中间电流水平，仅使得一个存取晶体管致能，如以上读取模式所述者。或者，在设定模式期间，可以依据特定的目标设计，使用两个存取晶体管，如以上重置模式所述者。
存储单元的存储单元35、36、45、46的实施例包括相变化型存储材料，其包括硫族化合物型材料和其他材料。硫属元素包括周期表第四族的氧、硫、硒、碲四种元素中任何一种。硫族化合物包括硫族元素和阳电性(electropositive)的元素或自由基的化合物。硫族化合物合金包括硫族化合物和其他材料例如是过渡金属的组合物。通常硫族化合物合金包括一种或多种周期表第六族的元素，例如锗和锌。通常，硫族化合物合金包括锑(Sb)、镓(Ge)、铟(In)和银(Ag)中一种或多种的组合物。科技文献中已披露多种相变化型存储材料，其合金包括Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Se/Te、In/Sb/Te、Ge/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te以及Te/Ge/Sb/S。在Ge/Sb/Te合金族群中，可实施的合金组成的范围非常广。其组成可以TeaGebSb100-(a+b)来表示的。
研究人员研究大部分有用的合金中的Te在沉积材料中的平均浓度最好低于70％，典型的是小于60％，通常的范围是约为23％至58％，更佳的是约为48％至58％。Ge在材料中的平均浓度是大于5％，其范围为8％至约为30％，通常是低于50％。较佳的是Ge的浓度范围为约为8％至40％。组成物中剩下的主要组成元素是Sb。所述的这一些百分比为原子百分比，其全部组成元素的原子为100％。(Ovshinsky’112专利，第10-11行)。其他的研究人员研究的特定合金包括Ge2SbTe5、GeSb2Te4以及GeSb4Te7。(NoboruYamada，高数据率纪录的Ge-Sb-Te相变化光碟片的电位，SPIE第3109期，第28-37页，1997年)。通常，过渡金属例如是铬(Cr)、铁(Fe)、镍(Ni)以及铌(Nb)、钯(Pd)、铂(Pt)及其混合物或合金，可与Ge/Sb/Te结合成相变化合金，其具有防编程的特性。可以使用的存储材料的具体实例如Ovshinsky’112专利第11-13行所述，其实例并入本案参考。
在存储单元的有源沟道区的局部范围(local order)中，相变化合金可以在第一个结构态和第二结构态之间转换，第一个结构态是一种为一般非晶型固态的材料；第二结构态是一种为一般结晶固态材料。这一些合金至少为双稳态(bistable)。“非晶型”表示有序性相对较低的结构，比单结晶无序，其具有可侦测的特性，如电阻较高于结晶相。“结晶”表示有序性相对较高的结构，比非晶型有序，其具有可侦测的特性，如电阻较低于非晶相。典型的相变化材料可以在完全非晶态和完全结晶态之间的整个光谱的局部范围的不同的可侦测的状态之间转换。改变非晶相和结晶相所影响的材料的其他特性包括原子排列；自由电子的密度以及活化能。材料可转换到不同的固相，或转换两个或更多个固相，提供介于完全非晶态和完全结晶态之间的灰阶。其材料的电性也随之而改变。
相变化合金可通过施加电脉冲(electrical pluses)而由一个相态改变到另一个相态。短而高振幅的脉冲可以使得相变化材料改变为一般的非晶态。长而低振幅的脉冲可以使得相变化材料改变为一般的结晶相。短而高振幅的脉冲够高，足以打断结晶结构的键；够短，可以避免原子再结晶成结晶态。适当的脉冲轮廓可以依据经验或模拟来决定的，并且具体施加于特定的相变化合金。在以下的内容中，相变化材料以GST来表示的，而其他种类的相变化材料也是可以使用的。此处用于PCRAM的材料为Ge2Sb2Te5。
以下将简要说明四种阻抗式存储材料。
1.硫族化合物材料
GexSbyTez
x：y：z＝2：2：5
或是其他的组成x：0～5；y：0～5；z：0～10
GeSbTe具有掺杂，例如是N-、Si-、Ti-或是可以使用其他的元素。
形成的方法：通过PVD溅射或磁性溅射法，在1毫托～100毫托的压力下以Ar、N2以及/或He等作为反应气体。沉积工艺通常在室温下进行。使用高宽比为1～5的准直管可增进沟填的效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。另一方面，通常是同时使用DC偏压和准直管。
通常，在真空或是N2的环境中进行热沉积后的退火处理，可以增加硫族化合物材料的结晶态。退火的温度范围通常在摄氏100度至400度，退火的时间少于30秒。
硫族化合物材料的厚度因存储单元结构的设计而有所不同。通常，硫族化合物材料的厚度大于8nm可具有相变化的特性，以使其材料具有至少两种稳定的阻抗态。
2.超巨磁电阻(CMR)阻抗材料
PrxCayMnO3
x：y＝0.5：0.5
或是其他的组成为x：0～1；y：0～1
其他的CMR材料则包括Mn的氧化物可被使用。
形成的方法：通过PVD溅射或磁性溅射法，在1毫托～100毫托的压力下以Ar、N2以及/或He等作为反应气体。沉积工艺的温度依据沉积后的退火条件而定，通常在室温至摄氏600度。使用高宽比为1～5的准直管可增进沟填的效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。另一方面，通常是同时使用DC偏压和准直管。为提高磁性结晶相，可以施加数十至10000高斯的磁场。
通常，在沉积之后，在真空或N2或是O2/N2混合物的环境中进行热退火处理可以提高CMR材料的结晶态。退火的温度范围通常在摄氏400度至600度，退火的时间少于2小时。
CMR材料的厚度因存储单元结构的设计而有所不同。通常，厚度为10nm至200nm的CMR材料可用作核心材料(core material)。
通常，可以使用YBCO(YBaCuO3，为一种高温超导体材料)缓冲层来提高CMR材料的结晶态。YBCO通常在沉积CMR材料之前沉积，其厚度范围在30nm至200nm。
3.二元素化合物
NixOy；TixOy；AlxOy；WxOy；ZnxOy；ZrxOy；CuxOy等
x：y＝0.5：0.5
其他的组成x：0～1；y：0～1
形成方法：
1.沉积：通过PVD溅射或磁性溅射法，在1毫托～100毫托的压力下以Ar、N2、O2以及/或He等作为反应气体，使用金属氧化物如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等作为靶材。沉积工艺通常在室温下进行。使用高宽比为1～5的准直管可增进沟填的效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。如有需要，可以同时使用DC偏压和准直管。
通常，在沉积之后，在真空或N2或是O2/N2混合物的环境中进行热退火处理可以提高金属氧化物的氧分布。退火的温度范围通常在摄氏400度至600度，退火的时间少于2小时。
2.反应性沉积：通过PVD溅射或磁性溅射法在1毫托～100毫托的压力下以Ar/O2、Ar/N2/O2、纯O2、He/O2、He/N2/O2等作为反应气体，使用金属如Ni、Ti、Al、W、Zn、Zr、Cu等作为靶材。沉积工艺通常在室温下进行。使用高宽比为1～5的准直管可增进沟填的效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。如有需要，可以同时使用DC偏压和准直管。
通常，在真空或N2或是O2/N2混合物的环境中进行沉积后热退火处理可以提高金属氧化物的氧分布。退火的温度范围通常在摄氏400度至600度，退火的时间少于2小时。
3.氧化：通过高温氧化系统，例如是炉管或是RTP系统，在温度范围为摄氏200度至摄氏700度具有纯O2或N2/O2混合气体，压力为数毫托至1大气压的条件下，进行沉积工艺数分钟至数小时。其他的氧化方法是以等离子体氧化，在具有纯O2或Ar/O2混合气体或是Ar/N2/O2混合气体，压力为1毫托至100毫托的RF或DC电源等离子体中氧化金属如Ni、Ti、Al、W、Zn、Zr、Cu等的表面。氧化的时间范围为数秒至数分钟。氧化的温度范围依据等离子体氧化的程度而有所不同，约为室温至摄氏300度。
4.聚合物材料
具有Cu、C60、Ag等掺杂的TCNQ
PCBM-TCNQ混合聚合物
形成方法：
1.蒸镀：通过热蒸镀、电子束蒸镀或是分子束外延(MBE)系统进行沉积工艺。在单一的腔室中共蒸镀固态的TCNQ以及掺杂粒(Dopant pellet)。固态的TCNQ以及掺杂粒置于W舟或是Ta舟或是陶瓷舟中。施加高电流或电子束以熔化材料源，使材料混合并沉积在晶片上。腔室中不含反应化学品或气体。沉积的压力为10-4托至10-10托。晶片的温度范围为室温至摄氏200度。
通常，在真空或N2的环境中进行沉积后热退火处理可以提高聚合物材料的组成分布。退火的温度范围通常在室温至300度，退火的时间少于1小时。
2.旋涂：通过旋涂机以小于1000rpm的速率涂布掺杂的TCNQ溶液。在涂布之后，将晶片在室温或低于摄氏200度的环境中静置至成固态。静置的时间范围为数分钟至数天，依温度以及形成的条件而有所不同。
以PVD溅射或是磁性溅射法形成硫族化合物材料的实施例例如是以Ar、N2及/或He等为气体源，在1毫托至100毫托的压力下沉积。沉积通常在室温下进行。高宽比为1～5的准直管可用来增进沟填效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。另一方面，可以同时使用DC偏压和准直管。
通常，在真空或是N2的环境中进行沉积后热退火处理可以增加硫族化合物材料的结晶态。退火的温度范围通常在摄氏100度至400度，退火的时间少于30秒。
硫族化合物材料的厚度因存储单元结构的设计而有所不同。通常，硫族化合物材料的厚度大于8nm具有相变化的特性，以使其材料具有至少两种稳定的阻抗态。期望的材料是具有适当的最小的厚度。
图2为依照本发明实施例所绘示的一种集成电路的简示方块图。集成电路75包括位于半导体基底上的存储阵列60，存储阵列60具有自行对准接触窗和绝缘线的相变化存储单元。具有读取、设定以及重置模式的行解码器61与多对字线62耦接，并且以存储单元阵列60的行方向排列。列解码器63与多个位线64耦接，并且以存储单元阵列60的列方向排列，用以读取、设定以及重置存储阵列60的存储单元。地址(address)经由总线65至列解码器63以及行解码器61。在方块66中的读出放大器和数据输入结构包括读取、设定以及重置模式的电流源，其通过数据总线67与列解码器63耦接。数据通过数据输入线71从集成电路75上的输入/输出端口或从集成电路75内部或外部的其他数据源提供至方块66的数据输入结构。在说明的实施例中，集成电路75的中可包含其他的电路74，例如一般的处理器或是特殊功用的处理器，或由相变化存储单元阵列所支援的具有系统芯片功用的模块组合。数据是从方块66中的读出放大器经由数据输出线72传送到集成电路75的输入/输出端口，或传送到集成电路75内部或外部的其他数据端(datadestination)。
在此例中的控制器是使用偏压状态的机器(bias arrangement statemachine)69来控制所施加的偏压供应电压(bias arrangement supply voltage)，以及电流源68如读取、设定、重置以及校验字线及位线的电压及/或电流，并且以如下图23所示的存取控制处理器来控制双字线/源极线的操作。控制器可使用已知特殊目的用的逻辑电路。在另一实施例中，控制器包括一般用处理器，其可配置在相同的集成电路上，通过执行计算机程式来控制元件的操作。在又一实施例中，可结合特殊目的用的逻辑电路以及一般的处理器来作为控制器。
图3至7是绘示相变化随机存取存储器(PCRAM)存储单元以及自行对准接触窗/存储单元/源极线和存取晶体管，其制造方法如第8至21图所示。存储单元形成在半导体基底20上。一对存取晶体管52和53包括形成在p型基底20的中作为n型源极区S52和S53的端点以及作为n型共漏极区D52/D53的端点。多晶硅字线23a和23b形成存储单元35的存取晶体管52和53的栅极G52和G53。沿着存取晶体管的列重复图案。存取晶体管52和53的端点S52和S53以及端点D52/D53包括基底中的掺杂区，其可以多晶硅字线23a和23b作为掩模，经由自行对准注入工艺来形成的。此实施例所述的自行对准是通过字线结构之间所定义之间隙来达成的，此间隙可用来在其插塞(plugs)上设置存取晶体管的端点，形成源极线和下电极以及存储元件，再于下电极上形成位线，而不需要额外的光刻掩模来设置这一些构件。
栅极氧化层84是形成在基底20中；字线23则形成在栅极氧化层84上。各字线23被顶盖层81，其覆盖并且被间隙壁82环绕。典型的顶盖层80和间隙壁82为氮化物。介电层86，典型为SiO2，形成在共源极线28之上方。位线41和42形成在存储单元35和36、介电层86和氮化顶盖层80之上方。填充着介电层的沟槽88与位线垂直，因此，可隔开位线以及存储单元、下电极以及漏极，如图5所示。为清楚起见，省略绘示图4-7的沟槽88中的介电层。在图6中，填充着介电层的沟槽88亦隔开氮化顶盖层80以及位线41。但未隔开共源极线28或存取晶体管的源极。同样地，在图7中，填充着介电层的沟槽88隔开了位线41但未隔开字线23或栅极氧化层84。深度不同的沟槽88可以以传统或非传统的方法来形成，例如可以使用适当的蚀刻终止层来达成的。
请参照图8，在基底20上形成栅氧化层84、多晶硅层以及硬掩模介电材料层，例如是SiN，之后，进行蚀刻工艺，以形成字线23和覆盖字线顶面的介电层81。各字线23和介电层81之间以距离79分隔，较佳的距离79等于形成字线和介电层的光刻工艺的光刻的最小特征尺寸。
请参照图8A，在图8所示的结构上沉积氮化层80，其蚀刻后的结果如图8B所示。以蚀刻工艺移除氮化层80，至介电层81以及基底20裸露出来，以在字线23的侧壁形成间隙壁82。间隙壁82彼此之间以侧壁间隙距离14分隔开，且在间隙壁82之间形成侧壁间隙12。接着，以氮化物覆盖的字线作为掩模，对准侧壁间隙，形成存取晶体管的源极和漏极端点S、D。当距离79为光刻的最小特征尺寸时，所形成之间隙12的至少一部分为次光刻尺寸间隙，其具有对应的侧壁间隙距离14，其为次光刻尺寸距离。通过侧壁间隙壁82所产生之间隙12来导引形成存取晶体管的源极和漏极以及间隙12下方的其他的元件构件，可以使得工艺为一种完全自行对准的工艺。完全对准工艺可以减少其他掩模的需求，简化制造的程序。所形成的存储元件阵列是一种无接触窗电极阵列，其表示不需要额外的光刻步骤来形成额外的接触窗。减少额外的接触窗可以减少存储单元的总尺寸。此外，由于各个存储单元中有至少一部分的宽度为次光刻尺寸，因此，存储单元的尺寸可以缩减为16F2至8F2、4F2，典型约为6F2，F表示所使用的工艺的最小特征尺寸。
之后，在图8的结构上沉积一层导电层90，典型的材料为钨或其他合适的导电材料如Ti或TiN，以形成图9的结构。导电层90回蚀刻后，则形成图10所示的导电构件91。接着，在图10结构上沉积绝缘介电层92，典型的材料为二氧化硅，以形成图11所示的结构。接着，以化学机械抛光形成图12所示的经过研磨的介电层93。
请参照图13，在图12所示的结构上形成一掩模层94，此掩模层对准预定形成的存取晶体管的源极。请参照图14，蚀刻移除未被掩模层94覆盖的经过研磨的介电层93，留下源极上方的蚀刻后的介电层96，但裸露出漏极上方未被介电材料覆盖的导电构件91。图15绘示在图14所示的结构上沉积相变化存储材料98的示意图，其存储材料与其所覆盖的导电构件91接触，导电构件则与漏极接触。图16绘示图15的存储材料98经过化学机械抛光步骤之后形成第一次组件(subassembly)的示意图。
图17绘示在图16所示的结构上沉积金属位线层100形成第二次组件的示意图。图18和19绘示在图17所示的结构中的金属位线层100上形成第二掩模层102的示意图。请参照图20，与图5相似，以第二掩模102蚀刻图19的结构，至基底20裸露出来，以形成被沟槽106分隔的位线堆叠结构104。如图4、6和7所示，此蚀刻工艺终止于覆盖于字线23上的介电层81以及覆盖于源极线28上的介电层86。图21为图20移除第二掩模层102之后的侧面示意图。接着，进行填入介电层的程序以及化学机械抛光的工艺，以形成图3至7所示的结构。
图22绘示另一种包括二极管的存取元件的示意图。请参照图22，第一存储单元350包括上电极334、存储单元335以及一下电极332。第二存储单元351亦如图所示。第一字线导体321以及第二字线导体322与可进行设定、重置以及读取模式的字线驱动器320耦接。第一位线341和第二位线342与可设定、重置以及读取模式的偏压电源340以及读出放大器及数据输入结构(未绘示)耦接。当二极管317和318作为存储单元351的双存取元件时，二极管315和二极管316作为存储单元350的双存取元件。存储单元350的下电极332耦接到二极管315的正极以及二极管316的正极。二极管315的负极耦接到字线导体321；二极管316的负极耦接到字线导体322。在此例中，字线导体321和322同时作为字线和源极线，不同于图1的实施例中以分隔开的导体作为源极线(28a、28b、28c)以及字线(23a、23b、23c、23d)。
在进行操作时，在重置模式期间，字线321和322是设定在低电压例如是接地，或足以使得二极管315、316为导电的其他电压。在此模式中，字线321和322作为源极线，电流经由存储单元350同时沿着字线导体321与322，产生重置模式的相对低电阻路径。在读取模式期间，只有字线321、322其中之一设定在低电压。在设定模式期间，只有字线321、322其中之一设定在低电压。如上所述，在一些实施例中，在设定模式期间可同时将字线321和322设定在低电压。
图23绘示存储元件的基本的操作方法，此存储元件例如是图3的具有双字线/源极线的结构者。用来说明实施例的图23，其所示的流程是在控制图2的状态机器(state machine)69下施行的。依据指令执行程序，以存取选择的存储单元(500)。在接收到指令时，程序会判断存取的模式(501)。若是存取的模式为读取模式，控制的逻辑会使得字线驱动器以足以使得电流经左边的存取元件以及所选择的存储单元的电压来驱动左边的字线，右边的字线则施以可以避免电流通过右边存取元件的电压(502)。接着，在与所选择的存储单元对应的位线上施加读取偏压脉冲(503)。最后，读出所选择的存储单元的数据(504)。
若是存取的模式为设定模式，其操作则相似。控制逻辑会使得字线驱动器以足以使得电流经左边的存取元件以及所选择的存储单元的电压来驱动左边的字线，右边的字线则施以可以避免电流通过右边存取元件的电压(505)。其后，在与所选择的存储单元对应的位线上施加设定偏压脉冲(506)。最后，校验所选择的存储单元的数据(507)。
若是存取的模式为重置模式，控制逻辑会使得字线驱动器以足以使得平行流经左边与右边存取元件的电压来同时驱动左边与右边的字线(508)。接着，在位线上施加重置偏压脉冲(509)。最后，校验所选择的存储单元的数据(510)。
如上所述，在另一个实施例中，在设定模式期间、或是多阶存储单元的一个或多个设定模式期间，控制逻辑可以上述重置模式的方式同时驱动字线。
当然，有许多的材料可用于图3所示的结构之中。例如，可以采用铜金属化工艺，或是其他种类的金属化工艺，包括以铝、氮化钛以及以钨为主的材料均是可以采用的。再者，也可以使用非金属导电材料例如掺杂的多晶硅。在所示的实施例中的电极材料较佳的是TiN或TaN。或者，电极可以是TiAlN或TaAlN，或可以包括一种或是多种元素，例如是选自于Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni及Ru及其合金所组成的族群。介电材料包括二氧化硅、聚亚酰胺、氮化硅或其他的介电沟填材料。在一个实施例中，沟填层包括对热以及电的绝缘性较佳的材料，以提供相变化存储单元热和电的绝缘。
低温介电材料例如是氮化硅层或氧化硅层，可以使用低于摄氏200度的工艺温度来形成的。等离子体增强型化学气相沉积法(PECVD)是一种适合用来形成二氧化硅的方法。
在一些情况下，可能需要以较高温的工艺例如是以高密度等离子体化学气相沉积法(HDPCVD)来沉积介电材料。再者，在目前掩模光刻工艺中所形成以及图案化的各种掩模的最小特征尺寸的等级为0.2微米(200nm)、0.14微米或0.09微米。随着光刻工艺的演进发展，工艺的实施例可以采用更窄的最小特征尺寸。此外，可以采用次光刻工艺以达到线宽为40nm或更小的等级。
在一些实施例中，除了所披露的介电材料之外，还包括热绝缘存储单元35的结构，或可以热绝缘存储单元35的结构来代替所披露的介电材料。热绝缘材料层的代表性材料包括Si、C、O、F以及H元素的组合。可以使用的热绝缘材料的实例包括SiO2、SiCOH、聚亚酰胺、聚酰胺以及氟碳聚合物。可以使用的热绝缘材料的其他材料的实例包括氟化的SiO2、硅倍半烷氧化合物(silsesquioxane)、聚芳醚、聚对二甲苯、氟化聚合物、氟化非晶型碳、类金刚石碳、多孔氧化硅、中孔二氧化硅(mesoporous silica)、多孔硅倍半烷氧化合物、多孔聚亚酰胺以及多孔聚芳醚。在另一实施例中，热绝缘结构包括填充气体之间隙位在相邻存储单元的介电沟填材料中，以热绝缘的。热和电性绝缘可以使用单一层或组合层。
在以上的说明中所使用的以上、以下、顶端、底端、上方、下方等仅是用来使本发明更易于了解，而并非用以限制本发明。
虽然本发明已以一优选实施例披露如上，然其并非用以限定本发明。本发明所属技术领域中的技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定的为准。
以上所述的任何或所有的专利、专利申请案以及公开的数据均并入本案参考之。