半导体器件及其制造方法转让专利
申请号 : CN200680018146.2
文献号 : CN101180734B
文献日 : 2010-05-19
发明人 : 杉本雅裕 , 加地彻 , 上杉勉 , 上田博之 , 副岛成雅
申请人 : 丰田自动车株式会社
摘要 :
本发明旨在抑制III-V族化合物半导体的半导体区中包含的p型杂质(一般为镁)扩散到邻接的其它半导体区中。本发明的半导体器件(10)包括：由氮化镓(GaN)制成的第一半导体区(28)，具有包含镁的p型杂质；由氮化镓制成的第二半导体区(34)；以及由氧化硅(SiO2)制成的杂质扩散抑制层(32)，其位于第一半导体区(28)和第二半导体区(34)之间。
权利要求 :
1.一种半导体器件，包括：
由包含高浓度n型杂质的III-V族化合物半导体制成的漏层；
形成于所述漏层上并由包含低浓度n型杂质的III-V族化合物半导体制成的低浓度半导体区；
包含p型杂质的III-V族化合物半导体的多个第一半导体区，所述多个第一半导体区以在相邻的第一半导体区之间留有间隙的方式分布于所述低浓度半导体区上，所述低浓度半导体区的一部分位于所述间隙中；
III-V族化合物半导体的第二半导体区；
夹在所述第一半导体区和所述第二半导体区之间的杂质扩散抑制层；
位于所述第一半导体区和所述低浓度半导体区的所述一部分之间的侧面杂质扩散抑制层；以及面向所述第一半导体区的栅电极，所述杂质扩散抑制层和所述第二半导体区被夹在所述第一半导体区与所述栅电极之间。
2.一种半导体器件，包括：
由包含高浓度n型杂质的III-V族化合物半导体制成的漏层；
形成于所述漏层上并由包含低浓度n型杂质的III-V族化合物半导体制成的低浓度半导体区；
包含p型杂质的III-V族化合物半导体的多个第一半导体区，所述多个第一半导体区以在相邻的第一半导体区之间留有间隙的方式分布于所述低浓度半导体区上，所述低浓度半导体区的一部分位于所述间隙中；
III-V族化合物半导体的第二半导体区；
夹在所述第一半导体区和所述第二半导体区之间的杂质扩散抑制层；
形成于所述第一半导体区的底面和所述低浓度半导体区之间的底面杂质扩散抑制层；以及面向所述第一半导体区的栅电极，所述杂质扩散抑制层和所述第二半导体区被夹在所述第一半导体区与所述栅电极之间。
3.一种半导体器件，包括：
由包含低浓度n型杂质的III-V族化合物半导体制成的低浓度半导体区；
由包含p型杂质的III-V族化合物半导体制成的第一半导体区，所述第一半导体区形成于所述低浓度半导体区的一部分上；
由III-V族化合物半导体制成的第二半导体区，所述第二半导体区形成于所述第一半导体区和所述低浓度半导体区的上方；
夹在所述第一半导体区和所述第二半导体区之间的杂质扩散抑制层；
形成于所述第一半导体区的侧面和所述低浓度半导体区之间的侧面杂质扩散抑制层；
与所述第二半导体区的一部分电接触的源电极，所述第二半导体区的所述一部分面向所述第一半导体区：与所述第二半导体区的另一部分电接触的漏电极，所述第二半导体区的所述另一部分不面向所述第一半导体区；以及面向所述第一半导体区的栅电极，所述杂质扩散抑制层和所述第二半导体区被夹在所述第一半导体区与所述栅电极之间，所述栅电极位于所述源电极和所述漏电极之间。
4.根据权利要求1至3的任一项所述的半导体器件，其中，所述第一半导体区由包括p型杂质的氮化镓制成；
所述第二半导体区由氮化镓制成；以及
所述杂质扩散抑制层由一个层或叠层制成，所述层包括从包括氧化硅、氮化硅、氮化铝、和氮化铝镓的组中选择的一种材料，其中，所述叠层至少包括具有从上述组中选择的一种材料的一个层和具有从上述组中选择的另一种材料的另一层。
5.根据权利要求1至3的任一项所述的半导体器件，其中，所述第二半导体区由包括n型杂质的III-V族化合物半导体构成。
6.根据权利要求1至3的任一项所述的半导体器件，还包括：由带隙比第二半导体区的带隙更宽的III-V族化合物半导体制成的第三半导体区，其中，所述第一半导体区、所述杂质扩散抑制层、所述第二半导体区、所述第三半导体区、以及所述栅电极按此顺序层叠。
7.根据权利要求1至3的任一项所述的半导体器件，还包括：形成于所述栅电极和所述第二半导体区之间的绝缘层。
8.根据权利要求1至3的任一项所述的半导体器件，其中，所述p型杂质是镁。
9.根据权利要求1至3的任一项所述的半导体器件，其中，所述III-V族化合物半导体是AlXGaYIn1-X-YN(0≤X≤1，0≤Y≤1，0≤1-X-Y≤1)。
10.一种制造半导体器件的方法，包括以下步骤：制备由包含n型杂质的III-V族化合物半导体制成的下部半导体层；
在所述下部半导体层上形成由包含p型杂质的III-V族化合物半导体制成的上部半导体层，以形成第一半导体区；
在所述上部半导体层的顶表面的多个部分上形成杂质扩散抑制层；
在没有被所述杂质扩散抑制层覆盖的区域蚀刻所述上部半导体层，使得多个沟槽穿透所述上部半导体层并到达所述下部半导体层；以及从位于每个沟槽底面的所述下部半导体层的表面生长III-V族化合物半导体的晶体，直到生长的所述晶体覆盖所述杂质扩散抑制层的顶表面为止，以形成第二半导体区。
11.根据权利要求10所述的制造半导体器件的方法，还包括以下步骤：利用具有比所述第二半导体区的带隙更宽的带隙的材料，在形成于所述杂质扩散抑制层的顶表面上的所述第二半导体区上生长III-V族化合物半导体的晶体。
12.根据权利要求10或11所述的制造半导体器件的方法，其中，所述杂质扩散抑制层起晶体生长抑制层的作用，以及所述生长晶体以在所述杂质扩散抑制层的顶表面形成所述第二半导体区的步骤一直持续直到所述晶体从由所述沟槽的底部垂直生长的晶体沿着所述杂质扩散抑制层横向生长为止。
13.一种制造半导体器件的方法，包括以下步骤：制备由包含n型杂质的III-V族化合物半导体制成的半导体层；
在所述半导体层的顶表面的多个部分上形成晶体生长抑制层；
在没有被所述晶体生长抑制层覆盖的区域蚀刻所述半导体层，使得多个沟槽穿入所述半导体层；
在每个沟槽的侧面和底面形成杂质扩散抑制层；
从沟槽的底面生长包含p型杂质的III-V族化合物半导体的晶体，以形成第一半导体区，其中所述第一半导体区不在所述半导体层上的所述晶体生长抑制层上生长；
在所述第一半导体区上形成上表面杂质扩散抑制层，所述上表面杂质扩散抑制层不在所述半导体层上的所述晶体生长抑制层上形成；
去除所述半导体层上的所述晶体生长抑制层；以及从所述上表面杂质扩散抑制层的表面和所述半导体层的表面生长含有n型杂质的III-V族化合物半导体的晶体，以形成第二半导体区。
14.根据权利要求13所述的制造半导体器件的方法，还包括以下步骤：在从沟槽的底面生长晶体之前去除在每个沟槽的底面上形成的所述杂质扩散抑制层。
15.根据权利要求13或14所述的制造半导体器件的方法，还包括以下步骤：从所述第二半导体区的表面生长第三半导体区的晶体，其中所述第三半导体区由带隙比所述第二半导体区的带隙更宽的III-V族化合物半导体制成。
说明书 :
技术领域
本发明涉及采用III-V族化合物半导体的半导体器件。具体地，本发明涉及包括用于抑制半导体区中所包含的p型杂质扩散到邻接半导体区的现象的结构的半导体器件。本发明还涉及制造这种半导体器件的方法。
背景技术
正在进行采用III-V族化合物半导体的半导体器件的开发。III-V族化合物半导体具有高击穿场强度(breakdown field strength)和高饱和电子迁移率(saturated electron mobility)。因此采用III-V族化合物半导体的半导体器件被用作开关器件。对这种半导体器件提出了许多种类型的配置。例如，正在开发具有包括窄带隙III-V族化合物半导体的半导体层和宽带隙III-V族化合物半导体的半导体层的异质结的半导体器件。
具有异质结的半导体器件利用电子传播(travel)通过异质结表面处所形成的二维电子气层的现象。如果栅绝缘层和栅电极都面向异质结地形成，那么利用栅电压可以抑制电子的传播，并且该半导体器件可以被开启和关断。通常利用III-V化合物半导体的半导体器件类型为正常开启型，其中当施加负栅电压时电子停止传播，而当不施加栅电压时电子就传播。
存在对于易于安全地使用并且应用范围宽的正常关断型开关半导体器件的需求。未审查日本专利申请公开No.2004-260140提出了一种正常关断型开关半导体器件。日本专利申请公开No.2004-260140教导了一种技术，用于将包含p型杂质的半导体区形成于具有窄带隙并且构成异质结的邻接半导体层的区域处。当不施加栅电压时，包含p型杂质的半导体区将构成异质结的窄带隙半导体层耗尽。结果，通过配备包含p型杂质的半导体区，可以在不施加栅电压时产生二维电子气层不形成于异质结表面处的状态。从而，通过配备包含p型杂质的半导体区，得到了当不施加栅电压时电子停止传播，而当施加正电压时电子传播的正常关断型半导体器件。
具有异质结的半导体器件利用电子传播(travel)通过异质结表面处所形成的二维电子气层的现象。如果栅绝缘层和栅电极都面向异质结地形成，那么利用栅电压可以抑制电子的传播，并且该半导体器件可以被开启和关断。通常利用III-V化合物半导体的半导体器件类型为正常开启型，其中当施加负栅电压时电子停止传播，而当不施加栅电压时电子就传播。
存在对于易于安全地使用并且应用范围宽的正常关断型开关半导体器件的需求。未审查日本专利申请公开No.2004-260140提出了一种正常关断型开关半导体器件。日本专利申请公开No.2004-260140教导了一种技术，用于将包含p型杂质的半导体区形成于具有窄带隙并且构成异质结的邻接半导体层的区域处。当不施加栅电压时，包含p型杂质的半导体区将构成异质结的窄带隙半导体层耗尽。结果，通过配备包含p型杂质的半导体区，可以在不施加栅电压时产生二维电子气层不形成于异质结表面处的状态。从而，通过配备包含p型杂质的半导体区，得到了当不施加栅电压时电子停止传播，而当施加正电压时电子传播的正常关断型半导体器件。
发明内容
镁通常被用作III-V化合物半导体中的p型杂质。镁易于扩散。例如，镁在被添加到氮化镓时具有极快的扩散速度。因此，在具有异质结的前述半导体器件中，被添加到半导体区的镁可以扩散到构成异质结的半导体层中，改变阈值(threshold value)或栅电极的阈值电压(threshold voltage)。因此，前述半导体器件希望能够抑制镁的扩散并且将阈值调整到所需值的技术。当镁被用作p型杂质时此问题是显著的。然而，即使当使用镁以外的p型杂质时也存在相同的问题。随着半导体器件的小型化，即使在使用镁以外的p型杂质的情况下，该p型杂质扩散到构成异质结的半导体层中的现象也是不可避免的。
此外，这种问题并不只限于具有异质结的半导体器件。在不同情况下，由于大量p型杂质从原来包含p型杂质的邻接半导体区扩散到半导体区中，所以难以获得具有所需特性的半导体器件。
本发明旨在提出一种技术，用于抑制在包括包含p型杂质的半导体区的半导体器件中、该p型杂质扩散到邻接的不同半导体区中的现象。本发明因此旨在提供一种容易实现所需特性的半导体器件。本发明还旨在提出制造这种半导体器件的方法。
本发明的特征在于具有用于抑制p型杂质扩散的杂质扩散抑制层。该杂质扩散抑制层形成于一个半导体区和另一个半导体区之间。可以通过配备杂质扩散抑制层来抑制p型杂质扩散到邻接的不同半导体区中，并且可以防止半导体器件特性的退化。因此可以基于预设的杂质浓度和厚度等获得具有所需特性的半导体器件。
本发明的半导体器件包括包含p型杂质的III-V族化合物半导体的第一半导体区、III-V族化合物半导体的第二半导体区、以及夹在第一半导体区和第二半导体区之间的杂质扩散抑制层。
半导体器件还可以包括面向第一半导体区的栅电极，杂质扩散抑制层和第二半导体区夹在该栅电极与第一半导体区之间。在此情况下，第一半导体区、杂质扩散抑制层、第二半导体区和栅电极构成场效应型栅构造。在这种栅构造中沟道被形成于第二半导体区中，或者沟道被形成于栅电极和第二半导体区之间。
当这种栅构造具有包含p型杂质的第一半导体区时，在栅开启电压未被施加到栅电极时，耗尽层在栅电极和第一半导体区之间延伸，并且防止载流子沿着沟道传播。因此，具有这种栅构造的半导体器件可以作为正常关断型工作。此外，在这种栅构造中，杂质扩散抑制层可以抑制p型杂质从第一半导体区扩散到第二半导体区中。因此，易于用这种栅构造实现任何所需的阈值。
本发明的半导体器件还可以包括夹在第二半导体区和栅电极之间的第三半导体区。第三半导体区由带隙比第二半导体区带隙更宽的III-V族化合物半导体制成。用这种栅构造，第二半导体区和第三半导体区构成异质结。结果，当栅开启电压被施加到栅电极时，载流子可以沿着夹在第二半导体区和第三半导体区之间的二维电子气层传播。可以通过配备第三半导体区减少这种栅构造的沟道电阻值。
本发明的另一种半导体器件可以被实现为具有电子传播层(electron travel layer)的半导体器件，电子沿着该电子传播层传播。本发明的该半导体器件包括第一半导体区、杂质扩散抑制层、第二半导体区和栅电极，其中第一半导体区、杂质扩散抑制层、第二半导体区和栅电极按此顺序排列。第一半导体区由包含p型杂质的III-V族化合物半导体制成。第二半导体区由包含n型杂质的III-V族化合物半导体制成。杂质扩散抑制层抑制p型杂质从第一半导体区内扩散到第二半导体区。
在前述半导体器件中，电子在第二半导体区内传播。第二半导体区为电子传播区。第二半导体区内电子的传播受到施加到栅电极上的电压幅度的控制。当杂质扩散抑制层被夹在第一半导体区和第二半导体区之间时，可以抑制p型杂质从第一半导体区扩散到第二半导体区中。因此，可以基于第二半导体区的预设杂质浓度和厚度等，来调整阈值电压的幅度使其达到所需幅度。前述半导体器件提供易于调整阈电压的构造。
本发明的另一种半导体器件可以被实现为具有异质结的半导体器件。本发明的该半导体器件包括第一半导体区、杂质扩散抑制层、第二半导体区、第三半导体区和栅电极，其中第一半导体区、杂质扩散抑制层、第二半导体区、第三半导体区和栅电极按此顺序排列。第一半导体区由包含p型杂质的III-V族化合物半导体制成。第二半导体区由III-V族化合物半导体制成。第三半导体区由带隙比第二半导体区带隙更宽的III-V族化合物半导体制成。杂质扩散抑制层抑制p型杂质从第一半导体区内扩散到第二半导体区。
在前述半导体器件中，异质结由第二半导体区和第三半导体区构成。二维电子气层被形成于异质结表面处。第一半导体区面向该异质结。通过耗尽第二半导体区，第一半导体区在不施加栅开启电压时产生不存在二维电子气层的状态。因为杂质扩散抑制层被夹在第一半导体区和第二半导体区之间，所以抑制了p型杂质从第一半导体区内扩散到第二半导体区。因此，可以基于第二半导体区的预设杂质浓度和厚度等，来调整阈值电压的幅度使其达到所需幅度。前述半导体器件提供易于调整阈电压的构造。
另一个半导体区可以被夹在第一半导体区、杂质扩散抑制层、第二半导体区以及第三半导体区之间的每个界面处。例如，带隙比第三半导体区带隙更窄的半导体区，可以被夹在第二半导体区和第三半导体区之间。该半导体区可以产生具有低电阻值的二维电子气层。
在具有电子传播区的半导体器件中，优选地绝缘层被形成于第二半导体区和栅电极之间。据此，可以得到有用的栅构造，其中可以在栅电极上施加高电压。
在具有异质结的半导体器件中，优选地绝缘层被形成于第三半导体区和栅电极之间。据此，可以得到有用的栅构造，其中可以在栅电极上施加高电压。
本发明可以被实现为具有电子传播区的垂直型半导体器件。
该半导体器件包括漏电极、形成于漏电极上并由包含高浓度n型杂质的III-V族化合物半导体制成的漏层(drain layer)、以及形成于漏层上并由包含低浓度n型杂质的III-V族化合物半导体制成的低浓度半导体区。本发明的半导体器件还包括形成于低浓度半导体区上并由包含p型杂质的III-V族化合物半导体制成的多个第一半导体区，其中第一半导体区分布于低浓度半导体区上使得相邻的第一半导体区之间留有间隙。本发明的半导体器件还包括形成于第一半导体区上的杂质扩散抑制层。本发明的半导体器件还包括形成于低浓度半导体区和杂质扩散抑制层上的第二半导体区，其中第二半导体区由包含n型杂质的III-V族化合物半导体制成。第二半导体区为电子传播的区域。本发明的半导体器件还包括：形成于第二半导体区的至少一部分上的栅绝缘层，其中这部分第二半导体区面向第一半导体区；和形成于栅绝缘层上的栅电极。本发明的半导体器件还包括与第二半导体区的一部分电接触的源电极，其中这部分第二半导体区面向第一半导体区。由于在本发明的半导体器件中，源电极按前述构造形成，所以可以通过栅电极开启和关断器件。
本发明可以被实现为具有异质结的垂直型半导体器件。
该半导体器件包括漏电极、形成于漏电极上并由包含高浓度n型杂质的III-V族化合物半导体制成的漏层、以及形成于漏层上并由包含低浓度n型杂质的III-V族化合物半导体制成的低浓度半导体区。本发明的半导体器件还包括形成于低浓度半导体区上并由包含p型杂质的III-V族化合物半导体制成的多个第一半导体区，其中第一半导体区分布于低浓度半导体区上使得相邻的第一半导体区之间留有间隙。本发明的半导体器件还包括形成于第一半导体区上的杂质扩散抑制层。本发明的半导体器件还包括：形成于低浓度半导体区和杂质扩散抑制层上的第二半导体区，其中第二半导体区由III-V族化合物半导体制成；以及形成于第二半导体区上的第三半导体区，其中第三半导体区由带隙比第二半导体区带隙更宽的III-V族化合物半导体制成。第二半导体区和第三半导体区构成异质结。本发明的半导体器件还包括：形成于第三半导体区的至少一部分上的栅绝缘层，其中这部分第三半导体区面向第一半导体区；和形成于栅绝缘层上的栅电极。本发明的半导体器件还包括与第三半导体区的一部分电接触的源电极，其中这部分第三半导体区面向第一半导体区。因为在本发明的半导体器件中源电极按前述构造形成，所以可以通过栅电极开启和关断器件。
在具有电子传播区的垂直型半导体器件中，或者在具有异质结的垂直型半导体器件中，优选地源电极也与第一半导体区电接触。
在此情况下，可以使第一半导体区的电势稳定。结果，耗尽层在栅开启电压未被施加到栅电极时被形成于第二半导体区内，并且半导体器件可以实现稳定的正常关断操作。
在具有电子传播区的垂直型半导体器件中，或者在具有异质结的垂直型半导体器件中，低浓度半导体区的一部分被夹在相邻的第一半导体区之间。在漏电极和源电极之间流动的电流沿着形成于相邻的第一半导体区之间的低浓度半导体区垂直地流动。通过将第一半导体区按分布的方式形成于低浓度半导体区上，可以使电流沿其垂直流动的区域分布在低浓度半导体区内水平平面中的广阔区域中。因此可以减少半导体器件的电阻。
在具有电子传播区的垂直型半导体器件中，或者在具有异质结的垂直型半导体器件中，优选地半导体器件还包括位于第一半导体区与位于相邻的第一半导体区之间的间隙中的低浓度半导体区之间的侧面杂质扩散抑制层。
侧面杂质扩散抑制层抑制第一半导体区所包含的p型杂质扩散到位于相邻的第一半导体区之间间隙中的低浓度半导体区中。低浓度半导体区的一部分为电流垂直流过的路径。因此，可以通过抑制p型杂质扩散到这部分低浓度半导体区中来抑制电阻值的任何增加。
在具有电子传播区的垂直型半导体器件中，或者在具有异质结的垂直型半导体器件中，优选地半导体器件还包括形成于第一半导体区底面和低浓度半导体区之间的底面杂质扩散抑制层。
一对主电极(main electrode)按垂直方向排列在垂直型半导体器件中。因此，位于第一半导体区下方的低浓度半导体区为必须承受以垂直方向施加到半导体器件上的电压的区域。当p型杂质扩散到该低浓度半导体区中时半导体器件的击穿电压会下降。底面杂质扩散抑制层抑制第一半导体区所包含的p型杂质扩散到位于第一半导体区下方的低浓度半导体区中。因此通过配备底面杂质扩散抑制层可以使半导体器件保持高击穿电压。
本发明可以被实现为具有电子传播区的平面型半导体器件。
该半导体器件包括由包含低浓度n型杂质的III-V族化合物半导体制成的低浓度半导体区、以及形成于低浓度半导体区的一部分上并由包含p型杂质的III-V族化合物半导体制成的第一半导体区。本发明的半导体器件还包括形成于第一半导体区上的杂质扩散抑制层。本发明的半导体器件还包括形成于低浓度半导体区和杂质扩散抑制层上的第二半导体区，其中第二半导体区由包含n型杂质的III-V族化合物半导体制成。第二半导体区为供电子传播的区。本发明的半导体器件还包括形成于第二半导体区的至少一部分上的栅绝缘层，其中这部分第二半导体区面向第一半导体区。本发明的半导体器件还包括：与第二半导体区的一部分电接触的源电极，其中这部分第二半导体区面向第一半导体区；以及与第二半导体区的一部分电接触的漏电极，其中这部分第二半导体区不面向第一半导体区。本发明的半导体器件还包括在位于源电极和漏电极之间的栅绝缘层上形成的栅电极。
本发明也可以被实现为具有异质结的平面型半导体器件。
该半导体器件包括由包含n型杂质的III-V族化合物半导体制成的低浓度半导体区，以及形成于低浓度半导体区的一部分上并由包含p型杂质的III-V族化合物半导体制成的第一半导体区。本发明的半导体器件还包括形成于第一半导体区上的杂质扩散抑制层。本发明的半导体器件还包括：形成于低浓度半导体区和杂质扩散抑制层上的第二半导体区，其中第二半导体区由III-V族化合物半导体制成；以及形成于第二半导体区上的第三半导体区，其中第三半导体区由带隙比第二半导体区带隙更宽的III-V族化合物半导体制成。本发明的半导体器件还包括形成于第三半导体区的至少一部分上的栅绝缘层，其中这部分第三半导体区面向第一半导体区。本发明的半导体器件还包括：与第三半导体区的一部分电接触的源电极，其中这部分第三半导体区面向第一半导体区；以及与第三半导体区的一部分电接触的漏电极，其中这部分第三半导体区不面向第一半导体区。本发明的半导体器件还包括在位于源电极和漏电极之间的栅绝缘层上形成的栅电极。
在具有电子传播区的平面型半导体器件中，或者在具有异质结的平面型半导体器件中，优选地源电极也与第一半导体区电接触。
在此情况下，可以稳定第一半导体区的电势。因此，耗尽层在栅开启电压未被施加到栅电极时被形成于第二半导体区内，并且半导体器件可以实现稳定的正常关断操作。
在具有电子传播区的平面型半导体器件中，或者在具有异质结的平面型半导体器件中，优选地半导体器件还包括形成于第一半导体区的侧面和低浓度半导体区之间的侧面杂质扩散抑制层。
一对主电极(main electrode)沿着平面型半导体器件的表面排列。结果，位于第一半导体区横向位置的低浓度半导体区是必须承受在水平方向上施加到半导体器件上的电压的区域。当p型杂质扩散到该低浓度半导体区中时半导体器件的击穿电压会下降。侧面杂质扩散抑制层抑制第一半导体区所包含的p型杂质扩散到位于第一半导体区横向位置的低浓度半导体区中。因此通过配备侧面杂质扩散抑制层可以使半导体器件保持高击穿电压。
优选地，在本发明的半导体器件中，杂质扩散抑制层由一层或者层的堆叠，其中，单层包含从氧化硅、氮化硅、氮化铝和氮化铝镓的组中选择的一种材料，叠层至少包括包含一种材料的层和包含另一种材料的另一层。
这些材料可以有效地抑制p型杂质的扩散。此外，这些材料可以使用现有的半导体生产工艺制造。
本发明对使用镁作为p型杂质的半导体器件有效。
添加到III-V族化合物半导体中作为p型杂质的镁具有非常高的扩散速度。然而，本发明的半导体器件，通过配备杂质扩散抑制层，抑制了第一半导体区中包含的镁扩散到第二半导体区中。因此，即使当镁被用作p型杂质，也能获得易于调整阈值电压的半导体器件。
在本发明的半导体器件中，优选地III-V族化合物半导体为AlXGaYIn1-X-YN(0≤X≤1，0≤Y≤1，0≤(1-X-Y)≤1)。
因为该材料具有高击穿电场强度和高饱和电子迁移率，所以使用该材料的半导体器件可以实现高击穿电压和高频率工作(highfrequency operation)。p型杂质的扩散已知会引起问题。然而，本发明可以应对这些问题并因此通过使用同样具有有用特性的AlXGaYIn1-X-YN半导体材料可以获得实用的半导体器件。
本发明也可以提供制造前述半导体器件的方法。
制造本发明的半导体器件的方法包括：在具有下部半导体层和上部半导体层的堆叠半导体层的顶表面的多个部分将杂质扩散抑制层图案化，其中下部半导体层由包含n型杂质的III-V族化合物半导体制成而上部半导体层由包含p型杂质的III-V族化合物半导体制成；以及在上部半导体层的没有被杂质扩散抑制层覆盖的区域对上部半导体层进行蚀刻，使得多个沟槽穿透上部半导体层并到达下部半导体层。本发明的制造方法还包括从每个沟槽底面处的下部半导体层表面上生长包含n型杂质的III-V族化合物半导体的晶体。
利用本发明的制造方法，优选地杂质扩散抑制层还起到晶体生长抑制层的作用。在此情况下，晶体生长的步骤一直持续到每个沟槽底部生长出的晶体在杂质扩散抑制层上方横向生长为止。
制造本发明的半导体器件的另一种方法包括：将晶体生长抑制层在半导体层的顶表面的多个部分上图案化，其中半导体层由包含n型杂质的III-V族化合物半导体制成；以及在没有被晶体生长抑制层覆盖的区域蚀刻半导体层区，使得多个沟槽穿透到半导体层中。本发明的制造方法还包括将杂质扩散抑制层形成于每个沟槽的侧面和底面上。本发明的制造方法还包括通过使用各向异性蚀刻技术去除每个沟槽底面上形成的杂质扩散抑制层并保留每个沟槽侧面上形成的杂质扩散抑制层使得侧面杂质扩散抑制层被形成于每个沟槽的侧面上。本发明的制造方法还包括从每个沟槽底部的半导体层表面上生长包含p型杂质的III-V族化合物半导体晶体以形成第一半导体区，其中第一半导体区没有生长在半导体层上的晶体生长抑制层上。因为晶体生长抑制层在该步骤期间仍然存在，所以可以通过晶体生长而只在沟槽内形成第一半导体区。此外，本发明的制造方法可以包括在第一半导体区上形成上表面杂质扩散抑制层，其中上表面杂质扩散抑制层没有形成于半导体层上的晶体生长抑制层上。因为晶体生长抑制层在该步骤期间仍然存在，所以可以通过晶体生长而只在第一半导体区的上表面上形成上表面杂质扩散抑制层。本发明的制造方法还包括去除半导体层的上表面上的晶体生长抑制层的步骤。本发明的制造方法还包括从上表面杂质扩散抑制层的表面和半导体层的表面上生长III-V族化合物半导体晶体以形成第二半导体区的步骤。在第二半导体区被用作电子传播区的情况下，优选地n型杂质被导入到第二半导体区中。在使用第二半导体区构成异质结的情况下，优选地本发明的制造方法还包括从第二半导体层的表面上生长第三半导体区的晶体，其中第三半导体区由带隙比第二半导体区带隙更宽的III-V族化合物半导体制成。
本发明的制造方法具有将晶体生长抑制层用于多用途的特定特征。即，晶体生长抑制层被用于在半导体层上部形成沟槽、在选定部分生长第一半导体区、以及在选定区域形成上表面杂质扩散抑制层的步骤中。晶体生长抑制层在本发明制造方法的整个过程中扮演了多种角色。因此，可以实质性地减少本发明的制造方法中的步骤数目。
制造本发明的半导体器件的另一种方法包括：在半导体层的顶表面的多个部分上将晶体生长抑制层图案化，其中半导体层由包含n型杂质的III-V族化合物半导体制成；以及在没有被晶体生长抑制层覆盖的区域蚀刻半导体层区，使得多个沟槽穿透到半导体层中。本发明的制造方法还包括在每个沟槽的侧面和底面上形成杂质扩散抑制层使得底面杂质扩散抑制层被形成于每个沟槽的底面上而侧面杂质扩散抑制层被形成于每个沟槽的侧面上。本发明的制造方法还包括从每个沟槽底部的底面杂质扩散抑制层表面上生长包含p型杂质的III-V族化合物半导体晶体以形成第一半导体区，其中第一半导体区没有生长在半导体层上的晶体生长抑制层上。因为晶体生长抑制层在该步骤期间仍然存在，所以可以通过晶体生长的手段将第一半导体区只形成于沟槽内。此外，本发明的制造方法可以包括在第一半导体区上形成上表面杂质扩散抑制层，其中上表面杂质扩散抑制层没有形成于半导体层上的晶体生长抑制层上。因为晶体生长抑制层在该步骤期间仍然存在，所以可以通过晶体生长的手段将上表面杂质扩散抑制层只形成于第一半导体区的上表面上。本发明的制造方法还包括去除半导体层的上表面上的晶体生长抑制层。本发明的制造方法还包括从上表面杂质扩散抑制层的表面和半导体层的表面上生长III-V族化合物半导体晶体以形成第二半导体区。在第二半导体区被用作电子传播区的情况下，优选地n型杂质被导入到第二半导体区中。在使用第二半导体区构成异质结的情况下，优选地本发明的制造方法还包括从第二半导体层的表面上生长第三半导体区的晶体，其中第三半导体区由带隙比第二半导体区带隙更宽的III-V族化合物半导体制成。
本发明的制造方法具有将晶体生长抑制层用于多用途的特定特征。即，晶体生长抑制层被用于在半导体层上部形成沟槽、在选定部分生长第一半导体区、以及在选定区形成上表面杂质扩散抑制层的过程中。晶体生长抑制层在本发明制造方法的整个过程中扮演了多种角色。因此，可以实质性地减少本发明的制造方法中的步骤数目。
根据本发明，可以通过配备杂质扩散抑制层抑制p型杂质扩散到邻接半导体区中，并因此可以防止半导体器件特性的退化。因此，可以基于预设杂质浓度和厚度等进行调整，使得半导体器件具有所需特性。即，通过配备杂质扩散抑制层，可以获得易于实现所需特性的半导体器件。
附图简介
当结合下列附图进行阅读时可以更好地理解本发明。附图的构成要素不必具有固定比例，而是强调某些要素以显示本发明的原理。在附图中，不同附图中的相同附图标记表示相同部分。
图1显示了第一实施方案的半导体器件基本部分的横截面示意图。
图2显示了第一实施方案的半导体器件的制造步骤(1)。
图3显示了第一实施方案的半导体器件的制造步骤(2)。
图4显示了第一实施方案的半导体器件的制造步骤(3)。
图5显示了第一实施方案的半导体器件的制造步骤(4)。
图6显示了第一实施方案的半导体器件的制造步骤(5)。
图7显示了第一实施方案的半导体器件的制造步骤(6)。
图8显示了第一实施方案的半导体器件的制造步骤(7)。
图9显示了第一实施方案的半导体器件的制造步骤(8)。
图10显示了第一实施方案的变种的基本部分的横截面示意图。
图11显示了第一实施方案的变种的半导体器件的制造步骤(1)。
图12显示了第一实施方案的变种的半导体器件的制造步骤(2)。
图13显示了第一实施方案的变种的半导体器件的制造步骤(3)。
图14显示了第一实施方案的变种的半导体器件的制造步骤(4)。
图15显示了第一实施方案的变种的半导体器件的制造步骤(5)。
图16显示了第一实施方案的变种的半导体器件的制造步骤(6)。
图17显示了第一实施方案的变种的半导体器件的制造步骤(7)。
图18显示了第一实施方案的另一变种的基本部分的横截面示意图。
图19显示了第一实施方案的另一变种的基本部分的横截面示意图。
图20显示了第一实施方案的另一变种的半导体器件的制造步骤(1)。
图21显示了第一实施方案的另一变种的半导体器件的制造步骤(2)。
图22显示了第一实施方案的另一变种的半导体器件的制造步骤(3)。
图23显示了第二实施方案的半导体器件的基本部分的横截面示意图。
图24显示了第二实施方案的变种的基本部分的横截面示意图。
图25显示了第二实施方案的另一变种的基本部分的横截面示意图。
此外，这种问题并不只限于具有异质结的半导体器件。在不同情况下，由于大量p型杂质从原来包含p型杂质的邻接半导体区扩散到半导体区中，所以难以获得具有所需特性的半导体器件。
本发明旨在提出一种技术，用于抑制在包括包含p型杂质的半导体区的半导体器件中、该p型杂质扩散到邻接的不同半导体区中的现象。本发明因此旨在提供一种容易实现所需特性的半导体器件。本发明还旨在提出制造这种半导体器件的方法。
本发明的特征在于具有用于抑制p型杂质扩散的杂质扩散抑制层。该杂质扩散抑制层形成于一个半导体区和另一个半导体区之间。可以通过配备杂质扩散抑制层来抑制p型杂质扩散到邻接的不同半导体区中，并且可以防止半导体器件特性的退化。因此可以基于预设的杂质浓度和厚度等获得具有所需特性的半导体器件。
本发明的半导体器件包括包含p型杂质的III-V族化合物半导体的第一半导体区、III-V族化合物半导体的第二半导体区、以及夹在第一半导体区和第二半导体区之间的杂质扩散抑制层。
半导体器件还可以包括面向第一半导体区的栅电极，杂质扩散抑制层和第二半导体区夹在该栅电极与第一半导体区之间。在此情况下，第一半导体区、杂质扩散抑制层、第二半导体区和栅电极构成场效应型栅构造。在这种栅构造中沟道被形成于第二半导体区中，或者沟道被形成于栅电极和第二半导体区之间。
当这种栅构造具有包含p型杂质的第一半导体区时，在栅开启电压未被施加到栅电极时，耗尽层在栅电极和第一半导体区之间延伸，并且防止载流子沿着沟道传播。因此，具有这种栅构造的半导体器件可以作为正常关断型工作。此外，在这种栅构造中，杂质扩散抑制层可以抑制p型杂质从第一半导体区扩散到第二半导体区中。因此，易于用这种栅构造实现任何所需的阈值。
本发明的半导体器件还可以包括夹在第二半导体区和栅电极之间的第三半导体区。第三半导体区由带隙比第二半导体区带隙更宽的III-V族化合物半导体制成。用这种栅构造，第二半导体区和第三半导体区构成异质结。结果，当栅开启电压被施加到栅电极时，载流子可以沿着夹在第二半导体区和第三半导体区之间的二维电子气层传播。可以通过配备第三半导体区减少这种栅构造的沟道电阻值。
本发明的另一种半导体器件可以被实现为具有电子传播层(electron travel layer)的半导体器件，电子沿着该电子传播层传播。本发明的该半导体器件包括第一半导体区、杂质扩散抑制层、第二半导体区和栅电极，其中第一半导体区、杂质扩散抑制层、第二半导体区和栅电极按此顺序排列。第一半导体区由包含p型杂质的III-V族化合物半导体制成。第二半导体区由包含n型杂质的III-V族化合物半导体制成。杂质扩散抑制层抑制p型杂质从第一半导体区内扩散到第二半导体区。
在前述半导体器件中，电子在第二半导体区内传播。第二半导体区为电子传播区。第二半导体区内电子的传播受到施加到栅电极上的电压幅度的控制。当杂质扩散抑制层被夹在第一半导体区和第二半导体区之间时，可以抑制p型杂质从第一半导体区扩散到第二半导体区中。因此，可以基于第二半导体区的预设杂质浓度和厚度等，来调整阈值电压的幅度使其达到所需幅度。前述半导体器件提供易于调整阈电压的构造。
本发明的另一种半导体器件可以被实现为具有异质结的半导体器件。本发明的该半导体器件包括第一半导体区、杂质扩散抑制层、第二半导体区、第三半导体区和栅电极，其中第一半导体区、杂质扩散抑制层、第二半导体区、第三半导体区和栅电极按此顺序排列。第一半导体区由包含p型杂质的III-V族化合物半导体制成。第二半导体区由III-V族化合物半导体制成。第三半导体区由带隙比第二半导体区带隙更宽的III-V族化合物半导体制成。杂质扩散抑制层抑制p型杂质从第一半导体区内扩散到第二半导体区。
在前述半导体器件中，异质结由第二半导体区和第三半导体区构成。二维电子气层被形成于异质结表面处。第一半导体区面向该异质结。通过耗尽第二半导体区，第一半导体区在不施加栅开启电压时产生不存在二维电子气层的状态。因为杂质扩散抑制层被夹在第一半导体区和第二半导体区之间，所以抑制了p型杂质从第一半导体区内扩散到第二半导体区。因此，可以基于第二半导体区的预设杂质浓度和厚度等，来调整阈值电压的幅度使其达到所需幅度。前述半导体器件提供易于调整阈电压的构造。
另一个半导体区可以被夹在第一半导体区、杂质扩散抑制层、第二半导体区以及第三半导体区之间的每个界面处。例如，带隙比第三半导体区带隙更窄的半导体区，可以被夹在第二半导体区和第三半导体区之间。该半导体区可以产生具有低电阻值的二维电子气层。
在具有电子传播区的半导体器件中，优选地绝缘层被形成于第二半导体区和栅电极之间。据此，可以得到有用的栅构造，其中可以在栅电极上施加高电压。
在具有异质结的半导体器件中，优选地绝缘层被形成于第三半导体区和栅电极之间。据此，可以得到有用的栅构造，其中可以在栅电极上施加高电压。
本发明可以被实现为具有电子传播区的垂直型半导体器件。
该半导体器件包括漏电极、形成于漏电极上并由包含高浓度n型杂质的III-V族化合物半导体制成的漏层(drain layer)、以及形成于漏层上并由包含低浓度n型杂质的III-V族化合物半导体制成的低浓度半导体区。本发明的半导体器件还包括形成于低浓度半导体区上并由包含p型杂质的III-V族化合物半导体制成的多个第一半导体区，其中第一半导体区分布于低浓度半导体区上使得相邻的第一半导体区之间留有间隙。本发明的半导体器件还包括形成于第一半导体区上的杂质扩散抑制层。本发明的半导体器件还包括形成于低浓度半导体区和杂质扩散抑制层上的第二半导体区，其中第二半导体区由包含n型杂质的III-V族化合物半导体制成。第二半导体区为电子传播的区域。本发明的半导体器件还包括：形成于第二半导体区的至少一部分上的栅绝缘层，其中这部分第二半导体区面向第一半导体区；和形成于栅绝缘层上的栅电极。本发明的半导体器件还包括与第二半导体区的一部分电接触的源电极，其中这部分第二半导体区面向第一半导体区。由于在本发明的半导体器件中，源电极按前述构造形成，所以可以通过栅电极开启和关断器件。
本发明可以被实现为具有异质结的垂直型半导体器件。
该半导体器件包括漏电极、形成于漏电极上并由包含高浓度n型杂质的III-V族化合物半导体制成的漏层、以及形成于漏层上并由包含低浓度n型杂质的III-V族化合物半导体制成的低浓度半导体区。本发明的半导体器件还包括形成于低浓度半导体区上并由包含p型杂质的III-V族化合物半导体制成的多个第一半导体区，其中第一半导体区分布于低浓度半导体区上使得相邻的第一半导体区之间留有间隙。本发明的半导体器件还包括形成于第一半导体区上的杂质扩散抑制层。本发明的半导体器件还包括：形成于低浓度半导体区和杂质扩散抑制层上的第二半导体区，其中第二半导体区由III-V族化合物半导体制成；以及形成于第二半导体区上的第三半导体区，其中第三半导体区由带隙比第二半导体区带隙更宽的III-V族化合物半导体制成。第二半导体区和第三半导体区构成异质结。本发明的半导体器件还包括：形成于第三半导体区的至少一部分上的栅绝缘层，其中这部分第三半导体区面向第一半导体区；和形成于栅绝缘层上的栅电极。本发明的半导体器件还包括与第三半导体区的一部分电接触的源电极，其中这部分第三半导体区面向第一半导体区。因为在本发明的半导体器件中源电极按前述构造形成，所以可以通过栅电极开启和关断器件。
在具有电子传播区的垂直型半导体器件中，或者在具有异质结的垂直型半导体器件中，优选地源电极也与第一半导体区电接触。
在此情况下，可以使第一半导体区的电势稳定。结果，耗尽层在栅开启电压未被施加到栅电极时被形成于第二半导体区内，并且半导体器件可以实现稳定的正常关断操作。
在具有电子传播区的垂直型半导体器件中，或者在具有异质结的垂直型半导体器件中，低浓度半导体区的一部分被夹在相邻的第一半导体区之间。在漏电极和源电极之间流动的电流沿着形成于相邻的第一半导体区之间的低浓度半导体区垂直地流动。通过将第一半导体区按分布的方式形成于低浓度半导体区上，可以使电流沿其垂直流动的区域分布在低浓度半导体区内水平平面中的广阔区域中。因此可以减少半导体器件的电阻。
在具有电子传播区的垂直型半导体器件中，或者在具有异质结的垂直型半导体器件中，优选地半导体器件还包括位于第一半导体区与位于相邻的第一半导体区之间的间隙中的低浓度半导体区之间的侧面杂质扩散抑制层。
侧面杂质扩散抑制层抑制第一半导体区所包含的p型杂质扩散到位于相邻的第一半导体区之间间隙中的低浓度半导体区中。低浓度半导体区的一部分为电流垂直流过的路径。因此，可以通过抑制p型杂质扩散到这部分低浓度半导体区中来抑制电阻值的任何增加。
在具有电子传播区的垂直型半导体器件中，或者在具有异质结的垂直型半导体器件中，优选地半导体器件还包括形成于第一半导体区底面和低浓度半导体区之间的底面杂质扩散抑制层。
一对主电极(main electrode)按垂直方向排列在垂直型半导体器件中。因此，位于第一半导体区下方的低浓度半导体区为必须承受以垂直方向施加到半导体器件上的电压的区域。当p型杂质扩散到该低浓度半导体区中时半导体器件的击穿电压会下降。底面杂质扩散抑制层抑制第一半导体区所包含的p型杂质扩散到位于第一半导体区下方的低浓度半导体区中。因此通过配备底面杂质扩散抑制层可以使半导体器件保持高击穿电压。
本发明可以被实现为具有电子传播区的平面型半导体器件。
该半导体器件包括由包含低浓度n型杂质的III-V族化合物半导体制成的低浓度半导体区、以及形成于低浓度半导体区的一部分上并由包含p型杂质的III-V族化合物半导体制成的第一半导体区。本发明的半导体器件还包括形成于第一半导体区上的杂质扩散抑制层。本发明的半导体器件还包括形成于低浓度半导体区和杂质扩散抑制层上的第二半导体区，其中第二半导体区由包含n型杂质的III-V族化合物半导体制成。第二半导体区为供电子传播的区。本发明的半导体器件还包括形成于第二半导体区的至少一部分上的栅绝缘层，其中这部分第二半导体区面向第一半导体区。本发明的半导体器件还包括：与第二半导体区的一部分电接触的源电极，其中这部分第二半导体区面向第一半导体区；以及与第二半导体区的一部分电接触的漏电极，其中这部分第二半导体区不面向第一半导体区。本发明的半导体器件还包括在位于源电极和漏电极之间的栅绝缘层上形成的栅电极。
本发明也可以被实现为具有异质结的平面型半导体器件。
该半导体器件包括由包含n型杂质的III-V族化合物半导体制成的低浓度半导体区，以及形成于低浓度半导体区的一部分上并由包含p型杂质的III-V族化合物半导体制成的第一半导体区。本发明的半导体器件还包括形成于第一半导体区上的杂质扩散抑制层。本发明的半导体器件还包括：形成于低浓度半导体区和杂质扩散抑制层上的第二半导体区，其中第二半导体区由III-V族化合物半导体制成；以及形成于第二半导体区上的第三半导体区，其中第三半导体区由带隙比第二半导体区带隙更宽的III-V族化合物半导体制成。本发明的半导体器件还包括形成于第三半导体区的至少一部分上的栅绝缘层，其中这部分第三半导体区面向第一半导体区。本发明的半导体器件还包括：与第三半导体区的一部分电接触的源电极，其中这部分第三半导体区面向第一半导体区；以及与第三半导体区的一部分电接触的漏电极，其中这部分第三半导体区不面向第一半导体区。本发明的半导体器件还包括在位于源电极和漏电极之间的栅绝缘层上形成的栅电极。
在具有电子传播区的平面型半导体器件中，或者在具有异质结的平面型半导体器件中，优选地源电极也与第一半导体区电接触。
在此情况下，可以稳定第一半导体区的电势。因此，耗尽层在栅开启电压未被施加到栅电极时被形成于第二半导体区内，并且半导体器件可以实现稳定的正常关断操作。
在具有电子传播区的平面型半导体器件中，或者在具有异质结的平面型半导体器件中，优选地半导体器件还包括形成于第一半导体区的侧面和低浓度半导体区之间的侧面杂质扩散抑制层。
一对主电极(main electrode)沿着平面型半导体器件的表面排列。结果，位于第一半导体区横向位置的低浓度半导体区是必须承受在水平方向上施加到半导体器件上的电压的区域。当p型杂质扩散到该低浓度半导体区中时半导体器件的击穿电压会下降。侧面杂质扩散抑制层抑制第一半导体区所包含的p型杂质扩散到位于第一半导体区横向位置的低浓度半导体区中。因此通过配备侧面杂质扩散抑制层可以使半导体器件保持高击穿电压。
优选地，在本发明的半导体器件中，杂质扩散抑制层由一层或者层的堆叠，其中，单层包含从氧化硅、氮化硅、氮化铝和氮化铝镓的组中选择的一种材料，叠层至少包括包含一种材料的层和包含另一种材料的另一层。
这些材料可以有效地抑制p型杂质的扩散。此外，这些材料可以使用现有的半导体生产工艺制造。
本发明对使用镁作为p型杂质的半导体器件有效。
添加到III-V族化合物半导体中作为p型杂质的镁具有非常高的扩散速度。然而，本发明的半导体器件，通过配备杂质扩散抑制层，抑制了第一半导体区中包含的镁扩散到第二半导体区中。因此，即使当镁被用作p型杂质，也能获得易于调整阈值电压的半导体器件。
在本发明的半导体器件中，优选地III-V族化合物半导体为AlXGaYIn1-X-YN(0≤X≤1，0≤Y≤1，0≤(1-X-Y)≤1)。
因为该材料具有高击穿电场强度和高饱和电子迁移率，所以使用该材料的半导体器件可以实现高击穿电压和高频率工作(highfrequency operation)。p型杂质的扩散已知会引起问题。然而，本发明可以应对这些问题并因此通过使用同样具有有用特性的AlXGaYIn1-X-YN半导体材料可以获得实用的半导体器件。
本发明也可以提供制造前述半导体器件的方法。
制造本发明的半导体器件的方法包括：在具有下部半导体层和上部半导体层的堆叠半导体层的顶表面的多个部分将杂质扩散抑制层图案化，其中下部半导体层由包含n型杂质的III-V族化合物半导体制成而上部半导体层由包含p型杂质的III-V族化合物半导体制成；以及在上部半导体层的没有被杂质扩散抑制层覆盖的区域对上部半导体层进行蚀刻，使得多个沟槽穿透上部半导体层并到达下部半导体层。本发明的制造方法还包括从每个沟槽底面处的下部半导体层表面上生长包含n型杂质的III-V族化合物半导体的晶体。
利用本发明的制造方法，优选地杂质扩散抑制层还起到晶体生长抑制层的作用。在此情况下，晶体生长的步骤一直持续到每个沟槽底部生长出的晶体在杂质扩散抑制层上方横向生长为止。
制造本发明的半导体器件的另一种方法包括：将晶体生长抑制层在半导体层的顶表面的多个部分上图案化，其中半导体层由包含n型杂质的III-V族化合物半导体制成；以及在没有被晶体生长抑制层覆盖的区域蚀刻半导体层区，使得多个沟槽穿透到半导体层中。本发明的制造方法还包括将杂质扩散抑制层形成于每个沟槽的侧面和底面上。本发明的制造方法还包括通过使用各向异性蚀刻技术去除每个沟槽底面上形成的杂质扩散抑制层并保留每个沟槽侧面上形成的杂质扩散抑制层使得侧面杂质扩散抑制层被形成于每个沟槽的侧面上。本发明的制造方法还包括从每个沟槽底部的半导体层表面上生长包含p型杂质的III-V族化合物半导体晶体以形成第一半导体区，其中第一半导体区没有生长在半导体层上的晶体生长抑制层上。因为晶体生长抑制层在该步骤期间仍然存在，所以可以通过晶体生长而只在沟槽内形成第一半导体区。此外，本发明的制造方法可以包括在第一半导体区上形成上表面杂质扩散抑制层，其中上表面杂质扩散抑制层没有形成于半导体层上的晶体生长抑制层上。因为晶体生长抑制层在该步骤期间仍然存在，所以可以通过晶体生长而只在第一半导体区的上表面上形成上表面杂质扩散抑制层。本发明的制造方法还包括去除半导体层的上表面上的晶体生长抑制层的步骤。本发明的制造方法还包括从上表面杂质扩散抑制层的表面和半导体层的表面上生长III-V族化合物半导体晶体以形成第二半导体区的步骤。在第二半导体区被用作电子传播区的情况下，优选地n型杂质被导入到第二半导体区中。在使用第二半导体区构成异质结的情况下，优选地本发明的制造方法还包括从第二半导体层的表面上生长第三半导体区的晶体，其中第三半导体区由带隙比第二半导体区带隙更宽的III-V族化合物半导体制成。
本发明的制造方法具有将晶体生长抑制层用于多用途的特定特征。即，晶体生长抑制层被用于在半导体层上部形成沟槽、在选定部分生长第一半导体区、以及在选定区域形成上表面杂质扩散抑制层的步骤中。晶体生长抑制层在本发明制造方法的整个过程中扮演了多种角色。因此，可以实质性地减少本发明的制造方法中的步骤数目。
制造本发明的半导体器件的另一种方法包括：在半导体层的顶表面的多个部分上将晶体生长抑制层图案化，其中半导体层由包含n型杂质的III-V族化合物半导体制成；以及在没有被晶体生长抑制层覆盖的区域蚀刻半导体层区，使得多个沟槽穿透到半导体层中。本发明的制造方法还包括在每个沟槽的侧面和底面上形成杂质扩散抑制层使得底面杂质扩散抑制层被形成于每个沟槽的底面上而侧面杂质扩散抑制层被形成于每个沟槽的侧面上。本发明的制造方法还包括从每个沟槽底部的底面杂质扩散抑制层表面上生长包含p型杂质的III-V族化合物半导体晶体以形成第一半导体区，其中第一半导体区没有生长在半导体层上的晶体生长抑制层上。因为晶体生长抑制层在该步骤期间仍然存在，所以可以通过晶体生长的手段将第一半导体区只形成于沟槽内。此外，本发明的制造方法可以包括在第一半导体区上形成上表面杂质扩散抑制层，其中上表面杂质扩散抑制层没有形成于半导体层上的晶体生长抑制层上。因为晶体生长抑制层在该步骤期间仍然存在，所以可以通过晶体生长的手段将上表面杂质扩散抑制层只形成于第一半导体区的上表面上。本发明的制造方法还包括去除半导体层的上表面上的晶体生长抑制层。本发明的制造方法还包括从上表面杂质扩散抑制层的表面和半导体层的表面上生长III-V族化合物半导体晶体以形成第二半导体区。在第二半导体区被用作电子传播区的情况下，优选地n型杂质被导入到第二半导体区中。在使用第二半导体区构成异质结的情况下，优选地本发明的制造方法还包括从第二半导体层的表面上生长第三半导体区的晶体，其中第三半导体区由带隙比第二半导体区带隙更宽的III-V族化合物半导体制成。
本发明的制造方法具有将晶体生长抑制层用于多用途的特定特征。即，晶体生长抑制层被用于在半导体层上部形成沟槽、在选定部分生长第一半导体区、以及在选定区形成上表面杂质扩散抑制层的过程中。晶体生长抑制层在本发明制造方法的整个过程中扮演了多种角色。因此，可以实质性地减少本发明的制造方法中的步骤数目。
根据本发明，可以通过配备杂质扩散抑制层抑制p型杂质扩散到邻接半导体区中，并因此可以防止半导体器件特性的退化。因此，可以基于预设杂质浓度和厚度等进行调整，使得半导体器件具有所需特性。即，通过配备杂质扩散抑制层，可以获得易于实现所需特性的半导体器件。
附图简介
当结合下列附图进行阅读时可以更好地理解本发明。附图的构成要素不必具有固定比例，而是强调某些要素以显示本发明的原理。在附图中，不同附图中的相同附图标记表示相同部分。
图1显示了第一实施方案的半导体器件基本部分的横截面示意图。
图2显示了第一实施方案的半导体器件的制造步骤(1)。
图3显示了第一实施方案的半导体器件的制造步骤(2)。
图4显示了第一实施方案的半导体器件的制造步骤(3)。
图5显示了第一实施方案的半导体器件的制造步骤(4)。
图6显示了第一实施方案的半导体器件的制造步骤(5)。
图7显示了第一实施方案的半导体器件的制造步骤(6)。
图8显示了第一实施方案的半导体器件的制造步骤(7)。
图9显示了第一实施方案的半导体器件的制造步骤(8)。
图10显示了第一实施方案的变种的基本部分的横截面示意图。
图11显示了第一实施方案的变种的半导体器件的制造步骤(1)。
图12显示了第一实施方案的变种的半导体器件的制造步骤(2)。
图13显示了第一实施方案的变种的半导体器件的制造步骤(3)。
图14显示了第一实施方案的变种的半导体器件的制造步骤(4)。
图15显示了第一实施方案的变种的半导体器件的制造步骤(5)。
图16显示了第一实施方案的变种的半导体器件的制造步骤(6)。
图17显示了第一实施方案的变种的半导体器件的制造步骤(7)。
图18显示了第一实施方案的另一变种的基本部分的横截面示意图。
图19显示了第一实施方案的另一变种的基本部分的横截面示意图。
图20显示了第一实施方案的另一变种的半导体器件的制造步骤(1)。
图21显示了第一实施方案的另一变种的半导体器件的制造步骤(2)。
图22显示了第一实施方案的另一变种的半导体器件的制造步骤(3)。
图23显示了第二实施方案的半导体器件的基本部分的横截面示意图。
图24显示了第二实施方案的变种的基本部分的横截面示意图。
图25显示了第二实施方案的另一变种的基本部分的横截面示意图。
具体实施方式
首先，本发明的特征列举如下。
(第一特征)p型杂质可以为镁、铍、钙等。
(第二特征)杂质扩散抑制层中p型杂质的扩散系数比III-V族化合物半导体中p型杂质的扩散系数小。杂质扩散抑制层的厚度基于形成杂质扩散抑制层的材料中p型杂质的扩散系数来调整。当杂质扩散抑制层中p型杂质的扩散系数极小时，杂质扩散抑制层可以较薄。杂质扩散抑制层的厚度优选地被调整到比p型杂质在形成杂质扩散抑制层的材料中的扩散长度更大的范围。
(第三特征)用作杂质扩散抑制层和晶体生长抑制层两者的材料为氧化硅、氮化硅等。
以下将结合附图对实施方案进行描述。
(第一实施方案)
图1为显示了具有异质结的垂直型半导体器件10的基本部分的横截面示意图。图1中所示的横截面示意图阐释了半导体器件10单元构造的基本部分。事实上，该单元构造沿着页面从左到右方向重复。
由钛(Ti)和铝(Al)的叠层制成的漏电极22被形成于半导体器件10的底面。主要材料为氮化镓(GaN)的n+型漏层24被形成于漏电极22上。硅(Si)或氧(O)被用作漏层24中的n型杂质，并且其载流子浓度被调整为大约3×1018cm-3。
主要材料为氮化镓的n-型低浓度半导体区26被形成于漏层24上。硅被用作低浓度半导体区26中的杂质，并且其载流子浓度被调整为大约1×1016cm-3。
主要材料为氮化镓的P+型第一半导体区28被形成于低浓度半导体区26的多个部分上。第一半导体区28分布于低浓度半导体区26上使得相邻的第一半导体区28之间留有间隙。镁(Mg)被用作第一半导体区28的p型杂质，并且其载流子浓度被调整为大约1×1018cm-3。多个第一半导体区28被形成于低浓度半导体区26上。第一半导体区28分布于低浓度半导体区26上。相邻的第一半导体区28之间的每个界面处都插入了一部分低浓度半导体区26。每对相邻的第一半导体区28都被低浓度半导体区26分隔开。
低浓度半导体区26和第一半导体区28可以被视为构成一层半导体层27。在此情况下，半导体层27的表面部分由分布的第一半导体区28形成，而其剩余部分由低浓度半导体区26形成。
在本例中，如图1中所示，显示了两个第一半导体区28从左到右跨越页面。当从俯视图看时，第一半导体区28向页面的内侧延伸。这些第一半导体区28在半导体层27的上部被布置成一系列带状。如后所述，夹在相邻的第一半导体区28之间的低浓度半导体区26为电流垂直流过的区域。因此，通过将第一半导体区28以分布的方式形成，电流沿其垂直流过的低浓度半导体区26的区域被广泛地分布在半导体层27延伸的平面内。因此，半导体器件10可以实现低开启电阻(on-resistance)。
每个第一半导体区28的水平尺寸L28为约10到25μm。图1显示了半导体器件10的单元构造，然而事实上，该单元构造沿着页面从左至右方向重复。因此，每个第一半导体区28的实际水平尺寸是前述尺寸L28的两倍。相邻的第一半导体区28之间的距离L26是1到10μm。
主要材料为氧化硅(SiO2)的杂质扩散抑制层32被形成于第一半导体区28上。杂质扩散抑制层32没有覆盖每个第一半导体区28的整体。如后所述，每个第一半导体区28的一部分表面没有被杂质扩散抑制层32覆盖使得每个第一半导体区28和每个源电极54可以电接触。
主要材料为氮化镓的第二半导体区34被形成于低浓度半导体区26和杂质扩散抑制层32上。硅(Si)被用作第二半导体区34中的杂质，并且其载流子浓度被调整为大约1×1016cm-3。
主要材料为氮化铝镓(Al0.3Ga0.7N)的第三半导体区36被形成于第二半导体区34上。第三半导体区36的晶体结构中包含铝，并且其带隙比第二半导体区34的带隙更宽。异质结由第二半导体区34和第三半导体区36构成。硅被用作第三半导体区36中的杂质，并且其载流子浓度被调整为大约1×1016cm-3。
主要材料为氧化硅的栅绝缘层42被形成于第三半导体区36上。主要材料为镍(Ni)的栅电极44被形成于栅绝缘层42上。本实施方案的栅电极大致面向整个第二半导体区34和第三半导体区36。然而，如后所述，栅电极44可以被形成为至少其一部分在面向第一半导体区28的范围内。即，只要每个栅电极44都被形成于堆叠了第一半导体区28、杂质扩散抑制层32、第二半导体区34、和第三半导体区36的每个区域内，栅电极就在半导体器件10的开启和关断状态之间进行选择。栅电极44优选地面向整个第二半导体区34和位于源区52与第一半导体区28中心侧边缘(central side edge)之间的第三半导体区36。半导体器件10的开启和关断切换可以因此被正确地执行。
主要材料为氮化镓的n+型源区52被形成为与第二半导体区34和第三半导体区36相接触(在页面的左侧和右侧处)。源区52被形成在面向第一半导体区28的位置中。源区52被形成为不接触第二半导体区34中与夹在相邻第一半导体区28之间的低浓度半导体区26邻接的范围(页面的中部)。源区52被形成为不接触第三半导体区36中面向第二半导体区34中的区域的范围。换句话说，在水平方向上，源区52和位于相邻的第一半导体区28之间的低浓度半导体区26被夹在它们中间的栅电极44分隔开。即，由第一半导体区28、杂质扩散抑制层32、第二半导体区34、第三半导体区36、栅绝缘层42和栅电极44所组成的堆叠结构存在于源区52与位于相邻的第一半导体区28之间的低浓度半导体区26之间。硅被用作源区52中的杂质，并且其载流子浓度被调整为3×1018cm-3。
源电极54，其由堆叠的钛和铝组成，被电连接到源区52和第一半导体区28。接触层56被形成于第一半导体区28和源电极54之间。例如，镍被用作接触层56，并因此可以改善第一半导体区28和源电极54之间的欧姆接触。
接下来将对半导体器件10的工作进行描述。
第一半导体区28通过杂质扩散抑制层32与第二半导体区34间接接触。因此，耗尽层在电压未被施加到栅电极44上时被形成于第二半导体区34中，而该耗尽层延伸到第二半导体区34和第三半导体区36的异质结表面。因此，异质结表面的导带的能级在费米能级的上侧。因此，二维电子气层在电压未被施加到栅电极44上时没有被形成于异质结表面处。因此电子在电压未被施加到栅电极44时停止传播，并且半导体器件10工作为正常关断型。
形成于第二半导体区34中的耗尽层在电压被施加到栅电极44时收缩，而第二半导体区34和第三半导体区36的异质结表面的导带的能级因此达到费米能级的下侧。因此，二维电子气层被形成于异质结表面处。结果，当正电压被施加到栅电极44时产生了电子存在于二维电子气层的势阱中的态。电子因此沿着二维电子气层传播，并且半导体器件10被开启。从源区52沿着异质结表面的二维电子气层照片传播的电子垂直流过低浓度半导体区26的突出部分(这些突出部分是分隔相邻的第一半导体区28并且接触第二半导体区34的部分)，并且穿过低浓度半导体区26和漏层24流到漏电极22。因此在源电极54和漏电极22之间发生导电。
如上所述，半导体器件10的开启关断控制在堆叠了如下部件的部分执行：第一半导体区28、杂质扩散抑制层32、第二半导体区34、第三半导体区36、栅绝缘层42和栅电极44。即，通过用施加电压到栅电极44上来控制形成于第二半导体区34中的耗尽层厚度从而执行半导体器件10的开启-关断控制。耗尽层基于被施加到栅电极44上的电压而在厚度方向上延伸或收缩的程度随第二半导体区34载流子浓度的量而发生很大的变化。如果第二半导体区34的载流子浓度被调整到预设值，那么半导体器件10的开启关断功能可以通过施加预设的栅电压来控制。
考虑不配备杂质扩散抑制层32的情况。在此情况下，第一半导体区28中包含的大量的镁向第二半导体区34扩散，减少了包含在第二半导体区34中的硅的有效载流子浓度。因此，开启半导体器件10所需的栅电压(也被称为形成二维电子气层所需的栅开启电压)将变得大于预设的栅开启电压。半导体器件10的阈值将偏离预设的栅开启电压。这使得难以获得具有所需特性的半导体器件，并引起成品率减少等。
然而，在半导体器件10中配备了杂质扩散抑制层32。第一半导体区28中包含的大量的镁向第二半导体区34扩散的现象，通过配备杂质扩散抑制层32被抑制了。因此，防止了半导体器件10阈值的改变。因此可以基于第二半导体区34的预设载流子浓度、厚度等获得实现了所需的栅开启阈电压的半导体器件10。
本发明还包括以下特征。
(1)在制造过程(待述)中，杂质扩散抑制层32的氧化硅层或氮化硅层也起到作为ELO(外延横向过生长)法的掩模的作用。因此，减小了形成于第二半导体区34和杂质扩散抑制层32上方的第三半导体区36中的晶体缺陷的浓度。因为这部分构成了栅构造，所以减小晶体缺陷的浓度也可以起到控制泄漏电流等的作用。即，配备杂质扩散抑制层32不仅控制了杂质的扩散，还有效地减少了晶体缺陷的浓度，是极其实用的技术。
(2)因为第一半导体区28通过接触层56被电连接到源电极54，所以第一半导体区28的电势被稳定地固定在等于接地电势的值上。因此，形成于第二半导体区34中的耗尽层在电压未被施加到栅电极44上时被稳定地形成。半导体器件10可以在电压未被施加到栅电极44上时被可靠地关断，从而实现稳定工作。
(制造半导体器件10的方法)
接下来，将描述制造半导体器件10的方法。
首先，如图2中所示，制造主要材料为氮化镓的n+型半导体衬底24(其之后成为漏层24)。半导体衬底24的厚度为大约200μm。
接着，如图3中所示，通过使用MOCVD(金属有机化学气相沉积)法在半导体衬底24上生长晶体来形成n-型低浓度半导体区26。低浓度半导体区26的厚度为大约6μm。然后，通过使用MOCVD法在低浓度半导体区26上生长晶体来形成p+型第一半导体区28。第一半导体区28的厚度为大约1.0μm。然后，使用CVD(化学气相沉积)法在第一半导体区28上形成杂质扩散抑制层32。杂质扩散抑制层32的厚度为大约0.01μm。
接着，如图4中所示，通过使用光刻技术和RIE技术形成沟槽72，这些沟槽72向下延伸穿过杂质扩散抑制层32的一部分和第一半导体区28的一部分到达低浓度半导体区26。
接着，如图5中所示，通过使用MOCVD法在沟槽72底部露出的低浓度半导体区26的表面上生长晶体来形成氮化镓。晶体生长持续直到杂质扩散抑制层32的表面被生长的晶体覆盖为止。该过程中所形成的晶体里杂质的量被调整到与低浓度半导体区26中的量相同。因此，刚发生晶体生长的部分与低浓度半导体区26可以被视为一个连续的区域。在此刻，使用外延横向过生长(ELO)技术以覆盖杂质扩散抑制层32的表面。这部分成为晶体缺陷的浓度被减小了的优良的半导体层。堆叠于杂质扩散抑制层32表面上的优良的半导体层的厚度为大约100nm。此外，在由ELO技术生长的优质半导体层太厚的情况下，可以使用蚀刻、研磨等以将该层调整到所需厚度。另外，尽管已发生晶体生长的部分可以被认为大体上是一个区域，但是发生晶体生长的上部(upper section)将在以下描述中被区分为第二半导体区34使得其可以与附图1中所示的半导体器件10关联起来。
接着，如图6中所示，通过使用MOCVD法在第二半导体区34上生长晶体来形成第三半导体区36。第三半导体区36的厚度为大约50nm。
然后，使用CVD法在第三半导体区36的表面上形成氧化硅层，以形成第一掩模82。第一掩模82，通过使用光刻技术和蚀刻技术，被用于去除与要构造的源区52相关的部分。
接着，执行离子注入以形成源区52。在此刻，硅被注入的剂量为1×1015cm-2，加速电压为35eV。然后去除第一掩模82，而整个表面被氧化硅第二掩模层84覆盖(图6中未图示，见图7)。在第二掩模层84被形成之后，执行退火过程(N2气氛，1300℃，5分钟)。
接着，如附图7中所示，第二掩模层84的一部分通过使用光刻技术和蚀刻技术被去除，从而暴露源区52。
接着，使用RIE法形成从暴露的源区52延伸到杂质扩散抑制层32的沟槽。然后使用HF水溶液去除氧化硅第二掩模层84和暴露的杂质扩散抑制层32。然后，如附图8中所示，使用溅射法在整个表面上沉积氧化硅层86。氧化硅层86的厚度为大约50nm。
接着，如附图9中所示，氧化硅层86的一部分被去除，而剩余部分形成了栅绝缘层42。
然后，使用溅射法将接触层56沉积于因前述去除而被暴露的第一半导体区28的表面上。接着，使用溅射法将源电极54沉积于接触层56和源区52的表面上。漏电极22也使用溅射法被形成于漏层24的底面上。
接着，在N2气氛中在500℃温度下执行2分钟的烧结过程。最后，通过剥离法(lift-off)形成主要材料为镍的栅电极44。
图1中所示的半导体器件10可以通过执行这些步骤来获得。
(半导体器件10的变种1)
半导体器件11为半导体器件10的第一变种，图10示意性地显示了其基本部分的横截面视图。其与半导体器件10相同的构成要素被标注了相同的附图标记，并省略其解释。
半导体器件11包括侧面杂质扩散抑制层32b。侧面杂质扩散抑制层32b被形成于第一半导体区28和夹在相邻的第一半导体区28之间的低浓度半导体区26之间。侧面杂质扩散抑制层32b与分隔相邻第一半导体区28的低浓度半导体区26相接触。侧面杂质扩散抑制层32b被形成于低浓度半导体区26与第二半导体区34相接触的部分(也被称为低浓度半导体区26分隔相邻的第一半导体区28的部分)的两侧上。突出的低浓度半导体区26和第一半导体区28被侧面杂质扩散抑制层32b分隔开。这里，形成于第一半导体区28上表面上的杂质扩散抑制层会被称为上表面杂质扩散抑制层32a，从而将其与侧面杂质扩散抑制层32b区别开。
位于相邻的第一半导体区28之间的低浓度半导体区26在半导体器件11被开启时为电流垂直流过的路径。因此，这部分的有效载流子浓度对半导体器件11的开启电阻有很大影响。例如，当镁从第一半导体区28扩散到前述部分中时，减少了这部分中的有效载流子浓度，增加了半导体器件11的开启电阻。此外，当镁从第一半导体区28扩散到前述部分中时，分隔第一半导体区28的有效间隙变得更窄。在此情况下，同样增加了半导体器件11的开启电阻。如果不配备侧面杂质扩散抑制层32b，那么镁会从第一半导体区28扩散到位于相邻的第一半导体区28之间的低浓度半导体区26中。为了避免镁扩散的影响，需要确保相邻的第一半导体区28之间的距离L26保持得较大。然而，如果距离L26较大，就会发生从第一半导体区28和低浓度半导体区26的结界面(junction interface)延伸的扩散层不能耗尽位于相邻的第一半导体区28之间的整个低浓度半导体区26的现象。在此情况下，源电极54和漏电极22之间的高电压就被施加到栅绝缘层42上，并发生栅绝缘层42击穿。因此，在不配备侧面杂质扩散抑制层32b的情况下，难以在抑制击穿栅绝缘层42的同时保持半导体器件11的较小的开启电压。
另一方面，当配备了侧面杂质扩散抑制层32b时，如图10中所示，可以抑制镁从第一半导体区28扩散到位于相邻的第一半导体区28之间的低浓度半导体区26中。因此不需要使相邻的第一半导体区28之间的距离L26保持得较大。即使距离L26不大，也可以保持位于相邻的第一半导体区28之间的低浓度半导体区26的有效载流子浓度。此外，因为可以抑制镁的扩散，所以还可以抑制低浓度半导体区26的有效间隙的改变。当配备了侧面杂质扩散抑制层32b时，可以在抑制栅绝缘层42的击穿的同时保持半导体器件11的较小的开启电压。
(制造半导体器件11的方法)
接下来，将描述制造半导体器件11的方法。
首先，制备如图11中所示的堆叠结构。该堆叠结构可以按如下所述的顺序形成。首先，通过使用MOCVD(金属有机化学气相沉积)法在主要材料为氮化镓的n+型漏层24上生长晶体来形成n-型低浓度半导体区26。然后，通过使用CVD(化学气相沉积)法，在低浓度半导体区26上形成氧化硅加工掩模(silicon oxide processing mask)92(晶体生长抑制层92的例子)并得到了堆叠结构。漏层24的厚度为大约200μm。低浓度半导体区26的厚度为大约7μm。
接着，如图12中所示，加工掩模92通过使用光刻技术被图案化。然后，通过使用RIE法蚀刻低浓度半导体区26的表面，使未被加工掩模92覆盖的低浓度半导体区26的一部分被去除，从而在低浓度半导体区26的上部中形成多个沟槽93。沟槽93的深度大为大约1μm。
然后，如图13中所示，使用低温MOCVD法在沟槽93的底面和侧面上以及在加工掩模92的上表面上形成氮化铝层94。在此刻，低温MOCVD法的晶体生长温度被控制为350到450℃。当晶体生长温度被控制到该温度范围内时，氮化铝层94被形成于沟槽93的底面和侧面上(即，在低浓度半导体区26被暴露的表面上)、和加工掩模92的上表面上。如果温度高于上述晶体生长温度范围，那么氮化铝层94只被形成于沟槽93的底面和侧面上而不被形成于加工掩模92的上表面上。如果需要的话，该步骤也可以使用高温MOCVD法执行。
接着，如图14中所示，使用各向异性蚀刻技术去除形成于沟槽93的底面上和加工掩模92的上表面上的氮化铝层94，使得氮化铝层94只保留在沟槽93的侧面上。保留的氮化铝层94构成侧面杂质扩散抑制层32b。RIE法、ICP法等可以被用于各向异性蚀刻技术中。
接着，如图15中所示，通过使用MOCVD法，从沟槽93底部露出的低浓度半导体区26的上表面上生长晶体来形成包含p型杂质的第一半导体区28。在此刻，加工掩模92覆盖了突出的低浓度半导体区26的顶表面。因此，可以只在沟槽93内进行第一半导体区28的选择性晶体生长。
接着，如图16中所示，使用高温MOCVD法在第一半导体区28的上表面上形成上表面杂质扩散抑制层32a。在此刻，高温MOCVD法的晶体生长温度被控制在1050到1250℃的温度范围内。当晶体生长温度被控制在该温度范围内时，上表面杂质扩散抑制层32a只被形成于第一半导体区28的上表面上，而不被形成于加工掩模92的上表面上。
接着，如图17中所示，选择性地去除加工掩模92，然后通过使用MOCVD法，从杂质扩散抑制层32a的上表面和低浓度半导体区26的上表面上生长晶体来形成氮化镓第二半导体区34。第二半导体区34的厚度为100nm。
该制造过程的剩余步骤可以使用与半导体器件10的制造方法相同的方法来完成。可以通过执行这些步骤获得附图10中所示的半导体器件11。
(半导体器件10的变种2)
半导体器件12为半导体器件10的第二变种，图18示意性地显示了其基本部分的横截面视图。其与半导体器件10相同的构成要素被标注了相同的附图标记，并省略其解释。
半导体器件12包括底面杂质扩散抑制层32c。底面杂质扩散抑制层32c被形成于第一半导体区28的表面和低浓度半导体区26之间。底面杂质扩散抑制层32c抑制镁从第一半导体区28扩散到位于第一半导体区28下方的低浓度半导体区26中。
在半导体器件12中，源电极54和漏电极22按垂直方向排列。因此，源电极54和漏电极22之间的电压必须被施加在半导体器件12的垂直方向上。该垂直电压主要经由低浓度半导体区26来施加。如果没有配备底面杂质扩散抑制层32c，那么镁就从第一半导体区28扩散到位于第一半导体区28下方的低浓度半导体区26中。这使得低浓度半导体区26的有效载流子浓度发生改变并且从第一半导体区28和低浓度半导体区26的结界面延伸的耗尽层不能再耗尽跨越低浓度半导体区26的较宽厚度。半导体器件12承受垂直电压的能力因此下降，并且半导体器件12的击穿电压下降。
另一方面，当配备底面杂质扩散抑制层32c时，可以抑制镁从第一半导体区28扩散到位于第一半导体区28下方的低浓度半导体区26中。因此，从结界面延伸并与第一半导体区28和低浓度半导体区26间接接触的耗尽层可以耗尽低浓度半导体区26的较宽厚度。因此可以将半导体器件12的击穿电压保持在适当的高电平。
(半导体器件10的变种3)
半导体器件13为半导体器件10的第三变种，图19示意性地显示了其基本部分的横截面视图。其与半导体器件10相同的构成要素被标注了相同的附图标记，并省略其解释。
半导体器件13包括侧面杂质扩散抑制层32b和底面杂质扩散抑制层32c两者。在半导体器件13中，第一半导体区28和低浓度半导体区26被侧面杂质扩散抑制层32b和底面杂质扩散抑制层32c完全分隔开。因此在半导体器件13中抑制了第一半导体区28中包含的镁扩散到低浓度半导体区26的任何区域中。
半导体器件11和半导体器件12两者的动作和效果可以在半导体器件13的情况下同时被实现。因此，可以在半导体器件13中同时实现低开启电压和高击穿电压特性。此外，还抑制了由第一半导体区28和低浓度半导体区26产生的寄生pn二极管的动作。半导体器件13的动作非常稳定。
(制造半导体器件13的方法)
接着，将描述制造半导体器件13的方法。一直到附图12中所示步骤为止制造半导体器件13的方法都与制造半导体器件11的方法相同。
接着，如图20中所示，使用高温MOCVD法在沟槽93的底面和侧面上形成氮化铝层94。在此刻，高温MOCVD法的晶体生长温度被控制在1050到1250℃的温度范围内。当晶体生长温度被控制到该温度范围内时，氮化铝层94只被形成于沟槽93的底面和侧面上(即，在低浓度半导体区26被暴露的表面上)，而不被形成于加工掩模92的上表面上。在以下描述中，已形成于沟槽93底面上的氮化铝层94部分被称为底面杂质扩散抑制层32c，而其形成于侧面上的部分被称为侧面杂质扩散抑制层32b。
接着，如图21中所示，通过使用MOCVD法，从底面杂质扩散抑制层32c的上表面上生长晶体来形成包含p型杂质的第一半导体区28。在此刻，加工掩模92覆盖着低浓度半导体区26突出部分的顶表面。因此，可以只在沟槽93内进行第一半导体区28的选择性晶体生长。
接着，如图22中所示，通过使用高温MOCVD法在第一半导体区28的上表面上形成上表面杂质扩散抑制层32a。在此刻，高温MOCVD法的晶体生长温度被控制在1050到1250℃的温度范围内。当晶体生长温度被控制在该温度范围内时，上表面杂质扩散抑制层32a只被形成于第一半导体区28的上表面上，而不被形成于加工掩模92的上表面上。
该制造过程的剩余步骤可以使用与半导体器件10和半导体器件11的制造方法相同的方法来完成。可以通过执行这些步骤获得附图19中所示的半导体器件13。
(第二实施方案)
图23为示意性地显示了具有异质结的平面型半导体器件100的基本部分的横截面视图。
半导体器件100包括主要材料为蓝宝石(Al2O3)的衬底112。主要材料为氮化镓的n-型低浓度半导体区126被形成于衬底112上。
P+型第一半导体区128被形成于低浓度半导体区126的多个部分上。使用镁(Mg)作为第一半导体区128中的杂质。
低浓度半导体区126和第一半导体区128可以被视为构成一个半导体层127。在此情况下，在半导体层127的上部中形成第一半导体区128，而其剩余部分为低浓度半导体区126。
主要材料为氧化硅的杂质扩散抑制层132被形成于第一半导体区128上。杂质扩散抑制层132没有覆盖每个第一半导体区128的整体。如后所述，每个第一半导体区128的一部分表面没有被杂质扩散抑制层132覆盖以使得每个第一半导体区128和每个源电极154电接触。
主要材料为氮化镓的第二半导体区134被形成于低浓度半导体区126和杂质扩散抑制层132上。硅被用作第二半导体区134中的杂质。
主要材料为氮化铝镓(Al0.3Ga0.7N)的第三半导体区136被形成于第二半导体区134上。第三半导体区136的晶体结构中包含铝，并且其带隙比第二半导体区134的带隙更宽。异质结由第二半导体区134和第三半导体区136构成。硅被用作第三半导体区136中的杂质。
主要材料为氧化硅的栅绝缘层142被形成于第三半导体区136上。主要材料为镍(Ni)的栅电极144被形成于栅绝缘层142上。栅电极144可以被形成为使得栅电极114的至少一部分面向第一半导体区128。即，每个栅电极144的至少一部分被形成于堆叠了第一半导体区128、杂质扩散抑制层132、第二半导体区134、和第三半导体区136的区域。栅电极144优选地面向整个第二半导体区134和位于源区152与第一半导体区128右侧边缘之间的第三半导体区136。半导体器件100的开启和关断切换可以因此被正确地执行。
主要材料为氮化镓的n+型源区152被形成为与第二半导体区134和第三半导体区136相接触。源区152被形成在面向第一半导体区128的位置中(在页面的左侧)。源区152被形成为不与第二半导体区134中的邻接低浓度半导体区126的部分相接触(页面的右侧)。源区152还被形成为不与第三半导体区136中的面向第二半导体区134与邻接低浓度半导体区126相接触的部分。换句话说，低浓度半导体区126与第二半导体区134相接触的部分(页面右侧)和第二半导体区134与源区152相接触的部分(页面左侧)被位于栅电极144下方的部分分隔开。即，由第一半导体区128、杂质扩散抑制层132、第二半导体区134、第三半导体区136、栅绝缘层142和栅电极144所组成的堆叠结构存在于源区152与接触第二半导体区134的低浓度半导体区126的部分(页面右侧)之间。硅被用作源区152中的杂质。
由堆叠的钛和铝组成的源电极154被电连接到源区152和第一半导体区128。接触层156被形成于第一半导体区128和源电极154之间。例如，镍被用作接触层156，并因此可以改善第一半导体区128和源电极154之间的欧姆接触。
主要材料为氮化镓的n+型漏区124被形成为与第二半导体区134和第三半导体区136中未面向第一半导体区128的部分相接触(页面的右侧)。硅被用作漏区124中的杂质。漏电极122，由堆叠的钛和铝组成，与漏区124相接触。
以下堆叠结构被夹在源区152和漏区124之间：其中第一半导体区128、杂质扩散抑制层132、第二半导体区134、第三半导体区136、栅绝缘层142和栅电极144被堆叠于堆叠结构中。栅电极144位于源电极154和漏电极122之间。
接下来，将对半导体器件100的动作进行描述。
第一半导体区128通过杂质扩散抑制层132与第二半导体区134间接接触。因此，耗尽层在电压未被施加到栅电极144上时被形成于第二半导体区134中，而且该耗尽层延伸到第二半导体区134和第三半导体区136的异质结表面。因此，异质结表面的导带的能级在费米能级的上侧。因此，在电压未被施加到栅电极144上时二维电子气层没有被形成于异质结表面处。因此电子在电压未被施加到栅电极144时停止传播，并且半导体器件100工作为正常关断型。
形成于第二半导体区134中的耗尽层在电压被施加到栅电极144时收缩，第二半导体区134和第三半导体区136的异质结表面的导带能级因此达到费米能级的下侧。因此，二维电子气层被形成于异质结表面处。因此，当正电压被施加到栅电极144时产生了电子存在于二维电子气层的势阱中的状态。电子因此沿着二维电子气层传播，并且半导体器件100被开启。电子从源区152沿着形成于异质结表面的二维电子气层向漏区124水平传播。因此在源电极154和漏电极122之间发生导电。
在此情况下，如同第一实施方案，通过配备杂质扩散抑制层132，抑制了第一半导体区128中所包含的镁扩散到第二半导体区134中的现象。因此，防止了半导体器件100阈值的改变。因此，可以获得基于第二半导体区134的预设载流子浓度、厚度等实现了所需阈值的半导体器件100。
此外，配备杂质扩散抑制层132不仅抑制了杂质的扩散，而且实现了栅构造中晶体缺陷浓度的减小。
此外，因为第一半导体区128通过接触层156被电连接到源电极154，所以第一半导体区128的电势稳定地固定在接地电势。因此，在电压未被施加到栅电极144上时，形成于第二半导体区134中的耗尽层被稳定地形成并因此使半导体器件100稳定化。
(半导体器件100的变种)
半导体器件110为半导体器件100的变种，图24示意性地显示了其基本部分的横截面视图。其与半导体器件100相同的构成要素被标注了相同的附图标记，并省略其解释。
半导体器件110的特征在于包括侧面杂质扩散抑制层132b。侧面杂质扩散抑制层132b被形成于第一半导体区128的侧面和低浓度半导体区126之间。侧面杂质扩散抑制层132b抑制镁从第一半导体区128扩散到位于第一半导体区128横向的低浓度半导体区126中。
在半导体器件110中，源电极154和漏电极122按水平方向排列。因此，源电极154和漏电极122之间的电压必须施加在半导体器件110的水平方向上。该水平电压主要施加在低浓度半导体区126上。如果没有配备侧面杂质扩散抑制层132b，那么镁就从第一半导体区128扩散到位于第一半导体区128横向的低浓度半导体区126中。因此，pn结到漏区124的有效距离减小，其中该pn结由第一半导体区128和低浓度半导体区126形成。因为源电极154和漏电极122之间的电压被施加到pn结和漏区124之间，所以该半导体器件110承受水平电压的能力下降，并且半导体器件110的击穿电压下降。
另一方面，当配备了侧面杂质扩散抑制层132b时，可以抑制镁从第一半导体区128扩散到位于第一半导体区128横向的低浓度半导体区126中。因此，pn结到漏区124的有效距离保持在适当值，并且半导体器件110的击穿电压可以保持在适当的高电平。
(半导体器件100的另一变种)
半导体器件120为半导体器件100的另一变种，图25示意性地显示了其基本部分的横截面视图。其与半导体器件100相同的构成要素被标注了相同的附图标记，并省略其解释。
在半导体器件120中，第一半导体区228为岛状(island-shaped)并且被形成于半导体层227内。每个栅电极244都延伸以跨越每个第一半导体区228水平方向的范围，并被形成于栅绝缘层142上。
在该变种中，易于在源电极254和漏电极244之间形成所需距离。因此，可以抑制两者之间的电流泄漏等。
本发明的具体例子如上已详述，但这些例子仅用于阐释目的而不对本专利权利要求的范围施加任何限制。本专利权利要求中所述的技术还包含对上述具体例子的各种改变和修改。
上述实施方案中显示了由第二半导体区和第三半导体区形成异质结的例子。本发明的技术还可以用于这样一种半导体器件类型：其中不存在第三半导体区，并且电子在第二半导体区内传播。在此情况下，优选地第二半导体区包括n型杂质。第二半导体区内电子的传播受到施加在栅电极上的电压的控制。因为杂质扩散抑制层夹在第一半导体区和第二半导体区之间，所以抑制了第一半导体区中包含的p型杂质扩散到第二半导体区中。因此，可以基于第二半导体区的预设杂质浓度和厚度等，调整阈值大小使得它们为所需的值。
此外，本说明书和附图中所解释的技术要素可以单独地或者通过多种组合提供技术价值和效果。本发明不限于提交权利要求时所描述的组合。另外，本说明书和附图所阐释的例子是为了同时满足多个目标，而满足这些目标中的任意一个都达成本发明的技术价值和效果。
本专利申请要求2005年5月27日提交的日本专利申请2005-155363和2006年3月27日提交的日本专利申请2006-086553的优先权，其内容以引用的方式被并入本专利申请中。
(第一特征)p型杂质可以为镁、铍、钙等。
(第二特征)杂质扩散抑制层中p型杂质的扩散系数比III-V族化合物半导体中p型杂质的扩散系数小。杂质扩散抑制层的厚度基于形成杂质扩散抑制层的材料中p型杂质的扩散系数来调整。当杂质扩散抑制层中p型杂质的扩散系数极小时，杂质扩散抑制层可以较薄。杂质扩散抑制层的厚度优选地被调整到比p型杂质在形成杂质扩散抑制层的材料中的扩散长度更大的范围。
(第三特征)用作杂质扩散抑制层和晶体生长抑制层两者的材料为氧化硅、氮化硅等。
以下将结合附图对实施方案进行描述。
(第一实施方案)
图1为显示了具有异质结的垂直型半导体器件10的基本部分的横截面示意图。图1中所示的横截面示意图阐释了半导体器件10单元构造的基本部分。事实上，该单元构造沿着页面从左到右方向重复。
由钛(Ti)和铝(Al)的叠层制成的漏电极22被形成于半导体器件10的底面。主要材料为氮化镓(GaN)的n+型漏层24被形成于漏电极22上。硅(Si)或氧(O)被用作漏层24中的n型杂质，并且其载流子浓度被调整为大约3×1018cm-3。
主要材料为氮化镓的n-型低浓度半导体区26被形成于漏层24上。硅被用作低浓度半导体区26中的杂质，并且其载流子浓度被调整为大约1×1016cm-3。
主要材料为氮化镓的P+型第一半导体区28被形成于低浓度半导体区26的多个部分上。第一半导体区28分布于低浓度半导体区26上使得相邻的第一半导体区28之间留有间隙。镁(Mg)被用作第一半导体区28的p型杂质，并且其载流子浓度被调整为大约1×1018cm-3。多个第一半导体区28被形成于低浓度半导体区26上。第一半导体区28分布于低浓度半导体区26上。相邻的第一半导体区28之间的每个界面处都插入了一部分低浓度半导体区26。每对相邻的第一半导体区28都被低浓度半导体区26分隔开。
低浓度半导体区26和第一半导体区28可以被视为构成一层半导体层27。在此情况下，半导体层27的表面部分由分布的第一半导体区28形成，而其剩余部分由低浓度半导体区26形成。
在本例中，如图1中所示，显示了两个第一半导体区28从左到右跨越页面。当从俯视图看时，第一半导体区28向页面的内侧延伸。这些第一半导体区28在半导体层27的上部被布置成一系列带状。如后所述，夹在相邻的第一半导体区28之间的低浓度半导体区26为电流垂直流过的区域。因此，通过将第一半导体区28以分布的方式形成，电流沿其垂直流过的低浓度半导体区26的区域被广泛地分布在半导体层27延伸的平面内。因此，半导体器件10可以实现低开启电阻(on-resistance)。
每个第一半导体区28的水平尺寸L28为约10到25μm。图1显示了半导体器件10的单元构造，然而事实上，该单元构造沿着页面从左至右方向重复。因此，每个第一半导体区28的实际水平尺寸是前述尺寸L28的两倍。相邻的第一半导体区28之间的距离L26是1到10μm。
主要材料为氧化硅(SiO2)的杂质扩散抑制层32被形成于第一半导体区28上。杂质扩散抑制层32没有覆盖每个第一半导体区28的整体。如后所述，每个第一半导体区28的一部分表面没有被杂质扩散抑制层32覆盖使得每个第一半导体区28和每个源电极54可以电接触。
主要材料为氮化镓的第二半导体区34被形成于低浓度半导体区26和杂质扩散抑制层32上。硅(Si)被用作第二半导体区34中的杂质，并且其载流子浓度被调整为大约1×1016cm-3。
主要材料为氮化铝镓(Al0.3Ga0.7N)的第三半导体区36被形成于第二半导体区34上。第三半导体区36的晶体结构中包含铝，并且其带隙比第二半导体区34的带隙更宽。异质结由第二半导体区34和第三半导体区36构成。硅被用作第三半导体区36中的杂质，并且其载流子浓度被调整为大约1×1016cm-3。
主要材料为氧化硅的栅绝缘层42被形成于第三半导体区36上。主要材料为镍(Ni)的栅电极44被形成于栅绝缘层42上。本实施方案的栅电极大致面向整个第二半导体区34和第三半导体区36。然而，如后所述，栅电极44可以被形成为至少其一部分在面向第一半导体区28的范围内。即，只要每个栅电极44都被形成于堆叠了第一半导体区28、杂质扩散抑制层32、第二半导体区34、和第三半导体区36的每个区域内，栅电极就在半导体器件10的开启和关断状态之间进行选择。栅电极44优选地面向整个第二半导体区34和位于源区52与第一半导体区28中心侧边缘(central side edge)之间的第三半导体区36。半导体器件10的开启和关断切换可以因此被正确地执行。
主要材料为氮化镓的n+型源区52被形成为与第二半导体区34和第三半导体区36相接触(在页面的左侧和右侧处)。源区52被形成在面向第一半导体区28的位置中。源区52被形成为不接触第二半导体区34中与夹在相邻第一半导体区28之间的低浓度半导体区26邻接的范围(页面的中部)。源区52被形成为不接触第三半导体区36中面向第二半导体区34中的区域的范围。换句话说，在水平方向上，源区52和位于相邻的第一半导体区28之间的低浓度半导体区26被夹在它们中间的栅电极44分隔开。即，由第一半导体区28、杂质扩散抑制层32、第二半导体区34、第三半导体区36、栅绝缘层42和栅电极44所组成的堆叠结构存在于源区52与位于相邻的第一半导体区28之间的低浓度半导体区26之间。硅被用作源区52中的杂质，并且其载流子浓度被调整为3×1018cm-3。
源电极54，其由堆叠的钛和铝组成，被电连接到源区52和第一半导体区28。接触层56被形成于第一半导体区28和源电极54之间。例如，镍被用作接触层56，并因此可以改善第一半导体区28和源电极54之间的欧姆接触。
接下来将对半导体器件10的工作进行描述。
第一半导体区28通过杂质扩散抑制层32与第二半导体区34间接接触。因此，耗尽层在电压未被施加到栅电极44上时被形成于第二半导体区34中，而该耗尽层延伸到第二半导体区34和第三半导体区36的异质结表面。因此，异质结表面的导带的能级在费米能级的上侧。因此，二维电子气层在电压未被施加到栅电极44上时没有被形成于异质结表面处。因此电子在电压未被施加到栅电极44时停止传播，并且半导体器件10工作为正常关断型。
形成于第二半导体区34中的耗尽层在电压被施加到栅电极44时收缩，而第二半导体区34和第三半导体区36的异质结表面的导带的能级因此达到费米能级的下侧。因此，二维电子气层被形成于异质结表面处。结果，当正电压被施加到栅电极44时产生了电子存在于二维电子气层的势阱中的态。电子因此沿着二维电子气层传播，并且半导体器件10被开启。从源区52沿着异质结表面的二维电子气层照片传播的电子垂直流过低浓度半导体区26的突出部分(这些突出部分是分隔相邻的第一半导体区28并且接触第二半导体区34的部分)，并且穿过低浓度半导体区26和漏层24流到漏电极22。因此在源电极54和漏电极22之间发生导电。
如上所述，半导体器件10的开启关断控制在堆叠了如下部件的部分执行：第一半导体区28、杂质扩散抑制层32、第二半导体区34、第三半导体区36、栅绝缘层42和栅电极44。即，通过用施加电压到栅电极44上来控制形成于第二半导体区34中的耗尽层厚度从而执行半导体器件10的开启-关断控制。耗尽层基于被施加到栅电极44上的电压而在厚度方向上延伸或收缩的程度随第二半导体区34载流子浓度的量而发生很大的变化。如果第二半导体区34的载流子浓度被调整到预设值，那么半导体器件10的开启关断功能可以通过施加预设的栅电压来控制。
考虑不配备杂质扩散抑制层32的情况。在此情况下，第一半导体区28中包含的大量的镁向第二半导体区34扩散，减少了包含在第二半导体区34中的硅的有效载流子浓度。因此，开启半导体器件10所需的栅电压(也被称为形成二维电子气层所需的栅开启电压)将变得大于预设的栅开启电压。半导体器件10的阈值将偏离预设的栅开启电压。这使得难以获得具有所需特性的半导体器件，并引起成品率减少等。
然而，在半导体器件10中配备了杂质扩散抑制层32。第一半导体区28中包含的大量的镁向第二半导体区34扩散的现象，通过配备杂质扩散抑制层32被抑制了。因此，防止了半导体器件10阈值的改变。因此可以基于第二半导体区34的预设载流子浓度、厚度等获得实现了所需的栅开启阈电压的半导体器件10。
本发明还包括以下特征。
(1)在制造过程(待述)中，杂质扩散抑制层32的氧化硅层或氮化硅层也起到作为ELO(外延横向过生长)法的掩模的作用。因此，减小了形成于第二半导体区34和杂质扩散抑制层32上方的第三半导体区36中的晶体缺陷的浓度。因为这部分构成了栅构造，所以减小晶体缺陷的浓度也可以起到控制泄漏电流等的作用。即，配备杂质扩散抑制层32不仅控制了杂质的扩散，还有效地减少了晶体缺陷的浓度，是极其实用的技术。
(2)因为第一半导体区28通过接触层56被电连接到源电极54，所以第一半导体区28的电势被稳定地固定在等于接地电势的值上。因此，形成于第二半导体区34中的耗尽层在电压未被施加到栅电极44上时被稳定地形成。半导体器件10可以在电压未被施加到栅电极44上时被可靠地关断，从而实现稳定工作。
(制造半导体器件10的方法)
接下来，将描述制造半导体器件10的方法。
首先，如图2中所示，制造主要材料为氮化镓的n+型半导体衬底24(其之后成为漏层24)。半导体衬底24的厚度为大约200μm。
接着，如图3中所示，通过使用MOCVD(金属有机化学气相沉积)法在半导体衬底24上生长晶体来形成n-型低浓度半导体区26。低浓度半导体区26的厚度为大约6μm。然后，通过使用MOCVD法在低浓度半导体区26上生长晶体来形成p+型第一半导体区28。第一半导体区28的厚度为大约1.0μm。然后，使用CVD(化学气相沉积)法在第一半导体区28上形成杂质扩散抑制层32。杂质扩散抑制层32的厚度为大约0.01μm。
接着，如图4中所示，通过使用光刻技术和RIE技术形成沟槽72，这些沟槽72向下延伸穿过杂质扩散抑制层32的一部分和第一半导体区28的一部分到达低浓度半导体区26。
接着，如图5中所示，通过使用MOCVD法在沟槽72底部露出的低浓度半导体区26的表面上生长晶体来形成氮化镓。晶体生长持续直到杂质扩散抑制层32的表面被生长的晶体覆盖为止。该过程中所形成的晶体里杂质的量被调整到与低浓度半导体区26中的量相同。因此，刚发生晶体生长的部分与低浓度半导体区26可以被视为一个连续的区域。在此刻，使用外延横向过生长(ELO)技术以覆盖杂质扩散抑制层32的表面。这部分成为晶体缺陷的浓度被减小了的优良的半导体层。堆叠于杂质扩散抑制层32表面上的优良的半导体层的厚度为大约100nm。此外，在由ELO技术生长的优质半导体层太厚的情况下，可以使用蚀刻、研磨等以将该层调整到所需厚度。另外，尽管已发生晶体生长的部分可以被认为大体上是一个区域，但是发生晶体生长的上部(upper section)将在以下描述中被区分为第二半导体区34使得其可以与附图1中所示的半导体器件10关联起来。
接着，如图6中所示，通过使用MOCVD法在第二半导体区34上生长晶体来形成第三半导体区36。第三半导体区36的厚度为大约50nm。
然后，使用CVD法在第三半导体区36的表面上形成氧化硅层，以形成第一掩模82。第一掩模82，通过使用光刻技术和蚀刻技术，被用于去除与要构造的源区52相关的部分。
接着，执行离子注入以形成源区52。在此刻，硅被注入的剂量为1×1015cm-2，加速电压为35eV。然后去除第一掩模82，而整个表面被氧化硅第二掩模层84覆盖(图6中未图示，见图7)。在第二掩模层84被形成之后，执行退火过程(N2气氛，1300℃，5分钟)。
接着，如附图7中所示，第二掩模层84的一部分通过使用光刻技术和蚀刻技术被去除，从而暴露源区52。
接着，使用RIE法形成从暴露的源区52延伸到杂质扩散抑制层32的沟槽。然后使用HF水溶液去除氧化硅第二掩模层84和暴露的杂质扩散抑制层32。然后，如附图8中所示，使用溅射法在整个表面上沉积氧化硅层86。氧化硅层86的厚度为大约50nm。
接着，如附图9中所示，氧化硅层86的一部分被去除，而剩余部分形成了栅绝缘层42。
然后，使用溅射法将接触层56沉积于因前述去除而被暴露的第一半导体区28的表面上。接着，使用溅射法将源电极54沉积于接触层56和源区52的表面上。漏电极22也使用溅射法被形成于漏层24的底面上。
接着，在N2气氛中在500℃温度下执行2分钟的烧结过程。最后，通过剥离法(lift-off)形成主要材料为镍的栅电极44。
图1中所示的半导体器件10可以通过执行这些步骤来获得。
(半导体器件10的变种1)
半导体器件11为半导体器件10的第一变种，图10示意性地显示了其基本部分的横截面视图。其与半导体器件10相同的构成要素被标注了相同的附图标记，并省略其解释。
半导体器件11包括侧面杂质扩散抑制层32b。侧面杂质扩散抑制层32b被形成于第一半导体区28和夹在相邻的第一半导体区28之间的低浓度半导体区26之间。侧面杂质扩散抑制层32b与分隔相邻第一半导体区28的低浓度半导体区26相接触。侧面杂质扩散抑制层32b被形成于低浓度半导体区26与第二半导体区34相接触的部分(也被称为低浓度半导体区26分隔相邻的第一半导体区28的部分)的两侧上。突出的低浓度半导体区26和第一半导体区28被侧面杂质扩散抑制层32b分隔开。这里，形成于第一半导体区28上表面上的杂质扩散抑制层会被称为上表面杂质扩散抑制层32a，从而将其与侧面杂质扩散抑制层32b区别开。
位于相邻的第一半导体区28之间的低浓度半导体区26在半导体器件11被开启时为电流垂直流过的路径。因此，这部分的有效载流子浓度对半导体器件11的开启电阻有很大影响。例如，当镁从第一半导体区28扩散到前述部分中时，减少了这部分中的有效载流子浓度，增加了半导体器件11的开启电阻。此外，当镁从第一半导体区28扩散到前述部分中时，分隔第一半导体区28的有效间隙变得更窄。在此情况下，同样增加了半导体器件11的开启电阻。如果不配备侧面杂质扩散抑制层32b，那么镁会从第一半导体区28扩散到位于相邻的第一半导体区28之间的低浓度半导体区26中。为了避免镁扩散的影响，需要确保相邻的第一半导体区28之间的距离L26保持得较大。然而，如果距离L26较大，就会发生从第一半导体区28和低浓度半导体区26的结界面(junction interface)延伸的扩散层不能耗尽位于相邻的第一半导体区28之间的整个低浓度半导体区26的现象。在此情况下，源电极54和漏电极22之间的高电压就被施加到栅绝缘层42上，并发生栅绝缘层42击穿。因此，在不配备侧面杂质扩散抑制层32b的情况下，难以在抑制击穿栅绝缘层42的同时保持半导体器件11的较小的开启电压。
另一方面，当配备了侧面杂质扩散抑制层32b时，如图10中所示，可以抑制镁从第一半导体区28扩散到位于相邻的第一半导体区28之间的低浓度半导体区26中。因此不需要使相邻的第一半导体区28之间的距离L26保持得较大。即使距离L26不大，也可以保持位于相邻的第一半导体区28之间的低浓度半导体区26的有效载流子浓度。此外，因为可以抑制镁的扩散，所以还可以抑制低浓度半导体区26的有效间隙的改变。当配备了侧面杂质扩散抑制层32b时，可以在抑制栅绝缘层42的击穿的同时保持半导体器件11的较小的开启电压。
(制造半导体器件11的方法)
接下来，将描述制造半导体器件11的方法。
首先，制备如图11中所示的堆叠结构。该堆叠结构可以按如下所述的顺序形成。首先，通过使用MOCVD(金属有机化学气相沉积)法在主要材料为氮化镓的n+型漏层24上生长晶体来形成n-型低浓度半导体区26。然后，通过使用CVD(化学气相沉积)法，在低浓度半导体区26上形成氧化硅加工掩模(silicon oxide processing mask)92(晶体生长抑制层92的例子)并得到了堆叠结构。漏层24的厚度为大约200μm。低浓度半导体区26的厚度为大约7μm。
接着，如图12中所示，加工掩模92通过使用光刻技术被图案化。然后，通过使用RIE法蚀刻低浓度半导体区26的表面，使未被加工掩模92覆盖的低浓度半导体区26的一部分被去除，从而在低浓度半导体区26的上部中形成多个沟槽93。沟槽93的深度大为大约1μm。
然后，如图13中所示，使用低温MOCVD法在沟槽93的底面和侧面上以及在加工掩模92的上表面上形成氮化铝层94。在此刻，低温MOCVD法的晶体生长温度被控制为350到450℃。当晶体生长温度被控制到该温度范围内时，氮化铝层94被形成于沟槽93的底面和侧面上(即，在低浓度半导体区26被暴露的表面上)、和加工掩模92的上表面上。如果温度高于上述晶体生长温度范围，那么氮化铝层94只被形成于沟槽93的底面和侧面上而不被形成于加工掩模92的上表面上。如果需要的话，该步骤也可以使用高温MOCVD法执行。
接着，如图14中所示，使用各向异性蚀刻技术去除形成于沟槽93的底面上和加工掩模92的上表面上的氮化铝层94，使得氮化铝层94只保留在沟槽93的侧面上。保留的氮化铝层94构成侧面杂质扩散抑制层32b。RIE法、ICP法等可以被用于各向异性蚀刻技术中。
接着，如图15中所示，通过使用MOCVD法，从沟槽93底部露出的低浓度半导体区26的上表面上生长晶体来形成包含p型杂质的第一半导体区28。在此刻，加工掩模92覆盖了突出的低浓度半导体区26的顶表面。因此，可以只在沟槽93内进行第一半导体区28的选择性晶体生长。
接着，如图16中所示，使用高温MOCVD法在第一半导体区28的上表面上形成上表面杂质扩散抑制层32a。在此刻，高温MOCVD法的晶体生长温度被控制在1050到1250℃的温度范围内。当晶体生长温度被控制在该温度范围内时，上表面杂质扩散抑制层32a只被形成于第一半导体区28的上表面上，而不被形成于加工掩模92的上表面上。
接着，如图17中所示，选择性地去除加工掩模92，然后通过使用MOCVD法，从杂质扩散抑制层32a的上表面和低浓度半导体区26的上表面上生长晶体来形成氮化镓第二半导体区34。第二半导体区34的厚度为100nm。
该制造过程的剩余步骤可以使用与半导体器件10的制造方法相同的方法来完成。可以通过执行这些步骤获得附图10中所示的半导体器件11。
(半导体器件10的变种2)
半导体器件12为半导体器件10的第二变种，图18示意性地显示了其基本部分的横截面视图。其与半导体器件10相同的构成要素被标注了相同的附图标记，并省略其解释。
半导体器件12包括底面杂质扩散抑制层32c。底面杂质扩散抑制层32c被形成于第一半导体区28的表面和低浓度半导体区26之间。底面杂质扩散抑制层32c抑制镁从第一半导体区28扩散到位于第一半导体区28下方的低浓度半导体区26中。
在半导体器件12中，源电极54和漏电极22按垂直方向排列。因此，源电极54和漏电极22之间的电压必须被施加在半导体器件12的垂直方向上。该垂直电压主要经由低浓度半导体区26来施加。如果没有配备底面杂质扩散抑制层32c，那么镁就从第一半导体区28扩散到位于第一半导体区28下方的低浓度半导体区26中。这使得低浓度半导体区26的有效载流子浓度发生改变并且从第一半导体区28和低浓度半导体区26的结界面延伸的耗尽层不能再耗尽跨越低浓度半导体区26的较宽厚度。半导体器件12承受垂直电压的能力因此下降，并且半导体器件12的击穿电压下降。
另一方面，当配备底面杂质扩散抑制层32c时，可以抑制镁从第一半导体区28扩散到位于第一半导体区28下方的低浓度半导体区26中。因此，从结界面延伸并与第一半导体区28和低浓度半导体区26间接接触的耗尽层可以耗尽低浓度半导体区26的较宽厚度。因此可以将半导体器件12的击穿电压保持在适当的高电平。
(半导体器件10的变种3)
半导体器件13为半导体器件10的第三变种，图19示意性地显示了其基本部分的横截面视图。其与半导体器件10相同的构成要素被标注了相同的附图标记，并省略其解释。
半导体器件13包括侧面杂质扩散抑制层32b和底面杂质扩散抑制层32c两者。在半导体器件13中，第一半导体区28和低浓度半导体区26被侧面杂质扩散抑制层32b和底面杂质扩散抑制层32c完全分隔开。因此在半导体器件13中抑制了第一半导体区28中包含的镁扩散到低浓度半导体区26的任何区域中。
半导体器件11和半导体器件12两者的动作和效果可以在半导体器件13的情况下同时被实现。因此，可以在半导体器件13中同时实现低开启电压和高击穿电压特性。此外，还抑制了由第一半导体区28和低浓度半导体区26产生的寄生pn二极管的动作。半导体器件13的动作非常稳定。
(制造半导体器件13的方法)
接着，将描述制造半导体器件13的方法。一直到附图12中所示步骤为止制造半导体器件13的方法都与制造半导体器件11的方法相同。
接着，如图20中所示，使用高温MOCVD法在沟槽93的底面和侧面上形成氮化铝层94。在此刻，高温MOCVD法的晶体生长温度被控制在1050到1250℃的温度范围内。当晶体生长温度被控制到该温度范围内时，氮化铝层94只被形成于沟槽93的底面和侧面上(即，在低浓度半导体区26被暴露的表面上)，而不被形成于加工掩模92的上表面上。在以下描述中，已形成于沟槽93底面上的氮化铝层94部分被称为底面杂质扩散抑制层32c，而其形成于侧面上的部分被称为侧面杂质扩散抑制层32b。
接着，如图21中所示，通过使用MOCVD法，从底面杂质扩散抑制层32c的上表面上生长晶体来形成包含p型杂质的第一半导体区28。在此刻，加工掩模92覆盖着低浓度半导体区26突出部分的顶表面。因此，可以只在沟槽93内进行第一半导体区28的选择性晶体生长。
接着，如图22中所示，通过使用高温MOCVD法在第一半导体区28的上表面上形成上表面杂质扩散抑制层32a。在此刻，高温MOCVD法的晶体生长温度被控制在1050到1250℃的温度范围内。当晶体生长温度被控制在该温度范围内时，上表面杂质扩散抑制层32a只被形成于第一半导体区28的上表面上，而不被形成于加工掩模92的上表面上。
该制造过程的剩余步骤可以使用与半导体器件10和半导体器件11的制造方法相同的方法来完成。可以通过执行这些步骤获得附图19中所示的半导体器件13。
(第二实施方案)
图23为示意性地显示了具有异质结的平面型半导体器件100的基本部分的横截面视图。
半导体器件100包括主要材料为蓝宝石(Al2O3)的衬底112。主要材料为氮化镓的n-型低浓度半导体区126被形成于衬底112上。
P+型第一半导体区128被形成于低浓度半导体区126的多个部分上。使用镁(Mg)作为第一半导体区128中的杂质。
低浓度半导体区126和第一半导体区128可以被视为构成一个半导体层127。在此情况下，在半导体层127的上部中形成第一半导体区128，而其剩余部分为低浓度半导体区126。
主要材料为氧化硅的杂质扩散抑制层132被形成于第一半导体区128上。杂质扩散抑制层132没有覆盖每个第一半导体区128的整体。如后所述，每个第一半导体区128的一部分表面没有被杂质扩散抑制层132覆盖以使得每个第一半导体区128和每个源电极154电接触。
主要材料为氮化镓的第二半导体区134被形成于低浓度半导体区126和杂质扩散抑制层132上。硅被用作第二半导体区134中的杂质。
主要材料为氮化铝镓(Al0.3Ga0.7N)的第三半导体区136被形成于第二半导体区134上。第三半导体区136的晶体结构中包含铝，并且其带隙比第二半导体区134的带隙更宽。异质结由第二半导体区134和第三半导体区136构成。硅被用作第三半导体区136中的杂质。
主要材料为氧化硅的栅绝缘层142被形成于第三半导体区136上。主要材料为镍(Ni)的栅电极144被形成于栅绝缘层142上。栅电极144可以被形成为使得栅电极114的至少一部分面向第一半导体区128。即，每个栅电极144的至少一部分被形成于堆叠了第一半导体区128、杂质扩散抑制层132、第二半导体区134、和第三半导体区136的区域。栅电极144优选地面向整个第二半导体区134和位于源区152与第一半导体区128右侧边缘之间的第三半导体区136。半导体器件100的开启和关断切换可以因此被正确地执行。
主要材料为氮化镓的n+型源区152被形成为与第二半导体区134和第三半导体区136相接触。源区152被形成在面向第一半导体区128的位置中(在页面的左侧)。源区152被形成为不与第二半导体区134中的邻接低浓度半导体区126的部分相接触(页面的右侧)。源区152还被形成为不与第三半导体区136中的面向第二半导体区134与邻接低浓度半导体区126相接触的部分。换句话说，低浓度半导体区126与第二半导体区134相接触的部分(页面右侧)和第二半导体区134与源区152相接触的部分(页面左侧)被位于栅电极144下方的部分分隔开。即，由第一半导体区128、杂质扩散抑制层132、第二半导体区134、第三半导体区136、栅绝缘层142和栅电极144所组成的堆叠结构存在于源区152与接触第二半导体区134的低浓度半导体区126的部分(页面右侧)之间。硅被用作源区152中的杂质。
由堆叠的钛和铝组成的源电极154被电连接到源区152和第一半导体区128。接触层156被形成于第一半导体区128和源电极154之间。例如，镍被用作接触层156，并因此可以改善第一半导体区128和源电极154之间的欧姆接触。
主要材料为氮化镓的n+型漏区124被形成为与第二半导体区134和第三半导体区136中未面向第一半导体区128的部分相接触(页面的右侧)。硅被用作漏区124中的杂质。漏电极122，由堆叠的钛和铝组成，与漏区124相接触。
以下堆叠结构被夹在源区152和漏区124之间：其中第一半导体区128、杂质扩散抑制层132、第二半导体区134、第三半导体区136、栅绝缘层142和栅电极144被堆叠于堆叠结构中。栅电极144位于源电极154和漏电极122之间。
接下来，将对半导体器件100的动作进行描述。
第一半导体区128通过杂质扩散抑制层132与第二半导体区134间接接触。因此，耗尽层在电压未被施加到栅电极144上时被形成于第二半导体区134中，而且该耗尽层延伸到第二半导体区134和第三半导体区136的异质结表面。因此，异质结表面的导带的能级在费米能级的上侧。因此，在电压未被施加到栅电极144上时二维电子气层没有被形成于异质结表面处。因此电子在电压未被施加到栅电极144时停止传播，并且半导体器件100工作为正常关断型。
形成于第二半导体区134中的耗尽层在电压被施加到栅电极144时收缩，第二半导体区134和第三半导体区136的异质结表面的导带能级因此达到费米能级的下侧。因此，二维电子气层被形成于异质结表面处。因此，当正电压被施加到栅电极144时产生了电子存在于二维电子气层的势阱中的状态。电子因此沿着二维电子气层传播，并且半导体器件100被开启。电子从源区152沿着形成于异质结表面的二维电子气层向漏区124水平传播。因此在源电极154和漏电极122之间发生导电。
在此情况下，如同第一实施方案，通过配备杂质扩散抑制层132，抑制了第一半导体区128中所包含的镁扩散到第二半导体区134中的现象。因此，防止了半导体器件100阈值的改变。因此，可以获得基于第二半导体区134的预设载流子浓度、厚度等实现了所需阈值的半导体器件100。
此外，配备杂质扩散抑制层132不仅抑制了杂质的扩散，而且实现了栅构造中晶体缺陷浓度的减小。
此外，因为第一半导体区128通过接触层156被电连接到源电极154，所以第一半导体区128的电势稳定地固定在接地电势。因此，在电压未被施加到栅电极144上时，形成于第二半导体区134中的耗尽层被稳定地形成并因此使半导体器件100稳定化。
(半导体器件100的变种)
半导体器件110为半导体器件100的变种，图24示意性地显示了其基本部分的横截面视图。其与半导体器件100相同的构成要素被标注了相同的附图标记，并省略其解释。
半导体器件110的特征在于包括侧面杂质扩散抑制层132b。侧面杂质扩散抑制层132b被形成于第一半导体区128的侧面和低浓度半导体区126之间。侧面杂质扩散抑制层132b抑制镁从第一半导体区128扩散到位于第一半导体区128横向的低浓度半导体区126中。
在半导体器件110中，源电极154和漏电极122按水平方向排列。因此，源电极154和漏电极122之间的电压必须施加在半导体器件110的水平方向上。该水平电压主要施加在低浓度半导体区126上。如果没有配备侧面杂质扩散抑制层132b，那么镁就从第一半导体区128扩散到位于第一半导体区128横向的低浓度半导体区126中。因此，pn结到漏区124的有效距离减小，其中该pn结由第一半导体区128和低浓度半导体区126形成。因为源电极154和漏电极122之间的电压被施加到pn结和漏区124之间，所以该半导体器件110承受水平电压的能力下降，并且半导体器件110的击穿电压下降。
另一方面，当配备了侧面杂质扩散抑制层132b时，可以抑制镁从第一半导体区128扩散到位于第一半导体区128横向的低浓度半导体区126中。因此，pn结到漏区124的有效距离保持在适当值，并且半导体器件110的击穿电压可以保持在适当的高电平。
(半导体器件100的另一变种)
半导体器件120为半导体器件100的另一变种，图25示意性地显示了其基本部分的横截面视图。其与半导体器件100相同的构成要素被标注了相同的附图标记，并省略其解释。
在半导体器件120中，第一半导体区228为岛状(island-shaped)并且被形成于半导体层227内。每个栅电极244都延伸以跨越每个第一半导体区228水平方向的范围，并被形成于栅绝缘层142上。
在该变种中，易于在源电极254和漏电极244之间形成所需距离。因此，可以抑制两者之间的电流泄漏等。
本发明的具体例子如上已详述，但这些例子仅用于阐释目的而不对本专利权利要求的范围施加任何限制。本专利权利要求中所述的技术还包含对上述具体例子的各种改变和修改。
上述实施方案中显示了由第二半导体区和第三半导体区形成异质结的例子。本发明的技术还可以用于这样一种半导体器件类型：其中不存在第三半导体区，并且电子在第二半导体区内传播。在此情况下，优选地第二半导体区包括n型杂质。第二半导体区内电子的传播受到施加在栅电极上的电压的控制。因为杂质扩散抑制层夹在第一半导体区和第二半导体区之间，所以抑制了第一半导体区中包含的p型杂质扩散到第二半导体区中。因此，可以基于第二半导体区的预设杂质浓度和厚度等，调整阈值大小使得它们为所需的值。
此外，本说明书和附图中所解释的技术要素可以单独地或者通过多种组合提供技术价值和效果。本发明不限于提交权利要求时所描述的组合。另外，本说明书和附图所阐释的例子是为了同时满足多个目标，而满足这些目标中的任意一个都达成本发明的技术价值和效果。
本专利申请要求2005年5月27日提交的日本专利申请2005-155363和2006年3月27日提交的日本专利申请2006-086553的优先权，其内容以引用的方式被并入本专利申请中。