不对称多栅极晶体管及其形成方法转让专利
申请号 : CN200710186074.9
文献号 : CN101183686B
文献日 : 2010-04-21
发明人 : 程慷果
申请人 : 国际商业机器公司
摘要 :
本发明提供一种不对称多栅极晶体管。在一实施例中，不对称多栅极晶体管具有包含不均匀掺杂剖面的半导体鳍。鳍的第一部分具有较高掺杂浓度而鳍的第二部分具有较低掺杂浓度。在另一实施例中，提供一种不对称多栅极晶体管，其具有形成在半导体鳍上的厚度不同的栅电介质。不对称多栅极晶体管具有形成在半导体鳍第一侧部上的薄栅电介质和形成在鳍的第二侧部上的厚栅电介质。
权利要求 :
1.一种不对称多栅极晶体管，包括：
衬底；
形成在该衬底上的半导体鳍，其中用半导体掺杂剂不对称地掺杂该半导体鳍，其中该鳍的第一侧部具有高掺杂浓度且与其相反的第二侧部具有较低掺杂浓度；
形成在该鳍上的栅电介质，其中该栅电介质包括形成在该鳍的具有高掺杂浓度的第一侧部上的第一栅电介质和形成在该鳍的具有较低掺杂浓度的第二侧部上的第二栅电介质；
形成在该第一栅电介质上的第一栅导体；以及
形成在该第二栅电介质上的第二栅导体；
其中形成在该鳍的第一侧部上的第一栅电介质具有与形成在该鳍的具有较低掺杂浓度的侧部上的第二栅电介质的厚度不同的厚度。
2.根据权利要求1的晶体管，其中该半导体掺杂剂包括选自由氢H、氘D、氮N、氦He、氖Ne、氩Ar、氪Kr、氙Xe、碳C、氧O、氟F、磷P、砷As、锑Sb、硼B、铟In和铊Tl构成的组的掺杂剂。
3.根据权利要求1的晶体管，其中当通过所述第一栅导体控制时，该鳍的具有高掺杂浓度的侧部具有较高的阈值电压，当通过第二栅导体控制时，该鳍的具有较低掺杂浓度的部分具有较低的阈值电压。
4.根据权利要求1的晶体管，其中该半导体鳍还包括用所述半导体掺杂剂不对称地掺杂的顶部，其中该顶部相对于所述第二侧部具有高掺杂浓度。
5.根据权利要求4的晶体管，其中该栅电介质还包括第三栅电介质，其形成在该鳍的具有高掺杂浓度的顶部上。
6.根据权利要求5的晶体管，还包括形成在该第三栅电介质上的第三栅导体，其中该第三栅电介质具有与第一栅电介质和第二栅电介质之一相同的厚度。
7.一种绝缘体上半导体芯片上的集成电路，包括权利要求1的晶体管。
8.一种形成不对称多栅极晶体管的方法，包括：
在衬底上形成半导体鳍；
用半导体掺杂剂不对称地掺杂该半导体鳍，其中所述不对称地掺杂包括用高掺杂浓度的掺杂剂掺杂该鳍的第一侧部且用较低掺杂浓度掺杂该鳍的第二侧部；
在该鳍上形成栅电介质，其中该栅电介质的形成包括在该鳍的具有高掺杂浓度的第一侧部上形成第一栅电介质且在该鳍的具有较低掺杂浓度的第二侧部上形成第二栅电介质；
在该第一栅电介质上形成第一栅导体；以及
在该第二栅电介质上形成第二栅导体；
其中形成在该鳍的第一侧部上的第一栅电介质具有与形成在该鳍的具有较低掺杂浓度的侧部上的第二栅电介质的厚度不同的厚度。
9.根据权利要求8的方法，其中该半导体掺杂剂包括选自由氢H、氘D、氮N、氦He、氖Ne、氩Ar、氪Kr、氙Xe、碳C、氧O、氟F、磷P、砷As、锑Sb、硼B、铟In和铊Tl构成的组的掺杂剂。
10.根据权利要求8的方法，还包括在该半导体鳍之上形成盖层。
11.根据权利要求8的方法，还包括用所述半导体掺杂剂不对称地掺杂该半导体鳍的顶部，其中该顶部相对于所述第二侧部具有高掺杂浓度。
12.根据权利要求11的方法，其中所述栅电介质的形成包括在该鳍的顶部上形成第三栅电介质，且该栅导体的形成包括在该第三栅电介质上形成第三栅导体。
13.一种形成不对称多栅极晶体管的方法，包括：
在衬底上形成半导体鳍；
将注入材料引入该半导体鳍的第一侧部；
在该半导体鳍上生长栅电介质，其中该半导体鳍的具有注入材料的第一侧部生长第一栅电介质，该第一栅电介质具有与生长在该半导体鳍的第二侧部上的第二栅电介质的厚度不同的厚度；
在该第一栅电介质上形成第一栅导体；以及
在该第二栅电介质上形成第二栅导体。
14.根据权利要求13的方法，其中该半导体鳍中的注入材料决定该第一栅电介质和该第二栅电极之间的厚度差异。
15.根据权利要求13的方法，还包括在该半导体鳍之上形成盖层，其中该盖层覆盖该第一栅电介质、该半导体鳍和该第二栅电介质每个的顶部。
16.根据权利要求13的方法，还包括将注入材料引入该半导体鳍的顶部。
17.根据权利要求16的方法，其中该栅电介质的生长包括在该鳍的顶部生长第三栅电介质，其中该第三栅电介质具有与该第一栅电介质和该第二栅电介质之一相同的厚度。
18.根据权利要求17的方法，还包括在该第三栅电介质上形成第三栅导体。
说明书 :
技术领域
本发明总地涉及半导体器件，更具体地，涉及不对称多栅极晶体管及其形成方法。
背景技术
使用多栅极晶体管是半导体制造商提出的用于促进互补金属氧化物半导体(CMOS)技术持续按比例缩小的一种选择。具有设置在晶体管的多个侧面上的栅极的多栅极晶体管允许更小的器件尺寸和以更高速度开关的更高电流。一种类型的多栅极晶体管是鳍式场效应晶体管(FinFET)，其具有围绕半导体鳍的多个栅极。普通的多栅极鳍式场效应晶体管具有对称结构和固定的器件特性。然而，对于一些应用，希望具有不对称的多栅极鳍式场效应晶体管。根据电源，不对称鳍式场效应晶体管的特性可以调整，以实现功耗和器件性能之间的最佳权衡。例如，当通过电池给鳍式场效应晶体管供电时，低功耗要求通常比性能要求更重要。另一方面，当通过外部AC电源给鳍式场效应晶体管供电时，通常希望高性能。
当前可得的不对称多栅极鳍式场效应晶体管的缺点在于形成这些晶体管的方法复杂且昂贵。例如，这些方法通常需要额外的掩模层次和/或是复杂的工艺。
当前可得的不对称多栅极鳍式场效应晶体管的缺点在于形成这些晶体管的方法复杂且昂贵。例如，这些方法通常需要额外的掩模层次和/或是复杂的工艺。
发明内容
因此，需要一种改进的不对称多栅极鳍式场效应晶体管及形成方法。
在一个实施例中，提供一种不对称多栅极晶体管。在该实施例中，不对称多栅极晶体管包括衬底和形成在衬底上的半导体鳍。半导体鳍通过半导体掺杂剂不对称地掺杂。鳍的第一侧面部分具有高掺杂浓度且与其相反的第二侧面部分具有较低的掺杂浓度。不对称多栅极晶体管还包括形成在鳍上的栅电介质。栅电介质包括形成在鳍的具有高掺杂浓度的第一侧面部分上的第一栅电介质和形成在鳍的具有较低掺杂浓度的第二侧面部分上的第二栅电介质。不对称多栅极晶体管还包括形成在第一栅电介质上的第一栅导体和形成在第二栅电介质上的第二栅导体。
在另一实施例中，提供一种形成不对称多栅极晶体管的方法。在本实施例中，该方法包括在衬底上形成半导体鳍。该方法还包括用半导体掺杂剂不对称地掺杂半导体鳍。不对称掺杂包括用高掺杂浓度的掺杂剂掺杂鳍的第一侧面部分并用较低掺杂浓度的掺杂剂掺杂鳍的第二侧面部分。该方法还包括在鳍上形成栅电介质。栅电介质的形成包括在鳍的具有高掺杂浓度的第一侧面部分上形成第一栅电介质和在鳍的具有较低掺杂浓度的第二侧面部分上形成第二栅电介质。本实施例的方法还包括在第一栅电介质上形成第一栅导体并在第二栅电介质上形成第二栅导体。
在第三实施例中，提供一种用于形成不对称多栅极晶体管的方法。在本实施例中，该方法包括在衬底上形成半导体鳍。该方法还包括使注入材料并入半导体鳍的第一侧面部分。本实施例的方法还包括在半导体鳍上生长栅电介质。具有注入材料的半导体鳍的第一侧面部分生长第一栅电介质，其具有与生长在半导体鳍第二侧面部分上的第二栅电介质的厚度不同的厚度。本实施例的方法还包括在第一栅电介质上形成第一栅导体并在第二栅电介质上形成第二栅导体。
在一个实施例中，提供一种不对称多栅极晶体管。在该实施例中，不对称多栅极晶体管包括衬底和形成在衬底上的半导体鳍。半导体鳍通过半导体掺杂剂不对称地掺杂。鳍的第一侧面部分具有高掺杂浓度且与其相反的第二侧面部分具有较低的掺杂浓度。不对称多栅极晶体管还包括形成在鳍上的栅电介质。栅电介质包括形成在鳍的具有高掺杂浓度的第一侧面部分上的第一栅电介质和形成在鳍的具有较低掺杂浓度的第二侧面部分上的第二栅电介质。不对称多栅极晶体管还包括形成在第一栅电介质上的第一栅导体和形成在第二栅电介质上的第二栅导体。
在另一实施例中，提供一种形成不对称多栅极晶体管的方法。在本实施例中，该方法包括在衬底上形成半导体鳍。该方法还包括用半导体掺杂剂不对称地掺杂半导体鳍。不对称掺杂包括用高掺杂浓度的掺杂剂掺杂鳍的第一侧面部分并用较低掺杂浓度的掺杂剂掺杂鳍的第二侧面部分。该方法还包括在鳍上形成栅电介质。栅电介质的形成包括在鳍的具有高掺杂浓度的第一侧面部分上形成第一栅电介质和在鳍的具有较低掺杂浓度的第二侧面部分上形成第二栅电介质。本实施例的方法还包括在第一栅电介质上形成第一栅导体并在第二栅电介质上形成第二栅导体。
在第三实施例中，提供一种用于形成不对称多栅极晶体管的方法。在本实施例中，该方法包括在衬底上形成半导体鳍。该方法还包括使注入材料并入半导体鳍的第一侧面部分。本实施例的方法还包括在半导体鳍上生长栅电介质。具有注入材料的半导体鳍的第一侧面部分生长第一栅电介质，其具有与生长在半导体鳍第二侧面部分上的第二栅电介质的厚度不同的厚度。本实施例的方法还包括在第一栅电介质上形成第一栅导体并在第二栅电介质上形成第二栅导体。
附图说明
图1a-1b分别示出了根据本公开第一实施例的不对称多栅极晶体管的截面图和顶视图；
图2a-2d示出了用于形成图1a-1b所示的不对称多栅极晶体管的方法；
图3a-3b分别示出了根据本公开第二实施例的不对称多栅极晶体管的截面图和顶视图；
图4a-4d示出了用于形成图3a-3b所示的不对称多栅极晶体管的方法；
图5a-5b分别示出了根据本公开第三实施例的不对称多栅极晶体管的截面图和顶视图；
图6a-6d示出了用于形成图5a-5b所示的不对称多栅极晶体管的方法；
图7a-7b分别示出了根据本公开第四实施例的不对称多栅极晶体管的截面图和顶视图；以及
图8a-8d示出了用于形成图7a-7b所示的三栅极晶体管的方法。
图2a-2d示出了用于形成图1a-1b所示的不对称多栅极晶体管的方法；
图3a-3b分别示出了根据本公开第二实施例的不对称多栅极晶体管的截面图和顶视图；
图4a-4d示出了用于形成图3a-3b所示的不对称多栅极晶体管的方法；
图5a-5b分别示出了根据本公开第三实施例的不对称多栅极晶体管的截面图和顶视图；
图6a-6d示出了用于形成图5a-5b所示的不对称多栅极晶体管的方法；
图7a-7b分别示出了根据本公开第四实施例的不对称多栅极晶体管的截面图和顶视图；以及
图8a-8d示出了用于形成图7a-7b所示的三栅极晶体管的方法。
具体实施方式
图1a-1b示出了根据本发明第一实施例的不对称多栅极晶体管10。不对称多栅极晶体管10是不对称的，因为晶体管的半导体鳍中的掺杂剖面是不均匀的。也就是说，鳍的一部分具有较高掺杂浓度而鳍的相对部分具有较低掺杂浓度。这导致不对称多栅极晶体管一侧的一个晶体管具有与不对称多栅极晶体管另一侧的另一晶体管不同的阈值电压(Vt)，其中Vt是导通晶体管所需的电压。具有高Vt的晶体管适合在低功率应用中使用，而具有低Vt的晶体管适合在高性能应用中使用。
回头参考附图，图1a示出不对称多栅极晶体管10的截面图。图1a示出了形成在绝缘体上半导体(SOI)衬底上的不对称多栅极晶体管10，该绝缘体上半导体衬底包括衬底层22、埋置氧化物(BOX)层24。此外，在BOX层24上存在其上形成半导体鳍28的半导体层(未示出)。衬底层22可以包括任何半导体材料，包括但不限于硅、锗、硅锗、碳化硅、氧化铝、以及主要由一种或更多III-V或II-VI族化合物半导体构成的那些材料。BOX层24可包括任何绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅、具有约7以上相对介电常数的高k材料、或这些材料的任何组合。衬底层22和BOX层24形成衬底26，其中在其上形成不对称多栅极晶体管10的额外层。
如图1a所示，不对称多栅极晶体管10还包括形成在衬底26上的半导体鳍28。半导体鳍可以包括任何合适的半导体材料，包括但不限于硅、锗、硅锗、碳化硅、氧化铝、以及主要由一种或更多III-V或II-VI族化合物半导体构成的那些材料。在一个实施例中，半导体鳍28包括单晶硅。半导体鳍28不限于图1a所示的形状且可以采取诸如柱形或圆柱形的其他形状的形式。半导体鳍28通过半导体掺杂剂被不对称地掺杂，其中鳍的一侧部分具有高掺杂浓度且与其相对的一侧部分具有较低的掺杂浓度。在一个实施例中，半导体掺杂剂包括选自由诸如磷(P)、砷(As)和锑(Sb)的n型掺杂剂构成的组的掺杂剂。在另一实施例中，半导体掺杂剂包括选自由诸如硼(B)、氟化硼(BF2)、镓(Ga)、铟(In)和铊(Tl)的p型掺杂剂构成的组的掺杂剂。
图1a通过示出半导体鳍28的左侧部分比鳍的右侧部分更多阴影示出了鳍的不均匀掺杂剖面。具有更多阴影的半导体鳍28的左侧部分表示更高的掺杂浓度，而较少阴影的鳍右侧部分表示较低的掺杂浓度。半导体鳍28左侧较高掺杂浓度且鳍右侧部分较低掺杂浓度的定位仅用于说明目的而不限制在鳍的哪部分上可具有较高和较低的掺杂浓度。具有较高掺杂浓度的半导体鳍28的侧部具有优选在1E15cm-3至1E20cm-3范围的掺杂浓度，更优选地在1E17cm-3至1E19cm-3的范围，且最优选地在5E17cm-3至5E18cm-3的范围。具有较低掺杂浓度的侧部具有优选低于1E18cm-3的掺杂浓度，更优选地低于1E17cm-3，且最优选地低于1E16cm-3。在一个实施例中，掺杂浓度从鳍的一侧部到鳍的另一侧部逐渐改变。在另一实施例中，掺杂剂仅局域化在鳍的一个侧部中。
回头参考图1a，不对称多栅极晶体管10还包括形成在半导体鳍28上的栅电介质(第一栅电介质30a和第二栅电介质30b)。第一栅电介质30a形成在半导体鳍28的具有高掺杂浓度的一侧部的侧壁上，第二栅电介质30b形成在鳍的具有较低掺杂浓度的相反侧部的侧壁上。在半导体鳍28之上形成覆盖第一栅电介质30a、半导体鳍28和第二栅电介质30b每个的顶部的盖层32。盖层32旨在图案优化并在后续工艺期间保护半导体鳍28。适于盖层32的材料包括但不限于氧化硅、氮化硅、氮氧化硅、碳化硅、无定形碳、及其任何组合。在一个实施例中，盖层32包括氮化硅。
在第一栅电介质30a和盖层32一侧在衬底26上形成第一栅导体12a，在第二栅电介质30b和盖层32的另一侧在衬底26上形成第二栅导体12b。在图1a中，由于半导体鳍28的左侧部分与鳍的右侧部分相比具有较高的掺杂浓度，因此当通过第一栅导体12a控制时晶体管10将具有高Vt，当通过第二栅导体12b控制时将具有低Vt。
图1b示出了沿图1a所示的切线1-1取得的不对称多栅极晶体管10的顶视图。图1b示出半导体鳍28包括沟道区20、源区16和漏区18。沟道区20、源区16、漏区18、两个栅电介质30a和30b、以及两个栅导体12a和12b形成不对称多栅极晶体管10。
图2a-2d示出了用于形成图1a-1b所示的不对称多栅极晶体管10的方法。用于形成不对称多栅极晶体管10的方法从提供晶片开始。在一个实施例中，晶片包括SOI晶片，但可以包括体硅。如图2a所示，用于形成不对称多栅极晶体管10的初始结构包括形成在SOI晶片的SOI层(未示出)上的半导体鳍28。SOI层下面的BOX层24和衬底层22形成衬底26。衬底层22和半导体鳍28可以包括任何半导体材料，包括但不限于硅、锗、硅锗、碳化硅、多晶硅、以及主要由一种或更多III-V或II-VI族化合物半导体构成的那些。BOX层24可包括任何绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅、具有约7以上相对介电常数的高k材料、或这些材料的任何组合。在一个实施例中，半导体鳍28和衬底层22都包括硅。在一个实施例中，衬底层22具有优选在约200微米至约1000微米范围的厚度，且更优选地在约500微米至约750微米的范围。BOX层24具有优选在约30纳米至约3000纳米范围的厚度，且更优选地在约100纳米至约150纳米的范围。
图2a还示出了形成在鳍顶上的盖层32。在一个实施例中，盖层32包括诸如氧化物、氮化物、氮氧化物、或其多层的电介质材料。半导体鳍28和盖层32的高度和厚度可以根据不对称多栅极晶体管10的应用而改变。在一个实施例中，半导体鳍28具有优选在约30纳米至约200纳米范围的高度，且更优选在约50纳米至约100纳米的范围。在一个实施例中，半导体鳍28具有优选在约5纳米至约200纳米范围的宽度，且更优选地在约30纳米至约70纳米的范围。在一个实施例中，盖层32具有优选在约5纳米至约200纳米范围的厚度，且更优选地在约30纳米至约50纳米的范围。
盖层32可以通过常规沉积工艺形成，包括但不限于化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)、低于大气压的化学气相沉积(SACVD)、快速热化学气相沉积(TRCVD)、有限反应处理CVD(LRPCVD)、超高真空化学气相沉积(UHVCVD)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)、分子束外延(MBE)、物理气相沉积、溅射、镀、蒸镀、离子束沉积、电子束沉积、激光辅助沉积。可选地，本技术领域普通技术人员公知的常规热氧化和/或氮化工艺可用于生长盖层32。
图2a所示的结构是利用本领域技术人员公知的常规工艺制造的。例如，常规光刻和诸如反应离子蚀刻、离子束蚀刻、等离子体蚀刻、或激光烧蚀的干法蚀刻可用于构图盖层32并将盖层中的图案转移到下面的SOI以形成半导体鳍28。光刻可以包括将光致抗蚀剂(未示出)应用到盖层32，将光致抗蚀剂曝光到辐射图案并使用常规抗蚀剂显影剂将图案显影到光致抗蚀剂中。蚀刻可以包括使用一种或多种上述干法蚀刻工艺的单蚀刻工艺或多蚀刻工艺。在蚀刻之后，使用本领域技术人员公知的常规剥离工艺去除光致抗蚀剂。可选地，可以将电子束光刻和/或间隔物成像转移技术(spacer imagingtransfer technique)用于构图盖层32和半导体鳍28。
图2b示出得自图2a的结构被引入半导体掺杂剂。在一个实施例中，如图2b所示的箭头29所示，半导体鳍28的侧部接收成角度的半导体掺杂剂注入，这是本领域技术人员公知的。成角度注入促进了半导体鳍28的不对称掺杂。通过不对称掺杂半导体鳍28，接收成角度注入的鳍的侧部将具有较高的掺杂浓度，且与接收成角度注入的侧面相反的侧部将具有较低的掺杂浓度或没有掺杂剂。具有较高掺杂浓度的鳍左侧部分在图2b中用更多阴影来表示，而具有较低掺杂浓度的鳍侧部具有较少阴影。不对称掺杂半导体鳍28的结果是具有不均匀的掺杂剖面的鳍。还可以使用取代成角度离子注入的替代方法来不对称地掺杂半导体鳍28。例如，诸如氮化硅层的保护层可以形成在半导体鳍28的一侧部上，半导体掺杂剂通过现有或未来开发的掺杂技术被引入到暴露的相反侧部中，掺杂技术包括但不限于离子注入、气相掺杂、等离子体掺杂、等离子体浸没离子注入、浸没掺杂(infusion doping)、液相掺杂和固相掺杂。
用于制造不对称多栅极晶体管10的掺杂剂类型将改变并取决于晶体管的应用。在一个实施例中，半导体掺杂剂是选自由磷(P)、砷(As)和锑(Sb)构成的组的n型掺杂剂。在一供选实施例中，半导体掺杂剂是选自由硼(B)、氟化硼(BF2)、镓(Ga)、铟(In)和铊(Tl)构成的组的p型掺杂剂。用于制造不对称多栅极晶体管10的掺杂剂的量将改变且取决于所选的掺杂剂和晶体管的应用。在一个实施例中，半导体鳍28的具有较高掺杂浓度的侧部具有优选在1E15cm-3至1E20cm-3范围的掺杂浓度，更优选地在1E17cm-3至1E19cm-3的范围，且最优选地在5E17cm-3至5E18cm-3的范围。鳍的具有较低掺杂浓度的侧部具有优选低于1E18cm-3的掺杂浓度，更优选地低于1E17cm-3，且最优选地低于1E16cm-3。在一个实施例中，掺杂浓度从鳍的一侧部向鳍的另一侧部逐渐改变。在另一实施例中，掺杂剂仅集中在鳍的一个侧部中。
取决于掺杂方法，可以进行可选的激活工艺以激活半导体鳍中的掺杂剂。激活工艺可包括进行热退火工艺，例如快速热退火、炉退火和激光退火。可选地，诸如紫外线(UV)辐射的辐射工艺可以用于激活掺杂剂。
图2c示出了得自图2b的结构，栅电介质(第一栅电介质30a和第二栅电介质30b)形成在半导体鳍28上。第一栅电介质30a形成在鳍28的具有高掺杂浓度的侧部上，第二栅电介质30b形成在鳍的具有较低掺杂浓度的侧部上。第一和第二栅电介质30a和30b可包括相同或不同的电介质材料，包括但不限于氧化硅(SiO2)、氮化硅、氮氧化硅、具有约7以上相对介电常数的高k(高介电常数)材料、或这些材料的任何组合。高k材料的例子包括但不限于金属氧化物，例如氧化铪、硅铪氧化物、硅铪氮氧化物、镧氧化物、铝镧氧化物、氧化锆、硅锆氧化物、硅锆氮氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌、这些材料的任何组合。栅电介质30a和30b中每一个的厚度可以改变。在一个实施例中，每个栅电介质具有约1纳米至约10纳米范围的厚度。
存在各种方法可以在半导体鳍28上形成栅电介质。每种方法将取决于所选的用作栅电介质的材料。例如，如果栅电介质是SiO2，则可以使用常规热氧化法来氧化半导体鳍28的侧壁表面从而SiO2可以热生长。在另一实施例中，如果栅电介质是高k电介质，则可以使用常规沉积例如原子层沉积(ALD)、化学气相沉积(CVD)、金属有机物化学气相沉积(MOCVD)和激光辅助沉积。
图2d示出了得自图2c的结构，第一栅导体12a和第二栅导体12b形成在衬底26、栅电介质30a和30b以及盖层32上。第一栅导体12a和第二栅导体12b包括选自由多晶硅或非晶硅、锗、硅锗、金属(例如钨、钛、钽、钌、钴、铜、铝、铅、铂、锡、银、金)、导电金属性化合物材料(例如氮化钽、氮化钛、硅化钨、氮化钨、氮化钛、氮化钽、氧化钌、硅化钴、硅化镍)、或这些材料的任何合适组合构成的组的相同或不同的导电材料。栅导体12a和12b的高度和厚度可以根据应用而改变，但在大部分实施例中高度和厚度将对应于半导体鳍28和盖层32的高度，且厚度将在约20纳米至200纳米的范围。
第一栅导体12a和第二栅导体12b可以通过常规工艺形成，例如原子层沉积(ALD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)、低于大气压的化学气相沉积(SACVD)、快速热化学气相沉积(RTCVD)、有限反应处理CVD(LRPCVD)、超高真空化学气相沉积(UHVCVD)、金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、物理气相沉积、溅射、镀、蒸镀、离子束沉积、电子束沉积、以及激光辅助沉积。
在沉积第一栅导体12a和第二栅导体12b之后，对图2d的结构进行额外的处理操作，以获得不对称多栅极晶体管10。在一个实施例中，常规构图(即光刻)和蚀刻从图2d所示的结构去除不需要的材料以形成源区和漏区。在进行这些处理操作之后，进行诸如离子注入的常规掺杂工艺以形成源16和漏18。在一个实施例中，注入到源16和漏18中的掺杂剂具有与引入到沟道区20中的掺杂剂相反的极性。结果是图1a所示的不对称多栅极晶体管10。
图3a-3b示出了不对称多栅极晶体管的第二实施例。特别地，图3a-3b示出了具有不对称体掺杂的三栅极晶体管11。三栅极晶体管11类似于图1a-1b的不对称多栅极晶体管10，除了晶体管11具有三个栅导体12a、12b和12c以及三个栅电介质30a、30b和30c(参见图3a-3b)。在本实施例中，图1a-1b所示的晶体管10的盖层32被另一栅电介质30c所取代。如图3a所示，三栅极晶体管11的半导体鳍28中的掺杂剖面是不均匀的。在本实施例中，半导体鳍28的一侧部具有较高掺杂浓度而鳍的相反侧部具有较低掺杂浓度。此外，半导体鳍28的顶部具有较高掺杂浓度。与具有较低掺杂浓度的鳍右侧部相反，存在于半导体鳍28的侧部和顶部中的高掺杂浓度在图3a中用更多阴影来表示。沟道区20、源区16、漏区18、三个栅电介质30a、30b和30c、以及三个栅导体12a、12b和12c形成了不对称多栅极晶体管11(图3a-3b)。
图3a-3b的构造产生三栅极晶体管11的三个晶体管，三栅极晶体管11的两个晶体管(即侧面的一个和顶上的一个)具有与三栅极晶体管的第三个剩余侧面的晶体管不同的阈值电压(Vt)，该第三个剩余侧面的晶体管具有低掺杂浓度。具有高Vt的晶体管适合用在低功率应用中，而具有低Vt的晶体管适合用在高性能应用中。在本实施例中，晶体管11在通过第一栅导体12a或第三栅导体12c控制时将具有高Vt且在通过第二栅导体12b控制时具有低Vt。
图4a-4d示出了用于形成图3a-3b所示的三栅极晶体管11的方法。用于形成三栅极晶体管11的方法类似于关于图2a-2d描述的方法，除了一些差别之外。例如，在图4a中不存在如图2a所示的晶体管10中那样形成在半导体鳍28顶部上的盖层。在本实施例中，仅半导体鳍28形成在衬底26上，衬底26包括衬底层22和BOX层24。如图4b所示，另一区别在于除了鳍的一侧部之外，成角度注入还用半导体掺杂剂不对称地掺杂了半导体鳍28的顶部。结果，接受成角度注入的半导体鳍的顶部和侧部将具有高掺杂浓度，未接受成角度注入的鳍侧部将具有较低的掺杂浓度。根据掺杂方法，可以进行可选激活工艺以激活半导体鳍中的掺杂剂。激活工艺可包括进行热退火工艺，例如快速热退火、炉退火和激光退火。可选地，诸如紫外线(UV)辐射的辐射工艺可以用于激活掺杂剂。
如图4c所示的另一区别在于第三栅电介质30c取代了图2c所示结构的盖层32。第三栅电介质30c类似于第一和第二栅电介质30a和30b且因此可以包括电介质材料，其可包括SiO2、氮氧化硅、氮化硅或高k电介质材料。此外，栅电介质30c可具有与栅电介质30a和30b的上述厚度范围类似的厚度且可以以类似方式形成。图4a-4d与图2a-2d所述方法之间的最后区别在于图4d示出第三栅导体12c。第三栅导体12c可包括与相关于栅导体12a和12b所述的材料相同的导电材料，且具有与上述相同的高度和厚度范围。此外，第三栅导体12c可以以与栅导体12a和12b相同的方式形成。
如同不对称多栅极晶体管10一样，三栅极晶体管11(图3a-3b)通过对图4d所示的结构进行额外的处理操作来形成。例如，在一个实施例中，常规构图(即光刻)和蚀刻从所示结构去除不需要的材料以形成源区和漏区。在进行这些处理操作之后，进行诸如离子注入的常规掺杂工艺以形成源16和漏18(图3b)。在一个实施例中，注入到源16(图3b)和漏18(图3b)中的掺杂剂具有与引入到半导体鳍28中的掺杂剂相反的极性。结果是图3b所示的不对称多栅极晶体管11。
图5a-5b示出了根据本公开第三实施例的不对称多栅极晶体管34。不对称多栅极晶体管34是不对称的，因为形成在半导体鳍上的栅电介质厚度改变。特别地，半导体鳍的一侧部具有形成在其上的薄栅电介质，而鳍的相反侧部具有形成在其上的厚栅电介质。形成在薄栅电介质上的不对称多栅极晶体管34的侧面晶体管将具有低Vt，而形成在厚栅电介质上的不对称多栅极晶体管34的另一侧面晶体管将具有高Vt。具有低Vt的不对称多栅极晶体管34的侧面晶体管适合用在高性能应用中，而具有高Vt的侧面晶体管适合用在低功率应用中。
回头参考附图，图5a示出了不对称多栅极晶体管34的截面图。在图5a中，不对称多栅极晶体管34形成在绝缘体上半导体(SOI)衬底上，该衬底包括与图1b中的衬底层22类似的衬底层46、与图1b中的BOX层24类似的埋置氧化物(BOX)层48、以及BOX层48顶上的半导体层(未示出)，类似于如第一实施例所述其中形成半导体鳍52的半导体层。衬底层46和BOX层48形成衬底50，其中在上面形成不对称多栅极晶体管34的其他层。
如图5a所示，不对称多栅极晶体管34还包括形成在衬底50上的半导体鳍52。在一个实施例中，半导体鳍52包括类似于上述第一实施例中的半导体鳍28的材料。将注入材料54引入到半导体鳍52的一侧部中。图5a示出在半导体鳍52左侧部的注入材料54，但是，该位置不限制可以注入所述注入材料的位置。在一个实施例中，注入材料54包括一种材料，包括但不限于氢(H)、氘(D)、氮(N)、氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)、碳(C)、氧(O)、氟(F)、磷(P)、砷(As)、锑(Sb)、硼(B)、铟(In)和铊(Tl)。
形成在半导体鳍52上的栅电介质的生长速率可以根据所选的注入材料而提高或降低。例如，当氧化硅生长在掺杂有氮的硅衬底上时，氧化硅的生长速率与在未掺杂的硅衬底上的生长速率相比降低。另一方面，将氟引入到硅衬底中提高了氧化硅的生长速率。在一个实施例中，较厚的栅电介质具有约10埃至约100埃范围的厚度，较薄的栅电介质具有比较厚栅电介质薄约2埃至约20埃的厚度。
图5a示出了形成在半导体鳍52上的第一栅电介质56和第二栅电介质58。第一栅电介质56形成在具有注入材料54的半导体鳍52的侧部的侧壁上，第二栅电介质58形成在与具有注入材料的侧部相反的侧部的侧壁上。在半导体鳍52之上形成与第一实施例中所述的盖层32类似的盖层60。盖层60旨在图案优化和在随后处理期间保护半导体鳍52。
在衬底50上，在第一栅电介质56和盖层60的一侧形成第一栅导体36a，在第二栅电介质58和盖层的另一侧形成第二栅导体36b。在图5a中，由于半导体鳍52的左侧部分与鳍的右侧部分相比具有较薄的栅电介质56，因此晶体管34在通过第一栅导体36a控制时将具有低Vt且在通过第二栅导体36b控制时具有高Vt。
图5b示出了沿图5a所示的切线5-5取得的不对称多栅极晶体管34的顶视图。图5b示出半导体鳍52包括沟道区44、源区40和漏区42。沟道区44、源区40、漏区42、两个栅电介质56和58以及两个栅导体36a和36b形成了不对称多栅极晶体管34。
图6a-6d示出用于形成图5a-5b所示的不对称多栅极晶体管34的方法。如图6a所示，具有盖层60的半导体鳍52形成在具有BOX层48和衬底层46的SOI衬底上。图6a中的结构与图2a中的结构相同。用于形成这种结构的方法类似于上面在第一实施例中描述的方法。
图6b示出得自图6a的结构被注入注入材料54。如图6b中的箭头55所示，半导体鳍52的侧部接受注入材料的成角度注入。在一个实施例中，注入材料54包括选自由氢(H)、氘(D)、氮(N)、氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)、碳(C)、氧(O)、氟(F)、磷(P)、砷(As)、锑(Sb)、硼(B)、铟(In)和铊(Tl)构成的组的材料。所选的注入材料将决定半导体鳍52上栅电介质56和栅电介质58的生长或氧化速率以及每个氧化物的厚度。例如，如果将氮用作注入材料54，则已经用氮注入的半导体鳍52的侧部上的SiO2栅电介质的生长速率将低于鳍的没有氮的一侧。结果，已经用氮注入的半导体鳍52的侧部上的栅电介质的厚度将比鳍的没有氮的侧面上的栅电介质的厚度薄。
在另一实施例中，如果将氟用作注入材料54，则已经用氟注入的半导体鳍52的侧部上的SiO2栅电介质的生长速率将高于鳍的没有氟的一侧。结果，已经用氟注入的半导体鳍52的侧部上的栅电介质厚度将比鳍的没有氟的侧面上的栅电介质的厚度厚。在又一实施例中，如果将氟用作注入材料54，则在已经用氟注入的半导体鳍52的侧部上诸如氧化铪或铪硅酸盐的高k电介质的沉积速率将低于鳍的没有氟的一侧。结果，已经用氟注入的半导体鳍52的侧部上的栅电介质厚度将比鳍的没有氟的侧面上的栅电介质的厚度薄。
还可以将代替成角度离子注入的替代方法用于不对称地掺杂半导体鳍28。例如，诸如氮化硅层的保护层可以形成在半导体鳍28的一侧部上，并通过现有的或今后开发的掺杂技术将半导体掺杂剂引入到露出的相反侧部中，掺杂技术包括但不限于离子注入、气相掺杂、等离子体掺杂、等离子体浸没离子注入、浸入掺杂、液相掺杂和固相掺杂。
取决于掺杂方法，可以进行可选的激活工艺以激活半导体鳍中的掺杂剂。激活工艺可包括进行热退火工艺，例如快速热退火、炉退火和激光退火。可选地，诸如紫外线(UV)辐射的辐射工艺可以用于激活掺杂剂。
为了制造不对称多栅极晶体管34而注入到半导体鳍52中的注入材料的量将改变且取决于所选的注入材料和晶体管的应用。在一个实施例中，注入到半导体鳍52的掺杂剂的量优选在约1E17cm-3至1E21cm-3的范围左右，更优选地在1E18cm-3至1E20cm-3，且最优选地在5E18cm-3至2E19cm-3。
图6c示出了得自图6b的结构，第一栅电介质56和第二栅电介质58形成在半导体鳍52上。第一栅电介质56形成在半导体鳍52的具有注入材料54的侧部的侧壁上，而第二栅电介质58形成在与注入材料相反的鳍侧部的侧壁上。在一个实施例中，第一栅电介质56和第二栅电介质58包括电介质材料，其可以包括氧化硅、氮化硅、氮氧化硅、具有约7以上相对介电常数的高k(高介电常数)材料、或这些材料的任何组合。高k材料的例子包括但不限于金属氧化物，例如氧化铪、硅铪氧化物、硅铪氮氧化物、氧化镧、铝镧氧化物、氧化锆、硅锆氧化物、硅锆氮氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铅锌铌酸盐、这些材料的任何组合。在一个实施例中，较厚的栅电介质58具有约10埃至约100埃范围的厚度，而较薄的栅电介质56具有比栅电介质58的厚度小约2埃至20埃的厚度。
栅电介质56和栅电介质58通过常规生长或沉积方法同时形成在半导体鳍52上。例如，当电介质56和58包括氧化硅、氮化硅或氮氧化硅时，可以使用热氧化或氮化。如上所述，半导体鳍52上电介质56和58的生长速率和厚度将取决于注入到鳍中的注入材料。当电介质56和58包括诸如氧化铪或铪硅酸盐的高k电介质时，可以使用原子层沉积(ALD)或金属有机化学气相沉积(MOCVD)。如上所述，半导体鳍52上电介质56和58的沉积速率和厚度将取决于注入到鳍中的注入材料。
图6d示出得自图6c的结构，第一栅导体36a和第二栅导体36b形成在衬底50、栅电介质56和58以及盖层60上。第一栅导体36a和第二栅导体36b可以包括相同或不同的导电材料，与上面在第一实施例中描述的第一栅导体12a和第二栅导体12b类似。
在沉积了第一栅导体36a和第二栅导体36b之后，对图6d的结构进行与第一实施例中用于形成不对称多栅极晶体管10的处理操作类似的处理操作，以获得不对称多栅极晶体管34。例如，在一个实施例中，常规构图(即光刻)和蚀刻从所示结构去除不需要的材料以形成源区和漏区。在进行这些处理操作之后，进行诸如离子注入的常规掺杂工艺以形成源40和漏42。在一个实施例中，注入到源40和漏42中的掺杂剂具有与引入到半导体鳍52中的掺杂剂相反的极性。结果是图5a所示的不对称多栅极晶体管34。
图7a-7b示出不对称多栅极晶体管的第四实施例。特别地，图7a-7b示出具有不同厚度栅电介质的三栅极晶体管35。三栅极晶体管35类似于图5a-5b的不对称多栅极晶体管34，除了晶体管35具有三个栅导体36a、36b和36c以及三个栅电介质56a、56b和58(参见图7a-7b)。半导体鳍52包括沟道区44、源区40和漏区42。沟道区44、源区40、漏区42、三个栅电介质(56a、56b和58)和三个栅导体(36a、36b和36c)形成了不对称多栅极晶体管34(图7a-7b)。用于栅导体36c和栅电介质56b的材料、厚度和形成技术分别类似于栅导体36a、36c和栅电介质56a。此外，在本实施例中，图5a-5b所示的晶体管34的盖层60已经被另外的栅电介质56b所取代。另一区别在于半导体鳍52具有被注入有注入材料54的一个侧部和顶部。
在本实施例中，形成在半导体鳍的具有注入材料的部分上的栅电介质56a和56b是薄栅电介质，而形成在鳍的不具有注入材料的部分上的栅电介质58是厚电介质。三栅极晶体管35的形成在薄栅电介质上的栅导体将具有低Vt，而三栅极晶体管35的形成厚栅电介质上的栅导体将具有高Vt。三栅极晶体管35的具有低Vt的栅导体适合用在高性能应用中，而具有高Vt的栅导体适合用在低功率应用中。
图8a-8d示出用于形成图7a-7b所示的三栅极晶体管35的方法。用于形成三栅极晶体管35的方法类似于相关于图6a-6d所述的方法，除了一些区别之外。例如，在图8a中，不存在如图6a所示的晶体管34中那样形成在半导体层鳍52上的盖层。在本实施例中，仅有半导体鳍52形成在衬底50上，衬底50包括衬底层46和BOX层48。如图8b所示另一区别在于除了鳍的一侧部之外，成角度的注入还用注入材料不对称地注入半导体鳍52的顶部。如上关于晶体管34所述，注入材料可包括选自由氢(H)、氘(D)、氮(N)、氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)、碳(C)、氧(O)、氟(F)、磷(P)、砷(As)、锑(Sb)、硼(B)、铟(In)和铊(Tl)构成的组的材料。
所选的注入材料将决定形成在半导体鳍52上的栅电介质56a、56b和58的厚度和生长速率。例如，如果将氮用作注入材料54，则半导体鳍52的所述顶部和侧部上的SiO2栅电介质的生长速率将低于鳍的没有注入氮的一侧。结果，在半导体鳍52的所述顶部和侧部上的栅电介质的厚度将薄于鳍的没有注入氮的一侧的栅电介质的厚度。图8c示出了具有薄的厚度的栅电介质56a和56b，而栅电介质58具有较大的厚度。在另一实施例中，如果将氟用作注入材料54，则栅电介质56a、56b和58的生长速率将不同于注入材料是氮的情况。结果，栅电介质56a和56b的厚度将大于栅电介质58的厚度。在又一实施例中，如果将氟用作注入材料54，则在半导体鳍52的已经用氟注入的侧部上诸如氧化铪或铪硅酸盐的高k电介质的沉积速率将低于鳍的没有氟的一侧。结果，半导体鳍52的已经用氟注入的侧部上的栅电介质的厚度将小于鳍的没有氟的一侧的栅电介质的厚度。
还可以将代替角度离子注入的替代方法用来不对称地掺杂半导体鳍52。例如，诸如氮化硅层的保护层可以形成在半导体鳍52的一侧部上，并通过现有或今后开发的掺杂技术将半导体掺杂剂引入到露出的相反侧部中，掺杂技术包括但不限于离子注入、气相掺杂、等离子体掺杂、等离子体浸没离子注入、浸入掺杂、液相掺杂和固相掺杂。
取决于掺杂方法，可以进行可选的激活工艺以激活半导体鳍中的掺杂剂。激活工艺可包括进行热退火工艺，例如快速热退火、炉退火和激光退火。可选地，诸如紫外线(UV)辐射的辐射工艺可以用于激活掺杂剂。
如同不对称多栅极晶体管34，三栅极晶体管35通过对图8d所示的结构进行额外的处理操作来形成。例如，在一个实施例中，常规构图(即光刻)和蚀刻从所示结构去除不需要的材料以形成源区和漏区。在进行这些处理操作之后，进行诸如离子注入的常规掺杂工艺以形成源40和漏42。在一个实施例中，注入到源40和漏42中的掺杂剂具有与引入到半导体鳍52中的掺杂剂相反的极性。结果是图7b所示的不对称多栅极晶体管35。
不对称多栅极晶体管10、11、34和35及其各自的形成方法由于若干原因而优于当前使用的不对称多栅极晶体管。首先，不对称多栅极晶体管通过简单地进行不对称掺杂工艺将掺杂剂不对称地引入到半导体鳍中来形成。因此，工艺复杂度减小且工艺成本降低。第二，不需要额外的掩模层次来形成不对称多栅极晶体管。因此，消除了与光刻相关的覆盖问题。最后，栅电介质同时形成在半导体鳍的所有露出侧壁上，进一步降低了工艺复杂度并降低了工艺成本。
在一个实施例中，如上所述的不对称多栅极晶体管10、11、34和35可以是集成电路芯片设计的一部分。芯片设计以绘图计算机编程语言产生，并存储在计算机存储介质中(例如盘、带、物理硬盘驱动器或虚拟硬盘驱动器例如在存储存取网络中)。如果设计者不制造芯片或用于制造芯片的光刻掩模，则设计者通过物理手段(例如通过提供储存该设计的存储介质的复件)或电子手段(例如通过互联网)将所得设计直接或间接传输到这些实体(entity)。然后将所储存的设计转换成适当的格式(例如GDSII)，用于制造光刻掩模，其通常包括将要形成在晶片上的所论述的该芯片设计的多个复件。利用光刻掩模来定义晶片(和/或其上的层)的将要被蚀刻或其他处理的区域。
上述用于形成不对称多栅极晶体管10、11、34和35的方法可以用于制造使用这种晶体管的集成电路芯片。
所得集成电路芯片可以被制造者以原始晶片形式(即作为具有多个未封装芯片的单晶片)作为裸管芯或者以封装形式分配。在后一情况下芯片安装在单芯片封装(例如塑料载体，具有连接到母板或其他更高级别载体的引线)中或者在多芯片封装中(例如陶瓷载体，其具有表面互联或埋置互联的任一或两者)。在任何情况下，然后将芯片与其他芯片、分立电路元件和/或其他信号处理装置集成，作为(a)中间产品例如母板或(b)最终产品的一部分。最终产品可以是任何产品，包括集成电路芯片，范围从玩具和其他低端应用到具有显示器、键盘或其他输入装置、以及中央处理器的高级计算机产品。
显然，通过本公开提供了不对称多栅极晶体管及其形成方法。虽然本公开已经具体示出并结合附图描述了其优选实施例，但本领域技术人员将意识到，在不脱离本公开范围的情况下可以进行变型和修改。
回头参考附图，图1a示出不对称多栅极晶体管10的截面图。图1a示出了形成在绝缘体上半导体(SOI)衬底上的不对称多栅极晶体管10，该绝缘体上半导体衬底包括衬底层22、埋置氧化物(BOX)层24。此外，在BOX层24上存在其上形成半导体鳍28的半导体层(未示出)。衬底层22可以包括任何半导体材料，包括但不限于硅、锗、硅锗、碳化硅、氧化铝、以及主要由一种或更多III-V或II-VI族化合物半导体构成的那些材料。BOX层24可包括任何绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅、具有约7以上相对介电常数的高k材料、或这些材料的任何组合。衬底层22和BOX层24形成衬底26，其中在其上形成不对称多栅极晶体管10的额外层。
如图1a所示，不对称多栅极晶体管10还包括形成在衬底26上的半导体鳍28。半导体鳍可以包括任何合适的半导体材料，包括但不限于硅、锗、硅锗、碳化硅、氧化铝、以及主要由一种或更多III-V或II-VI族化合物半导体构成的那些材料。在一个实施例中，半导体鳍28包括单晶硅。半导体鳍28不限于图1a所示的形状且可以采取诸如柱形或圆柱形的其他形状的形式。半导体鳍28通过半导体掺杂剂被不对称地掺杂，其中鳍的一侧部分具有高掺杂浓度且与其相对的一侧部分具有较低的掺杂浓度。在一个实施例中，半导体掺杂剂包括选自由诸如磷(P)、砷(As)和锑(Sb)的n型掺杂剂构成的组的掺杂剂。在另一实施例中，半导体掺杂剂包括选自由诸如硼(B)、氟化硼(BF2)、镓(Ga)、铟(In)和铊(Tl)的p型掺杂剂构成的组的掺杂剂。
图1a通过示出半导体鳍28的左侧部分比鳍的右侧部分更多阴影示出了鳍的不均匀掺杂剖面。具有更多阴影的半导体鳍28的左侧部分表示更高的掺杂浓度，而较少阴影的鳍右侧部分表示较低的掺杂浓度。半导体鳍28左侧较高掺杂浓度且鳍右侧部分较低掺杂浓度的定位仅用于说明目的而不限制在鳍的哪部分上可具有较高和较低的掺杂浓度。具有较高掺杂浓度的半导体鳍28的侧部具有优选在1E15cm-3至1E20cm-3范围的掺杂浓度，更优选地在1E17cm-3至1E19cm-3的范围，且最优选地在5E17cm-3至5E18cm-3的范围。具有较低掺杂浓度的侧部具有优选低于1E18cm-3的掺杂浓度，更优选地低于1E17cm-3，且最优选地低于1E16cm-3。在一个实施例中，掺杂浓度从鳍的一侧部到鳍的另一侧部逐渐改变。在另一实施例中，掺杂剂仅局域化在鳍的一个侧部中。
回头参考图1a，不对称多栅极晶体管10还包括形成在半导体鳍28上的栅电介质(第一栅电介质30a和第二栅电介质30b)。第一栅电介质30a形成在半导体鳍28的具有高掺杂浓度的一侧部的侧壁上，第二栅电介质30b形成在鳍的具有较低掺杂浓度的相反侧部的侧壁上。在半导体鳍28之上形成覆盖第一栅电介质30a、半导体鳍28和第二栅电介质30b每个的顶部的盖层32。盖层32旨在图案优化并在后续工艺期间保护半导体鳍28。适于盖层32的材料包括但不限于氧化硅、氮化硅、氮氧化硅、碳化硅、无定形碳、及其任何组合。在一个实施例中，盖层32包括氮化硅。
在第一栅电介质30a和盖层32一侧在衬底26上形成第一栅导体12a，在第二栅电介质30b和盖层32的另一侧在衬底26上形成第二栅导体12b。在图1a中，由于半导体鳍28的左侧部分与鳍的右侧部分相比具有较高的掺杂浓度，因此当通过第一栅导体12a控制时晶体管10将具有高Vt，当通过第二栅导体12b控制时将具有低Vt。
图1b示出了沿图1a所示的切线1-1取得的不对称多栅极晶体管10的顶视图。图1b示出半导体鳍28包括沟道区20、源区16和漏区18。沟道区20、源区16、漏区18、两个栅电介质30a和30b、以及两个栅导体12a和12b形成不对称多栅极晶体管10。
图2a-2d示出了用于形成图1a-1b所示的不对称多栅极晶体管10的方法。用于形成不对称多栅极晶体管10的方法从提供晶片开始。在一个实施例中，晶片包括SOI晶片，但可以包括体硅。如图2a所示，用于形成不对称多栅极晶体管10的初始结构包括形成在SOI晶片的SOI层(未示出)上的半导体鳍28。SOI层下面的BOX层24和衬底层22形成衬底26。衬底层22和半导体鳍28可以包括任何半导体材料，包括但不限于硅、锗、硅锗、碳化硅、多晶硅、以及主要由一种或更多III-V或II-VI族化合物半导体构成的那些。BOX层24可包括任何绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅、具有约7以上相对介电常数的高k材料、或这些材料的任何组合。在一个实施例中，半导体鳍28和衬底层22都包括硅。在一个实施例中，衬底层22具有优选在约200微米至约1000微米范围的厚度，且更优选地在约500微米至约750微米的范围。BOX层24具有优选在约30纳米至约3000纳米范围的厚度，且更优选地在约100纳米至约150纳米的范围。
图2a还示出了形成在鳍顶上的盖层32。在一个实施例中，盖层32包括诸如氧化物、氮化物、氮氧化物、或其多层的电介质材料。半导体鳍28和盖层32的高度和厚度可以根据不对称多栅极晶体管10的应用而改变。在一个实施例中，半导体鳍28具有优选在约30纳米至约200纳米范围的高度，且更优选在约50纳米至约100纳米的范围。在一个实施例中，半导体鳍28具有优选在约5纳米至约200纳米范围的宽度，且更优选地在约30纳米至约70纳米的范围。在一个实施例中，盖层32具有优选在约5纳米至约200纳米范围的厚度，且更优选地在约30纳米至约50纳米的范围。
盖层32可以通过常规沉积工艺形成，包括但不限于化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)、低于大气压的化学气相沉积(SACVD)、快速热化学气相沉积(TRCVD)、有限反应处理CVD(LRPCVD)、超高真空化学气相沉积(UHVCVD)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)、分子束外延(MBE)、物理气相沉积、溅射、镀、蒸镀、离子束沉积、电子束沉积、激光辅助沉积。可选地，本技术领域普通技术人员公知的常规热氧化和/或氮化工艺可用于生长盖层32。
图2a所示的结构是利用本领域技术人员公知的常规工艺制造的。例如，常规光刻和诸如反应离子蚀刻、离子束蚀刻、等离子体蚀刻、或激光烧蚀的干法蚀刻可用于构图盖层32并将盖层中的图案转移到下面的SOI以形成半导体鳍28。光刻可以包括将光致抗蚀剂(未示出)应用到盖层32，将光致抗蚀剂曝光到辐射图案并使用常规抗蚀剂显影剂将图案显影到光致抗蚀剂中。蚀刻可以包括使用一种或多种上述干法蚀刻工艺的单蚀刻工艺或多蚀刻工艺。在蚀刻之后，使用本领域技术人员公知的常规剥离工艺去除光致抗蚀剂。可选地，可以将电子束光刻和/或间隔物成像转移技术(spacer imagingtransfer technique)用于构图盖层32和半导体鳍28。
图2b示出得自图2a的结构被引入半导体掺杂剂。在一个实施例中，如图2b所示的箭头29所示，半导体鳍28的侧部接收成角度的半导体掺杂剂注入，这是本领域技术人员公知的。成角度注入促进了半导体鳍28的不对称掺杂。通过不对称掺杂半导体鳍28，接收成角度注入的鳍的侧部将具有较高的掺杂浓度，且与接收成角度注入的侧面相反的侧部将具有较低的掺杂浓度或没有掺杂剂。具有较高掺杂浓度的鳍左侧部分在图2b中用更多阴影来表示，而具有较低掺杂浓度的鳍侧部具有较少阴影。不对称掺杂半导体鳍28的结果是具有不均匀的掺杂剖面的鳍。还可以使用取代成角度离子注入的替代方法来不对称地掺杂半导体鳍28。例如，诸如氮化硅层的保护层可以形成在半导体鳍28的一侧部上，半导体掺杂剂通过现有或未来开发的掺杂技术被引入到暴露的相反侧部中，掺杂技术包括但不限于离子注入、气相掺杂、等离子体掺杂、等离子体浸没离子注入、浸没掺杂(infusion doping)、液相掺杂和固相掺杂。
用于制造不对称多栅极晶体管10的掺杂剂类型将改变并取决于晶体管的应用。在一个实施例中，半导体掺杂剂是选自由磷(P)、砷(As)和锑(Sb)构成的组的n型掺杂剂。在一供选实施例中，半导体掺杂剂是选自由硼(B)、氟化硼(BF2)、镓(Ga)、铟(In)和铊(Tl)构成的组的p型掺杂剂。用于制造不对称多栅极晶体管10的掺杂剂的量将改变且取决于所选的掺杂剂和晶体管的应用。在一个实施例中，半导体鳍28的具有较高掺杂浓度的侧部具有优选在1E15cm-3至1E20cm-3范围的掺杂浓度，更优选地在1E17cm-3至1E19cm-3的范围，且最优选地在5E17cm-3至5E18cm-3的范围。鳍的具有较低掺杂浓度的侧部具有优选低于1E18cm-3的掺杂浓度，更优选地低于1E17cm-3，且最优选地低于1E16cm-3。在一个实施例中，掺杂浓度从鳍的一侧部向鳍的另一侧部逐渐改变。在另一实施例中，掺杂剂仅集中在鳍的一个侧部中。
取决于掺杂方法，可以进行可选的激活工艺以激活半导体鳍中的掺杂剂。激活工艺可包括进行热退火工艺，例如快速热退火、炉退火和激光退火。可选地，诸如紫外线(UV)辐射的辐射工艺可以用于激活掺杂剂。
图2c示出了得自图2b的结构，栅电介质(第一栅电介质30a和第二栅电介质30b)形成在半导体鳍28上。第一栅电介质30a形成在鳍28的具有高掺杂浓度的侧部上，第二栅电介质30b形成在鳍的具有较低掺杂浓度的侧部上。第一和第二栅电介质30a和30b可包括相同或不同的电介质材料，包括但不限于氧化硅(SiO2)、氮化硅、氮氧化硅、具有约7以上相对介电常数的高k(高介电常数)材料、或这些材料的任何组合。高k材料的例子包括但不限于金属氧化物，例如氧化铪、硅铪氧化物、硅铪氮氧化物、镧氧化物、铝镧氧化物、氧化锆、硅锆氧化物、硅锆氮氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌、这些材料的任何组合。栅电介质30a和30b中每一个的厚度可以改变。在一个实施例中，每个栅电介质具有约1纳米至约10纳米范围的厚度。
存在各种方法可以在半导体鳍28上形成栅电介质。每种方法将取决于所选的用作栅电介质的材料。例如，如果栅电介质是SiO2，则可以使用常规热氧化法来氧化半导体鳍28的侧壁表面从而SiO2可以热生长。在另一实施例中，如果栅电介质是高k电介质，则可以使用常规沉积例如原子层沉积(ALD)、化学气相沉积(CVD)、金属有机物化学气相沉积(MOCVD)和激光辅助沉积。
图2d示出了得自图2c的结构，第一栅导体12a和第二栅导体12b形成在衬底26、栅电介质30a和30b以及盖层32上。第一栅导体12a和第二栅导体12b包括选自由多晶硅或非晶硅、锗、硅锗、金属(例如钨、钛、钽、钌、钴、铜、铝、铅、铂、锡、银、金)、导电金属性化合物材料(例如氮化钽、氮化钛、硅化钨、氮化钨、氮化钛、氮化钽、氧化钌、硅化钴、硅化镍)、或这些材料的任何合适组合构成的组的相同或不同的导电材料。栅导体12a和12b的高度和厚度可以根据应用而改变，但在大部分实施例中高度和厚度将对应于半导体鳍28和盖层32的高度，且厚度将在约20纳米至200纳米的范围。
第一栅导体12a和第二栅导体12b可以通过常规工艺形成，例如原子层沉积(ALD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)、低于大气压的化学气相沉积(SACVD)、快速热化学气相沉积(RTCVD)、有限反应处理CVD(LRPCVD)、超高真空化学气相沉积(UHVCVD)、金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、物理气相沉积、溅射、镀、蒸镀、离子束沉积、电子束沉积、以及激光辅助沉积。
在沉积第一栅导体12a和第二栅导体12b之后，对图2d的结构进行额外的处理操作，以获得不对称多栅极晶体管10。在一个实施例中，常规构图(即光刻)和蚀刻从图2d所示的结构去除不需要的材料以形成源区和漏区。在进行这些处理操作之后，进行诸如离子注入的常规掺杂工艺以形成源16和漏18。在一个实施例中，注入到源16和漏18中的掺杂剂具有与引入到沟道区20中的掺杂剂相反的极性。结果是图1a所示的不对称多栅极晶体管10。
图3a-3b示出了不对称多栅极晶体管的第二实施例。特别地，图3a-3b示出了具有不对称体掺杂的三栅极晶体管11。三栅极晶体管11类似于图1a-1b的不对称多栅极晶体管10，除了晶体管11具有三个栅导体12a、12b和12c以及三个栅电介质30a、30b和30c(参见图3a-3b)。在本实施例中，图1a-1b所示的晶体管10的盖层32被另一栅电介质30c所取代。如图3a所示，三栅极晶体管11的半导体鳍28中的掺杂剖面是不均匀的。在本实施例中，半导体鳍28的一侧部具有较高掺杂浓度而鳍的相反侧部具有较低掺杂浓度。此外，半导体鳍28的顶部具有较高掺杂浓度。与具有较低掺杂浓度的鳍右侧部相反，存在于半导体鳍28的侧部和顶部中的高掺杂浓度在图3a中用更多阴影来表示。沟道区20、源区16、漏区18、三个栅电介质30a、30b和30c、以及三个栅导体12a、12b和12c形成了不对称多栅极晶体管11(图3a-3b)。
图3a-3b的构造产生三栅极晶体管11的三个晶体管，三栅极晶体管11的两个晶体管(即侧面的一个和顶上的一个)具有与三栅极晶体管的第三个剩余侧面的晶体管不同的阈值电压(Vt)，该第三个剩余侧面的晶体管具有低掺杂浓度。具有高Vt的晶体管适合用在低功率应用中，而具有低Vt的晶体管适合用在高性能应用中。在本实施例中，晶体管11在通过第一栅导体12a或第三栅导体12c控制时将具有高Vt且在通过第二栅导体12b控制时具有低Vt。
图4a-4d示出了用于形成图3a-3b所示的三栅极晶体管11的方法。用于形成三栅极晶体管11的方法类似于关于图2a-2d描述的方法，除了一些差别之外。例如，在图4a中不存在如图2a所示的晶体管10中那样形成在半导体鳍28顶部上的盖层。在本实施例中，仅半导体鳍28形成在衬底26上，衬底26包括衬底层22和BOX层24。如图4b所示，另一区别在于除了鳍的一侧部之外，成角度注入还用半导体掺杂剂不对称地掺杂了半导体鳍28的顶部。结果，接受成角度注入的半导体鳍的顶部和侧部将具有高掺杂浓度，未接受成角度注入的鳍侧部将具有较低的掺杂浓度。根据掺杂方法，可以进行可选激活工艺以激活半导体鳍中的掺杂剂。激活工艺可包括进行热退火工艺，例如快速热退火、炉退火和激光退火。可选地，诸如紫外线(UV)辐射的辐射工艺可以用于激活掺杂剂。
如图4c所示的另一区别在于第三栅电介质30c取代了图2c所示结构的盖层32。第三栅电介质30c类似于第一和第二栅电介质30a和30b且因此可以包括电介质材料，其可包括SiO2、氮氧化硅、氮化硅或高k电介质材料。此外，栅电介质30c可具有与栅电介质30a和30b的上述厚度范围类似的厚度且可以以类似方式形成。图4a-4d与图2a-2d所述方法之间的最后区别在于图4d示出第三栅导体12c。第三栅导体12c可包括与相关于栅导体12a和12b所述的材料相同的导电材料，且具有与上述相同的高度和厚度范围。此外，第三栅导体12c可以以与栅导体12a和12b相同的方式形成。
如同不对称多栅极晶体管10一样，三栅极晶体管11(图3a-3b)通过对图4d所示的结构进行额外的处理操作来形成。例如，在一个实施例中，常规构图(即光刻)和蚀刻从所示结构去除不需要的材料以形成源区和漏区。在进行这些处理操作之后，进行诸如离子注入的常规掺杂工艺以形成源16和漏18(图3b)。在一个实施例中，注入到源16(图3b)和漏18(图3b)中的掺杂剂具有与引入到半导体鳍28中的掺杂剂相反的极性。结果是图3b所示的不对称多栅极晶体管11。
图5a-5b示出了根据本公开第三实施例的不对称多栅极晶体管34。不对称多栅极晶体管34是不对称的，因为形成在半导体鳍上的栅电介质厚度改变。特别地，半导体鳍的一侧部具有形成在其上的薄栅电介质，而鳍的相反侧部具有形成在其上的厚栅电介质。形成在薄栅电介质上的不对称多栅极晶体管34的侧面晶体管将具有低Vt，而形成在厚栅电介质上的不对称多栅极晶体管34的另一侧面晶体管将具有高Vt。具有低Vt的不对称多栅极晶体管34的侧面晶体管适合用在高性能应用中，而具有高Vt的侧面晶体管适合用在低功率应用中。
回头参考附图，图5a示出了不对称多栅极晶体管34的截面图。在图5a中，不对称多栅极晶体管34形成在绝缘体上半导体(SOI)衬底上，该衬底包括与图1b中的衬底层22类似的衬底层46、与图1b中的BOX层24类似的埋置氧化物(BOX)层48、以及BOX层48顶上的半导体层(未示出)，类似于如第一实施例所述其中形成半导体鳍52的半导体层。衬底层46和BOX层48形成衬底50，其中在上面形成不对称多栅极晶体管34的其他层。
如图5a所示，不对称多栅极晶体管34还包括形成在衬底50上的半导体鳍52。在一个实施例中，半导体鳍52包括类似于上述第一实施例中的半导体鳍28的材料。将注入材料54引入到半导体鳍52的一侧部中。图5a示出在半导体鳍52左侧部的注入材料54，但是，该位置不限制可以注入所述注入材料的位置。在一个实施例中，注入材料54包括一种材料，包括但不限于氢(H)、氘(D)、氮(N)、氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)、碳(C)、氧(O)、氟(F)、磷(P)、砷(As)、锑(Sb)、硼(B)、铟(In)和铊(Tl)。
形成在半导体鳍52上的栅电介质的生长速率可以根据所选的注入材料而提高或降低。例如，当氧化硅生长在掺杂有氮的硅衬底上时，氧化硅的生长速率与在未掺杂的硅衬底上的生长速率相比降低。另一方面，将氟引入到硅衬底中提高了氧化硅的生长速率。在一个实施例中，较厚的栅电介质具有约10埃至约100埃范围的厚度，较薄的栅电介质具有比较厚栅电介质薄约2埃至约20埃的厚度。
图5a示出了形成在半导体鳍52上的第一栅电介质56和第二栅电介质58。第一栅电介质56形成在具有注入材料54的半导体鳍52的侧部的侧壁上，第二栅电介质58形成在与具有注入材料的侧部相反的侧部的侧壁上。在半导体鳍52之上形成与第一实施例中所述的盖层32类似的盖层60。盖层60旨在图案优化和在随后处理期间保护半导体鳍52。
在衬底50上，在第一栅电介质56和盖层60的一侧形成第一栅导体36a，在第二栅电介质58和盖层的另一侧形成第二栅导体36b。在图5a中，由于半导体鳍52的左侧部分与鳍的右侧部分相比具有较薄的栅电介质56，因此晶体管34在通过第一栅导体36a控制时将具有低Vt且在通过第二栅导体36b控制时具有高Vt。
图5b示出了沿图5a所示的切线5-5取得的不对称多栅极晶体管34的顶视图。图5b示出半导体鳍52包括沟道区44、源区40和漏区42。沟道区44、源区40、漏区42、两个栅电介质56和58以及两个栅导体36a和36b形成了不对称多栅极晶体管34。
图6a-6d示出用于形成图5a-5b所示的不对称多栅极晶体管34的方法。如图6a所示，具有盖层60的半导体鳍52形成在具有BOX层48和衬底层46的SOI衬底上。图6a中的结构与图2a中的结构相同。用于形成这种结构的方法类似于上面在第一实施例中描述的方法。
图6b示出得自图6a的结构被注入注入材料54。如图6b中的箭头55所示，半导体鳍52的侧部接受注入材料的成角度注入。在一个实施例中，注入材料54包括选自由氢(H)、氘(D)、氮(N)、氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)、碳(C)、氧(O)、氟(F)、磷(P)、砷(As)、锑(Sb)、硼(B)、铟(In)和铊(Tl)构成的组的材料。所选的注入材料将决定半导体鳍52上栅电介质56和栅电介质58的生长或氧化速率以及每个氧化物的厚度。例如，如果将氮用作注入材料54，则已经用氮注入的半导体鳍52的侧部上的SiO2栅电介质的生长速率将低于鳍的没有氮的一侧。结果，已经用氮注入的半导体鳍52的侧部上的栅电介质的厚度将比鳍的没有氮的侧面上的栅电介质的厚度薄。
在另一实施例中，如果将氟用作注入材料54，则已经用氟注入的半导体鳍52的侧部上的SiO2栅电介质的生长速率将高于鳍的没有氟的一侧。结果，已经用氟注入的半导体鳍52的侧部上的栅电介质厚度将比鳍的没有氟的侧面上的栅电介质的厚度厚。在又一实施例中，如果将氟用作注入材料54，则在已经用氟注入的半导体鳍52的侧部上诸如氧化铪或铪硅酸盐的高k电介质的沉积速率将低于鳍的没有氟的一侧。结果，已经用氟注入的半导体鳍52的侧部上的栅电介质厚度将比鳍的没有氟的侧面上的栅电介质的厚度薄。
还可以将代替成角度离子注入的替代方法用于不对称地掺杂半导体鳍28。例如，诸如氮化硅层的保护层可以形成在半导体鳍28的一侧部上，并通过现有的或今后开发的掺杂技术将半导体掺杂剂引入到露出的相反侧部中，掺杂技术包括但不限于离子注入、气相掺杂、等离子体掺杂、等离子体浸没离子注入、浸入掺杂、液相掺杂和固相掺杂。
取决于掺杂方法，可以进行可选的激活工艺以激活半导体鳍中的掺杂剂。激活工艺可包括进行热退火工艺，例如快速热退火、炉退火和激光退火。可选地，诸如紫外线(UV)辐射的辐射工艺可以用于激活掺杂剂。
为了制造不对称多栅极晶体管34而注入到半导体鳍52中的注入材料的量将改变且取决于所选的注入材料和晶体管的应用。在一个实施例中，注入到半导体鳍52的掺杂剂的量优选在约1E17cm-3至1E21cm-3的范围左右，更优选地在1E18cm-3至1E20cm-3，且最优选地在5E18cm-3至2E19cm-3。
图6c示出了得自图6b的结构，第一栅电介质56和第二栅电介质58形成在半导体鳍52上。第一栅电介质56形成在半导体鳍52的具有注入材料54的侧部的侧壁上，而第二栅电介质58形成在与注入材料相反的鳍侧部的侧壁上。在一个实施例中，第一栅电介质56和第二栅电介质58包括电介质材料，其可以包括氧化硅、氮化硅、氮氧化硅、具有约7以上相对介电常数的高k(高介电常数)材料、或这些材料的任何组合。高k材料的例子包括但不限于金属氧化物，例如氧化铪、硅铪氧化物、硅铪氮氧化物、氧化镧、铝镧氧化物、氧化锆、硅锆氧化物、硅锆氮氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铅锌铌酸盐、这些材料的任何组合。在一个实施例中，较厚的栅电介质58具有约10埃至约100埃范围的厚度，而较薄的栅电介质56具有比栅电介质58的厚度小约2埃至20埃的厚度。
栅电介质56和栅电介质58通过常规生长或沉积方法同时形成在半导体鳍52上。例如，当电介质56和58包括氧化硅、氮化硅或氮氧化硅时，可以使用热氧化或氮化。如上所述，半导体鳍52上电介质56和58的生长速率和厚度将取决于注入到鳍中的注入材料。当电介质56和58包括诸如氧化铪或铪硅酸盐的高k电介质时，可以使用原子层沉积(ALD)或金属有机化学气相沉积(MOCVD)。如上所述，半导体鳍52上电介质56和58的沉积速率和厚度将取决于注入到鳍中的注入材料。
图6d示出得自图6c的结构，第一栅导体36a和第二栅导体36b形成在衬底50、栅电介质56和58以及盖层60上。第一栅导体36a和第二栅导体36b可以包括相同或不同的导电材料，与上面在第一实施例中描述的第一栅导体12a和第二栅导体12b类似。
在沉积了第一栅导体36a和第二栅导体36b之后，对图6d的结构进行与第一实施例中用于形成不对称多栅极晶体管10的处理操作类似的处理操作，以获得不对称多栅极晶体管34。例如，在一个实施例中，常规构图(即光刻)和蚀刻从所示结构去除不需要的材料以形成源区和漏区。在进行这些处理操作之后，进行诸如离子注入的常规掺杂工艺以形成源40和漏42。在一个实施例中，注入到源40和漏42中的掺杂剂具有与引入到半导体鳍52中的掺杂剂相反的极性。结果是图5a所示的不对称多栅极晶体管34。
图7a-7b示出不对称多栅极晶体管的第四实施例。特别地，图7a-7b示出具有不同厚度栅电介质的三栅极晶体管35。三栅极晶体管35类似于图5a-5b的不对称多栅极晶体管34，除了晶体管35具有三个栅导体36a、36b和36c以及三个栅电介质56a、56b和58(参见图7a-7b)。半导体鳍52包括沟道区44、源区40和漏区42。沟道区44、源区40、漏区42、三个栅电介质(56a、56b和58)和三个栅导体(36a、36b和36c)形成了不对称多栅极晶体管34(图7a-7b)。用于栅导体36c和栅电介质56b的材料、厚度和形成技术分别类似于栅导体36a、36c和栅电介质56a。此外，在本实施例中，图5a-5b所示的晶体管34的盖层60已经被另外的栅电介质56b所取代。另一区别在于半导体鳍52具有被注入有注入材料54的一个侧部和顶部。
在本实施例中，形成在半导体鳍的具有注入材料的部分上的栅电介质56a和56b是薄栅电介质，而形成在鳍的不具有注入材料的部分上的栅电介质58是厚电介质。三栅极晶体管35的形成在薄栅电介质上的栅导体将具有低Vt，而三栅极晶体管35的形成厚栅电介质上的栅导体将具有高Vt。三栅极晶体管35的具有低Vt的栅导体适合用在高性能应用中，而具有高Vt的栅导体适合用在低功率应用中。
图8a-8d示出用于形成图7a-7b所示的三栅极晶体管35的方法。用于形成三栅极晶体管35的方法类似于相关于图6a-6d所述的方法，除了一些区别之外。例如，在图8a中，不存在如图6a所示的晶体管34中那样形成在半导体层鳍52上的盖层。在本实施例中，仅有半导体鳍52形成在衬底50上，衬底50包括衬底层46和BOX层48。如图8b所示另一区别在于除了鳍的一侧部之外，成角度的注入还用注入材料不对称地注入半导体鳍52的顶部。如上关于晶体管34所述，注入材料可包括选自由氢(H)、氘(D)、氮(N)、氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)、碳(C)、氧(O)、氟(F)、磷(P)、砷(As)、锑(Sb)、硼(B)、铟(In)和铊(Tl)构成的组的材料。
所选的注入材料将决定形成在半导体鳍52上的栅电介质56a、56b和58的厚度和生长速率。例如，如果将氮用作注入材料54，则半导体鳍52的所述顶部和侧部上的SiO2栅电介质的生长速率将低于鳍的没有注入氮的一侧。结果，在半导体鳍52的所述顶部和侧部上的栅电介质的厚度将薄于鳍的没有注入氮的一侧的栅电介质的厚度。图8c示出了具有薄的厚度的栅电介质56a和56b，而栅电介质58具有较大的厚度。在另一实施例中，如果将氟用作注入材料54，则栅电介质56a、56b和58的生长速率将不同于注入材料是氮的情况。结果，栅电介质56a和56b的厚度将大于栅电介质58的厚度。在又一实施例中，如果将氟用作注入材料54，则在半导体鳍52的已经用氟注入的侧部上诸如氧化铪或铪硅酸盐的高k电介质的沉积速率将低于鳍的没有氟的一侧。结果，半导体鳍52的已经用氟注入的侧部上的栅电介质的厚度将小于鳍的没有氟的一侧的栅电介质的厚度。
还可以将代替角度离子注入的替代方法用来不对称地掺杂半导体鳍52。例如，诸如氮化硅层的保护层可以形成在半导体鳍52的一侧部上，并通过现有或今后开发的掺杂技术将半导体掺杂剂引入到露出的相反侧部中，掺杂技术包括但不限于离子注入、气相掺杂、等离子体掺杂、等离子体浸没离子注入、浸入掺杂、液相掺杂和固相掺杂。
取决于掺杂方法，可以进行可选的激活工艺以激活半导体鳍中的掺杂剂。激活工艺可包括进行热退火工艺，例如快速热退火、炉退火和激光退火。可选地，诸如紫外线(UV)辐射的辐射工艺可以用于激活掺杂剂。
如同不对称多栅极晶体管34，三栅极晶体管35通过对图8d所示的结构进行额外的处理操作来形成。例如，在一个实施例中，常规构图(即光刻)和蚀刻从所示结构去除不需要的材料以形成源区和漏区。在进行这些处理操作之后，进行诸如离子注入的常规掺杂工艺以形成源40和漏42。在一个实施例中，注入到源40和漏42中的掺杂剂具有与引入到半导体鳍52中的掺杂剂相反的极性。结果是图7b所示的不对称多栅极晶体管35。
不对称多栅极晶体管10、11、34和35及其各自的形成方法由于若干原因而优于当前使用的不对称多栅极晶体管。首先，不对称多栅极晶体管通过简单地进行不对称掺杂工艺将掺杂剂不对称地引入到半导体鳍中来形成。因此，工艺复杂度减小且工艺成本降低。第二，不需要额外的掩模层次来形成不对称多栅极晶体管。因此，消除了与光刻相关的覆盖问题。最后，栅电介质同时形成在半导体鳍的所有露出侧壁上，进一步降低了工艺复杂度并降低了工艺成本。
在一个实施例中，如上所述的不对称多栅极晶体管10、11、34和35可以是集成电路芯片设计的一部分。芯片设计以绘图计算机编程语言产生，并存储在计算机存储介质中(例如盘、带、物理硬盘驱动器或虚拟硬盘驱动器例如在存储存取网络中)。如果设计者不制造芯片或用于制造芯片的光刻掩模，则设计者通过物理手段(例如通过提供储存该设计的存储介质的复件)或电子手段(例如通过互联网)将所得设计直接或间接传输到这些实体(entity)。然后将所储存的设计转换成适当的格式(例如GDSII)，用于制造光刻掩模，其通常包括将要形成在晶片上的所论述的该芯片设计的多个复件。利用光刻掩模来定义晶片(和/或其上的层)的将要被蚀刻或其他处理的区域。
上述用于形成不对称多栅极晶体管10、11、34和35的方法可以用于制造使用这种晶体管的集成电路芯片。
所得集成电路芯片可以被制造者以原始晶片形式(即作为具有多个未封装芯片的单晶片)作为裸管芯或者以封装形式分配。在后一情况下芯片安装在单芯片封装(例如塑料载体，具有连接到母板或其他更高级别载体的引线)中或者在多芯片封装中(例如陶瓷载体，其具有表面互联或埋置互联的任一或两者)。在任何情况下，然后将芯片与其他芯片、分立电路元件和/或其他信号处理装置集成，作为(a)中间产品例如母板或(b)最终产品的一部分。最终产品可以是任何产品，包括集成电路芯片，范围从玩具和其他低端应用到具有显示器、键盘或其他输入装置、以及中央处理器的高级计算机产品。
显然，通过本公开提供了不对称多栅极晶体管及其形成方法。虽然本公开已经具体示出并结合附图描述了其优选实施例，但本领域技术人员将意识到，在不脱离本公开范围的情况下可以进行变型和修改。