一种数字锁相环

摘要

本发明提供了一种数字锁相环，所述数字锁相环包括一个相位获取单元，用于产生参考信号的相位的数字表示；一个数字鉴相器，具有一个第一输入用于从所述相位获取单元的输出接收或导出的数字信号；一个数字环路滤波器，用于过滤所述数字鉴相器的输出；一个数字控制振荡器，用于在所述数字环路滤波器的控制下产生输出信号；和一个数字反馈回路，用于从所述数字控制振荡器的输出提供第二输入到所述数字鉴相器。

权利要求

1.一种数字锁相环，包括：

一个具有采样时钟的采样单元；

一个用于产生数字表示的参考信号相位的相位获取单元；该参考信号相位以时钟脉冲边缘数的计数值表示；

一个具有第一输入用于从所述相位获取单元的输出接收或导出的数字信号的数字鉴相器，用以输出以系统周期数表示的相位差；

一个用于过滤所述数字鉴相器的输出的数字环路滤波器；

一个用于在所述数字环路滤波器的控制下产生输出信号的数字控制振荡器；和一个用于从所述数字控制振荡器的输出提供第二输入到所述数字鉴相器的数字反馈回路。

2.如权利要求1所述的数字锁相环，其中，所述数字反馈回路包括N除法器。

3.如权利要求2所述的数字锁相环，其中，所述数字鉴相器、数字滤波器、DCO和N除法器均以软件实现。

4.如权利要求3所述的数字锁相环，其中，所述相位获取单元以数字硬件实现。

5.如权利要求4所述的数字锁相环，还包括，以硬件实现的抽取器，位于所述相位捕获单元和数字鉴相器之间。

6.一种跟踪参考信号的方法，包括：

通过具有采样时钟的采样单元对参考信号采样；

产生数字表示的参考信号相位；该参考信号相位以时钟脉冲边缘数的计数值表示；

用数字控制振荡器生成输出信号；和

将所述数字控制振荡器的输出的数字相位与参考信号的数字表示进行比较，以产生用于数字控制振荡器的控制信号。

7.如权利要求6所述的方法，其中，以软件执行所述数字控制振荡器和所述数字控制振荡器的输出的数字相位的比较。

8.如权利要求7所述的方法，其中，使用抖动来改善在参考信号的相位的数字表示中采样点的量化噪声。

说明书

一种数字锁相环

技术领域

[0001] 本发明涉及一种数字锁相环，具体地说，涉及一种不具有物理反馈信号的数字锁相环(PLL)。

背景技术

[0002] 在PLL的设计中，关键的问题是鉴相器的设计，由于它包括限制PLL的性能的多种因素。典型的常规模拟PLL的构造如图1所示。在该图中，鉴相器确定了两个相位信号之间的差，一个是反馈信号，而另一个是参考信号。所述鉴相器的输出反馈到滤波段，例如，该滤波段可以仅为P型(比例)，但典型的是PI型(比例-积分)以提供给所谓的II型PLL。滤波器供应给控制振荡器，图1为一个压控振荡器或流控振荡器。由该控制振荡器产生的频率被分频并反馈到相位的输入。

[0003] 通常采用Black公式对这样的锁相环或PLL进行分析以便分析闭环的带宽、过冲量、峰值等等。

[0004] 模拟PLL具有许多限制，相对而言数字PLL拥有更好的性能。这是由数字PLL的不同特性产生的。在数字PLL中，相位信号被采样并用于控制数字控制振荡器或DCO。

[0005] 数字PLL具有许多优点，包括简单且精确的保存。如果没有可用的参考信号，数字PLL能使用它的当前的或历史的DCO设置以维持相同的输出频率，而在数字控制值上没有任何误差。数字PLL通常依靠其时钟信号的稳定性来实现于此，该信号将主要来自晶体振荡器。模拟PLL在它们的结构中有其它很少稳定的元件来依靠。

[0006] 数字PLL在10MHz级中不难提供极限的带宽，但这对于模拟PLL是很困难的。数字PLL要依靠于其时钟的稳定性。

[0007] 数字PLL能够处理超低的输入频率，比如1Hz。模拟PLL将在鉴相器、电荷泵等上引入许多噪声，而这些来自模拟元件的所有噪声将被折回到小的频带中。数字PLL的晶体的噪声也将被返回，并以绝对大小更低的被保持。典型的数字PLL许多地方看起来很像模拟PLL，如图2所示。采样单元把输入提供到鉴相器，而鉴相器依次地把信号提供到数字滤波器，DCO和频率合成器。然而，在采样处理过程中数字PLL易受到被附加到反馈信号上的额外的噪声的影响。

[0008] 美国专利号5,602,884、7,006,590、和5,905,388公开了一般的现有技术电路的例子。

发明内容

[0009] 根据本发明的第一个方面，这里提供了一种数字锁相环，所述数字锁相环包括：一个用于产生参考信号的相位的数字表示的相位获取单元；一个具有第一输入用于从所述相位获取单元的输出接收或导出的数字信号的数字鉴相器；一个用于过滤所述数字鉴相器的输出的数字环路滤波器；一个用于在所述数字环路滤波器的控制下产生输出信号的数字控制振荡器；和一个用于从所述数字控制振荡器的输出提供第二输入到所述数字鉴相器的数字反馈回路。

[0010] 根据本发明的另一个方面，提供了一种跟踪参考信号的方法，该方法包括产生参考信号的相位的数字表示；用数字控制振荡器生成输出信号；和将所述数字控制振荡器的输出的数字相位与参考信号的数字表示进行比较，以产生用于数字控制振荡器的控制信号。

附图说明

[0011] 现在，将结合所附参考的附图仅通过举例来更详细地描述本发明，其中：

[0012] 图1是传统模拟PLL的方框图；

[0013] 图2是传统数字PLL的方框图；

[0014] 图3是具有相位获取和所有数字环的数字PLL的方框图；和

[0015] 图4是具有以软件实现的数字环的数字PLL的方框图。

具体实施方式

[0016] 再次参考图2，频率合成器10的输出经过采样单元D-型触发器12到达鉴相器14的输入，该鉴相器14是具有正负输入的检测器。可以观察到来自频率合成器10的反馈信号实际上是DCO 16的输出的接近的微分(close derivative)。

[0017] 因此，能够产生相位反馈信号不作为实频率，但作为数字字，通过取得DCO相位(频率)值和乘/除它以在直接数学运算中把它映射到另一个相位(频率)，乘以一个(分)数，这与被一个分数除是一致的。如果如此操作，在PLL的输入上的相位比较必须利用来自获取输入信号的相位的块的信号来执行，并与反馈相位字相比较。

[0018] 实反馈信号的采样实际上不生成信息，而最多也只不过会增加噪声。由DCO产生的实信号从数字字域变为实物理信号域，并在信号再次变为数字字时被采样并返回为数字域。实际上，两个域的转换通常是为了使噪声误差尽可能减小而设计的。根据本发明的实施例，自从两个转换不再引入困难的设计问题，两个域转换就被完全删去，使得电路设计更为简单。取而代之的是该过程全部在数字领域操作，在该数字领域中许多操作可以简单且准确无误地实现。

[0019] 图3显示了一个全数字PLL。数字鉴相器14，N除法器18，数字滤波器20，和DCO16均易于通过软件或硬件或二者组合来实现，因此任何针对可测试性、速度、灵活性等的设计能被很好地优化。

[0020] 许多控制理论的文章描述了实环数学的设计，且指出其不是主要设计难点来源。参见，例如，锁相环：控制中心指南；Abramovitch，D美国控制年会论文集，2002；ISSN：
0743-1619，1卷，1-15页，在此引入其内容作为参考。

[0021] 由于图3所示的PLL现在完全在数字域中实现，因此可以避免上述问题。缺少物理反馈提供了更多的设计灵活性并且去掉了许多实现域过渡必需的块。这意味着在芯片、功率和设计工作上较少的不动产，而且，主要由于整体功率减少(降低了供给耦合问题)，其余块的性能稍微提高。

[0022] 然而，在此情况下的问题是相位获取块22的实现。相位获取块22的操作实际上很简单，并完全地取决于采样时钟和所有常规的数字电路运行的系统时钟之间的相关性。现在以不同的情况描述相位获取块的操作。

[0023] 1、假设两个时钟是相同的。在此情况下，检测每个采样时钟的输入边缘，相关划分的DCO相位是已知的。输入相位能被表示成计数值，该值依据复位后已经通过的时钟脉冲边缘数。当它获得输入相位并减去划分的DCO值，以便根据输入周期数产生所表示的相位差时则变得微不足道。

[0024] 2、假设采样时钟与系统时钟同步，但，例如，在10倍以上频率操作。为了在高时钟速度上具有尽可能小的电路体系以节约功率，是非常具有吸引力的。如果输入边缘到达，在采样边缘检测与在系统时钟周期检测再次相等，但现在具有单一的小数点。于是，代替检测系统周期3上的边缘，可以在系统周期2.7上检测输入，例如，这将等同于采样周期27。尽管数字系统在那个时刻没有直接产生DCO值，内插这些值以便及时在相同时刻找到输入和划分DCO的相位是简单的数学运算。对于DCO，内插是可能的，但是仅仅作为参考。因此，在特定时刻两个信号的相位是已知的，并且能够计算相位差。

[0025] 3、假设采样时钟与系统时钟不同步，而是在较高频率上运转并移位了(动态)部分采样时钟周期。注意这最后的例子，简单地观察小数的扩展是简单的任务。在先前的例子中，我们扩展检测边缘到系统周期2.7，例如当移位0.1个采样周期时，现在可能变为2.71。这是简单的数学运算。

[0026] 对于每个边缘，比较(减去)参考的单一边缘和数字反馈信号的相位是一件简单的事情。对于多个边缘使用或不用抽取进行这样的操作也是简单的。如果应用抽取，数字环更容易以软件实现，扩展了灵活性。这得到了图4所示的方框图。当然，抽取是简单的功能，而且低频信号也可以以软件来实现。

[0027] 在图4中，块30包括以软件实现的数字鉴相器14、数字滤波器20、DCO16、以及N除法器18。以硬件实现的频率合成器。输入块包括以硬件实现的DFF(D触发器)28，相位获取单元22，和抽取器24。

[0028] 图4包括能够增加性能的多个元件。然而，相位获取上值的精确性总是具有有限精度，由于采样处理引入了量化误差。抽取单元能否降低这种误差取决于采样时钟和采样信号之间的相关性，但总会有进入鉴相器的误差。

[0029] 可以使用抖动技术来改善采样点的量化噪声。

[0030] 同时，DCO 16可以携带足够的比特，以便它的相位误差在各种条件下可以被有效地表示为0，因此显示了极高分辨能力的潜力。反馈信号的鉴相器中的减法因此能给予相位误差一个极高的分辨率。不幸的是，来自采样信号端的误差传播接着决定了鉴相器实际执行相位减法的最终分辨率。因此需要在反馈信号或相位差上执行舍入，以表示误差的确切大小。