包括存储不同数量的位的存储单元的多位快闪存储器

摘要

一种快闪存储器件，包括每个单元均能储存不同位数的存储单元阵列。该快闪存储器件的页缓冲器电路包括多个页缓冲器，每个页缓冲器在存储单元的编程、擦除和读取操作期间运行。控制逻辑单元根据储存在相应存储单元中的位数控制页缓冲器的功能。

权利要求

1.一种快闪存储器件，包括：

存储单元阵列，包括能储存m位数据的第一类型存储单元和能储存n位数据的第二类型存储单元，其中n不等于m；

页缓冲器电路，包括适于在所述第一类型存储单元和所述第二类型存储单元的编程、擦除和读取操作中运行的多个页缓冲器；以及控制逻辑单元，适于根据每个页缓冲器是与所述第一类型存储单元相关联还是与所述第二类型存储单元相关联来确定由所述页缓冲器执行的相应功能；

其中，每个页缓冲器包括：多个锁存器，适于根据所述第一类型存储单元和所述第二类型存储单元当中的相应存储单元的数据储存容量，在编程和读取操作期间储存用于不同目的的数据。

2.根据权利要求1的快闪存储器件，其中，在所述控制逻辑单元的控制下，所述多个锁存器被选择性地连接至所述第一类型存储单元和所述第二类型存储单元。

3.根据权利要求1的快闪存储器件，其中，所述多个锁存器独立地与所述第一类型存储单元和所述第二类型存储单元接口。

4.根据权利要求1的快闪存储器件，其中，每个页缓冲器中的多个锁存器包括：第一锁存器和第二锁存器，具有基于所述第一类型存储单元和所述第二类型存储单元当中的相应存储单元的数据储存容量的可变数据储存功能。

5.根据权利要求4的快闪存储器件，其中，在对应于所述多个页缓冲器中的特定页缓冲器的两个存储单元的每一个均储存1位数据时，所述特定页缓冲器的第一锁存器储存所选存储单元的编程和读取数据，而所述特定页缓冲器的第二锁存器作为用于传送所述编程数据至所述特定页缓冲器的第一锁存器的高速缓存。

6.根据权利要求4的快闪存储器件，其中，当对应于所述多个页缓冲器中的特定页缓冲器的两个存储单元的每一个均储存1.5位数据时，所述特定页缓冲器的第一锁存器储存所述两个存储单元中的第一个的编程和读取数据，而所述特定页缓冲器的第二锁存器储存所述两个存储单元中的第二个的编程和读取数据。

7.根据权利要求4的快闪存储器件，其中，当对应于所述多个页缓冲器中的特定页缓冲器的两个存储单元的每一个均储存2位数据时，所述特定页缓冲器的第一锁存器储存所述两个存储单元中的第一个的编程和读取数据，而所述特定页缓冲器的第二锁存器读取和储存：在编程储存于所述特定页缓冲器的第一锁存器中的数据之前储存在存储单元中的第一个中的数据。

8.根据权利要求4的快闪存储器件，其中，当对应于所述多个页缓冲器中的特定页缓冲器的两个存储单元的每一个均储存2.5位数据时，所述特定页缓冲器的第一锁存器储存所述两个存储单元中的第一个的编程和读取数据，而所述页缓冲器的第二锁存器读取和储存：在编程储存于所述特定页缓冲器的第一锁存器中的数据之前储存在所述两个存储单元中的第二个中的数据。

9.根据权利要求4的快闪存储器件，其中，当对应于所述多个页缓冲器中的特定页缓冲器的两个存储单元的每一个均储存3位数据时，所述特定页缓冲器的第一锁存器储存所述两个存储单元中的第一个的编程和读取数据，而所述特定页缓冲器的第二锁存器读取和储存：在编程储存于所述特定页缓冲器的第一锁存器中的数据之前储存在所述两个存储单元中的第一个中的数据。

10.根据权利要求4的快闪存储器件，其中，当对应于所述多个页缓冲器中的特定页缓n

冲器的两个存储单元的每一个均储存2 位数据时，n是大于等于零的整数，所述特定页缓冲器的第一锁存器储存所述两个存储单元中的第一个的编程和读取数据，而所述特定页缓冲器的第二锁存器读取和储存：在编程储存于所述特定页缓冲器的第一锁存器中的数据之前储存在所述两个存储单元中的第一个中的数据。

11.根据权利要求1的快闪存储器件，其中，在每个页缓冲器中的多个锁存器包括：第一锁存器到第三锁存器，具有基于所述第一类型存储单元和所述第二类型存储单元当中的相应存储单元的数据储存容量的可变数据储存功能。

12.根据权利要求11的快闪存储器件，其中，当对应于所述多个页缓冲器中的特定页缓冲器的两个存储单元的每一个均储存1位数据时，所述特定页缓冲器的第一锁存器储存所选存储单元的编程和读取数据，而所述特定页缓冲器的第二锁存器作为用于传送所述编程数据至所述特定页缓冲器的第一锁存器的高速缓存。

13.根据权利要求11的快闪存储器件，其中，当对应于所述多个页缓冲器中的特定页缓冲器的两个存储单元的每一个均储存1.5位数据时，所述特定页缓冲器的第一锁存器储存所述两个存储单元中的第一个的编程和读取数据，所述特定页缓冲器的第二锁存器储存所述两个存储单元中的第二个的编程和读取数据，以及所述特定页缓冲器的第三锁存器作为用于传送所述编程数据至所述特定页缓冲器的所述第一锁存器和所述第二锁存器的高速缓存。

14.根据权利要求11的快闪存储器件，其中，当对应于所述多个页缓冲器中的特定页缓冲器的两个存储单元的每一个均储存2位数据时，所述特定页缓冲器的第一锁存器储存所述两个存储单元中的第一个的编程和读取数据，所述第二锁存器读取和储存：在编程储存于所述特定页缓冲器的第一锁存器中的数据之前储存在所述两个存储单元中的第一个中的数据，以及所述第三锁存器作为用于传送所述编程数据至所述特定页缓冲器的所述第一锁存器的高速缓存。

15.根据权利要求11的快闪存储器件，其中，当对应于所述多个页缓冲器中的特定页缓冲器的两个存储单元的每一个均储存2.5位数据时，所述特定页缓冲器的第一锁存器储存所述两个存储单元中的第一个的编程和读取数据，所述特定页缓冲器的第二锁存器储存所述两个存储单元中的第二个的编程和读取数据，以及所述特定页缓冲器的所述第三锁存器储存用于区分在所述特定页缓冲器的所述第一锁存器和所述第二锁存器中储存的编程数据的数据。

16.根据权利要求11的快闪存储器件，其中，当对应于所述多个页缓冲器中的特定页缓冲器的两个存储单元的每一个均储存3位数据时，所述特定页缓冲器的所述第一锁存器储存所述两个存储单元中的第一个的编程和读取数据，所述特定页缓冲器的第二锁存器读取和储存：在编程储存于所述两个存储单元中的第一锁存器中的数据之前储存在所述两个存储单元中的第一个中的数据，以及所述特定页缓冲器的第三锁存器作为用于传送所述编程数据至所述特定页缓冲器的所述第一锁存器的高速缓存。

17.根据权利要求11的快闪存储器件，其中，当对应于所述多个页缓冲器中的特定页缓冲器的两个存储单元的每一个均储存2n位数据时，所述特定页缓冲器的第一锁存器储存所述两个存储单元中的第一个的编程和读取数据，所述特定页缓冲器的第二锁存器读取和储存：在编程储存于所述特定页缓冲器的第一锁存器中的数据之前储存在所述两个存储单元中的第一个中的数据，以及所述特定页缓冲器的第三锁存器作为用于传送所述编程数据至所述特定页缓冲器的第一锁存器的高速缓存。

18.根据权利要求1的快闪存储器件，其中，对应于每个页缓冲器的存储单元的类型由一个或多个熔丝的状态或由储存在所述快闪存储器件中的一个或多个寄存器中的数据指示。

19.根据权利要求1的快闪存储器件，其中，所述存储单元阵列包括：多个存储块，每个存储块包括多个页，并且连接至每个页缓冲器的存储单元的数量和类型以逐个存储块为基础或者基于大于单个存储块的单位变化。

20.根据权利要求19的快闪存储器件，其中，每个存储块包括连接到至少两个或更多个适于彼此储存不同位数的存储单元的位线。

n

21.根据权利要求19的快闪存储器件，其中每个块包括2 页，其中n是大于等于零的整数。

22.根据权利要求20的快闪存储器件，其中，所述位线连接到至少一个适于储存2n位数据的存储单元，其中n是大于等于零的整数。

23.根据权利要求20的快闪存储器件，其中，所述位线连接到适于储存不等于2的幂的数量的位的存储单元。

24.根据权利要求20的快闪存储器件，其中，所述位线连接到虚拟单元。

25.根据权利要求20的快闪存储器件，其中，所述位线连接到根据每个存储块中的页n

数是2 的条件而变化的多个存储单元，其中n是大于等于零的整数。

26.根据权利要求20的快闪存储器件，其中，在至少一个存储块中的位线连接到等于n

2 的数量的存储单元，n为大于等于零的某个整数，以及所述至少一个存储块具有多个页，n

所述多个页的页数可不受页数为针对某个整数n的2 的限制而变化。

27.根据权利要求20的快闪存储器件，其中，每个存储块包含相同类型和数量的存储单元。

28.根据权利要求1的快闪存储器件，其中，所述第一类型存储单元和所述第二类型存储单元是NAND快闪存储单元。

29.根据权利要求1的快闪存储器件，其中，所述第一类型存储单元和所述第二类型存储单元是NOR快闪存储单元。

说明书

包括存储不同数量的位的存储单元的多位快闪存储器

技术领域

[0001] 本发明的实施例通常涉及半导体存储器件。更具体而言，本发明的实施例涉及多位快闪存储器件。

[0002] 本申请要求于2006年10月26日提交的韩国专利申请第2006-104611号的优先权，在此引入公开的全部作为参考。

背景技术

[0003] 半导体存储器件大致可分为两类：易失性和非易失性半导体存储器件。易失性半导体存储器件通常具有比非易失性半导体存储器件高的工作频率，但是它们在与外部电源断开时会丢失所存储的数据。另一方面，非易失性存储器件趋向于比易失性半导体存储器件运行得慢，但是即使在与外部电源断开时仍然可以保持所存储的信息。由于能在没有外部供电的情况下保持所存储的数据，所以非易失性存储器件一般包括在电源受限或者电源可能会意外断开的设备中，诸如在便携式电子设备中。

[0004] 存在许多不同种类的非易失性存储器件，例如，包括掩蔽只读存储器(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、和电可擦除可编程ROM(EEPROM)。然而，不幸的是，更新存储在MROM、PROM和EPROM中的数据相对困难。结果，这些类型的存储器在下面应用中很实用：在所述应用中，如果有的话，也很少更新数据。相比之下，由于EEPROM允许编程者使用电读取、编程和擦除处理频繁地更新数据，所以它们通常被采用在广泛的应用中。

[0005] 一种尤其普及的EEPROM形式是快闪存储器。相对于其它类型EEPROM，快闪存储器至少由于其高集成度、低功耗和高抗物理震动性而非常普及。因为这些和其它优点，研究人员继续贡献大量资源来进一步开发快闪存储器技术。作为相对近期发展的例子，研究人员通过设计能存储多于一位的快闪存储单元来寻求增加快闪存储器的集成密度。这样的存储单元一般称为多级单元(MLC)或多位单元。

[0006] 类似于一位快闪存储单元，多级单元存储与不同的阈值电压状态有关的数据。术语“阈值电压状态”在此指落入特定的相应阈值电压分布中的快闪存储单元的阈值电压的状态。例如，图1和2示意出定义单位快闪存储单元和多位快闪存储单元的阈值电压状态的多种阈值电压分布。具体地，图1示出1位、2位和4位快闪存储单元的不同阈值电压分布，图2示出1.5位、2.5位和3位快闪存储单元的不同阈值电压分布。

[0007] 参考图1，一位快闪存储单元储存与标识为“1”和“0”的两个不同阈值电压分布有关的数据。当一位快闪存储单元具有在标识为“1”的阈值电压分布中的阈值电压状态(即阈值电压状态“1”)时，该一位快闪存储单元储存逻辑“1”。否则，当一位快闪存储单元具有在标识为“0”的阈值电压分布中的阈值电压状态(即阈值电压状态“0”)时，该一位快闪存储单元储存逻辑“0”。

[0008] 类似地，通过采用在标识为“11”、“10”、“00”和“01”的相应阈值电压分布中的不同阈值电压状态，两位存储单元可以储存“11”、“10”、“00”和“01”。同样，4位、1.5位、2.5位和3位存储单元可以储存与图1和2所示的阈值电压分布有关的数据。

[0009] 如图1和2所示，随着阈值电压分布的数量增加，相邻阈值电压分布趋于通过更小的余量来隔开。因此，设计为储存更多位的快闪存储单元趋向更易受编程和检测错误的影响。例如，如果在相邻阈值电压分布之间具有较小余量的快闪存储单元的浮置栅中产生漏电流，则很可能存储单元阈值电压中的相应转换会导致存储单元的阈值电压状态的改变。

[0010] 此外，当在形成多位单元的工艺条件、所选择字线的电压电平、多位单元的运行电压或多位单元的温度发生变化时，由于多位单元的小间隔阈值电压分布会使发生检测或编程错误变得更加可能。由于多位快闪存储单元相对较低的可靠性，所以单位快闪存储器比多位快闪存储器更加普及。

[0011] 然而，随着快闪存储器件持续增加，一些系统设计师已发现创建可以交替使用多位和单位快闪存储器件的系统元件是有益的。例如，设计能够对单位快闪器件或多位快闪器件中的数据编程或读取的页缓冲器电路是有用的。历史上，大部分页缓冲器电路已经发展为专用于单位或多位快闪存储器件。然而，一些当前器件设计得更为灵活。

[0012] 例如，近来，已经发展出复合型快闪存储器件。复合型快闪存储器件包括单位和多位存储单元或是能储存不同数量的位的多位存储单元。作为例子，一些器件已经发展为以其中使用存储器件来储存不同数量的位的不同模式工作。例如，多位快闪存储器可以以其中每个存储单元存储一位数据的单位模式或以每个存储单元存储多于一位的数据的多位模式工作。可以例如根据一个或多个熔丝的状态来改变多位快闪存储器件的模式。

[0013] 不幸地，快闪存储器件的页缓冲技术还没有发展到与复合或多位模式快闪存储器件的需求保持同步。所以，可能不得不在复合型快闪存储器件中使用多个不同类型的页缓冲器或根据多位快闪存储器件的模式而可能不得不使用不同的页缓冲器。不幸地，对多个页缓冲器的需要趋于增加快闪存储器件的芯片尺寸。

发明内容

[0014] 根据本发明实施例，快闪存储器件包括存储单元陈列、页缓冲器电路和控制逻辑单元。该存储单元阵列包括能够储存m位数据的第一类型存储单元和能够储存n位数据的第二类型存储单元，其中n不等于m。该页缓冲器电路包括多个适于在第一类型存储单元和第二类型存储单元的编程、擦除和读取操作中运行的页缓冲器。该控制逻辑单元适于根据每个页缓冲器是与第一类型存储单元还是与第二类型存储单元相关联来确定由该页缓冲器执行的相应功能。每个页缓冲器包括多个锁存器，适于根据在第一类型存储单元和第二类型存储单元当中的相应存储单元的数据存储能力，在编程和读取操作期间为了不同的目的而储存数据。

附图说明

[0015] 下面根据附图描述本发明的实施例。整个附图中，相同参考数字指示相同的示范性单元、部件和步骤。在附图中：

[0016] 图1和2是说明快闪存储单元的阈值电压分布的曲线图；

[0017] 图3是说明根据本发明一个实施例的快闪存储器件的存储单元阵列的结构的框图；

[0018] 图4示出图3所示的构成NAND串的存储单元的典型构造；

[0019] 图5和6说明根据本发明一个实施例的快闪存储器件中的存储单元储存能力变化的例子；

[0020] 图7是说明根据本发明一个实施例的快闪存储器件的构造的框图；

[0021] 图8是说明图7所示的页缓冲器PB的示意结构的框图；

[0022] 图9是说明图7所示的页缓冲器PB的详细结构的电路图；

[0023] 图10说明与包括在图7至9所示的页缓冲器PB中的第一锁存器和第二锁存器相关联的功能；

[0024] 图11示出储存2.5位数据的快闪存储单元、或累积储存5位数据的一对存储单元的阈值电压分布图；

[0025] 图12示出与图7所示快闪存储器件中的6级MLC编程操作的第四阶段对应的阈值电压变化；

[0026] 图13是示出图7所示快闪存储器件中的6级MLC编程操作的第四阶段的流程图；

[0027] 图14是示出根据发明另一个实施例的快闪存储器件的构造的框图；

[0028] 图15是说明图14所示页缓冲器PB’的示意结构的框图；

[0029] 图16是说明图14所示页缓冲器PB’的详细结构的电路图；

[0030] 图17说明与包括在图14至16所示页缓冲器PB’中的第一至第三锁存器有关的功能；

[0031] 图18示出与图14所示快闪存储器件中的6级MLC编程操作的第四阶段对应的阈值电压变化；和

[0032] 图19是示出图14所示快闪存储器件中的6级MLC编程操作的第四阶段的流程图。

具体实施方式

[0033] 下面参考相应附图介绍本发明的典型实施例。这些实施例作为教导例子。本发明的实际范围由后面的权利要求限定。

[0034] 根据本发明所选实施例的包括在快闪存储器件中的存储单元的数据保持特征可以根据用户需要而以不同的模式来建立。例如，数据保持特征可以通过设定(多个)熔丝的(多个)状态或通过在一个或多个寄存器中储存数据来建立。控制逻辑单元接着运行，根据由(多个)熔断器或(多个)寄存器所指示的数据保持特征来控制由页缓冲器电路的页缓冲器中的锁存器执行的功能。因而，该器件能在不改变页缓冲器结构的情况下，甚至在每个存储单元中储存的位数变化时，在所选择的存储单元中进行编程、读取和擦除操作。

[0035] 图3是说明根据发明实施例的快闪存储器件的存储单元阵列120的结构的框图，而图4示出图3所示的构成NAND串的存储单元的典型构造。图3和4典型地示出包括至少两种存储单元(例如，存储不同位数的存储单元)的多位NAND快闪存储器件的结构特征。然而，该NAND快闪存储器件是作为教导例子描述。换句话说，本发明的不同方面通过不同类型的快闪存储器件来体现，例如，NOR多位快闪存储器件。

[0036] 参考图3和4，存储单元阵列120包括多个存储块BK1至BKn。每个块包括32、64、128或256页，每页储存512字节数据。

[0037] 图3更详细说明了块BK1至BKn中的块121的结构。块BK1至BKn中的每块都与块121类似。每个NAND串包括某一数量的存储单元，例如，22、23、24、43、44、45、52等。包括在每个NAND串中的存储单元根据可以储存的位数而可以彼此具有不同类型。例如，标识为M1、M2和M3的存储单元可以彼此储存不同的位数。包括能储存不同位数的存储单元的NAND串在下文中称为复合NAND串。类似地，像由复合NAND串构成的存储单元阵列120这样的存储单元阵列被称为复合存储单元阵列。

[0038] 在NAND快闪存储器件中，编程和读取操作一般以页为单位进行，而擦除操作以包括多个页的块为单位来执行。从而，每个块中的页数在快闪存储器件的调节操作中被认为n是很重要的。当今大多数快闪存储器件的制造商基于一单位存储单元储存2 位的情况来n
生产快闪存储器产品。相应地，通常参照储存2 位的存储单元来定义快闪存储器件的产品n
规范和文件系统的控制策略。结果，当每个块中的页数是某整数值n时的2 时，在不修改的情况下使用传统控制策略可能是可以的。从而，即使在NAND串的每个单元具有可变数量n
的位时，为了与传统控制策略等保持一致而可能期望每个块包含2 页。所以，通过调整存储单元数量和每个单元的位数构造图3中所示的NAND串，以便在相应块中的页数等于n为n n
某整数时的2。这样，不必为了每块的总页数等于2，而使每个NAND串中的存储单元数量n
一定等于n为某整数时的2。

[0039] 在图3所示的复合NAND串中，标识为M1的存储单元的每个存储单元储存不等于nn为某整数时的2 的某一数量的位。例如，这些存储单元可以储存1.5、2.5或3位数据。标识为M1的存储单元被称为第一类型存储单元。标识为M2的存储单元的每个存储单元储存n
n为某整数时的2 位数据，并且被称为第二类型存储单元。例如，第二类型存储单元可以储存1或2位数据。标识为M3的存储单元是不储存数据的虚拟单元，并且被称为第三类型存储单元。在复合NAND串中，大多数存储单元是第一类型存储单元M1，余下的存储单元是第二类型存储单元M2或第三类型存储单元M3。第二类型存储单元M2或第三类型存储单元M3可排列在具有弱编程特定的位置上。

[0040] 例如，如图4所示，其中一个块包括64页，一个复合NAND串包括22个存储单元，20个存储单元可以是每个储存1.5位数据的第一类型存储单元M1，余下的两个存储单元的每个可以是储存1位数据的第二类型存储单元M2。这种情况下，第二类型存储单元M2可以设置在连接至NAND串的上部字线和下部字线上，在此，编程性能同该NAND串中的其它存储单元的编程性能比较可能是相对不稳定的。

[0041] 在设计快闪存储器中，研究人员根据使用快闪存储器件的应用而趋于改变每个单元的位数。例如，在需要相对高的精确度的应用中，设计师一般每个单元使用较少的位(例如，1或1.5位)。另一方面，在需要相对较低精确度的地方，可以使用储存较多位(例如，2或3位)的存储单元。

[0042] 之后将介绍，根据本发明的不同实施例的快闪存储器件在不改变或修改页缓冲器结构的情况下进行编程、读取和擦除操作，即使储存在每个存储单元中的位数变化也是如此。在这样的快闪存储器件中，可以改变每个单元、串、页和块的位数。

[0043] 图5和6说明根据本发明一个实施例的快闪存储器件中的存储单元储存容量变化的例子。特别地，根据块121介绍图5和6的例子。

[0044] 参考图5和6，每个复合NAND串至少包括两类存储单元(例如，能储存不同位数的存储单元)。例如，根据一个或多个熔丝的状态或储存在一个或多个寄存器中的数据，每个存储单元中储存的位数可以变化。例如，复合NAND串可以由每个储存1位数据(即2级SLC)的存储单元、和每个储存1.5位数据(即3级SLC)的存储单元构成。在复合NAND串中，每个储存1位(即2级)的存储单元可被修改为储存1.5位(3级)或2位(4级)。类似地，每个储存1.5位(即3级)的存储单元可修改为储存2.5位(6级)或3位(8级)。
每个存储单元的不同位数(例如，与(多个)熔丝或寄存器状态有关)之间的转换可以例如使用图7中所示的控制逻辑单元190来控制。

[0045] 可在诸如块121之类的单个块上或在诸如图6中所示的单元122和123之类的多个块上进行这样的转换。包括在每个块的复合NAND串中的存储单元的数量和复合比率可基于单个块或基于多个存储块(例如单元122和123)变化。随着存储块BK1至BKn中的复合NAND串之间的构造差别，不同存储块中的页数也可以变化。然而，在根据本发明不同实施例的快闪存储器件中，可使用单个页缓冲器电路150进行编程、读取和擦除操作。

[0046] 图7是说明根据本发明一个实施例的快闪存储器件100的构造的框图。参考图7，快闪存储器件100是包括以双锁存器结构配置的页缓冲器电路150的多位快闪存储器件。

[0047] 参考图7，快闪存储器件100包括存储单元阵列120、行解码器(X-Dec)130、位线选择与偏置电路140、页缓冲器电路150、页缓冲解码器180、和控制逻辑单元190。存储单元阵列120具有和如图3至5中所示的相同的结构。

[0048] 通过行解码器130选择和驱动存储单元阵列120的行。通过控制逻辑单元190来控制位线选择与偏置电路140以选择存储单元阵列120的位线的子集。通过位线选择与偏置电路140选择的位线电性连接至页缓冲器电路150。

[0049] 页缓冲器电路150由控制逻辑单元190调节，其根据操作模式用作编程驱动器或检测放大器。例如，页缓冲器电路150在读取操作期间用作检测放大器，在编程操作期间用作编程驱动器。页缓冲器电路150包括分别对应于位线或位线对的多个页缓冲器PB。每个页缓冲器PB包括两个锁存器。如下文描述，即使当存储单元、每个存储单元的位、或一个存储块中的页的数量改变时，页缓冲器PB也可用于执行编程、读取和擦除操作。

[0050] 例如，页缓冲器电路150可用于在能储存不等于其中n为任意整数的2n的某一数量的位的存储块中储存数据。从而，包括在每个页缓冲器PB中的锁存器根据可储存在存储单元中的位数而每个定义它们各自的功能(例如，储存之前已经编程的数据、储存当前正在编程的数据、储存随后将要编程的数据等等)。锁存器的这些功能通过控制逻辑单元190例如根据一个或多个熔丝的(多个)状态或者储存在一个或多个寄存器中的数据来确定。在下面将参考图10进行具体解释每个页缓冲器PB执行的功能。

[0051] 图8是说明图7所示的页缓冲器PB的示意结构的框图，图9是说明图7所示的页缓冲器PB的具体结构的电路图。

[0052] 参考图8和9，页缓冲器PB包括两个锁存器，例如，第一锁存器51和第二锁存器52。第一锁存器51和第二锁存器52分别通过第一节点N1和第二节点N2而选择性地连接至数据交叉总线。在控制逻辑单元190的控制下可调整连接至数据交叉总线的锁存器数量。提供数据交叉总线来进行页缓冲器电路150和位线之间(或换句话说，页缓冲器电路
150和位线选择与偏置电路140之间)的数据接口操作。运行位线选择与偏置电路140用耦合至第一存储单元Cell-1的位线对BLe1和BLo1和耦合至第二存储单元Cell-2的位线对BLe2和BLo2来选择性地连接数据交叉总线。同时，通过数据线DL将第一锁存器51连接至数据IO总线。数据IO总线提供页缓冲器电路150和外部系统(或主机)之间的数据接口。

[0053] 图10说明与包括在图7至9所示的页缓冲器PB中的第一锁存器51和第二锁存器52有关的功能。

[0054] 参考图10，储存在相应存储单元中的位数决定第一锁存器51和第二锁存器52的功能。第一锁存器51和第二锁存器52可以连接至与第一存储单元Cell-1和第二存储单元Cell-2两者对应的位线对BLe1/BLo1和BLe2/BLo2，或者连接至与第一存储单元Cell-1和第二存储单元Cell-2之一对应的位线对BLe1/BLo1或BLe2/BLo2。第一锁存器51和第二锁存器52之间的互连和第一锁存器51和第二锁存器52执行的功能由控制逻辑单元190根据储存在相应存储单元中的位数(例如，通过熔丝或寄存器的状态所指示的)来确定。

[0055] 作为例子，当存储单元Cell-1和Cell-2的每个储存1位数据(即关于2个阈值电压分布)时，第一锁存器51用于进行第一存储单元Cell-1和第二存储单元Cell-2之一的编程或读取操作，而第二锁存器52用作储存下一个将编程的数据的高速缓存。由第一锁存器51保持的数据通过其相应位线(即连接至第一存储单元Cell-1和第二存储单元Cell-2之一的偶位线或奇位线)来编程。通过第一锁存器51读出编程的数据。另一方面，在存储单元Cell-1和Cell-2的每个储存1.5位数据时，即，在两个存储单元共同地储存3位数据时，第一锁存器51用于进行第一存储单元Cell-1的编程或读取操作，而第二锁存器52用于进行第二存储单元Cell-2的编程或读取操作。储存1位或1.5位数据的存储单元将称为单位存储单元。

[0056] 现在针对相应存储单元储存2位数据(即，关于4个阈值电压分布)、2.5位数据(即，关于6个阈值电压分布)、或3位数据(即，关于8个阈值电压分布)的情况描述锁存器的功能。第一锁存器5 1用于第一存储单元Cell-1和第二存储单元Cell-2之一的编程或读取操作，而第二锁存器52用于从第一存储单元Cell-1或第二存储单元Cell-2读取正好在由第一锁存器51进行编程操作之前已经编程的数据。

[0057] 多位编程操作通常包括多个编程步骤或周期。结合先前编程的结果和目前要编程的数据来执行每个编程步骤。一旦通过第二锁存器52读取先前编程的结果，将装载在第一锁存器51中的编程数据(即，目前要编程的数据)写入到其相应存储单元中。储存2、2.5、或3位的存储单元称为多位存储单元。相应单位存储单元每个储存2位数据时的第一锁存器51和第二锁存器52的功能也可以应用于相应单位存储单元储存更多位数据(例如4、8或16位数据)时。

[0058] 现在描述使用页缓冲器电路150进行的编程操作。如上所述，页缓冲器电路150的每个页缓冲器PB中的锁存器功能会根据储存在相应存储单元中的位数变化。

[0059] 图11说明能储存2.5位数据(即关于6个阈值电压分布)的快闪存储单元的阈值电压分布。一对这样的快闪存储单元能用于储存5位数据。图11典型地示出了初始可由两个存储单元设定的数据状态1/1、1/0、0/1、和0/0中的数据状态1/1的不同编程步骤中的阈值电压分布。参考图10和11，现在描述当编程2.5位数据(即6级)到一个单元存储单元中时的页缓冲器的操作。

[0060] 图12示出与图7所示的快闪存储器件中的6级MLC编程操作的第四阶段对应的阈值电压的变化，图13是示出6级MLC编程操作的第四阶段的流程图。图12和13说明由具有双锁存器结构的页缓冲器电路150执行的6级MLC编程操作。执行该6级MLC编程操作以在一个存储单元中储存2.5位数据，和在一对存储单元中储存5位数据。因此，图12和13说明在两个存储单元(例如，第一储单元Cell-1和第二存储单元Cell-2)中的阈值电压和编程特征的变化。

[0061] 参考图12，该6级MLC编程操作的第四阶段包括四个编程步骤。在第一步骤中，处于在数据状态‘4’中的第一存储单元Cell-1的阈值电压，移动到数据状态‘6’(见，标识为‘1’的箭头)。在第二步骤中，处于在数据状态‘3’中的第一存储单元Cell-1的阈值电压，移动到数据状态‘5’(见，标识为‘2’的箭头)。在第三步骤中，处于在数据状态‘2’中的第二存储单元Cell-2的阈值电压，移动到数据状态‘6’(见，标识为‘3’的箭头)。在第四步骤中，处于在数据状态‘1’中的第二存储单元Cell-2的阈值电压，移动到数据状态‘5’(见，标识为‘4’的箭头)。

[0062] 如图8和9所示，包括两个锁存器的页缓冲器PB连接到两个存储单元Cell-1或Cell-2。第一锁存器51和第二锁存器52执行第一存储单元Cell-1和第二存储单元Cell-2每个的编程和读取操作。在利用双锁存器页缓冲器电路150执行图12中所示的编程序列过程中，需要四个编程时段和四个编程验证时段。如后所述，可使用每个页缓冲器(例如，图14的PB’)包括三个锁存器的改进的页缓冲器电路(见，例如，图14中的元件250)，通过具有一个编程时段和四个编程验证时段的缩短的进程来完成第一存储单元Cell-1和第二存储单元Cell-2的编程操作。

[0063] 参考图13，第一存储单元Cell-1运行在图12所示的第一步骤和第二步骤中。第二存储单元Cell-2运行在图12所示的第三步骤和第四步骤中。由包括两个锁存器51和52的单个页缓冲器PB执行第一存储单元Cell-1和第二存储单元Cell-2的编程操作。类似于图8或9示出的，构造图13的方法中使用的每个页缓冲器PB。

[0064] 在下面的描述中，通过括号(S××××)表示示范性方法步骤，以使它们同示范性特征或元件区分开来。

[0065] 在图13的方法中，图12中所示的第一步骤通过装载编程数据到第一锁存器51中开始编程第一存储单元Cell-1(S1000)。然后，通过第二锁存器52从第一存储单元Cell-1读出数据状态‘4’(S1100)。接着，参照步骤S1100中读出数据状态‘4’的结果将数据状态‘4’编程至数据状态‘6’，并且验证编程数据状态‘6’的结果(S1200)。通过第一锁存器51重复步骤S1200的编程和验证操作，直到第一存储单元Cell-1中数据状态‘4’成功地编程至数据状态‘6’为止。

[0066] 随后，在执行图12中所示的用于编程第一存储单元Cell-1的第二步骤时，通过第二锁存器52从第一存储单元Cell-1读出数据状态‘3’(S1300)。此后，参照在步骤S1000中装载的数据和在步骤S1300中读取数据状态‘3’的结果将数据状态‘3’编程至数据状态‘5’，并且验证编程的结果(S1400)。通过第一锁存器51重复步骤S1400中的编程和验证操作，直到第一存储单元Cell-1中数据状态‘3’成功地编程至数据状态‘5’为止。

[0067] 下一步，在执行图12中所示的用于第二存储单元Cell-2的第三步骤中，装载编程数据到第一锁存器51(S1500)。当编程第一存储单元Cell-1时一般初始化第二锁存器52。此后，通过第二锁存器52从第二存储单元Cell-2读出数据状态‘2’(S1600)。下一步，参照在步骤S1500中装载的数据和在步骤S1600中读取数据状态‘2’的结果将数据状态‘2’编程至数据状态‘6’，并且验证编程的结果(S1700)。通过第一锁存器51重复步骤S1700的编程和验证操作，直到第二存储单元Cell-2中数据状态‘2’成功地编程至数据状态‘6’为止。

[0068] 下一步，在执行图12中所示的用于第二存储单元Cell-2的第四步骤中，第二锁存器52被复位至处于编程禁止状态(S1800)。从而，通过第一锁存器51将数据状态‘1’编程至数据状态‘5’，并且验证编程的结果(S1900)。通过第一锁存器51重复步骤S1900中的编程和验证操作，直到第二存储单元Cell-2中数据状态‘1’成功地编程至数据状态‘5’为止。

[0069] 由控制逻辑单元190确定用于实施图12的编程过程的第一至第四步骤的第一锁存器51和第二锁存器52的功能。根据储存在相应存储单元(例如，由熔丝的状态或者储存在寄存器中的数据所指示的)中的位数，由控制逻辑单元190确定锁存器51和52的功能。每个单元的位数可以是或者可以不是2的幂。

[0070] 更具体地，每个单元的位数定义分配给每个NAND串的存储单元的数量和分配给每个块的页数。尽管分配给NAND串的存储单元的数量可以是2的幂之外的数值，但是分配给每个块的页数可以调整为2的幂。因此，在其中不包括额外电路的传统快闪存储器件中使用页缓冲器电路150是可能的。

[0071] 可以如此构造快闪存储器件100以便不同的存储块具有不同的页数。可以根据一个或多个熔丝的状态或者储存在一个或多个寄存器的数据估算每个存储块中的页数。从而，为了执行适于分配给每个页缓冲器PB的页数的编程或擦除操作，可以通过调整页缓冲器电路150中的锁存器功能来运行快闪存储器件100。因此，页缓冲器电路150可以正常地用于执行针对不同类型的存储单元的编程和读取操作。

[0072] 图14是示出根据发明另一个实施例的快闪存储器件200的构造的框图。快闪存储器件200是包括具有三重锁存器结构的页缓冲器电路250的多位快闪存储器件。

[0073] 参考图7，快闪存储器件200与页缓冲器电路100基本相同，除了页缓冲器电路250的结构。从而，为避免重复不再进一步描述，类似的参考数字用于类似的元件。

[0074] 图15是说明图14所示的页缓冲器PB’的示意结构的框图，图16是详细说明缓冲器PB’的电路图。

[0075] 参考图14至16，页缓冲器PB’包括三个锁存器，即第一锁存器51、第二锁存器52和第三锁存器53。由控制逻辑单元190根据储存在相应存储单元中的位数来确定锁存器51至53执行的功能。一般由控制逻辑单元190例如根据一个或多个熔丝的(多个)状态或储存在一个或多个寄存器中的数据来确定和设置关于每个单元的位数的信息。控制逻辑单元190利用所设置的信息确定锁存器51至53的功能。根据一个或多个存储块的锁存器
51至53的功能。第一锁存器51至第三锁存器53分别通过相应的第一节点N1和第二节点N2选择地连接至数据交叉总线。可通过控制逻辑单元190调节连接至数据交叉总线的锁存器的数量。数据交叉总线提供页缓冲器电路150和位线之间，或页缓冲器电路150和位线选择与偏置电路140之间的接口。运行位线选择与偏置电路140来选择地用耦合至第一存储单元Cell-1的位线对BLe1和BLo1和耦合至第二存储单元Cell-2的位线对BLe2和BLo2连接数据交叉总线。同时，通过数据线DL将第一锁存器51和第三锁存器53连接至数据IO总线。数据IO总线提供页缓冲器电路150和外部系统(或主机)之间的数据接口。由连接至数据IO总线的第一锁存器51和第二锁存器53进行的数据输入/输出操作彼此独立。从而，在多位编程操作期间协助进行高速缓存编程操作是可能的。

[0076] 图17说明与包括在图14至16所示的页缓冲器PB’中的第一锁存器51至第三锁存器53有关的功能。

[0077] 参考图17，储存在与页缓冲器PB’对应的存储单元中的位数确定第一锁存器51至第三锁存器53的功能。第一锁存器51至第三锁存器53可分别连接至分别与第一存储单元Cell-1和第二存储单元Cell-2对应的位线对BLe1/BLo1和BLe2/BLo2，或者连接至与第一存储单元Cell-1和第二存储单元Cell-2之一对应的位线对BLe1/BLo1或BLe2/BLo2。第一锁存器51至第三锁存器53之间的互连和由第一锁存器51至第三锁存器53执行的功能由控制逻辑单元190根据储存在相应存储单元中的位数(即，根据熔断选项或寄存器设置的结果)确定。

[0078] 作为例子，在单元存储单元储存1位数据(即2级)时，第一锁存器51用于执行第一存储单元Cell-1和第二存储单元Cell-2之一的编程或读取操作，而第二锁存器52用作储存下一个要编程的数据的高速缓存。由第一锁存器51保持的数据通过其相应位线(即连接至第一存储单元Cell-1和第二存储单元Cell-2之一的偶序位线或奇序位线)而被编程。通过第一锁存器51读出编程的数据。另一方面，在单元存储单元储存1.5位数据(即关于3个阈值电压分布)时，即两个存储单元共同地储存3位数据时，第一锁存器51用于执行第一存储单元Cell-1的编程或读取操作，而第二锁存器52用于执行第二存储单元Cell-2的编程或读取操作。第三锁存器53用作储存下一步要编程的数据的高速缓存。储存1位或1.5位数据的存储单元可以称为单位存储单元。

[0079] 现在将针对对应存储单元储存2位数据(即关于4个阈值电压分布)、或3位数据(即关于8个阈值电压分布)的情况描述锁存器51至53的功能。第一锁存器51用于第一存储单元Cell-1和第二存储单元Cell-1之一的编程或读取操作，而第二锁存器52用于从第一存储单元Cell-1或第二存储单元Cell-2读取正好在由第一锁存器51进行编程操作之前编程的数据。第三锁存器53用作储存下一步要编程的数据的高速缓存。

[0080] 多位编程操作通常包括多个编程步骤或周期。结合先前编程的结果和目前要编程的数据来执行每个编程步骤。一旦通过第二锁存器52读取先前编程的结果，将装载在第一锁存器51中的编程数据(即目前要编程的数据)编程到相应存储单元中。储存多位(例如，2、2.5、或3位)的存储单元称为多位存储单元。在此，在相应存储单元储存2位数据时与第一锁存器51和第二锁存器52有关的功能也可以应用在相应存储单元储存更多位数据(例如，4、8、或16位数据)时。

[0081] 下面描述当储存2.5位数据(即关于6个阈值电压分布)时与锁存器51至53有关的功能。更具体地，描述当在一对2.5位存储单元中储存5位数据时与锁存器51至
53有关的功能。开始，运行第一锁存器51和第二锁存器52来储存要编程到第一存储单元Cell-1和第二存储单元Cell-2中的数据。在此期间，运行第三锁存器53来从一个或两个被编程的页读取数据。接着，参照由第三锁存器53读取的先前编程结果和储存在第一锁存器51和第二锁存器52的数据，利用储存在第一锁存器51和第二锁存器52的数据执行编程操作。通过第一锁存器51和第二锁存器52同时进行第一存储单元Cell-1和第二存储单元Cell-2的编程操作。也通过第一锁存器51和第二锁存器52读出编程数据。储存在第三锁存器53中的数据用于区分储存在第一锁存器51和第二锁存器52中的数据。将参考图18和19具体描述通过三重锁存器结构的页缓冲器电路250执行的6级MLC编程操作。

[0082] 图18示出与图14所示的快闪存储器件中的6级MLC编程操作的第四阶段对应的阈值电压的变化，图19是6级MLC编程操作的第四阶段的流程图。图18和19说明由图14至图16所示的具有三重锁存器结构的页缓冲器电路250执行的6级MLC编程操作。执行6级MLC编程操作来在一个存储单元中储存2.5位数据，由此两个存储单元总共储存5位数据。因此，图18和19说明两个存储单元(例如第一存储单元Cell-1和第二存储单元Cell-2)中阈值电压和编程特征的变化。

[0083] 首先，参考图18，该6级MLC编程操作的第四阶段包括四个编程步骤。这四个编程步骤通过第一存储单元Cell-1和第二存储单元Cell-2的三重锁存器页缓冲器电路250同时执行(见，标识为1、1’、2、和2’的箭头)。否则，同时进行的四个编程步骤的验证步骤独立执行。这就是说，三重锁存器页缓冲器电路250的6级MLC编程操作的第四阶段由一个编程周期和四个编程验证周期构成。在此，由于在读取其相邻存储单元时施加到位线的电压的特征，编程验证步骤(或周期)分开执行。下面提供编程第一存储单元Cell-1和第二存储单元Cell-2的更具体过程。

[0084] 参考图19，在第四阶段的第一编程步骤之前，复位或初始化第一锁存器51至第三锁存器53(S2000)。装载编程数据至第一锁存器51和第二锁存器52(S2100)。随后，通过第三锁存器53读出第一存储单元Cell-1中的编程的数据(S2200)。接着，参照由S2200读出的数据确定第一存储单元Cell-1中的编程的数据在阈值电压上是否比数据状态‘2’(S2300)。

[0085] 根据步骤S2300中作出的确定，如果第一存储单元Cell-1中的编程的数据在其阈值电压上比数据状态‘2’高，则将第二锁存器52初始化到数据状态‘1’(S2400)。第一存储单元Cell-1中的编程的数据高于数据状态‘2’的状态意味着第一存储单元Cell-1正储存着数据状态‘3’或‘4’。这种情况下，设置第一锁存器51用于编程第一存储单元Cell-1，设置第二锁存器52用于编程第二存储单元Cell-2。

[0086] 另一方面，根据步骤S2300中作出的确定，如果第一存储单元Cell-1中的编程的数据低于数据状态‘2’，则初始化第一锁存器51(S2450)。第一存储单元Cell-1中的编程的数据低于数据状态‘2’的状态意味着第一存储单元Cell-1正储存着数据状态‘1’或‘2’。此时，第一锁存器51正储存着数据状态‘3’或‘4’。因此，设置第一锁存器51用于编程第一存储单元Cell-1，设置第二锁存器52用于编程第二存储单元Cell-2。如上所述，步骤S2200期间读到这里的第一存储单元Cell-1中的编程状态，用于设定第一锁存器51和第二锁存器52的功能。

[0087] 通过第三锁存器53读出第一存储单元Cell-1中编程的数据(S2500)。步骤S2500中读出的数据确定储存在第一存储单元Cell-1中的数据处于数据状态‘3’或‘4’(或者数据状态‘1’或‘2’)。然后，通过第三锁存器53读出第二存储单元Cell-2中编程的数据(S2600)。步骤S2600中读出的数据确定储存在第二存储单元Cell-2中的数据处于数据状态‘1’或‘2’(或者数据状态‘3’或‘4’)。

[0088] 随后，参照步骤S2500和S2600中读出的数据和装载到第一锁存器51和第二锁存器52的编程数据，同时为第一存储单元Cell-1和第二存储单元Cell-2执行图18中所示的四个编程步骤(见，标识为1、1’、2、和2’的箭头)(S2700)。步骤S2700中的编程操作被设计成在完成分别由标识为1和2的箭头显示的步骤之后利用递增的编程电压来同时执行步骤1’和2’。例如，在步骤S2700中，在将第一存储单元Cell-1从数据状态‘3’(或‘1’)编程至数据状态‘5’之后，利用逐步增加的编程电压，数据状态‘4’(或‘2’)被编程至数据状态‘6’。同时，在将第二存储单元Cell-2从数据状态‘1’(或‘3’)编程至数据状态‘5’之后，利用逐步增加的编程电压，数据状态‘2’(或‘4’)被编程至数据状态‘6’。在完成步骤S2700中的编程顺序后，器件验证第一存储单元Cell-1和第二存储单元Cell-2是否已被成功编程(S2800)。

[0089] 步骤S2800中执行的编程验证操作总共由四个对应于图18中标识为1、1’、2、和2’箭头的步骤构成。例如，在确定第一存储单元Cell-1已被成功编程至数据状态‘5’(对应于标识为1的箭头)之后，确定第二存储单元Cell-2是否被成功编程至数据状态‘5’(对应于标识为2的箭头)。然后，在确定第一存储单元Cell-1已被成功编程至数据状态‘6’(对应于标识为1的箭头)之后，确定第二存储单元Cell-2是否已被成功编程至数据状态‘6’(对应于标识为2的箭头)。

[0090] 在完成步骤S2800的四个编程验证步骤序列之后，确定所有存储单元是否已经被成功编程(S2900)。从步骤S2900中所作确定的结果，如果所有存储单元已经成功地编程，则过程终止。如果所有存储单元还没有被完全编程，则过程返回到步骤S2700并且重复编程和编程验证操作。

[0091] 如前所述，构造快闪存储器件200，根据储存在相应存储单元中的位数转换结果(例如，由一个或多个熔丝的(多个)状态或者储存在一个或多个寄存器中的数据所指示的)，来控制包括在页缓冲器PB或PB’中的锁存器的功能。锁存器可以被设计成逐存储块或以多个存储块组为基础上具有不同的功能。特别地，控制逻辑单元190选择性地将锁存器连接至数据交叉总线，分别地执行数据输入/输出操作。因此，在多位编程模式中可以使锁存器同时工作并辅助高速缓存编程操作。所以，本发明的所选实施例能应用到不同类型的存储单元，例如，其中储存位数的不同种类的多位存储单元，甚至具有相同页缓冲器电路也是如此，其有助于减小快闪存储器件的芯片尺寸。

[0092] 本发明的实施例甚至在不替换或修改外围电路、文件系统控制策略或块尺寸的情况下提供在传统快闪存储器件中灵活性，提供编程、擦除和读取不同类型的多位存储单元的便利。

[0093] 此外，根据本发明不同实施例提供的页缓冲器电路和快闪存储器件允许在编程、擦除和读取操作中的灵活性，甚至在每个单元的位数发生变化时也是如此，这导致芯片尺寸有效减小。

[0094] 前面的典型实施例是教导例子。本领域技术人员将理解：在不脱离由所附权利要求限定的本发明的范围的情况下，可以在形式和细节上对典型实施例作出各种变化。