埋入式电容超低电感设计

摘要

本发明是涉及电路板中分立式去耦埋入电容的超低寄生电感设计。它是将通孔或盲孔在电极上密集排列，达到减小寄生电感，提高埋入电容的工作频率，使电路板的电源完整性和信号完整性得到改善的目的。当前的分立式埋入电容的最低谐振频率一般在几百MHz到2GHz，即所谓的中频范围。现有的设计很难使其达到2GHz以上。随着电子系统的工作频率越来越高，速度越来越快，需要将电容器的工作频率作相应的提高。限制埋入电容器工作频率的主要因素是寄生电感过大。但由于加工工艺的限制，很难用常规的方法减小寄生电感。本发明是通过多接入方式，将串联的分布电感变为并联电感，从而大大地减小寄生电感。理论上，本发明可以将寄生电感减小到零。

权利要求

1.一种电容器，其特征在于：在多层电路板中的相邻两金属层之间夹有一层介质层，称为埋入电容，所述金属层形成两金属电极，连接该电容与两金属电极的是通孔或盲孔，在金属电极上设置尽可能多的通孔或盲孔；所述两金属电极是相对的，其中一个电极小于另一个电极和介质层，与较大电极连接的通孔或盲孔的连接处是均匀分布在该电极所有的边缘上；与较小电极连接的通孔或盲孔均匀地分布在整个电极面上。

2.根据权利要求1所记述的电容器，其特征是：通孔或盲孔在小电极上分布是以随机分布或规律分布两种形式。

3.根据权利要求2所记述的电容器，其特征是：介质层的介质材料是任何厚膜、薄膜，陶瓷，非陶瓷或其混合材料。

4.根据权利要求3所记述的电容器，其特征是：电极形状是多边形、圆形或椭圆形。

5.根据权利要求4所记述的电容器，其特征是：可用于各种多层印刷电路板，多层陶瓷板或其他基材的多层电路板。

说明书

埋入式电容超低电感设计

技术领域

[0001] 本发明是涉及电路板中分立式去耦埋入电容的超低寄生电感设计。它是将通孔或盲孔在电极上密集排列，达到减小寄生电感，提高埋入电容的工作频率，使电路板的电源完整性和信号完整性得到改善的目的。

[0002] 背景技术

[0003] 随着集成电路的频率和速率的提高，工作电压下降，电子系统中的电路供电网络中的噪声抑制成为影响系统性能的一个极为重要的因素。高频高速电路意味着电源的快速响应，但是由于电源网络中的电感存在，使得电源对集成电路的响应不可能做到及时。例如当一个高速开关电路处在瞬态开的工作状态时，需要电源及时地提供相应的电压，但是由于电感的存在，电源不可能做到，于是在集成电路所处的局部区域内电压将下降，信号波形将由此不能完整。另一方面，如果开关处于瞬态关的工作状态时，由于同样的原因，集成电路所处的局部区域电压将出现过冲。无论是电压下降或过冲对电路系统的危害是双重的：(1)它使得该集成电路工作不稳定甚至于不正常；(2)它产生的噪声将在整个电路板中传播，干扰其他器件的工作。一般来说，集成电路速度越快电压下降或过冲现象就越严重，产生的噪声电平就越高，另一方面，集成电路的低工作电压则要求电源中的噪声电平必须是在一定的范围内。为了向集成电路提供及时的电源响应，降低噪声，通常的做法是在电路板上贴装很多表面贴装电容，称为去耦电容或退耦电容或旁路电容。它们是并联在电路板中的电源与地之间，按一定的规律排列。利用表面贴装电容的低电感特性和体积小可以贴近安装在集成电路芯片附近，及时地向集成电路提供或贮存电能，降低噪声。从电路的角度去看，包括去耦电容的供电网络是一个阻抗网络。集成电路可以看成是一个等效电流或电压源，为了使噪声最低，供电网络的阻抗应为最小。在一定的频率范围内，加大去耦电容可以有效地减小网络的阻抗。但是由于表面贴装电容的寄生电感作用，以及放置的位置的影响，使得表面贴装电容作用有限，尤其是在高频高速时，这种电容的去耦效能将完全消失。通常，表面贴装电容容值越大，体积就越大，寄生电感也越大。由于体积的限制，大电容一般放置在电路板与外电源联接处，中等容值的电容在靠近集成电路处，而小容值电容则尽可能放在最靠近集成电路处，甚至于IC的封装中。贴近集成电路放置的原因是减少供电网络的分布电感的影响。为了减小供电网络的阻抗，需要去耦电容容值越大越好，寄生电感越小越好，位置则是越靠近集成电路的电源和接地入口越好。

[0004] 将电容以层压的方式埋入电路板中可以大大地降低由引线带来的电感。其基本结构是在电路板中相邻两金属层中夹入一层高介电常数的绝缘材料层，两金属层构成电容的两个极板。其主要优点是以下几方面的：(1)由于引线的缩短，可以有效地减少寄生电感；(2)由于将电容埋入了基板中，表面贴装的电容可以省去，从而节省了表面空间，缩小系统的体积或可用于安装更多的元件，以提高系统的集成度。(3)电容埋入基板可提高系统的可靠性。

[0005] 为了减小阻抗和降低噪声，Howard等人提供了一种方法(专利号：US 5161086)。它是将一个平面式电容以层压的方式压进多层印刷电路板中，多个集成电路可以单独使用或共用一层电容层或多个电容层。但这样一种方法由于电容容值不大，并且没有解决分布电感的问题，所以并不一定能提供所需的电压响应。

[0006] Chakravorty(专利号：US 6611419)提出了另一种选择，在多层陶瓷基材中埋入多个电容，使集成电路芯片的电源端与至少一个电容相耦合，以此来减少噪声的产生。 [0007] 另外美国的许多等候批准专利(60/637813，60/637817，60/692119)提出了针对集成电路芯片的埋入电容的方法：独立陶瓷电容和面式电容。这些专利描述了这种电容的设计与制作方法。主要着重予提高埋入电容的机械强度和可靠性。

[0008] 本发明者的另一个在美国等候批准专利(11/516,377)是关于埋入电容连接结构的低电感设计。它是针对连接埋入电容的通孔或盲孔的电感，采取类似同轴电缆结构的设计，大大地降低连接电感。

[0009] 尽管不断出现的新技术使埋入电容的性能不断提高，但要使埋入电容工作在GHz以上还必须使埋入电容本身的电感进一步减小。但一般的方法很难进一步减小埋入电容的寄生电感。例如，当一个电路系统要 求退耦电容值为100nF时，如果寄生电感为10pH，则最低谐振频率大约是159MHz。如果要使该电容工作在1GHz以上，即最低谐振频率大于1GHz，则要求寄生电感必须小于0.253pH，这是一个非常小的数值，用现有技术几乎是不可能实现的。因此开发一种新的技术进一步减小电感对提高埋入电容的性能是至关重要的。 [0010] 为了进一步减小埋入电容的寄生电感，必须对埋入电容的寄生电感进行分析。理论上，如果不考虑引线的电感，埋入电容的寄生电感来自于两金属层之间的磁场存在。磁场越强，占据的空间越多，电感就越大。在埋入电容情况下减小磁场的方法下有两种：(1)减小埋入电容面积或减小两金属层之间距离；(2)让两金属层中的磁场通过某种特殊的设计而减小。由于第一种方法在减小电容面积时也将减少电容容值，这是不允许的；而减小两金属间距离受电路板的加工工艺和材料的限制，很难实现。第二种方法是在电容的电极上设计多个连接点，使流入电极的电流在电极极板上尽可能抵消，从而使埋入电容的两电极之间的磁场尽可能抵消，达到减小磁场的目的。从电路理论上说就是将原来串联的分布电感通过多点连接变为并联的分布电感，于是总电感减小。虽然理论上不可能让介质中的磁场抵消为零，但这种技术可以大大降低区间的磁砀，从而使埋入电容的寄生电感减小。 发明内容

[0011] 本发明的目的是提供一个针对埋入电容的超低寄生电感设计。它能使埋入电容在不改变面积、介质和加工工艺的情况下，工作频率成倍地提高，从而使高频高速电路系统的性能大幅提高。

[0012] 本发明包含埋入电容的上、下极板的设计，介质层的设计，通孔、盲孔的设计等部份。详述如下：

[0013] 1、上、下电极的设计

[0014] 假设埋入电容是水平放置，两金属层定义为上电极和下电极。如果该电容是为电路板上表面的集成电路去耦之用，则上电极面积小于下电极面积。反之，如果该电容是为电路板下表面的集成电路去耦之用，则下电极面积小于上电极面积，见图1和图2。无论是那种情况，大的电极是小的电极向外均匀扩延而成。其扩延部份的大小应大于通孔或盲孔直径的大小。如图3所示。两电极的形状可以是矩形，长方形，圆形，椭圆形或根据需要的其他形状。

[0015] 2、介质层的设计

[0016] 为保证两金属极间的良好绝缘，介质层面积应略大于小电极的面积，其形状也是小电极均匀向外扩延而成，如图1、2和3所示。其边缘相差在1至400微米之间，根据工艺条件具体确定。

[0017] 3、通孔、盲孔设计

[0018] 1.数量

[0019] 通孔或盲孔的大小由工艺条件确定，越小越好。数量越多越好。在大电极上，通孔或盲孔位置应均匀分布在电极周边，如图4所示。在小电极上，通孔或盲孔数量如果系统设计没有要求，则工艺条件就是确定数量的主要因素。在工艺许可的条件下，通孔或盲孔数量越多越好。以矩形电极为例，其数量可这样确定：

[0020] 1)通孔

[0021] 由于通孔穿过两电极，在大电极上必须留有通孔隔区间和适当的电极面积(3～5倍的孔直径)，一个通孔所占位置在水平方向是：通孔直径+2×隔离区间+2×(1.5～
2.5×通孔直径)。用这个数值除小电极在水平方向上的尺寸得到水平方向的通孔数。用同样的方法可确定垂直方向上的通孔数。总通孔数是水平方向上的通孔数乘垂直方向上的通孔数。

[0022] 2)盲孔

[0023] 盲孔由于不穿过大电极，没有隔离区间的限制，其限制来自于两盲孔之间的工艺限制。一般两盲孔之间的间隔为1～3倍盲孔直径，所以水平方向的盲孔数为小电极在水平方向上的尺寸除(2～4)盲孔直径。同样可得垂直方向上的盲孔数。总盲孔数为水平方向盲孔数乘垂直方向盲孔数。

[0024] 2.位置

[0025] 理论上，只要有电流就会有在电流周围产生磁场。当频率不是很高时，电容的电极与一个通孔或盲孔相连接时，电流会以连接处为中心逐渐向外扩散，直到在电极边缘为零。相应地，电极上电流在两电极中介质层里产生的磁场在连接处最强，边缘为零。对外表现即是寄生电感。由于电极中电流是径向分布电流，因此电感也是径向分布电感，可以用图5中等效电路来表示。图5中各电感值可能并不相同，与连接点在电极中位置有关。各电感是相互串联的，最远端代表电容器电极边缘是开路的。减小电感的一个合乎逻辑的选择是将串联电感改为并联电感，即图6所示。反映在埋入电容的结构上即是多点连接。显然，最理想的情况是，无数的连接点可以将电感减小到无限小。在实际中，由于工艺的限制，不可能将连接点做到无限多。但应该越多越好。以上分析是在假设所有电流相位是同相的条件下作出的。也即需要去耦的高频信号波长比起电容尺度来说足够长，才能保证每一连接点上的电流相位基本相相同。如果需要去耦的信号频率太高，波长太短，以至于每一连接点的电流相位不同，甚至相差180°，这时各分布电感将不是并联，而是部分并联部分串联。多点连接的去耦效率将下降。

[0026] 多点连接的通孔或盲孔的位置可有两种方法：随机分布和规律分布。随机分布适用于电极形状为除矩形、方形外的其他形状，见图7；规律分布适用于电极形状为矩形和方形的情况。随机分布以相邻的孔与孔之间距离尽量均匀为原则。规律分布如下：以矩形电极为例，水平方向上的位置是水平方向尺寸除以水平方向孔数加1的整倍数的位置；垂直方向上的位置是垂直方向尺寸除以垂直方向孔数加1整倍数的位置。图4中表示了矩形电极上的6×8孔位置例子。由于盲孔的电感小于通孔，所以盲孔的性能优于通孔。孔的数量越多，每一孔上通过的电流就越小，在介质层中产生的磁场就越弱，对外显示的电感就越小。图8展示了一个埋入电容在只有一个盲孔和四个盲孔的电容的阻抗图。只有一个盲孔的埋入电容的最低谐振点在1.2GHz左右；而四个盲孔的同样的电容的最低谐振点则在2.4GHz。
自谐振频率提高了一倍。但盲孔增加到八个时，对最低谐振频率没有改变。例子中电容的
2
面积是2×2mm，介质介电常数是3000，厚度是20微米。盲孔位置是全面积均匀排列。 附图说明

[0027] 图1埋入电容在电路板中对上表面集成电路去耦的示意图。

[0028] 图2埋入电容在电路板中对下表面集成电路去耦的示意图。

[0029] 图3埋入电容各层面积大小的关系。

[0030] 图4通孔或盲孔在大、小电极上的位置(均匀分布)。

[0031] 图5单点连接的电容和其等效电路。

[0032] 图6多点连接的电容和其等效电路。

[0033] 图7在任意形状电极上随机分布的孔位置。

[0034] 图8埋入电容阻抗随频率的变化。电容由一个盲孔、四个盲孔和八个盲孔连接。 [0035] 图中：1-电路板介质层；2-埋入电容下电极；3-埋入电容介质层；4-埋入电容上电极；5-盲孔；6-电路板金属层；7-电路板内核层；8-通孔；51-下电极；52-介质层；53-上电极；54-盲孔；L1，L 2，..L-径向分布电感；C1，C2，….Cn-分布电容；I-注入电流；
61-下电极；62-介质层；63-上电极；64-盲孔；I/n-注入电流；81-一个盲孔与埋入电容相连接时的阻抗/频率响应曲线；82-四个盲孔与埋入电容相连接时的阻抗/频率响应曲线；83-八个盲孔与埋入电容相连接时的阻抗/频率响应曲线；801-频率轴，单位：赫兹；
802-阻抗轴，单位：欧姆。

具体实施方式

[0036] 1.由集成电路技术参数确定供电网络的目标阻抗和上限频率

[0037] 目标阻抗＝供电电压×允许波动百分比/最大瞬态电流

[0038] 一般允许波动百分比为5％到10％，视系统具体情况而定。系统供电网络的阻抗在规定的频率范围内不得大于该目标阻抗。规定的频率范围一般是从直流到上限频率。上限频率一般定义为信号上升沿的频率一半。例如，一个上升沿为1纳秒的信号，其上限频率为500MHz。

[0039] 2.确定参考容值

[0040] 这里只对高频去耦电容进行估算。由上限频率和目标阻抗确定一个参考电容值，它是对上限频率去耦的最低要求：

[0041] 参考电容值＝1/(2π×上限频率×目标阻抗)

[0042] 例如，对上限频率为500MHz，目标阻抗为2mΩ的参考电容值为0.32nF。 [0043] 3.初步确定埋入电容的结构

[0044] 较小电极的面积由埋入电容的介质厚度、介电常数确定。由公式： [0045]

[0046] 其中，A是埋入电容较小电极面积；C是参考电容值；d是介质厚度；εr是介质相对介电常数；ε0是真空中的介电常数。

[0047] 介质面积和较大电极面积由工艺来确定。介质面积比较小电极大(由较小电极边缘向外扩展1～200微米)；较大电极面积比介质面积大(由介质边缘向外扩展1.5通孔或盲孔直径)。

[0048] 4.确定埋入电容的数目和位置

[0049] 根据集成电路的供电和接地引脚分布，如果供电/接地引脚只有一组，可将电容放置于供电/接地引脚的正下方。如果供电/接地有多组，且分布较开，可于每一供电/接地对之下放置一个埋入电容。不可用多个埋入电容并联放置于一个供电/接地对之下。 [0050] 5.修正电容面积

[0051] 在系统总体布线的许可下，尽可能扩大电容的面积。但同时必须考虑较大电极的通孔或盲孔的周边布局，不可将面积延展过大，以至于较大电极上的通孔或盲孔不能连接到集成电路的接地引脚，较小电极上不能布满通孔或盲孔。

[0052] 6.确定上电极的通孔或盲孔的分布方式

[0053] 可以采用全面积均匀规律布置，或者随机布置。对通孔，孔间距离为3～5倍孔直径。对盲孔，孔间距离为1～3倍孔直径。

[0054] 7.验证系统

[0055] 设计完毕后，必须对整个供电网络进行模拟，以确认该系统电路板的阻抗在规定频率范围内低于目标阻抗。如果达不到，重复5、6、7，直至达到为止。