用于制造半导体器件的方法

摘要

本发明公开一种用于制造半导体器件的方法，包括：在半导体基板中形成器件隔离结构，以限定有源区；在所述半导体基板之上形成限定凹陷区的硬掩模图案；利用所述硬掩模图案作为蚀刻掩模而选择性地蚀刻所述半导体基板，以形成凹式通道结构，所述蚀刻工序是利用不同蚀刻条件下的两种等离子蚀刻方法而执行的；移除所述硬掩模图案，以露出包括所述凹式通道结构的半导体基板；以及形成栅电极以填充所述凹式通道结构。

权利要求

1.一种用于制造半导体器件的方法，所述方法包括：在半导体基板之上形成硬掩模图案，所述硬掩模图案限定凹陷区；

利用所述硬掩模图案作为蚀刻掩模来选择性地蚀刻所述半导体基板，以在所述凹陷区中形成凹式通道结构，所述半导体基板是通过不同蚀刻条件下的非等向性等离子蚀刻方法和等向性等离子蚀刻方法而进行蚀刻的；

移除所述硬掩模图案，以露出包括所述凹式通道结构的半导体基板；以及形成栅电极以填充所述凹式通道结构。

2.根据权利要求1所述的方法，其中，所述硬掩模图案由选自一个群组的膜所形成，所述群组包括：氧化膜、氮化膜、及其组合。

3.根据权利要求1所述的方法，其中，蚀刻所述半导体基板的步骤包括：

利用所述硬掩模图案作为蚀刻掩模，对在所述凹陷区中露出的半导体基板执行第一非等向性等离子蚀刻工序，以在所述凹陷区中形成具有聚合物缓冲层的第一凹陷部；

对所述第一凹陷部的下表面处的半导体基板执行第二等向性等离子蚀刻工序，以形成具有大曲率半径的第二凹陷部；以及移除所述聚合物缓冲层以形成所述凹式通道结构。

4.根据权利要求3所述的方法，其中，所述第一等离子蚀刻工序利用选自一个群组的蚀刻气体而执行，所述群组包括：HBr、Cl2、N2、H2、SiF4、及其组合。

5.根据权利要求4所述的方法，其中，所述第一等离子蚀刻工序的蚀刻气体是HBr/Cl2/N2/H2的混合气体、或者HBr/Cl2/N2/SiF4的混合气体。

6.根据权利要求5所述的方法，其中，在所述混合气体中，HBr相对于Cl2的混合比例是在2∶1至20∶1的范围内。

7.根据权利要求5所述的方法，其中，在所述混合气体中，HBr/Cl2的混合气体相对于N2的混合比例是在10∶1至20∶1的范围内。

8.根据权利要求5所述的方法，其中，在所述混合气体中，H2的量小于N2的量。

9.根据权利要求3所述的方法，其中，所述第一等离子蚀刻工序在如下工序条件下执行，所述工序条件包括：电源功率在

300至2,000W的范围内，偏压功率在300至2,000W的范围内，所述电源功率相对于所述偏压功率的比例在1∶1至3∶1的范围内，并且压力在2至20mTorr的范围内。

10.根据权利要求3所述的方法，其中，所述第二等离子蚀刻工序利用选自一个群组的蚀刻气体而执行，所述群组包括：CF4、SF6、CHF3、O2、He、及其组合。

11.根据权利要求3所述的方法，其中，所述第二等离子蚀刻工序在如下工序条件下执行，所述工序条件包括：电源功率在

500至2,000W的范围内，偏压功率小于100W，并且压力在2至30mTorr的范围内。

12.根据权利要求1所述的方法，还包括：在半导体基板中形成器件隔离结构，其中，所述器件隔离结构限定有源区。

13.一种半导体器件，其采用根据权利要求1所述的方法制造。

说明书

用于制造半导体器件的方法

技术领域

[0001] 本发明涉及一种存储器件。更具体而言，本发明涉及一种具有凹式场效晶体管(“FET”)的半导体器件、以及一种用于制造该半导体器件的方法。

背景技术

[0002] 由于对半导体器件集成度的要求越来越高，以便提高半导体器件的性能并且降低制造成本，所以就需要能够稳定地缩小半导体器件尺寸的技术。半导体器件的设计规则缩小，以提高器件的速度和集成度，由此减小了金属-氧化物-半导体场效晶体管(“MOSFET”)的通道长度。然而，器件中的通道长度的减小缩短了源极区与漏极区之间的间隙。这种短通道效应(“SCE”)使得难以有效地控制漏极区的电压，以便影响源极区与通道区的电压，这导致有源开关器件的特性变差。此外，平面的MOSFET在缩小器件尺寸方面存在结构上的局限，并且难以避免SCE的发生。

[0003] 凹式FET的结构使得位于栅极区的下部的有源区是凹陷的，并且形成栅电极以填充该凹陷的区域，由此增加通道长度。这种结构能够三维地增大由于设计规则的缩小而缩短的通道长度，从而导致器件面积缩小。对于高度集成的半导体器件，器件的尺寸缩小。因此，凹式通道结构的宽度也缩小，从而使通道下部的曲率半径减小。因此，电场得到集成并且栅极绝缘膜的厚度减小，这使得难以控制临界电压。于是，半导体器件的特性变差。

发明内容

[0004] 本发明的实施例涉及一种改进的凹式晶体管。根据本发明的一个实施例，所述改进的凹式晶体管采用在不同蚀刻条件下执行的两种等离子蚀刻方法。

[0005] 根据本发明的一个实施例，一种用于制造半导体器件的方法包括：在半导体基板中形成器件隔离结构，所述器件隔离结构限定有源区；在所述半导体基板之上形成硬掩模图案，所述硬掩模图案限定凹陷区；利用所述硬掩模图案作为蚀刻掩模而选择性地蚀刻所述半导体基板，以形成凹式通道结构，所述蚀刻工序是利用不同蚀刻条件下的两种等离子蚀刻方法而执行的；移除所述硬掩模图案，以露出包括所述凹式通道结构的半导体基板；以及形成栅电极以填充所述凹式通道结构。

[0006] 根据另一实施例，一种半导体器件具有根据上述用于制造半导体器件的方法制造的凹式晶体管。

附图说明

[0007] 图1示出根据本发明实施例的半导体器件的布图设计；

[0008] 图2a至2g是示出根据本发明实施例的一种用于制造半导体器件的方法的横截面图；以及

[0009] 图3a至3f是示出根据本发明实施例的一种用于制造半导体器件的方法的横截面图。

具体实施方式

[0010] 本发明涉及一种改进的凹式晶体管。根据本发明的一个实施例，该改进的凹式晶体管包含凹式通道结构。该凹式通道结构采用分别在不同的蚀刻条件下执行的两种等离子蚀刻方法而形成。

[0011] 图1示出根据本发明实施例的半导体器件的布图设计。该半导体器件包含由器件隔离区120、凹式栅极区104和栅极区106所限定的有源区102。根据本发明的一个实施例，凹式栅极区104设置在栅极区106中。此外，凹式栅极区104的线宽比栅极区106的线宽窄。

[0012] 图2a至2g是示出根据本发明的半导体器件的横截面图。图2a(i)至2g(i)是沿着图1的线I-I′所截取的横截面图，而图2a(ii)至2g(ii)是沿着图1的线II-II′所截取的横截面图。

[0013] 在半导体基板210之上形成垫氧化膜212以及垫氮化膜214。利用器件隔离掩模(未显示)作为蚀刻掩模而蚀刻垫氮化膜214、垫氧化膜212以及一定厚度的半导体基板210，以形成限定图1所示的有源区102的沟槽(未显示)。在半导体基板210之上形成器件隔离膜(未显示)，以填充该沟槽。对器件隔离膜进行抛光，直到垫氮化膜214露出以形成器件隔离结构220为止。移除垫氮化膜214，以降低器件隔离结构220的高度。在半导体基板210之上形成硬掩模层222。具体地说，在垫氧化膜212以及器件隔离结构220之上形成硬掩模层222。

[0014] 根据本发明的一个实施例，器件隔离膜是氧化膜。此外，在器件隔离膜与沟槽的界面处形成具有热氧化膜(未显示)、衬氮化膜(未显示)以及衬氧化膜(未显示)的叠层结构。根据本发明的另一实施例，硬掩模层222是由多晶硅层、非晶碳膜、氮化膜、氮氧化硅层、或其组合所形成的。

[0015] 参考图2c与2d，在硬掩模层222之上形成底部抗反射涂层(“BARC”)224。在BARC 224之上形成光阻膜(未显示)。利用与图1所示的凹式栅极区104对应的掩模(未显示)将光阻膜曝光并显影，以形成光阻图案226。利用光阻图案226作为蚀刻掩模而蚀刻BARC224、硬掩模层222以及垫氧化膜212，以形成凹陷230，该凹陷区使位于凹陷区230底部的半导体基板210露出。蚀刻露出的半导体基板210以及器件隔离结构220，以形成第一凹陷部232。接着移除光阻图案226、BARC 224以及硬掩模层222。

[0016] 根据本发明的一个实施例，BARC 224是有机底部抗反射涂层(“OBARC”)。此外，用于形成第一凹陷部232的蚀刻工序是借助于一种非等向性蚀刻方法而执行的。

[0017] 参考图2e至2g，在半导体基板210的顶面之上形成绝缘膜(未显示)。选择性地蚀刻该绝缘膜，以在图2d所示的第一凹陷部232中的垫氧化膜212及半导体基板210的侧壁上形成间隙壁236。利用间隙壁236作为蚀刻掩模而蚀刻在第一凹陷部232中露出的一定厚度的半导体基板210，以形成第二凹陷部234。该第二凹陷部具有椭圆或圆形的形状。

[0018] 凹式通道结构240包括图2d所示的第一凹陷部232以及第二凹陷部234。移除垫氧化膜212以及间隙壁236，以露出包括凹式通道结构240的半导体基板210。在露出的半导体基板210之上形成栅极绝缘膜260。在半导体基板210之上形成栅极导电层262，以填充凹式通道结构240。在栅极导电层262之上形成栅极硬掩模层290。利用与图1所示的栅极区106对应的栅极掩模(未显示)将栅极硬掩模层290、栅极导电层262和栅极绝缘膜260图案化，以形成栅极结构296，该栅极结构296包括由栅极硬掩模图案292和栅电极264构成的叠层结构。

[0019] 根据本发明的一个实施例，用于形成第二凹陷部234的蚀刻工序是借助于一种等向性蚀刻方法而执行的，以增加凹式通道结构240下部的曲率半径。此外，栅极导电层262由包括下方的栅极导电层270和上方的栅极导电层280的叠层结构所形成。在另一实施例中，栅电极264包括上方的栅电极282以及下方的栅电极272。

[0020] 与传统的方法相比，下面所述的根据本发明实施例用于制造半导体器件的方法可以有效地增加凹式通道结构的下部的曲率半径。这种用于制造半导体器件的方法还可以避免在凹式通道结构中在被蚀刻的半导体基板处形成角(horn)。

[0021] 图3a至3f是示出根据本发明一个实施例的一种用于制造半导体器件的方法的横截面图。图3a(i)至图3f(i)是沿着图1的线I-I′所截取的横截面图，并且图3a(ii)至3f(ii)是沿着图1的线II-II′所截取的横截面图。

[0022] 在半导体基板310之上形成垫氧化膜312以及垫氮化膜314。利用器件隔离掩模(未显示)而蚀刻垫氮化膜314、垫氧化膜312以及一定厚度的半导体基板310，以形成限定图1所示的有源区102的沟槽(未显示)。在半导体基板310之上形成器件隔离膜(未显示)，以填充该沟槽。对器件隔离膜进行抛光，直到垫氮化膜314露出以形成器件隔离结构320为止。

[0023] 根据本发明的一个实施例，器件隔离膜是氧化膜。此外，在器件隔离膜与沟槽的界面处形成具有热氧化膜(未显示)、衬氮化膜(未显示)以及衬氧化膜(未显示)的叠层结构。

[0024] 参考图3b，移除垫氮化膜314以及垫氧化膜312，以露出半导体基板310。器件隔离结构320的高度降低。在半导体基板310之上形成硬掩模层(未显示)。在硬掩模层之上形成底部抗反射涂层(“BARC”)。在BARC之上形成光阻膜(未显示)。利用与图1所示的凹式栅极区104对应的掩模(未显示)将光阻膜曝光并显影，以形成光阻图案326。利用光阻图案326作为蚀刻掩模而蚀刻BARC，以形成BARC图案324。利用BARC图案324而蚀刻硬掩模层，以形成硬掩模图案322。硬掩模图案322限定使半导体基板310露出的凹陷区330。

[0025] 根据本发明的一个实施例，硬掩模层是由氧化膜、氮化膜、或其组合所形成的。此外，BARC是由有机底部抗反射涂层所形成的。根据本发明的另一实施例，用于形成BARC图案324的蚀刻工序是借助于一种等离子蚀刻方法而执行的，该等离子蚀刻方法利用诸如CF4、CHF3、O2、或其组合等气体。此外，用于形成硬掩模图案322的蚀刻工序是借助于一种等离子蚀刻方法而执行的，该等离子蚀刻方法利用诸如CF4、CHF3、或其组合等气体。

[0026] 参考图3c，移除光阻图案326以及BARC图案324。利用硬掩模图案322作为蚀刻掩模而蚀刻在图3b所示的凹陷区330中露出的半导体基板310。露出的半导体基板310是借助于第一非等向性等离子蚀刻方法(工序)而蚀刻的，以形成第一凹陷部332。在第一凹陷部332的侧壁上形成聚合物保护层336。

[0027] 根据本发明的一个实施例，第一等离子蚀刻工序使用例如N2、H2、HBr、Cl2、SiF4、或其组合等气体。第一等离子蚀刻工序是在具有大于约300W的电源功率以及小于约20mTorr的压力的工序条件下执行的。在另一实施例中，用于第一等离子蚀刻工序的气体是HBr/Cl2/N2/H2的混合气体、或者HBr/Cl2/N2/SiF4的混合气体。在第一等离子蚀刻工序中，电源功率是在大约300至2,000W的范围内，偏压功率是在大约300至2,000W的范围内，压力是在大约2至20mTorr的范围内，并且电源功率与偏压功率的比例是在大约1∶1至3∶1的范围内。此外，HBr与Cl2的混合比例是在大约2∶1至20∶1的范围内，并且HBr和Cl2的混合气体相对于N2的混合比例是在大约10∶1至20∶1的范围内。

[0028] 根据本发明的另一实施例，H2或SiF4的量小于N2的量。于是，在上述条件下的第一等离子蚀刻工序中，聚合物保护层336形成于第一凹陷部332内。此外，半导体基板相对于氧化膜的蚀刻选择性的比例是大于约5∶1。于是，在第一凹陷部332的形成工序中并未明显地蚀刻器件隔离结构320。

[0029] 参考图3d，借助于第二等向性等离子蚀刻方法(工序)而蚀刻第一凹陷部332的下表面，以形成第二凹陷部334。移除保护层336以及硬掩模图案332，以露出半导体基板310。

[0030] 根据本发明的一个实施例，第二等离子蚀刻工序使用诸如F基气体、O2、He、或其组合等气体。此外，第二等离子蚀刻工序是在具有大于约500W的电源功率以及小于约30mTorr的压力的工序条件下执行的。在另一实施例中，该F基气体是CF4、SF6或CHF3。此外，电源功率是在大约500至2,000W的范围内，偏压功率小于约100W，并且压力是在大约
2至30mTorr的范围内。因此，在上述条件下，第二凹陷部334的下部与相邻的第二凹陷部
334充分地间隔开。此外，第二凹陷部334具有大曲率半径的轮廓。因此，第二等离子蚀刻工序可以避免在与器件隔离结构320相邻的半导体基板310中形成角(参考图3d(ii))。

[0031] 参考图3e与3f，在露出的半导体基板310之上形成栅极绝缘膜360。在半导体基板310的顶面之上形成栅极导电层362，以填充凹式通道结构340。在栅极导电层362之上形成栅极硬掩模层390。利用与图1所示的栅极区106对应的栅极掩模(未显示)将栅极硬掩模层390、栅极导电层362和栅极绝缘膜360图案化，以形成栅极结构396。栅极结构396包括由栅极硬掩模图案392和栅电极364构成的叠层结构。

[0032] 根据本发明的一个实施例，凹式通道结构340包括第一凹陷部332以及第二凹陷部334。此外，栅极导电层362由包括下方的栅极导电层370和上方的栅极导电层380的叠层结构所形成。在另一实施例中，栅电极364包括上方的栅电极382以及下方的栅电极372。

[0033] 如上所述，根据本发明的半导体器件以及用于制造该半导体器件的方法提供改进的凹式晶体管，该凹式晶体管包括具有大曲率半径的轮廓的凹式通道结构。此外，在第二等向性等离子蚀刻工序中，避免在与器件隔离结构相邻的半导体基板中形成蚀刻角。另外，由于在用于形成第二凹陷部的蚀刻工序中不需要用于形成间隙壁的工序，因此工序得到简化。

[0034] 本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于在此所述的光刻步骤，本发明也不限于任何特定类型的半导体器件。例如，本发明可以应用于动态随机存取存储器(DRAM)器件或非易失性存储器件中。在阅读本发明的公开内容之后明显可知的其它增加、减少或修改都落在所附权利要求书的范围内。

[0035] 本申请要求2006年12月28日提交的韩国专利申请No.10-2006-0137005的优先权，该韩国专利申请的全部内容以引用的方式并入本文。