半导体器件电容制备方法

摘要

一种能够实现半导体器件的氧化物电容和多晶硅—绝缘体—多晶硅(PIP)电容的同步使用的半导体器件电容制备方法，取决于使用或不使用金属线路端子。该半导体器件电容制备方法可以包括：在半导体衬底之上形成有源区和第一栅极，在部分第一栅极之上沉积在其上将形成电容的氮化硅层，在氮化硅层之上形成第二栅极，在所获结构之上相继形成第一绝缘层和第二绝缘层，以及形成通过第一绝缘层和第二绝缘层延伸的用于晶体管和电容的线路端子。

权利要求

1.一种半导体器件电容制备方法，包括：

在半导体衬底中形成有源区、P-阱和至少一个浅槽隔离区；

在半导体衬底之上形成第一栅极；

在部分第一栅极之上沉积氮化硅层；

在氮化硅层之上形成第二栅极；

在半导体衬底之上顺序形成第一绝缘层和第二绝缘层；

在所述第二绝缘层之上形成第二光刻胶图形；

形成通过所述第一绝缘层和第二绝缘层延伸的多个孔；以及随后通过形成用于晶体管的线路端子完成半导体器件的形成以及通过以金属材料填充这些孔完成电容的形成；

所述线路端子包括源极线路端子、漏极线路端子、第一输入线路端子、第二输入线路端子和接地线路端子；第一栅极与第一输入线路端子连接，第二栅极与第二输入线路端子连接，接地线路端子与半导体衬底连接；

当使用所述第一输入线路端子和第二输入线路端子时半导体器件包括用于PIP电容的氮化硅电容；

当使用所述第一输入线路端子和接地线路端子时半导体器件包括用于晶体管的氧化物电容；

当结合使用所述第一输入线路端子、第二输入线路端子和接地线路端子时半导体器件包括彼此并联连接的氮化硅电容和氧化物电容。

2.根据权利要求1所述的方法，其特征在于，当结合使用所述第一输入线路端子、接地线路端子、第二输入线路端子和漏极线路端子时半导体器件包括晶体管。

3.根据权利要求1所述的方法，其特征在于，通过以金属材料填充暴露有源区最上表面的孔形成所述源极线路端子和漏极线路端子。

4.根据权利要求1所述的方法，其特征在于，通过以金属材料填充暴露第一栅极最上表面的孔形成所述源极线路端子。

5.根据权利要求1所述的方法，其特征在于，通过以金属材料填充暴露第二栅极最上表面的孔形成所述第一输入线路端子。

6.根据权利要求1所述的方法，其特征在于，通过以金属材料填充暴露半导体衬底的P-阱最上表面的孔形成所述接地线路端子。

7.一种半导体器件电容制备方法，包括：

提供具有有源区和至少一个浅槽隔离区的半导体衬底；

在半导体衬底之上形成第一栅极；

在部分第一栅极之上形成氮化物层；

在氮化物层之上形成第二栅极；

在包括第一栅极和第二栅极的半导体衬底之上形成第一绝缘层；

在包括第一绝缘层的半导体衬底之上形成第二绝缘层；以及随后形成通过第一绝缘层和第二绝缘层延伸并与所述有源区、半导体衬底、第一栅极和第二栅极接触的多个线路端子；

所述线路端子包括源极线路端子、漏极线路端子、第一输入线路端子、第二输入线路端子和接地线路端子；第一栅极与第一输入线路端子连接，第二栅极与第二输入线路端子连接，接地线路端子与半导体衬底连接；

当使用所述第一输入线路端子和第二输入线路端子时半导体器件包括用于PIP电容的氮化硅电容；

当使用所述第一输入线路端子和接地线路端子时半导体器件包括用于晶体管的氧化物电容；

当结合使用所述第一输入线路端子、第二输入线路端子和接地线路端子时半导体器件包括彼此并联连接的氮化硅电容和氧化物电容。

8.根据权利要求7所述的方法，其特征在于，所述氮化物层包括氮化硅层。

9.根据权利要求7所述的方法，其特征在于，所述半导体衬底包括P-阱型半导体衬底。

10.根据权利要求7所述的方法，其特征在于，还包括，在形成所述第一绝缘层之后且在形成所述第二绝缘层之前，平整化所述第一绝缘层的最上表面。

11.根据权利要求10所述的方法，其特征在于，还包括，在形成所述第二绝缘层之后且在形成所述多个接地线路端子之前，平整化所述第二绝缘层的最上表面。

12.根据权利要求7所述的方法，其特征在于，形成所述多个接地线路端子包括：形成用于暴露所述半导体衬底、有源区、第一栅极和第二栅极的最上表面的通过所述第一绝缘层和第二绝缘层延伸的多个孔；以及随后以金属材料填充所述多个孔。

13.一种半导体器件电容制备装置，包括：具有有源区、P-阱和一对浅槽隔离区的半导体衬底；

在半导体衬底之上形成的第一栅极；

在部分第一栅极之上形成的氮化物层；

在氮化物层之上形成的第二栅极；

在包括第一栅极和第二栅极的半导体衬底之上形成的第一绝缘层；

在包括第一绝缘层的半导体衬底之上形成的第二绝缘层；

通过第一绝缘层和第二绝缘层延伸并与所述有源区、P-阱、第一栅极和第二栅极接触的多个线路端子；

所述线路端子包括源极线路端子、漏极线路端子、第一输入线路端子、第二输入线路端子和接地线路端子；第一栅极与第一输入线路端子连接，第二栅极与第二输入线路端子连接，接地线路端子与半导体衬底连接；

当使用所述第一输入线路端子和第二输入线路端子时半导体器件包括用于PIP电容的氮化硅电容；

当使用所述第一输入线路端子和接地线路端子时半导体器件包括用于晶体管的氧化物电容；

当结合使用所述第一输入线路端子、第二输入线路端子和接地线路端子时半导体器件包括彼此并联连接的氮化硅电容和氧化物电容。

14.根据权利要求13所述的装置，其特征在于，所述氮化物层包括氮化硅层。

说明书

技术领域

本发明涉及一种半导体器件电容制备方法，尤其涉及一种能够实现半导体器件的氧化物电容和多晶硅一绝缘体一多晶硅(PIP)电容的同步使用的半导体器件电容制备方法，取决于使用或不使用金属线路端子。

背景技术

半导体技术的各方面已经集中于提供半导体器件电容制备方法，尤其是可以分为金属一绝缘体一金属(MIM)电容或多晶硅一绝缘体一多晶硅(PIP)电容。与金属氧化物硅(MOS)电容或结型电容不同，MIM电容和PIP电容是偏压独立的，由此需要精确度。
特别地，在半导体工艺中可以与金属线路的形成同时地制备MIM电容。因此，在制备半导体器件之后可能需要额外金属工艺。另一方面，可以在浅槽隔离(STI)层上和/或之上形成PIP电容，其结果是与MIM电容不同不需要额外工艺。另外，PIP电容可以广泛用于防止噪音和模拟器件的频率调制。而且，可以由与逻辑晶体管的栅极材料相同的材料诸如多晶硅构成PIP电容的底部电极和顶部电极。因此，可以在制备栅极同时制备PIP电容的电极而不需要提供额外工艺。
如示例图1A所示，一种制备半导体器件中PIP电容的方法可包括在硅半导体衬底10上和/或之上通过隔离工艺形成浅槽隔离(STI)层12。因此，将半导体衬底10分为有源区和隔离区。随后可以通过离子注入工艺以控制阀值电压所需的掺杂剂对有源区进行离子注入。
随后可以在半导体衬底10有源区的整个表面上和/或之上沉积绝缘层。然后可以在绝缘层上和/或之上沉积可用作逻辑晶体管栅极和PIP电容底部电极的第一多晶硅层。随后可以使用用于电容的底部电极18的掩模执行光刻和干式蚀刻工艺来构图第一多晶硅层，以便在STI层12上和/或之上形成电容的底部电极18。然后，可以执行离子注入工艺来增加底部电极18的掺杂剂浓度。
随后可以在该结构的整个表面上和/或之上沉积诸如介电层20的氧化物一氮化物一氧化物(ONO)层。然后可以在ONO层上和/或之上沉积将用作PIP电容顶部电极的第二多晶硅层，并进行离子注入。随后，可以使用用于逻辑晶体管栅极和电容的顶部电极的掩模来执行光刻和干式蚀刻工艺以构图位于STI层12上和/或之上的第二多晶硅层，以便在介电层20上和/或之上形成电容的顶部电极22，并且同样构图位于顶部电极22之下的介电层20。同时，可以构图在半导体衬底10有源区上的第二多晶硅层，以形成逻辑晶体管的栅极16。同样，还可以构图在栅极16之下配置的绝缘层以形成栅极绝缘层14。
然后，为了在半导体衬底10中形成n-型轻度掺杂漏极(LDD)或p-型LDD区域，在逻辑晶体管有源区上执行LDD离子注入工艺。n-型LDD或p-型LDD区域可以以栅极16的宽度彼此分隔。
如示例图1B所示，随后可以在该结构的整个表面上和/或之上沉积由氮化硅(Si3N4)构成的绝缘层。然后可以干式蚀刻氮化硅层以在电容的顶部电极22、介电层20和底部电极18的相对侧壁形成隔离垫24。也可以在逻辑晶体管的栅极绝缘层14和栅极16的相对侧壁形成隔离垫24。然后，为了在半导体衬底10中形成源极/漏极区26，随后可以在逻辑晶体管区上执行源极/漏极离子注入工艺。
如示例图1C所示，随后可以在电容顶部电极22表面或逻辑晶体管区域中不用于形成硅化物金属层的位置上和/或之上形成阻挡氧化物层28。然后，可以随后在半导体衬底10的整个表面上和/或之上沉积由钛(Ti)组成的硅化物金属层。随后可以对钛层进行退火来形成第一硅化钛层30a和第二硅化钛层30b。特别地，可以在逻辑晶体管的栅极16表面和/或源极/漏极区26上和/或之上形成第一硅化钛层30a。可以在电容底部电极18表面上和/或之上形成第二硅化钛层30b。
如示例图1D所示，可以随后在该结构的整个表面上和/或之上形成由氮化硅组成的蚀刻停止层32。可以随后在蚀刻停止层32上和/或之上沉积由硼磷硅玻璃(BPSG)或磷硅酸盐玻璃(PSG)组成的多金属介电(PMD)层34并进行退火。然后，为了平整化多金属介电层34的表面，可以随后执行化学机械抛光(CMP)工艺。为了弥补在CMP工艺期间产生的刮痕，可以随后在多金属介电层34上和/或之上形成缓冲氧化物层36。
如示例图1E所示，为了形成确定电容接触孔区域的光刻胶图形，可以随后在缓冲氧化物层36上执行使用用于电容顶部电极接触孔的掩模的光刻工艺。然后，为了形成用于暴露电容顶部电极22的最上表面的接触孔38，可以随后通过干式蚀刻工艺蚀刻缓冲氧化物层36和阻挡氧化物层28，包括沉积在其间的层。随后可以去除光刻胶图形。
如示例图1F所示，为了形成确定逻辑晶体管的接触孔区域和电容的底部电极接触孔区域的光刻胶图形，可以随后在缓冲氧化物层36上执行使用用于电容底部电极接触孔和逻辑晶体管接触孔的掩模的光刻工艺。然后，为了形成用于暴露逻辑晶体管栅极16的最上表面或源极/漏极区26的第一硅化物层30a的最上表面的接触孔40，可以随后通过干式蚀刻工艺蚀刻缓冲氧化物层36和蚀刻停止层32，包括沉积在其间的层。同时，可以形成用于暴露电容底部电极18的第二硅化物层30b的最上表面的接触孔40。
如示例图1G所示，可以随后用诸如掺杂的有机硅聚合物或金属材料的导电层填充从缓冲氧化物层36延伸到蚀刻停止层32的接触孔38和接触孔40。为了形成电连接到晶体管栅极16和源极/漏极26的触点42以及电连接到电容底部电极18和顶部电极22的触点44，可以随后构图导电层。然后，为了连接到触点42和触点44，可以随后在缓冲氧化物层36上和/或之上形成线路46。
然而，根据制备在半导体器件中的PIP电容的上列方法，以具有两个堆叠多晶硅层的结构构建PIP电容。因此，由于逻辑晶体管和电容之间的高度差异，必须两次执行接触孔蚀刻工艺。
而且，虽然可以使用PIP形成电容，但并不能同步使用氧化物电容和PIP电容。因此，明显限制电容的容量。

发明内容

实施例涉及一种可以实现半导体器件的氧化物电容和PIP电容的同步使用的半导体器件电容制备方法，取决于是否使用金属线路端子，由此最大化电容的容量。
实施例涉及一种可以至少包括下列一个步骤的半导体器件电容制备方法：在半导体衬底中形成有源区、P-阱和至少一个浅槽隔离区；在半导体衬底之上形成第一栅极；在第一栅极之上形成第一光刻胶图形；在部分光刻胶图形之上沉积氮化硅层；在氮化硅层之上形成第二栅极；在半导体衬底之上相继形成第一绝缘层和第二绝缘层；在第二绝缘层之上形成第二光刻胶图形；形成通过第一绝缘层和第二绝缘层延伸的多个孔；以及随后通过形成用于晶体管的线路端子完成半导体器件的形成以及通过以金属材料填充这些孔完成电容的形成。
实施例涉及一种可以至少包括下列一个步骤的半导体器件电容制备方法：提供具有有源区和至少一个浅槽隔离区的半导体衬底；在半导体衬底之上形成第一栅极；在部分第一栅极之上形成氮化物层；在氮化物层之上形成第二栅极；在包括第一栅极和第二栅极的半导体衬底之上形成第一绝缘层；在包括第一绝缘层的半导体衬底之上形成第二绝缘层；以及随后形成通过第一绝缘层和第二绝缘层延伸并与有源区、半导体衬底、第一栅极和第二栅极接触的多个线路端子。
实施例涉及一种可以至少包括下列一个部件的半导体器件：具有有源区、P-阱和一对浅槽隔离区的半导体衬底；在半导体衬底之上形成的第一栅极；在部分第一栅极之上形成的氮化物层；在氮化物层之上形成的第二栅极；在包括第一栅极和第二栅极的半导体衬底之上形成的第一绝缘层；在包括第一绝缘层的半导体衬底之上形成的第二绝缘层；通过第一绝缘层和第二绝缘层延伸并与有源区、P-阱、第一栅极和第二栅极接触的多个线路端子。

附图说明

示例图1A到1G示出一种用于制备半导体器件中的多晶硅一绝缘体一多晶硅(PIP)电容的方法；
示例图2A到2F示出根据实施例的一种半导体器件电容制备方法；
示例图3示出根据实施例制备的电容。

具体实施方式

根据实施例，可以在具有通过STI层彼此分隔的器件的P-阱型半导体衬底上和/或之上形成有源区201和第一栅极203。可以随后在部分第一栅极203上和/或之上沉积氮化硅(SiN)层205，在其上可以形成电容。然后，可以在氮化硅层205上和/或之上形成第二栅极207。
可以随后在半导体衬底之上沉积第一绝缘层209，并且随后通过CMP工艺平整化。然后，可以随后在第一绝缘层209上和/或之上沉积第二绝缘层211。可以随后通过CMP工艺平整化第二绝缘层211。因此，第一绝缘层209和第二绝缘层211顺序形成。
为了选择性去除整体沉积在第二绝缘层211上和/或之上的光刻胶(PR)的一部分，可以随后在第二绝缘层211上执行使用以预定目标图形设计的光刻版(reticle)的曝光工艺和显影工艺。因此，用于确定金属线路区域的PR图形形成在第二绝缘层211上和/或之上。
然后，可以使用所形成的PR(光刻胶)图形作为掩模通过光刻工艺来蚀刻所得结构以形成孔213，通过该孔可以暴露P-阱型半导体衬底、有源(源极和漏极)区201、第一栅极203和第二栅极207各自的最上表面。
最后，可以随后以金属215填充孔213以形成用于晶体管和电容的线路端子诸如源极线路端子、漏极线路端子、第一和第二输入线路端子和接地线路端子的。
如示例图2A所示，根据实施例的半导体器件电容制备方法可以包括在具有通过STI层彼此分隔的器件的P-阱型半导体衬底上和/或之上形成有源区201和第一栅极203。
如示例图2B所示，可以随后在部分第一栅极203上和/或之上，特别是在具有在其上和/或在其之上形成的第一栅极203的图形顶部上和/或之上，沉积氮化硅(SiN)层205，在该氮化硅层上将形成电容。
如示例图2C所示，可以随后在氮化硅(SiN)层205上和/或之上形成第二栅极207。
如示例图2D所示，可以随后在包括有源区201、第一栅极203、氮化硅(SiN)层205和第二栅极207的半导体衬底上和/或之上沉积第一绝缘层209。可以随后通过CMP工艺平整化第一绝缘层209。可以随后在第一绝缘层209上和/或之上沉积第二绝缘层211并随后通过CMP工艺平整化。以该方式，第一绝缘层209和第二绝缘层211可以顺序形成。
如示例图2E所示，为了选择性去除整体沉积在第二绝缘层211上和/或之上的PR的一部分，可以在第二绝缘层211上执行使用以预定目标图形设计的光刻版的曝光工艺和显影工艺，以便可以在其上和/或在其之上形成用于确定金属线路区域的PR图形。为了形成用于暴露P-阱型半导体衬底、有源(源极和漏极)区201、第一栅极203和第二栅极207的最上表面的孔213，可以随后使用所形成的PR图形作为掩模通过光刻工艺蚀刻该结构。
如示例图2F所示，可以随后以金属215填充孔213以形成用于晶体管和电容的线路端子，诸如源极线路端子、漏极线路端子、第一和第二输入线路端子和接地线路端子。
特别地，可以通过以金属215填充暴露有源区201最上表面的孔213形成源极线路端子和漏极线路端子。可以通过以金属215填充暴露第一栅极203最上表面的孔213形成第一输入线路端子。可以通过以金属215填充暴露第二栅极207最上表面的孔213形成第二输入线路端子。可以通过以金属215填充暴露P-阱型衬底最上表面的孔213形成接地线路端子。
如示例图3所示，因此，当使用第一输入线路端子和第二输入线路端子时，可以将该半导体器件用作PIP电容的氮化硅(SiN)电容。当使用第一输入线路端子和接地线路端子时，可以将该半导体器件用作晶体管初始包括的氧化物电容。而且，当结合使用第一输入线路端子、第二输入线路端子和接地线路端子时，能够使用彼此并联连接的SiN电容和氧化物电容，由此显著增加电容的容量。另一方面，当仅需要使用晶体管时，足以去除第二输入线路端子。在这种情况中，根据实施例的半导体器件可以用作常规半导体器件。因此，根据实施例制备的半导体器件可以解决不能同步使用氧化物电容和PIP电容的问题。
虽然这里已经描述了实施例，应该理解的是，可以由本领域技术人员设计出在本公开的原则的精神和范围内的多种其它修改和实施例。更加明确地，在本公开、附图和权利要求范围内的目标组合布置的组分部分和/或布置中能够进行不同的变化和修改。对于本领域技术人员，除了组分部分和/或布置中的变化和修改，替代使用也将是显而易见的。
本申请要求在2006年12月28日提交的韩国专利申请No.10-2006-0135904的权益，在这里将其全部作为参考。