半导体器件及其制造方法

摘要

半导体器件具有：栅电极，其隔着栅绝缘膜而设置在衬底上，而且，第一侧被第一侧壁面划分，第二侧被与上述第一侧壁面对置的第二侧壁面划分，并具有第一宽度；第一侧壁绝缘膜，其形成在上述衬底上的上述栅电极的上述第一侧，而且具有与上述第一侧壁面相对置、且相分离的第一内壁面；第二侧壁绝缘膜，其形成在上述衬底上的上述栅电极的上述第二侧，而且具有与上述第二侧壁面相对置、且相分离的第二内壁面；栅电极头部，其以从上述第一内壁面延伸至上述第二内壁面的方式，以更加宽的第二宽度形成在上述栅电极上；第一以及第二扩散区域，其形成在上述衬底中的上述栅电极的第一以及第二侧，其中，上述栅电极头部以与上述栅电极连续的方式形成，上述栅电极的接触至上述栅绝缘膜的至少下部由多晶硅构成。

权利要求

1.一种半导体器件，其特征在于，具有：

衬底；

栅电极，其隔着栅绝缘膜而设置在上述衬底上，具有第一侧壁面和第二侧壁面，上述第二侧壁面与上述第一侧壁面相对置，并且该栅电极具有第一宽度；

第一侧壁绝缘膜，其在上述衬底上具有与上述第一侧壁面相对置、且与上述第一侧壁面相分离的第一内壁面；

第二侧壁绝缘膜，其在上述衬底上具有与上述第二侧壁面相对置、且与上述第二侧壁面相分离的第二内壁面；

栅电极头部，其以从上述第一内壁面延伸至上述第二内壁面的方式，以更加宽的第二宽度形成在上述栅电极上；

第一以及第二扩散区域，其形成在上述衬底中的上述栅电极的两侧，其中，上述栅电极头部形成为与上述栅电极相连续，

上述栅电极的接触至上述栅绝缘膜的至少下部由多晶硅构成。

2.如权利要求1所述的半导体器件，其特征在于，上述栅电极头部由多晶硅构成，而且至少在其上部形成有硅化物。

3.如权利要求1所述的半导体器件，其特征在于，上述栅电极由上述下部和上部构成，该上部与上述栅电极头部相连续，而且上述下部和上述上部分别具有不同的组分。

4.如权利要求3所述的半导体器件，其特征在于，上述栅电极上部由SiGe多晶体构成，上述栅电极头部包含Ge。

5.如权利要求1所述的半导体器件，其特征在于，相对上述衬底，上述栅电极头部超过上述第一以及第二侧壁绝缘膜的上端而向上方延伸，而且，在上述栅电极头部中超过上述第一以及第二侧壁绝缘膜的上端而延伸的部分，具有与在上述第一以及第二侧壁绝缘膜之间延伸的部分实质上相同的宽度。

6.如权利要求1所述的半导体器件，其特征在于，在上述栅电极头部的下方的上述第一侧壁面和上述第一内壁面之间的间隙、以及上述第二侧壁面和上述第二内壁面之间的间隙，分别填充有第一以及第二氧化膜。

7.如权利要求6所述的半导体器件，其特征在于，上述第一氧化膜在上述第一侧壁绝缘膜和上述硅衬底表面之间延伸，上述第二氧化膜在上述第二侧壁绝缘膜和上述硅衬底表面之间延伸，而且，上述第一氧化膜在上述第一内壁面和上述第一侧壁面之间，具有比在上述第一侧壁绝缘膜和上述硅衬底表面之间更厚的膜厚，上述第二氧化膜在上述第二内壁面和上述第二侧壁面之间，具有比在上述第二侧壁绝缘膜和上述硅衬底表面之间更厚的膜厚。

8.一种半导体器件的制造方法，其特征在于，包括：

在衬底上，隔着栅绝缘膜而形成具有第一侧壁面以及与上述第一侧壁面相对置的第二侧壁面的多晶硅栅电极的工序；

在上述衬底中的上述多晶硅栅电极的两侧，分别形成第一以及第二扩散区域的工序；

在上述多晶硅栅电极的上述第一侧壁面上形成第一侧壁氧化膜，在上述第二侧壁面上形成第二侧壁氧化膜的工序；

在上述第一侧壁氧化膜上形成第一侧壁绝缘膜，在上述第二侧壁氧化膜上形成第二侧壁绝缘膜的工序，其中，该第一侧壁绝缘膜具有与上述第一侧壁氧化膜不同的抗蚀刻特性，该第二侧壁绝缘膜具有与上述第二侧壁氧化膜不同的抗蚀刻特性；

对于上述第一以及第二侧壁氧化膜，从各自的上端开始相对上述第一以及第二侧壁绝缘膜而选择性地且局部地进行蚀刻，从而在上述多晶硅栅电极的上部使上述第一以及第二侧壁面露出的工序；

利用多晶硅材料填充所露出的上述第一侧壁面和上述第一侧壁绝缘膜之间的间隙、以及所露出的上述第二侧壁面以及第二侧壁绝缘膜之间的间隙，从而以在上述第一侧壁绝缘膜内壁面和上述第二侧壁绝缘膜内壁面之间延伸的方式形成栅电极头部的工序；

在上述栅电极头部形成硅化物层的工序。

9.如权利要求8所述的半导体器件的制造方法，其特征在于，

该半导体器件的制造方法还包括形成第三以及第四扩散区域的工序，在该形成第三以及第四扩散区域的工序中，在上述硅衬底中的上述第一以及第二侧壁绝缘膜的各自的外侧，分别形成第三以及第四扩散区域，该第三以及第四扩散区域的杂质浓度高于上述第一以及第二扩散区域，在形成了上述第三以及第四扩散区域之后，执行利用上述多晶硅材料填充上述间隙的工序。

10.如权利要求9所述的半导体器件的制造方法，其特征在于，在进行上述多晶硅材料的填充工序时，以不会发生硅材料的沉积的杂质浓度，对上述第三以及第四扩散区域进行掺杂。

11.如权利要求8所述的半导体器件的制造方法，其特征在于，

以在上述硅衬底上的上述第一以及第二侧壁绝缘膜的各自的外侧形成第一以及第二外延层的方式，执行利用上述多晶硅材料填充上述间隙的工序，在形成了上述第一以及第二外延层的工序之后，在上述硅衬底中的上述第一以及第二侧壁绝缘膜的各自的外侧，形成第三以及第四扩散区域。

12.一种半导体器件的制造方法，其特征在于，包括：

在衬底上，隔着栅绝缘膜而形成具有第一侧壁面以及与上述第一侧壁面相对置的第二侧壁面的多晶硅栅电极的工序；

在上述衬底中的上述多晶硅栅电极的两侧，分别形成第一以及第二扩散区域的工序；

在上述多晶硅栅电极的上述第一侧壁面上形成第一侧壁氧化膜，在上述第二侧壁面上形成第二侧壁氧化膜的工序；

在上述第一侧壁氧化膜上形成第一侧壁绝缘膜，在上述第二侧壁氧化膜上形成第二侧壁绝缘膜的工序，其中，该第一侧壁绝缘膜具有与上述第一侧壁氧化膜不同的抗蚀刻特性，该第二侧壁绝缘膜具有与上述第二侧壁氧化膜不同的抗蚀刻特性；

对于上述第一以及第二侧壁氧化膜，从各自的上端开始相对上述第一以及第二侧壁绝缘膜而选择性地且局部地进行蚀刻，从而在上述多晶硅栅电极的上部使上述多晶硅电极露出的工序；

对所露出的上述多晶硅电极进行蚀刻，从而在上述多晶硅电极上的上述第一以及第二侧壁氧化膜之间，以与形成于上述第一以及第二侧壁绝缘膜之间的第二间隙连续的方式形成第一间隙的工序；

利用多晶硅材料填充上述第一以及第二间隙，从而以在上述第一侧壁绝缘膜内壁面和上述第二侧壁绝缘膜内壁面之间延伸的方式形成栅电极头部的工序；

在上述栅电极头部形成硅化物层的工序。

13.如权利要求8～12中任一项所述的半导体器件的制造方法，其特征在于，在形成上述第一以及第二侧壁氧化膜的工序之后、且在形成上述第一以及第二侧壁绝缘膜的工序之前，包括形成第三侧壁氧化膜以及第四侧壁氧化膜的工序，在该工序中，在上述第一侧壁氧化膜上，以使第三侧壁氧化膜连上述硅衬底表面的一部分也连续覆盖的方式形成上述第三侧壁氧化膜，而且，在上述第二侧壁氧化膜上，以使第四侧壁氧化膜连上述硅衬底表面的一部分也连续覆盖的方式形成上述第四侧壁氧化膜，以上述第一侧壁绝缘膜覆盖上述第三侧壁氧化膜的方式、且以上述第二侧壁绝缘膜覆盖上述第四侧壁氧化膜的方式，执行形成上述第一侧壁绝缘膜以及第二侧壁绝缘膜的工序。

14.如权利要求8～12中任一项所述的半导体器件的制造方法，其特征在于，上述多晶硅材料由多晶硅构成。

15.如权利要求8～12中任一项所述的半导体器件的制造方法，其特征在于，上述多晶硅材料由多晶SiGe构成。

说明书

技术领域

本发明一般涉及一种半导体器件，尤其是涉及一种栅极长度小于40nm的超微细且超高速半导体器件及其制造方法。 

背景技术

通常，在MOS晶体管中，为了降低接触电阻，例如通过自对准硅化物法(Salicide method)，在源极区域、漏极区域以及栅电极等硅表面上形成CoSi2 或者NiSi等低电阻硅化物层。 
在自对准硅化物法中，在源极区域、漏极区域以及栅电极表面上沉积Co膜及Ni膜等金属膜，并对该金属膜进行热处理，从而在硅表面上形成要得到的硅化物层。通过湿蚀刻处理来除去未发生反应的金属层(例如参照专利文献1)。 
专利文献1：JP特开平7-202184号公报 
非专利文献1：Bin Yu et al，International Electronic Device Meeting Tech.Dig.，2001，pp.937 
非专利文献2：N.Yasutake，et al，2004 Symposium on VLSI TechnologyDigest of Technical Papers，PP.84 

发明内容

发明所要解决的课题 
最近，随着微细化技术的进步，栅极长度小于100nm的半导体器件得以实用，而且所谓65nm节点(node)、45nm节点或者32nm节点的超微细且超高速半导体器件正处于研究阶段。 
在这种超微细半导体器件中，栅极长度缩短成40nm以下，例如缩短到15nm或者6nm(参照非专利文献1、2)，然而，在这种栅极长度极其短的半导体器件中，很难形成硅化物，因此存在栅极电阻增大的问题。 
图1A～1C是用于说明在这种超微细且超高速半导体器件中，通过现有 的自对准硅化物法形成了硅化物层时的问题的图。在下面的说明中，以p沟道(channel)MOS晶体管为例进行说明，但在n沟道MOS晶体管的情形下，只要使导电类型(conductivity type)反转，则与其同样的说明就成立。 
参照1A所示，在硅衬底11上，通过具有ST1结构的元件分离区域11I划分有以n型阱构成的元件区域11A，而且在上述元件区域11A中的上述硅衬底11上，对应于规定的沟道区域且隔着栅绝缘膜12而形成有p+型多晶硅栅电极13。 
进而，在上述硅衬底11中构成元件区域11A的部分内的上述栅电极13的两侧，形成有p型源极延伸区域11a以及漏极延伸区域11b，而且在栅电极13各个侧壁面上，分别以连上述硅衬底11中的上述源极延伸区域11a和漏极延伸区域11b的一部分也连续覆盖的方式形成有由CVD氧化膜构成的侧壁氧化膜13OW。 
设置该侧壁氧化膜13OW，目的在于切断沿着栅电极13侧壁面的栅极漏电流的电流路径，而且在各个侧壁氧化膜13OW上形成有抗HF特性大的侧壁绝缘膜13SN，该侧壁绝缘膜13SN例如由SiN或者SiON形成。 
进而，在上述硅衬底11中的构成上述元件区域的部分内的各个上述侧壁绝缘膜13SW的外侧，形成有p+型源极区域11c以及漏极区域11d。 
而且，在图1B的工序中，通过溅射法等，在图1A的结构上沉积Co或Ni等金属膜14，进而在图1C的工序中进行热处理，而使上述金属膜14与其下的硅面反应，从而在上述源极及漏极区域11c及11d的表面、以及上述多晶硅电极13的表面上，形成CoSi2或NiSi等的低电阻硅化物层15。进而，通过洗消(washout)未发生反应的金属膜14，能够得到图1C所示的元件结构。 
然而，在这种元件结构中，若栅电极13的栅极长度缩短而变为不足40nm，即，例如变为15nm或6nm左右，则形成在栅电极13上的硅化物层15的比率变为极小，因此，即使形成了硅化物层15，其薄层电阻(sheet resistance)也会增大，从而无法实现所希望的栅极电阻的降低。另外，伴随与此，半导体器件也无法实现所期望的动作速度。 
为了解决该问题，在专利文献1中提出有如下结构：栅极长度短的多晶硅栅电极的前端部形成宽的栅电极头部，并在该栅电极头部形成硅化物，从 而降低多晶硅栅电极的薄层电阻。 
图2A、2B是用于说明该专利文献1的半导体器件的制造工序的图。 
如图2A所示，在硅衬底21上，通过元件分离区域22a、22b以及24a、24b划分有元件区域，而且在该元件区域上外延形成有硅层23而作为沟道层(channel layer)。上述硅层23在上述元件区域24a、24b上处于多晶体状态，即，成为多晶硅。 
图2A中，进而在上述沟道层23上，对应于上述沟道层23中的沟道区域且隔着栅绝缘膜24而形成多晶硅栅电极25，进而在多晶硅栅电极25，以使其顶部露出的方式形成侧壁绝缘膜，并在这个结构上沉积SiGe层，由此在上述硅层23上的上述栅电极25的左右形成SiGe层27a以及27b，进而在上述多晶硅栅电极25的露出顶部，形成SiGe多晶体头部27b而作为宽的头部。 
而且，在图2B的工序中，在图2A的结构上沉积Co或Ni等金属膜，并进行自对准硅化物工艺，从而使上述SiGe区域27a～27c变换为硅化物区域28a～28c，由此在栅电极25上形成宽的低电阻硅化物区域28b而作为栅电极头部。 
如此，若采用上述专利文献1的技术，则在栅极长度短的栅电极上形成宽的多晶体区域，并将该多晶体区域变换为硅化物，从而能够在栅电极的顶部，以硅化物层的形式形成充分具有低的薄层电阻的宽的头部，但本发明的发明者在成为本发明基础的研究中发现，在这种元件结构中，若栅极长度小于40nm而缩短到15nm、进而缩短到6nm左右，则会发生栅极漏电流增大的问题。 
图3示出了实际上如此在这种多晶硅栅电极上形成了多晶体头部的结构的SEM像，从该图中可知，所形成的多晶体头部以覆盖着栅电极两侧的侧壁绝缘膜表面的一部分的方式而形成。 
从上述可知，在该结构中，在宽的栅电极头部28b和硅化物区域28a或28c之间的距离减少，从而如图2B中的箭头所示，形成沿着侧壁绝缘膜表面的栅极漏电流路径。如前所说明，通常由具有抗HF特性的SiN或SiON膜形成栅极侧壁绝缘膜，但通常这些膜在表面以高密度包含界面态(interfacestate)，因此通过该界面态很容易形成漏电流路径。 
用于解决问题的方法 
若根据本发明的一个方面，则本发明提供一种半导体器件，其特征在于，具有：衬底；栅电极，其隔着栅绝缘膜而设置在上述衬底上，具有第一侧壁面和第二侧壁面，上述第二侧壁面与上述第一侧壁面相对置，并且该栅电极具有第一宽度；第一侧壁绝缘膜，其在上述衬底上具有与上述第一侧壁面相对置、且与上述第一侧壁面相分离的第一内壁面；第二侧壁绝缘膜，其在上述衬底上具有与上述第二侧壁面相对置、且与上述第二侧壁面相分离的第二内壁面；栅电极头部，其以从上述第一内壁面延伸至上述第二内壁面的方式，以更加宽的第二宽度形成在上述栅电极上；第一以及第二扩散区域，其形成在上述衬底中的上述栅电极的两侧，其中，上述栅电极头部形成为与上述栅电极相连续，上述栅电极的接触至上述栅绝缘膜的至少下部由多晶硅构成。 
若根据本发明的其他方面，则本发明提供一种半导体器件的制造方法，其特征在于，包括：在衬底上，隔着栅绝缘膜而形成具有第一侧壁面以及与上述第一侧壁面相对置的第二侧壁面的多晶硅栅电极的工序；在上述衬底中的上述多晶硅栅电极的两侧，分别形成第一以及第二扩散区域的工序；在上述多晶硅栅电极的上述第一侧壁面上形成第一侧壁氧化膜，在上述第二侧壁面上形成第二侧壁氧化膜的工序；在上述第一侧壁氧化膜上形成第一侧壁绝缘膜，在上述第二侧壁氧化膜上形成第二侧壁绝缘膜的工序，其中，该第一侧壁绝缘膜具有与上述第一侧壁氧化膜不同的抗蚀刻特性，该第二侧壁绝缘膜具有与上述第二侧壁氧化膜不同的抗蚀刻特性；对于上述第一以及第二侧壁氧化膜，从各自的上端开始相对上述第一以及第二侧壁绝缘膜而选择性地且局部地进行蚀刻，从而在上述多晶硅栅电极的上部使上述第一以及第二侧壁面露出的工序；利用多晶硅材料填充所露出的上述第一侧壁面和上述第一侧壁绝缘膜之间的间隙、以及所露出的上述第二侧壁面以及第二侧壁绝缘膜之间的间隙，从而以在上述第一侧壁绝缘膜内壁面和上述第二侧壁绝缘膜内壁面之间延伸的方式形成栅电极头部的工序；在上述栅电极头部形成硅化物层的工序。 
若根据本发明的另外其他方面，则本发明提供一种半导体器件的制造方法，其特征在于，包括：在衬底上，隔着栅绝缘膜而形成具有第一侧壁面以及与上述第一侧壁面相对置的第二侧壁面的多晶硅栅电极的工序；在上述衬 底中的上述多晶硅栅电极的两侧，分别形成第一以及第二扩散区域的工序；在上述多晶硅栅电极的上述第一侧壁面上形成第一侧壁氧化膜，在上述第二侧壁面上形成第二侧壁氧化膜的工序；在上述第一侧壁氧化膜上形成第一侧壁绝缘膜，在上述第二侧壁氧化膜上形成第二侧壁绝缘膜的工序，其中，该第一侧壁绝缘膜具有与上述第一侧壁氧化膜不同的抗蚀刻特性，该第二侧壁绝缘膜具有与上述第二侧壁氧化膜不同的抗蚀刻特性；对于上述第一以及第二侧壁氧化膜，从各自的上端开始相对上述第一以及第二侧壁绝缘膜而选择性地且局部地进行蚀刻，从而在上述多晶硅栅电极的上部，使上述多晶硅电极露出的工序；对所露出的上述多晶硅电极进行蚀刻，从而在上述多晶硅电极上的上述第一以及第二侧壁氧化膜之间，以与形成于上述第一以及第二侧壁绝缘膜之间的第二间隙连续的方式形成第一间隙的工序；利用多晶硅材料填充上述第一以及第二间隙，从而以在上述第一侧壁绝缘膜内壁面和上述第二侧壁绝缘膜内壁面之间延伸的方式形成栅电极头部的工序；在上述栅电极头部形成硅化物层的工序。 
发明效果 
若采用本发明，则在多晶硅栅电极上，能够以上述第一以及第二侧壁绝缘膜之间的宽度形成宽的栅电极头部，而且通过自对准硅化物工序，能够在该栅电极头部形成低电阻硅化物层，所以即使栅极长度缩短为不足40nm，例如缩短到15nm或6nm左右、或者其以下，也能够保证低的栅极电阻，因此半导体器件表现出超高速动作。 

附图说明

图1A是用于说明现有的自对准硅化物工艺的图。 
图1B是用于说明现有的自对准硅化物工艺的图。 
图1C是用于说明现有的自对准硅化物工艺的图。 
图2A是用于说明现有技术的缺陷的图。 
图2B是用于说明现有技术的缺陷的图。 
图3是用于说明现有技术的缺陷的其他的图。 
图4A是示出了本发明第一实施例的半导体器件的制造方法的图(之一)。 
图4B是示出了本发明第一实施例的半导体器件的制造方法的图(之二)。 
图4C是示出了本发明第一实施例的半导体器件的制造方法的图(之三)。 
图4D是示出了本发明第一实施例的半导体器件的制造方法的图(之四)。 
图4E是示出了本发明第一实施例的半导体器件的制造方法的图(之五)。 
图4F是示出了本发明第一实施例的半导体器件的制造方法的图(之六)。 
图4G是示出了本发明第一实施例的半导体器件的制造方法的图(之七)。 
图5A是示出了本发明第二实施例的半导体器件的制造方法的图(之一)。 
图5B是示出了本发明第二实施例的半导体器件的制造方法的图(之二)。 
图5C是示出了本发明第二实施例的半导体器件的制造方法的图(之三)。 
图5D是示出了本发明第二实施例的半导体器件的制造方法的图(之四)。 
图6A是示出了本发明第三实施例的半导体器件的制造方法的图(之一)。 
图6B是示出了本发明第三实施例的半导体器件的制造方法的图(之二)。 
图6C是示出了本发明第三实施例的半导体器件的制造方法的图(之三)。 
图6D是示出了本发明第三实施例的半导体器件的制造方法的图(之四)。 

具体实施方式

[第一实施方式] 
图4A～4G示出了本发明第一实施方式的半导体器件40的制造方法。下面，将上述半导体器件40视为p沟道MOS晶体管而进行说明，但通过使导电类型反转，也能够将本发明应用于n沟道MOS晶体管。 
如图4A所示，在硅衬底41上，通过STI型元件分离区域41I划分出由n型阱构成的元件区域41A，而且在上述元件区域的上述硅衬底41上，隔着栅绝缘膜42形成有多晶硅栅电极43。 
接着，在图4B的工序中，将上述栅电极43作为掩模，通过离子注入方式向上述硅衬底41中导入B+等p型杂质元素，由此在上述栅电极43的各侧形成p型源极延伸区域41a以及p型漏极延伸区域41b。 
在图4B的工序中，还通过CVD法，在上述多晶硅栅电极43的两侧以5～10nm的厚度形成有侧壁氧化膜43OX1、OX2，在图4C的工序中，通过CVD法，在上述侧壁氧化膜43OX1、43OX2上分别以连上述硅衬底41表面的一部 分也连续覆盖的方式形成外侧侧壁氧化膜43OY1、43OY2，在图4C的工序中，在上述侧壁氧化膜43OY1、OY2上，还分别形成有SiN侧壁绝缘膜43SN1以及43SN2。如此所形成的SiN侧壁绝缘膜43SN1以及43SN2，与上述侧壁氧化膜OX1、OX2、OY1、OY2相比较具有抗HF蚀刻特性。 
接着，在图4D的工序中，将上述栅电极43、侧壁氧化膜OX1、OX2、OY1、OY2以及侧壁绝缘膜SN1、SN2作为掩模，通过离子注入方式以大的离子注入剂量向上述硅衬底41中导入B+等p型杂质元素，从而在上述硅衬底41中的上述侧壁绝缘膜43SN1的外侧区域，形成p+型的源极以及漏极扩散区域41c以及41d。 
进而图4E的工序中，在HF环境下对图4D的结构中的上述侧壁绝缘膜43SN1、43SN2以及栅电极43进行湿蚀刻，从而使上述侧壁氧化膜43OX1、43OY1、43OX2、43OY2缩进。由此，在上述多晶硅栅电极43的周围，形成使多晶硅栅电极43的上部露出的间隙。此时，在上述侧壁绝缘膜43SN1或43SN2和硅衬底41之间的侧壁氧化膜、即侧壁氧化膜43OY1、43OY2也被湿蚀刻，但应该注意，由于这些部分在图4D的状态下所露出的氧化膜的面积极小，所以蚀刻速度很小，因此氧化膜的湿蚀刻主要沿着多晶硅栅电极43的侧面壁发生。 
进而在本实施例的图4F的工序中，在图4E的结构上沉积多晶硅膜而填充上述间隙，从而在上述栅电极43上形成多晶硅栅电极头部43A，其中，该多晶硅栅电极头部43A的宽度与上述侧壁绝缘膜43SN1的内壁面和侧壁绝缘膜43SN2的内壁面之间的距离相等。 
在图示的例子中，上述多晶硅栅电极头部43A超过上述侧壁绝缘膜43SN1、43SN2的上端部而向上方延伸，但与之前的图3的情形不同，在上述侧壁绝缘膜43SN1和43SN2之间，还有在其上方的延伸部，栅电极头部43A的宽度实质上都不会发生变化。 
此外，在图4F的工序中，由于对上述源极/漏极区域41c、41d以高的杂质浓度进行了掺杂，因此，若进行了这种形成多晶硅栅电极头部43A的硅膜沉积工艺，则在其上会生长多晶硅膜，但不会生长Si外延层。进而，通过对硅膜沉积工艺进行最优化，也能够抑制多晶硅膜的生长。通过采用这种最佳条件，能够只形成多晶硅栅电极头部43。 
在如此形成了上述大宽度的栅电极头部43A之后，对这样处理过的结构执行以之前的图1A～1C说明的自对准硅化物工序，从而在上述栅电极头部43A形成如图4G所示的具有低薄层电阻的硅化物层45G，由此能够大幅度降低栅极电阻。另外，与此同时，在上述源极/漏极区域41c、41d上分别形成同样的硅化物层45S、45D。 
尤其是在本实施例中，在上述侧壁氧化膜43OY1、43OY2的各内侧形成侧壁氧化膜43OX1、43OY1，从而有效地增大上述栅电极头部43A的宽度。 
如上所说明，上述的说明是针对p沟道MOS晶体管进行的，但通过在上述说明中替换p型杂质和n型杂质，本发明也能够适用于n沟道MOS晶体管中。通常，这些n型杂质可采用As或P。 
[第二实施方式] 
图5A～5D示出了本发明第二实施方式的半导体器件60的制造方法。在图中，对与之前所说明的部分相对应的部分赋予了相同的参照附图标记，并省略其说明。 
在本实施例中，首先进行图4A～4C的工序，并立即对图4C的结构进行HF湿蚀刻处理，由此形成类似于图4E的结构的图5A的结构。但在图5A的状态中，与紧接着上述图4C的工序而执行的图4D的工序不同，还未形成被高浓度掺杂的源极/漏极区域41c、41d。 
而且，在图5B的工序中，在本实施例的图5A的结构上，以与上述图4F的工序同样的方式沉积多晶硅膜，从而在上述栅电极43上形成栅电极头部43A，但由于在本实施例的上述硅衬底41的表面还未形成上述源极/漏极区域41c、41d，因此在上述硅衬底41上的上述侧壁绝缘膜43SN1、43SN2的外侧，发生硅层44A、44B的外延生长。 
进而在如此所形成的图5B的结构上，以大的离子注入剂量利用B+等p型杂质元素进行离子注入，由此在上述硅衬底41中的上述侧壁绝缘膜43SN1、43SN2的外侧，形成p+型的源极/漏极区域41c、41d。另外，与此同时，将上述栅电极头部43A以及栅电极43掺杂成p+型。 
在图5C的结构中，由于在硅衬底41上外延形成有Si层44A、44B而作为源极/漏极区域的一部分，因此与其相对应，能够将在上述硅衬底41中形成 为源极/漏极区域的扩散区域41c、41d的深度减少相应的量，从而能够降低产生在硅衬底中的源极扩散区域的下端和漏极扩散区域的下端之间的漏电流。 
进而在图5D的工序中，将之前所说明的自对准硅化物工艺应用于上述图5C的结构，从而能够得到这样的结构，即，对应于上述栅电极头部43A而形成硅化物层45G，另外，对应于源极/漏极区域41c、41d而形成硅化物层45A、45B。 
[第三实施方式] 
图6A～6D示出了本发明第三实施方式的半导体器件的制造方法。但在图中，对与之前所说明的部分赋予了相同的参照附图标记，并省略其说明。 
如图6A所示，该工序对应于之前的图4E的工序，通过使用了HF的选择性湿蚀刻使上述侧壁氧化物膜43OX1、43OY1、43OX2、43OY2缩进，因此多晶硅栅电极43的上部露出。 
而且，在本实施例的图6B的工序中，通过干蚀刻，如通过将HCI用作蚀刻剂的干蚀刻处理，使上述多晶硅栅电极43的露出部缩进，从而在多晶硅栅电极43上，以与形成于上述侧壁绝缘膜43SN1、43SN2的内壁面之间的间隙连续的方式，形成通过侧壁氧化膜43OX1、43OX2的各内壁面所划分的间隙。 
进而在图6C的工序中，通过多晶硅或多晶SiGe等硅多晶体材料填充上述间隙，从而以与上述多晶硅栅电极43连续的方式形成栅电极上部以及头部43A。该硅多晶体材料的沉积，可以将硅烷(SiH4)气体或者硅烷气体和锗烷(GeH4)气体为原料，通过减压CVD法在500℃左右的衬底温度下执行。尤其是通过多晶SiGe来形成上述栅电极头部43A，从而能够进一步降低栅电极头部43A的电阻。 
这种硅多晶体材料的沉积，可以在未添加掺杂气体(dopant gas)的状态下进行，然后通过离子注入方式导入杂质元素，但也可以在添加了掺杂气体的状态下进行。此时，只要将接触至栅绝缘膜42的多晶硅栅电极43的厚度充分减少到使上述栅绝缘膜42不露出的程度，就能够将实质上包括栅电极头部43A的栅电极的整体掺杂成所希望的导电型。 
尤其是在利用多晶SiGe填充上述间隙的情况下，优先将上述半导体器件 形成为p沟道MOS晶体管。 
进而在图6D的工序中，通过将之前所说明的自对准硅化物工艺应用于上述图6C的结构，从而能够得到这样的结构，即，对应于上述栅电极头部43A而形成硅化物层45G，另外，对应于源极/漏极区域41c、41d而形成硅化物层45A、45B。 
此外，在本实施例中，如上述第二实施例那样，也可以在源极/漏极区域41c、41d上生长硅外延层44A、44B。 
上面说明了本发明的最佳实施例，但本发明并不仅限定于上述特定的实施例，而是在记载于本发明的技术方案中的要旨内，能够进行各种各样的变形及变更。