具有高移动性波形沟道的TFT电荷存储存储器单元和其制造方法转让专利
申请号 : CN200680027101.1
文献号 : CN101228619B
文献日 : 2010-11-03
发明人 : 罗伊·E·朔伊尔莱茵
申请人 : 桑迪士克3D公司
摘要 :
本发明描述一种可重写非易失性存储器单元，其中每个单元具有两个位。所述存储器单元优选通过凭借沟道热电子注射方法在介电电荷存储层中或在电隔离的导电naocrystals中存储电荷进行操作。在优选实施例中，沟道区具有波形形状，从而在两个存储区之间提供额外隔离。所述沟道区经沉积且优选由多晶锗或硅锗形成。本发明的存储器单元可形成在存储器阵列中；在优选实施例中，在单个衬底上方堆叠形成多个存储器层级。所述存储器单元包含晶体管(50)，其源极(52)和漏极(54)连接到位线(30)。所述沟道区形成在介电结构(32)上方，且由电荷存储电介质(36)和字线(44)覆盖。
权利要求 :
1.一种场效应晶体管，其包含：
沟道区，其具有一长度，所述沟道区包括形成在介电结构上方的层的一部分；
源极区，其在源极/沟道边界处邻接所述沟道区；以及漏极区，其在漏极/沟道边界处邻接所述沟道区；
其中所述沟道区的所述长度大于所述源极/沟道边界与所述漏极/沟道边界之间的第一距离，其中所述沟道区形成在衬底上方，且其中所述介电结构将所述源极区和所述漏极区分隔开。
2.根据权利要求1所述的场效应晶体管，其中所述沟道区包含多晶半导体材料。
3.根据权利要求1所述的场效应晶体管，其中所述沟道区包含硅层。
4.根据权利要求1所述的场效应晶体管，其中所述沟道区不是大致平面的形状。
5.根据权利要求1所述的场效应晶体管，其中所述晶体管是存储器单元的一部分，所述存储器单元进一步包含电荷存储堆叠。
6.根据权利要求5所述的场效应晶体管，其中所述电荷存储堆叠包含电荷存储电介质。
7.根据权利要求6所述的场效应晶体管，其中所述电荷存储电介质包含氮化硅。
8.根据权利要求6所述的场效应晶体管，其中所述电荷存储堆叠包含纳米晶体。
9.根据权利要求6所述的场效应晶体管，其中所述存储器单元适于存储两个位。
10.根据权利要求6所述的场效应晶体管，其中所述单元是通过沟道热电子注射进行编程。
11.根据权利要求1所述的场效应晶体管，其中所述晶体管形成在单晶衬底上方。
12.一种场效应晶体管，其包含：
沟道区；
源极区；以及
漏极区，
其中所述沟道区包括形成在介电结构上方的层的一部分；
其中所述介电结构将所述源极区和所述漏极区分隔开；
其中所述源极区和所述漏极区在大致水平的平面中是大致共面的，且其中所述沟道区不与所述源极区和所述漏极区共面，且不在大致水平的平面中，且其中所述沟道区包含多晶半导体材料。
13.根据权利要求12所述的场效应晶体管，其中所述沟道区包含硅层。
14.根据权利要求12所述的场效应晶体管，其中所述晶体管进一步包含电荷存储堆叠。
15.根据权利要求14所述的场效应晶体管，其中所述电荷存储堆叠包含电荷存储电介质。
16.根据权利要求14所述的场效应晶体管，其中所述电荷存储堆叠包含纳米晶体。
说明书 :
技术领域
本发明涉及一种通过存储电荷来操作的存储器单元；在优选实施例中，每个单元存储两个位，通过沟道热电子注射方法来编程所述单元。
背景技术
如将描述，通过使用沟道热电子注射方法，可选择性地不将电荷存储在基于晶体管的存储器单元中的两个相异电荷存储区的任一者中或将电荷存储在其任一者或两者中，从而通过每个单元存储两个位来增加装置密度。然而，随着所述单元以较小特征尺寸形成，变得越来越难以使所述两个存储区保持相异。
因此，需要一种高密度电荷存储存储器单元，其中在不增加单元面积的情况下使两个单独电荷存储区保持相异。
因此，需要一种高密度电荷存储存储器单元，其中在不增加单元面积的情况下使两个单独电荷存储区保持相异。
发明内容
本发明由所附权利要求书界定，且不应将这部分中的任何内容视为对那些权利要求的限制。一般来说，本发明针对一种通过沟道热电子注射方法进行编程的非易失性电荷存储存储器单元。
本发明的第一方面提供一种场效应晶体管，其包含：具有一长度的沟道区；在源极/沟道边界处邻接所述沟道区的源极区；以及在漏极/沟道边界处邻接所述沟道区的漏极区；其中所述沟道区的长度大于所述源极/沟道边界与所述漏极/沟道边界之间的第一距离，其中所述沟道区形成在衬底上方。
本发明的另一方面提供一种用于制成非易失性存储器单元的方法，所述方法包含：形成非平面介电结构；以及在所述介电结构上方共形地沉积半导体层，其中所述半导体层的一部分充当晶体管的沟道区，且其中所述沟道区是非平面形状。
本发明的又一方面提供一种用于制成非易失性存储器单元的方法，所述方法包含：形成非平面介电结构；以及在所述介电结构上方共形地沉积半导体层，其中所述半导体层的一部分充当晶体管的沟道区，所述半导体层的一部分充当晶体管的源极区，所述半导体层的一部分充当晶体管的漏极区，且其中所述沟道区不具有大致平面的形状且所述沟渠区的一部分设置在所述源极区和所述漏极区上方。
本发明的优选实施例提供一种单片三维存储器阵列，其包含：a)形成在衬底上方的第一存储器层级，所述第一存储器层级包含第一多个场效应晶体管，每个第一场效应晶体管包含：i)具有第一长度的沟道区；ii)在源极/漏极/沟道边界处邻接所述沟道区的源极/漏极区；和iii)在漏极/源极/沟道边界处邻接所述沟道区的漏极/源极区，所述漏极/源极/沟道边界与所述源极/漏极/沟道边界相距第一距离，其中所述第一长度大于所述第一距离；以及b)以单片形式形成在所述第一存储器层级上方的至少第二存储器层级。
相关实施例提供一种用于形成单片三维存储器阵列的方法，所述方法包含：形成在第一方向上延伸的第一多个大致平行、大致共面的轨道形介电特征；在所述第一轨道形介电特征上方共形地沉积第一半导体层；在所述第一半导体层上方共形地形成第一电荷存储堆叠；在所述第一电荷存储电介质上方形成第一多个大致平行、大致共面的字线，所述字线在与所述第一方向不同的第二方向上延伸。
本发明的一方面提供一种包含沟道区的薄膜晶体管，其中所述沟道区包含沉积的多晶锗层。
本发明的又一方面提供一种场效应晶体管，其包含：沟道区；源极区；以及漏极区，其中所述源极区和所述漏极区在大致水平平面中大致共面，且其中所述沟道区不与所述源极区和所述漏极区共面，且不在大致水平的平面中，且其中所述沟道区包含多晶半导体材料。
本文所描述的本发明方面和实施例中的每一者可单独使用或彼此结合使用。
现将参看附图来描述优选方面和实施例。
本发明的第一方面提供一种场效应晶体管，其包含：具有一长度的沟道区；在源极/沟道边界处邻接所述沟道区的源极区；以及在漏极/沟道边界处邻接所述沟道区的漏极区；其中所述沟道区的长度大于所述源极/沟道边界与所述漏极/沟道边界之间的第一距离，其中所述沟道区形成在衬底上方。
本发明的另一方面提供一种用于制成非易失性存储器单元的方法，所述方法包含：形成非平面介电结构；以及在所述介电结构上方共形地沉积半导体层，其中所述半导体层的一部分充当晶体管的沟道区，且其中所述沟道区是非平面形状。
本发明的又一方面提供一种用于制成非易失性存储器单元的方法，所述方法包含：形成非平面介电结构；以及在所述介电结构上方共形地沉积半导体层，其中所述半导体层的一部分充当晶体管的沟道区，所述半导体层的一部分充当晶体管的源极区，所述半导体层的一部分充当晶体管的漏极区，且其中所述沟道区不具有大致平面的形状且所述沟渠区的一部分设置在所述源极区和所述漏极区上方。
本发明的优选实施例提供一种单片三维存储器阵列，其包含：a)形成在衬底上方的第一存储器层级，所述第一存储器层级包含第一多个场效应晶体管，每个第一场效应晶体管包含：i)具有第一长度的沟道区；ii)在源极/漏极/沟道边界处邻接所述沟道区的源极/漏极区；和iii)在漏极/源极/沟道边界处邻接所述沟道区的漏极/源极区，所述漏极/源极/沟道边界与所述源极/漏极/沟道边界相距第一距离，其中所述第一长度大于所述第一距离；以及b)以单片形式形成在所述第一存储器层级上方的至少第二存储器层级。
相关实施例提供一种用于形成单片三维存储器阵列的方法，所述方法包含：形成在第一方向上延伸的第一多个大致平行、大致共面的轨道形介电特征；在所述第一轨道形介电特征上方共形地沉积第一半导体层；在所述第一半导体层上方共形地形成第一电荷存储堆叠；在所述第一电荷存储电介质上方形成第一多个大致平行、大致共面的字线，所述字线在与所述第一方向不同的第二方向上延伸。
本发明的一方面提供一种包含沟道区的薄膜晶体管，其中所述沟道区包含沉积的多晶锗层。
本发明的又一方面提供一种场效应晶体管，其包含：沟道区；源极区；以及漏极区，其中所述源极区和所述漏极区在大致水平平面中大致共面，且其中所述沟道区不与所述源极区和所述漏极区共面，且不在大致水平的平面中，且其中所述沟道区包含多晶半导体材料。
本文所描述的本发明方面和实施例中的每一者可单独使用或彼此结合使用。
现将参看附图来描述优选方面和实施例。
附图说明
图1a是通过Fowler-Nordheim穿隧进行编程的现有技术SONOS存储器单元的横截面图。图1b是通过CHE注射进行编程的现有技术SONOS存储器单元的横截面图。
图2a是根据本发明实施例形成的存储器单元阵列的一部分的横截面图。图2b是展示以与图2a视图成九十度角所观看到的同一存储器阵列的横截面图。
图3a到3g是展示形成根据本发明实施例形成的存储器单元存储器层级过程中不同阶段的横截面图。
图4是根据本发明替代性实施例的存储器单元的横截面图。
图5是根据本发明替代性实施例的存储器单元的横截面图。
图6是说明根据本发明优选实施例来编程选定单元的电路图。
图7是说明根据本发明优选实施例来读取选定单元的电路图。
图8是说明根据本发明优选实施例来擦除单元区块的电路图。
图9是图2a所描绘的根据本发明实施例形成的存储器单元阵列的一部分的横截面图，其中通过不同编程方法来编程所述存储器单元阵列。
图2a是根据本发明实施例形成的存储器单元阵列的一部分的横截面图。图2b是展示以与图2a视图成九十度角所观看到的同一存储器阵列的横截面图。
图3a到3g是展示形成根据本发明实施例形成的存储器单元存储器层级过程中不同阶段的横截面图。
图4是根据本发明替代性实施例的存储器单元的横截面图。
图5是根据本发明替代性实施例的存储器单元的横截面图。
图6是说明根据本发明优选实施例来编程选定单元的电路图。
图7是说明根据本发明优选实施例来读取选定单元的电路图。
图8是说明根据本发明优选实施例来擦除单元区块的电路图。
图9是图2a所描绘的根据本发明实施例形成的存储器单元阵列的一部分的横截面图，其中通过不同编程方法来编程所述存储器单元阵列。
具体实施方式
图1a展示常规SONOS存储器单元。SONOS存储器单元是具有电荷存储区的场效应晶体管。沟道区10由轻度掺杂的P型硅形成，例如通过在单晶晶片衬底8中进行离子植入而形成。在沟道区10上形成穿隧氧化物层12、电荷存储氮化物层14和阻挡氧化物层16。在阻挡氧化物层16上方形成例如具有重度掺杂多结晶硅(其将在此论述中称为多晶硅)的栅极电极18。可通过原位掺杂(其中掺杂原子在沉积栅极电极18的多晶硅时流动且并入到所述硅中)来掺杂栅极电极18，或在沉积之后例如通过离子植入来掺杂。通过离子植入在衬底8中形成重度掺杂的n型源极区20和漏极区22。常规的硅-氧化物-氮化物-氧化物-硅堆叠给予SONOS单元作为其名称，但可针对这些层中的任一者使用其它材料。
可通过Fowler-Nordheim穿隧机制来编程图1a的单元。为了编程此单元，向栅极电极18施加高电压，从而在沟道区10中形成导电沟道。在源极区20处和/或在漏极端22处施加低电压。由栅极电极18的高电压吸引的电子(在图1a中用“e”表示)穿隧通过穿隧氧化物层12且被捕集在电荷存储氮化物层14中。当从栅极电极18移除电压时，电子仍被捕集在电荷存储氮化物层14中，由穿隧氧化物层12和阻挡氧化物层16阻挡其逃逸。阈值电压(必须施加到栅极电极18以形成导电沟道从而“接通”单元的电压)对于电荷存储在电荷存储氮化物层14中的单元来说与没有存储电荷的单元是不同的。以此方式，SONOS单元可充当存储器单元；可将存储有电荷的编程单元视为数据“0”，而可将没有存储电荷的未编程单元视为数据“1”，或反之亦然。编程单元和未编程单元通过其不同阈值电压来辨别。可对这种非易失性单元进行读取、擦除和重写多次。
为了增加装置密度，需要每个单元存储两个位。在通过存储电荷进行操作的单元中，一种完成此操作的方式是在两个相异区中存储电荷。
一种替代性编程方法已知为沟道热电子(CHE)注射。在此编程方法中，源极电压较低，栅极电压超过阈值电压，且漏极电压高于栅极电压。所述单元处于饱和状态，在此点处源极-漏极电压中的额外增加将不会造成通过晶体管的电流的显著增加。
举例来说，转向图1b，假设源极区20设置为接地(0伏)，栅极电极18处于2.5伏，漏极区22处于4伏，且晶体管具有1伏的阈值电压。在沟道区的源极端处，栅极到源极电压为2.5伏，大大超过阈值电压，且形成导电沟道。然而，由于高漏极电压的缘故，沟道中的电压在所述沟道上从源极端向漏极端增加；因此，栅极与沟道之间的电压减小。在漏极端处(非常靠近漏极区22)，实际上不存在导电沟道，因为漏极端与栅极电极18的电压之间的差值低于阈值电压。但是由于源极20与漏极22之间的高电压的缘故，高能量电子从沟道注射到漏极。这些高速度电子倾向于散开，且一些电子将被捕集在电荷存储氮化物层14的电荷存储区24中。
与通过Fowler-Nordheim编程进行编程的SONOS存储器单元相反，当通过CHE注射来编程SONOS单元时，电荷仅存储在所述沟道的一端中，在此实例中，存储在单元的漏极端处的电荷存储区24中。电荷还可存储在沟道的另一端处的单独电荷存储区26中。因为氮化物层14是电介质，所以电荷将不会在区24与26之间迁移。
然而，随着图1b的单元以越来越小的尺寸形成，所述两个电荷存储区趋向于重叠且变得难以辨别。CHE注射本质上是高能量的且难以控制。
已经形成了单片三维存储器阵列，其中在单个衬底(通常是单晶硅晶片)上方依次堆叠多个存储器层级。实例是Lee等人第6,881,994号美国专利“Monolithic threedimensional array of charge storage devices containing a planarized surface”；以及2002年12月31日申请的Scheuerlein等人第10/335,078号美国专利申请案“Programmable memoryarray structure incorporating series-connected transistor strings and methods for fabricationand operation of same”，所述两者归本发明的受让人所有且因此以引用方式并入本文。
在此类装置中，每个存储器层级中的沟道区常规上由多晶硅形成。由于在多晶硅中存在增益边界的缘故，电荷载流子在多晶硅沟道中的移动性比在形成在单晶硅中的沟道中低。如所提到，CHE注射需要电子达到高速度。已证明难以在多晶硅沟道装置中实现CHE注射。
在本发明的优选实施例中，通过形成新颖的波形沟道区在不增加单元面积的情况下增加沟道长度来将单个单元中的两个存储区彼此隔离。在优选实施例中，沟道区由锗或硅锗合金形成。锗具有比硅高的载流子移动性，且硅锗合金的载流子移动性随着锗含量的增加而增加。较高的载流子移动性使得较容易实现CHE注射。(出于简单起见，本论述已经描述了热电子注射。通过极性颠倒和互补掺杂型半导体材料，可替代地注射空穴。所属领域的技术人员将了解，可使用空穴注射而并非电子注射来实施本发明。)
在图2a中展示根据本发明优选实施例形成的存储器单元。在横截面中展示延伸离开页的大致平行、大致共面的位线30。在位线30之间形成介电结构32，且位线30相对于介电结构32凹进。
在位线30和介电结构32上共形地沉积沟道层34(优选由锗或硅锗合金形成)，从而给予其波形形状。在沟道层34上形成电荷存储堆叠36。在一些实施例中，电荷存储堆叠36由介电层38、40和42构成。介电层38适于防止所存储的电荷逃逸到沟道层。其与沟道层接触且将被称为沟道阻挡电介质。沟道阻挡电介质38通常由二氧化硅形成。介电层40适于存储电荷，将被称为电荷存储电介质，且常规上由氮化硅形成。介电层42适于防止所存储的电荷逃逸到栅极电极，且将被称为栅极阻挡电介质。栅极阻挡电介质42常规上由二氧化硅形成。在替代性实施例中，可用电隔离纳米晶体取代电荷存储电介质40。纳米晶体是导体或半导体材料的彼此电隔离的较小原子或晶体簇。
大致平行的字线44在与位线30不同的方向上延伸，优选垂直于位线30。图2b展示沿着线L-L′以九十度角观看到的同一结构。
参看图2a，形成场效应晶体管50，其例如具有源极区52、漏极区54和沟道区56且具有倒U形状。通过源极线30a、漏极线30b和字线44来存取晶体管50。场效应晶体管50操作作为“或非”存储器单元。将看到，沟道区56比源极区52与漏极区54之间的距离长得多。一般来说，源极区52和漏极区54在大致水平的平面中大致共面，而沟道区56不与源极区52和漏极区54共面，且不在大致水平的平面中。
增加的沟道长度和其形状允许两个电荷存储区62和64与在沟渠区56具有常规平面形状的情况下相比更有效地隔离。此单元适于存储两个位。因此，在不增加晶体管的面积且随之的存储器单元的面积的情况下，实现增加的电荷存储区的沟道长度和隔离。
在图2a中展示第一存储器层级。可在此存储器层级上方形成额外的存储器层级，所有存储器层级均在单个衬底上方，从而形成具有多个堆叠的存储器层级的非常密集的单片三维存储器阵列。
将提供详细实例，其描述制造根据本发明优选实施例形成的单片三维存储器阵列。出于完整起见，将提供许多制造细节。所属领域的技术人员将了解，期望此实例是非限制性的，且可对此处所提供的许多细节进行修改、增加或省略，但结果属于本发明的范围内。
来自Lee等人和Scheuerlein等人的一些制造细节可能与形成所述实例的单片三维存储器阵列相关。出于清楚起见，并没有包括来自Lee等人和Scheuerlein等人的所有细节，但是将了解不希望排除来自这些或其它所并入的专利和申请案的任何教示。
实例
转向图3a，存储器的形成开始于衬底100。此衬底100可以是此项技术中已知的任何半导电衬底，例如单晶硅、如硅锗或硅锗碳等IV-IV化合物、III-V化合物、II-VII化合物、此类衬底上方的外延层或任何其它半导电材料。所述衬底可包括其中制造的集成电路。
绝缘层102形成在衬底100上方。绝缘层102可以是氧化硅、氮化硅、高介电膜、Si-C-O-H膜或任何其它合适的绝缘材料。
一般来说，将需要在待形成的位线与形成在衬底100中的导电层之间制成电连接。可在此阶段在绝缘层102中蚀刻空隙(未图示)。稍后将在这些空隙中形成垂直互连。
参看图3a，沉积导电层104，其优选是重度掺杂的n型硅。(出于简单起见，此实例将描述NMOS晶体管的制造。显然，可替代地形成所需的PMOS装置。)此层将最终形成位线。如将描述，层104将经受平面化过程和凹进蚀刻。于是，导电层104的厚度应当是所需的位线厚度加上将在平坦化和蚀刻步骤中损失的厚度。举例来说，层104的厚度可在约3000埃与约9000埃之间，优选在约5000埃与约7000埃之间。硅层104优选经原位掺杂，但可替代地通过离子植入来掺杂。当使用常规沉积技术来沉积时，硅层104将在沉积时为无定形的且将通过后续热处理或通过稍后退火而结晶成多晶硅。在一些实施例中，导电层104包含硅锗合金或锗。
硅层104还填充先前在介电层102中蚀刻的空隙，从而形成通往埋入路由层的垂直互连(未图示)。
仍然参看图3a，对硅层104进行图案化和蚀刻以形成延伸离开页的在横截面中展示的大致平行、大致共面的位线104。在位线104上方和之间沉积介电材料108，从而覆盖它们且填充它们之间的间隙。介电材料108可以是任何恰当材料(优选为二氧化硅)，通过化学气相沉积(CVD)方法将其沉积，优选通过高密度等离子体CVD(HDPCVD)将其沉积。
接下来，通过平面化方法(例如，通过化学机械抛光(CMP)或回蚀)移除介电材料108的溢出，以暴露位线104的顶部且形成大致平面的表面。总的来说，通过以下步骤来形成平面表面：沉积第一导电材料；对第一导电材料进行图案化和蚀刻以形成第一导电轨道；在所述第一导电轨道上方和之间沉积第一介电材料；以及平面化以暴露所述第一导电轨道的顶部。或者，可已经通过镶嵌方法形成此结构。
转向图3b，执行选择性蚀刻，从而蚀刻硅位线104。持续进行所述蚀刻，直到硅位线104相对于介电结构108大致凹进为止。当已经移除了硅位线104的所需厚度时，停止此蚀刻。在优选实施例中，在凹进蚀刻之后，硅位线104的剩余厚度在约1000与约4000埃之间。将看到，所得表面是波形的。
凹进量可视需要而定。举例来说，凹进量可为约1000到约4000埃，优选约2000到约3000埃。依据介电结构108的宽度，待形成的沟道区的长度可在约3000与约9000埃之间。
依据所选择的蚀刻剂和蚀刻的选择性及各向同性程度，可将介电材料108蚀刻到某一程度。图3b说明介电结构108，其将呈现为没有横向蚀刻。图3c、3d和3说明在完成凹进蚀刻之后介电结构108可能具有的替代性形状。(为了节省空间，在图3c、3d和3e中，已经省略了衬底100。应当假定在此和随后的图式中存在衬底。)可以想象出其它形状，只要在凹进蚀刻之后，所述结构的表面是非平面的，即不与邻近位线104共面。优选的是，位线104相对于介电结构108凹进，但此构形可以在需要时颠倒过来。
总的来说，在此实施例中，已经通过以下步骤形成了轨道形介电特征：形成共同暴露第一介电材料和第一导电材料的交替条带的大致平面的表面；以及蚀刻以使第一导电材料凹进，从而留下轨道形介电特征。轨道形介电特征可具有倾斜侧壁。
转向图3f，接下来在波形表面上方沉积沟道层110。此沟道层110是半导体材料，且可以是锗、硅锗合金或硅。层110优选为锗。在本实例中，优选用p型掺杂剂来轻度掺杂锗层110。
可通过任何常规方法形成此层。用于增加沉积的半导体膜的颗粒大小且因此增加沟道的载流子移动性的方法在以下专利和专利申请案中描述：Gu的第6,713,371号美国专利“Large Grain Size Polysilicon Films Formed by Nuclei-Induced Solid PhaseCrystallization”；2003年10月7日申请的Gu等人的第10/681,509号美国专利申请案“Uniform Seeding to Control Grain and Defect Density of Crystallized Silicon for Use inSub-Micron Thin Film Transistors”；以及2004年9月8日申请的Gu等人的第10/936,168号美国专利申请案“Large-Grain P-Doped Polysilicon Films for Use in Thin FilmTransistors”，所述专利和专利申请案全部归本发明的受让人所有且全部以引用方式并入本文中。一种用以限制薄膜晶体管阵列间的阈值电压的可变性的方法在2002年12月31日申请的Walker等人的第10/334,649号美国专利申请案“Formation ofThin Channels forTFT Devices to Ensure Low Variability of Threshold Voltages”中描述，所述专利申请案归本发明的受让人所有且因此以参考方式并入本文。这些技术中的任一者可用于沉积和结晶沟道层110。优化沉积和结晶条件(例如，降低温度且增加退火时间)来提高颗粒大小是已知的；可使用任何常规技术，如所属领域的技术人员将众所周知。在优选实施例中，沟道层110在沉积时是无定形的，且稍后经结晶以形成多晶半导体层。
接下来沉积电荷存储堆叠112。在优选实施例中，电荷存储堆叠112具有三个层：沟道阻挡电介质114、电荷存储电介质116和栅极阻挡电介质118。沟道阻挡电介质114是任何恰当电介质，例如氧化物层，优选为二氧化硅。其可以是任何恰当厚度，例如厚度在约10与约100埃之间，优选厚度在约30与约60埃之间。电荷存储电介质116在常规上是氮化硅，其可以是任何恰当厚度，优选在约20与约200埃之间。2003年9月23日申请的Mahajani等人的第10/668,693号美国专利申请案“Storage Layer Optimization of aNon Volatile Memory Device”描述经优化以改进电荷保持的多层电荷存储介电区，所述专利申请案归本发明的受让人所有且因此以引用方式并入本文。可在本发明的优选实施例中使用这些技术。在替代性实施例中，可由导电性纳米晶体取代电荷存储电介质116。栅极阻挡电介质118是任何恰当电介质，例如氧化物层，优选为二氧化硅。其可以是任何恰当厚度，例如厚度在约10与约150埃之间，优选厚度在约30与约60埃之间。
接下来将形成字线。可在待形成的字线与下部层级上的导体之间制成电连接。可在此点处执行图案化和蚀刻步骤以打开空隙(未图示)，在所述空隙中将形成垂直互连。或者，可在形成字线之后形成这些垂直空隙；在此情况下，所述空隙将延伸以接触字线的部分和下部导体的部分两者。将稍后在形成顶部导体(如将稍后描述)期间填充所述空隙，从而形成多个层之间的连接。如早先并入的Scheuerlein专利的图27中所说明的接触结构可有利地用于接触本发明的位线。
接下来，在电荷存储堆叠112上方沉积导电层120。导电层120是任何恰当导电材料。在优选实施例中，导电层120是用n型掺杂剂重度掺杂的硅。当使用常规方法沉积时，N+硅层120将是无定形的，且将在随后的热处理或退火步骤之后变成多晶的。N+硅层120将填充介电材料108中的任何空隙，从而形成垂直互连件(未图示)。在一些实施例中，导电层120包含硅锗合金或纯锗。
在优选实施例中，在N+硅层120上沉积薄钛层(未图示)，随后是薄氮化钛层(未图示)。在钛/氮化钛堆叠上沉积更具导电性的材料(优选为N+硅)的额外层124。钛和氮化钛将与周围的硅反应以形成硅化钛层122，这将改进待形成的字线的导电性。
对层120、122和124进行图案化和蚀刻以形成大致平行的字线126，其优选大致垂直于位线104而延伸。电荷存储堆叠112的介电层可充当蚀刻终止。图3g展示在字线蚀刻之后，沿着线M-M′以与图3f的视图成九十度角而看到的结构。蚀刻必须完全隔离邻近字线126，但不需要蚀刻穿过电荷存储堆叠112或沟道层110。
在替代性实施例中，在植入步骤期间使用经蚀刻的字线126作为掩模通过在沟道层110的暴露在刚形成的字线126之间的部分中进行离子植入而植入额外的p型掺杂剂原子，从而降低泄漏。视情况，可执行蚀刻步骤以移除电荷存储堆叠112和沟道层110的暴露在字线126之间的部分。
参看图3f和3g，在字线126上方和之间沉积介电材料128(例如通过HDPCVD方法沉积的氧化物)，从而覆盖所述字线。在电介质128上形成大致平面的表面130。可通过过份填充直到HDP电介质趋向于自身平面化为止，接着根据需要进行返回蚀刻或通过CMP来形成此表面130。
已经形成图3f和3g中展示的第一存储器层级。可在此第一存储器层级上方形成额外的存储器层级，其中制造下一存储器层级开始于在大致平面的表面130上形成第二位线，其使用早先描述的相同方法。
可能需要最终的退火来使位线104和字线126的层120及124的硅以及沟道层110的锗结晶。这个或另一高温步骤还将致使掺杂剂从位线104扩散到沟道层110中，从而形成源极和漏极区132。
在每个存储器单元中，沟道区(沟道层110的轻度p掺杂的段)分别在源极/沟道边界和漏极沟道边界处与经掺杂的源极和漏极区132汇合。已经描述了一种场效应晶体管，其包含：具有一长度的沟道区；在源极/沟道边界处邻接所述沟道区的源极区；以及在漏极/沟道边界处邻接所述沟道区的漏极区；其中所述沟道区的长度大于所述源极/沟道边界与所述漏极/沟道边界之间的第一距离。沟道区不是大致平面形状，这不同于常规的沟道区。
通过包含以下步骤的方法来形成所述存储器单元：形成非平面介电结构；以及在所述介电结构上共形地沉积半导体层，其中所述半导体层的一部分充当晶体管的沟道区，且其中所述沟道区是非平面形状。所述半导体层的一部分充当晶体管的源极区，且所述半导体层的一部分充当晶体管的漏极区。所述沟道区的一部分设置在所述源极区和所述漏极区上方。
“介电结构”是具有介电表面的结构。介电结构具有一宽度。在优选实施例中，沟道区的长度比非平面介电结构的宽度多至少25％。在较优选实施例中，沟道区的长度是非平面介电结构的宽度的至少两倍。
这些单元可形成在单片三维存储器阵列中，其包含：a)形成在衬底上方的第一存储器层级，所述第一存储器层级包含第一多个场效应晶体管，每个第一场效应晶体管包含：i)具有第一长度的沟道区；ii)在源极/漏极/沟道边界处邻接所述沟道区的源极/漏极区；和iii)在漏极/源极/沟道边界处邻接所述沟道区的漏极/源极区，所述漏极/源极/沟道边界在距所述源极/漏极/沟道边界第一距离处，其中所述第一长度大于所述第一距离；以及b)以单片形式形成在所述第一存储器层级上方的至少第二存储器层级。
每个存储器层级包含在第一方向上延伸的第一多个大致平行、大致共面的位线，其中每个第一晶体管的源极/漏极区与第一多个位线中的一者接触，且每个第一晶体管的漏极/源极区与第一多个位线中的另一者接触。每个存储器层级还包含在第二方向上延伸的第一多个字线，其中所述第一字线中的一者的一部分充当第一晶体管中每一者的栅极电极，且其中所述第二方向不同于第一方向。
通过包括以下步骤的方法形成单片三维存储器阵列：形成在第一方向上延伸的第一多个大致平行、大致共面的轨道形介电特征；在所述第一轨道形介电特征上方共形地沉积第一半导体层；在所述第一半导体层上方共形地形成第一电荷存储堆叠；在所述第一电荷存储电介质上方形成第一多个大致平行、大致共面的字线，所述字线在与所述第一方向不同的第二方向上延伸。
可想象出属于本发明范围内的对此处展示的结构的许多替代形式。举例来说，随着本文所述的存储器阵列以较小尺寸形成，可能变得较难以辨别单元的两个电荷存储区。在图4中所示的一个优选实施例中，在沉积电荷存储介电层116(常规上是氮化硅，出于清楚起见用交叉影线表示)之后执行蚀刻步骤，以在沉积栅极阻挡电介质118之前从存储器单元的一侧选择性地移除这个层。所得的存储器单元每个单元仅存储一个位，而不是如同在其它优选实施例中那样每个单元存储两个位，但可以更可靠地辨别邻近单元的存储区，这在特定尺寸时可能是优选的。在此图案化步骤中可容忍某一未对准程度。在Ilkbahar等人的第6,849,905号美国专利“Semiconductor Device with Localized ChargeStorage Dielectric and Method of Making Same”中描述相关技术，所述专利归本发明的受让人所有且因此以引用方式并入本文。
许多其它变化也是可能的。参看图2a，已解释在优选实施例中可通过CHE注射方法来将电荷存储在单独的电荷存储区62和64中。在一些实施例中，此单元可适于仅存储一个位。举例来说，转向图9(其中相同元件由与图2a中相同的参考标号识别)，在替代性实施例中，可通过穿隧方法而并非通过所描述的CHE方法来编程此类单元。如果使用穿隧方法，那么优选针对此编程方法以所属领域的技术人员众所周知的方式来优化沟道阻挡介电层38、电荷存储层40和栅极阻挡电介质42。
如果通过穿隧将电荷引入到电荷存储层40中，那么电荷不能像在图2a中那样(如当使用CHE方法时)定位在区62和64中。电荷可能优先存储在沟道56的两个隅角区66和68处。U形沟道56的增加的长度降低了装置50中的泄漏电流。
在一些实施例中，沿着字线44的潜在单元位置可不被使用，从而形成虚设装置。在Fasoli等人的第6,807,119号美国专利“Array Containing Charge Storage and DummyTransistors and Method of Operating the Array”中较详细地描述用此类虚设装置形成的阵列结构和其优点，所述专利归本发明的受让人所有且因此以全文引用的方式并入本文。在另外其它实施例中，通过处理来移除沟道的若干部分，使得一些位线具有较少的邻近于其的装置，例如所述装置的一半。
在其它实施例中，例如以较大尺寸，单元中两个存储区之间的由沟道层的非平面形状提供的额外隔离可能不是必要的。图5展示通过先前描述的方法形成的存储器层级，不同之处是没有执行凹进蚀刻以相对于介电结构108使位线104凹进，且沟道层110是大致平面的。如早先描述，在沟道层110中使用锗或硅锗(其将在退火之后成为多晶的)增加了载流子移动性，从而实现通过CHE注射来进行编程。可使用本文所述的方法将具有此结构的多个存储器层级垂直堆叠在单个衬底上方。
编程、读取和擦除
优选通过CHE注射来编程根据本发明形成的单元，如早先描述。转向图6，位线B1、B2、B3和B4对应于图3f和3g的位线104，而图6的字线W1、W2和W3对应于图3f和3g中的字线126。单元S是待编程的单元。
选定位线B2(即，选定单元S的源极线)被设置为低电压，例如0伏。(出于清楚起见，将在此论述中提供电压。然而，将了解依据所选择的材料、存储器单元的尺寸、层厚度、掺杂剂水平和许多其它因数，不同的电压可能是优选的)。假定单元S的阈值电压是1伏。选定字线W2上的栅极电压设置为高于阈值电压，例如为2.5伏。为了诱发CHE注射编程方法，(位线B3上的)漏极电压设置为高于栅极电压，例如为4伏。如早先描述，电荷将存储在单元S的漏极端处的电荷存储区R中。
在编程单元S期间不应当对阵列中的其它单元进行编程。不向未选定的字线W1和W3(以及所述阵列中每隔一个未选定字线)施加电压(0伏)；因此，不接通半选定单元F，其与选定单元S共用源极侧位线B2和漏极侧位线B3。
与选定单元S共用字线W2的所有单元具有高于阈值电压的栅极电压且因此被接通。为了避免编程这些单元，设置位线电压以使得在沟道中不存在电流。举例来说，为了避免编程单元H1，将位线B1设置为0伏。在其源极与漏极区之间不存在电压，因而没有电流流动且不编程所述单元。
类似地，为了防止无意编程半选定单元H2，将位线B4设置为4伏。由于在位线B3与B4之间没有电压降，因而没有电流流动通过单元H2。既不与选定单元S共用位线也不共用字线的未选定单元U1和U2具有为0的栅极电压且在位线之间没有电压降，且因此将不被编程。
转向图7，为了读取单元S，将字线W2设置为略高于阈值电压，例如1.1伏。优选通过从在编程单元时颠倒源极和漏极来读取单元S；现在，位线B3是源极线，且位线B2是漏极线。优选将B2设置为约0.5伏，而将B3设置为约零伏。所述装置被接通，且不处于饱和状态。如果尚未通过先前编程操作将电荷存储在电荷存储区R中，那么沟道区将形成在源极端处(朝向源极线B3)，且电流将流动通过装置S。
然而，如果电荷存储在电荷存储区R中，那么所存储的电荷阻止形成导电沟道，且单元S将不导电。以此方式，可将有电荷存储在电荷存储区R中的单元与没有存储电荷的单元区分开。
通常在非易失性可重写存储器阵列中一次性擦除单元区块，而不是选择性地擦除单个单元。转向图8，为了擦除存储器单元的区块(以从这些单元的电荷存储区移除任何存储的电荷)，向字线W1、W2和W3施加负电压，例如约-11伏。将所有位线(B1、B2、B3和B4)设置为低，例如0伏。所存储的电子穿隧通过沟道阻挡电介质到达沟道区。
替代性擦除机制可能是优选的。字线W1、W2和W3可由重度掺杂的P型多晶硅，而不是重度掺杂的N型硅形成。在此情况下，为了擦除存储器单元区块，将所有位线(B1-B4)设置为0伏，而首先将字线设置为2.5伏以对沟道进行放电，接着设置为-11伏。在此情况下，空穴将穿隧通过栅极阻挡电介质进入电荷存储电介质中，从而消除电子。栅极阻挡电介质可能优选较薄，例如厚度在约10与约60埃之间，优选厚度在约30与约50埃之间，以有助于穿隧。
单片三维存储器阵列是其中在单个衬底(例如晶片)上方形成多个存储器层级，而没有插入的衬底。形成一个存储器层级的层在现有层级的层上方直接沉积或生长。相反，已经通过在单独衬底上形成存储器层级且使所述存储器层级依附在彼此之上而构造出堆叠存储器，如Leedy的第5,915,167号美国专利“Three dimensional structure memory”。可在接合之前使衬底变薄或从存储器层级移除衬底，但由于存储器层级最初形成在单独衬底上方，因而此类存储器并不是真正的单片三维存储器阵列。
形成在衬底上方的单片三维存储器阵列至少包含形成在衬底上方第一高度处的第一存储器层级和形成在与第一高度不同的第二高度处的第二存储器层级。在此类多层级阵列中可在衬底上方形成三个、四个、八个或实际上任何数目的存储器层级。
本文已经描述了详细的制造方法，但可使用形成相同结构的任何其它方法，但结果属于本发明范围内。尽管大体上假定了电路和物理结构，但明确认识到在现代半导体设 计和制造中，可以适用于后续设计、测试或制造阶段的计算机可读的描述形式以及在最终制造的半导体集成电路中实施物理结构和电路。因此，针对传统电路或结构的权利要求可与其特定语言一致地来读取计算机可读的编码和其表示形式，而不管在媒体中实施还是与合适的读取器设施组合以允许相应电路和/或结构的制造、测试或设计改进。预期各种实施例包括电路、相关方法或操作、用于制成此类电路的相关方法以及此类电路和方法的计算机可读媒体编码，全部内容如本文描述，且如在所附权利要求书中所界定。如本文所使用，计算机可读媒体至少包括盘、磁带或其它磁性、光学、半导体(例如，快闪存储卡、ROM)或电子媒体和网络、有线线路、无线或其它通信媒体。电路的编码可包括电路示意信息、物理布局信息、行为模拟信息且/或可包括可用以代表或表达所述电路的任何其它编码。前述详细描述仅描述了本发明可采用的许多形式中的一些。出于此原因，希望此详细描述是说明性的而并非限制性的。在不脱离本发明范围和精神的情况下，可基于本文陈述的描述对本文所揭示的实施例作出变化和修改。仅期望所附权利要求书(包括所有等效物)界定本发明的范围。此外，尤其预期单独使用以及以各种组合使用上文描述的实施例。因此，本文没有描述的其它实施例、变化形式和改进未必被排除在本发明范围之外。
可通过Fowler-Nordheim穿隧机制来编程图1a的单元。为了编程此单元，向栅极电极18施加高电压，从而在沟道区10中形成导电沟道。在源极区20处和/或在漏极端22处施加低电压。由栅极电极18的高电压吸引的电子(在图1a中用“e”表示)穿隧通过穿隧氧化物层12且被捕集在电荷存储氮化物层14中。当从栅极电极18移除电压时，电子仍被捕集在电荷存储氮化物层14中，由穿隧氧化物层12和阻挡氧化物层16阻挡其逃逸。阈值电压(必须施加到栅极电极18以形成导电沟道从而“接通”单元的电压)对于电荷存储在电荷存储氮化物层14中的单元来说与没有存储电荷的单元是不同的。以此方式，SONOS单元可充当存储器单元；可将存储有电荷的编程单元视为数据“0”，而可将没有存储电荷的未编程单元视为数据“1”，或反之亦然。编程单元和未编程单元通过其不同阈值电压来辨别。可对这种非易失性单元进行读取、擦除和重写多次。
为了增加装置密度，需要每个单元存储两个位。在通过存储电荷进行操作的单元中，一种完成此操作的方式是在两个相异区中存储电荷。
一种替代性编程方法已知为沟道热电子(CHE)注射。在此编程方法中，源极电压较低，栅极电压超过阈值电压，且漏极电压高于栅极电压。所述单元处于饱和状态，在此点处源极-漏极电压中的额外增加将不会造成通过晶体管的电流的显著增加。
举例来说，转向图1b，假设源极区20设置为接地(0伏)，栅极电极18处于2.5伏，漏极区22处于4伏，且晶体管具有1伏的阈值电压。在沟道区的源极端处，栅极到源极电压为2.5伏，大大超过阈值电压，且形成导电沟道。然而，由于高漏极电压的缘故，沟道中的电压在所述沟道上从源极端向漏极端增加；因此，栅极与沟道之间的电压减小。在漏极端处(非常靠近漏极区22)，实际上不存在导电沟道，因为漏极端与栅极电极18的电压之间的差值低于阈值电压。但是由于源极20与漏极22之间的高电压的缘故，高能量电子从沟道注射到漏极。这些高速度电子倾向于散开，且一些电子将被捕集在电荷存储氮化物层14的电荷存储区24中。
与通过Fowler-Nordheim编程进行编程的SONOS存储器单元相反，当通过CHE注射来编程SONOS单元时，电荷仅存储在所述沟道的一端中，在此实例中，存储在单元的漏极端处的电荷存储区24中。电荷还可存储在沟道的另一端处的单独电荷存储区26中。因为氮化物层14是电介质，所以电荷将不会在区24与26之间迁移。
然而，随着图1b的单元以越来越小的尺寸形成，所述两个电荷存储区趋向于重叠且变得难以辨别。CHE注射本质上是高能量的且难以控制。
已经形成了单片三维存储器阵列，其中在单个衬底(通常是单晶硅晶片)上方依次堆叠多个存储器层级。实例是Lee等人第6,881,994号美国专利“Monolithic threedimensional array of charge storage devices containing a planarized surface”；以及2002年12月31日申请的Scheuerlein等人第10/335,078号美国专利申请案“Programmable memoryarray structure incorporating series-connected transistor strings and methods for fabricationand operation of same”，所述两者归本发明的受让人所有且因此以引用方式并入本文。
在此类装置中，每个存储器层级中的沟道区常规上由多晶硅形成。由于在多晶硅中存在增益边界的缘故，电荷载流子在多晶硅沟道中的移动性比在形成在单晶硅中的沟道中低。如所提到，CHE注射需要电子达到高速度。已证明难以在多晶硅沟道装置中实现CHE注射。
在本发明的优选实施例中，通过形成新颖的波形沟道区在不增加单元面积的情况下增加沟道长度来将单个单元中的两个存储区彼此隔离。在优选实施例中，沟道区由锗或硅锗合金形成。锗具有比硅高的载流子移动性，且硅锗合金的载流子移动性随着锗含量的增加而增加。较高的载流子移动性使得较容易实现CHE注射。(出于简单起见，本论述已经描述了热电子注射。通过极性颠倒和互补掺杂型半导体材料，可替代地注射空穴。所属领域的技术人员将了解，可使用空穴注射而并非电子注射来实施本发明。)
在图2a中展示根据本发明优选实施例形成的存储器单元。在横截面中展示延伸离开页的大致平行、大致共面的位线30。在位线30之间形成介电结构32，且位线30相对于介电结构32凹进。
在位线30和介电结构32上共形地沉积沟道层34(优选由锗或硅锗合金形成)，从而给予其波形形状。在沟道层34上形成电荷存储堆叠36。在一些实施例中，电荷存储堆叠36由介电层38、40和42构成。介电层38适于防止所存储的电荷逃逸到沟道层。其与沟道层接触且将被称为沟道阻挡电介质。沟道阻挡电介质38通常由二氧化硅形成。介电层40适于存储电荷，将被称为电荷存储电介质，且常规上由氮化硅形成。介电层42适于防止所存储的电荷逃逸到栅极电极，且将被称为栅极阻挡电介质。栅极阻挡电介质42常规上由二氧化硅形成。在替代性实施例中，可用电隔离纳米晶体取代电荷存储电介质40。纳米晶体是导体或半导体材料的彼此电隔离的较小原子或晶体簇。
大致平行的字线44在与位线30不同的方向上延伸，优选垂直于位线30。图2b展示沿着线L-L′以九十度角观看到的同一结构。
参看图2a，形成场效应晶体管50，其例如具有源极区52、漏极区54和沟道区56且具有倒U形状。通过源极线30a、漏极线30b和字线44来存取晶体管50。场效应晶体管50操作作为“或非”存储器单元。将看到，沟道区56比源极区52与漏极区54之间的距离长得多。一般来说，源极区52和漏极区54在大致水平的平面中大致共面，而沟道区56不与源极区52和漏极区54共面，且不在大致水平的平面中。
增加的沟道长度和其形状允许两个电荷存储区62和64与在沟渠区56具有常规平面形状的情况下相比更有效地隔离。此单元适于存储两个位。因此，在不增加晶体管的面积且随之的存储器单元的面积的情况下，实现增加的电荷存储区的沟道长度和隔离。
在图2a中展示第一存储器层级。可在此存储器层级上方形成额外的存储器层级，所有存储器层级均在单个衬底上方，从而形成具有多个堆叠的存储器层级的非常密集的单片三维存储器阵列。
将提供详细实例，其描述制造根据本发明优选实施例形成的单片三维存储器阵列。出于完整起见，将提供许多制造细节。所属领域的技术人员将了解，期望此实例是非限制性的，且可对此处所提供的许多细节进行修改、增加或省略，但结果属于本发明的范围内。
来自Lee等人和Scheuerlein等人的一些制造细节可能与形成所述实例的单片三维存储器阵列相关。出于清楚起见，并没有包括来自Lee等人和Scheuerlein等人的所有细节，但是将了解不希望排除来自这些或其它所并入的专利和申请案的任何教示。
实例
转向图3a，存储器的形成开始于衬底100。此衬底100可以是此项技术中已知的任何半导电衬底，例如单晶硅、如硅锗或硅锗碳等IV-IV化合物、III-V化合物、II-VII化合物、此类衬底上方的外延层或任何其它半导电材料。所述衬底可包括其中制造的集成电路。
绝缘层102形成在衬底100上方。绝缘层102可以是氧化硅、氮化硅、高介电膜、Si-C-O-H膜或任何其它合适的绝缘材料。
一般来说，将需要在待形成的位线与形成在衬底100中的导电层之间制成电连接。可在此阶段在绝缘层102中蚀刻空隙(未图示)。稍后将在这些空隙中形成垂直互连。
参看图3a，沉积导电层104，其优选是重度掺杂的n型硅。(出于简单起见，此实例将描述NMOS晶体管的制造。显然，可替代地形成所需的PMOS装置。)此层将最终形成位线。如将描述，层104将经受平面化过程和凹进蚀刻。于是，导电层104的厚度应当是所需的位线厚度加上将在平坦化和蚀刻步骤中损失的厚度。举例来说，层104的厚度可在约3000埃与约9000埃之间，优选在约5000埃与约7000埃之间。硅层104优选经原位掺杂，但可替代地通过离子植入来掺杂。当使用常规沉积技术来沉积时，硅层104将在沉积时为无定形的且将通过后续热处理或通过稍后退火而结晶成多晶硅。在一些实施例中，导电层104包含硅锗合金或锗。
硅层104还填充先前在介电层102中蚀刻的空隙，从而形成通往埋入路由层的垂直互连(未图示)。
仍然参看图3a，对硅层104进行图案化和蚀刻以形成延伸离开页的在横截面中展示的大致平行、大致共面的位线104。在位线104上方和之间沉积介电材料108，从而覆盖它们且填充它们之间的间隙。介电材料108可以是任何恰当材料(优选为二氧化硅)，通过化学气相沉积(CVD)方法将其沉积，优选通过高密度等离子体CVD(HDPCVD)将其沉积。
接下来，通过平面化方法(例如，通过化学机械抛光(CMP)或回蚀)移除介电材料108的溢出，以暴露位线104的顶部且形成大致平面的表面。总的来说，通过以下步骤来形成平面表面：沉积第一导电材料；对第一导电材料进行图案化和蚀刻以形成第一导电轨道；在所述第一导电轨道上方和之间沉积第一介电材料；以及平面化以暴露所述第一导电轨道的顶部。或者，可已经通过镶嵌方法形成此结构。
转向图3b，执行选择性蚀刻，从而蚀刻硅位线104。持续进行所述蚀刻，直到硅位线104相对于介电结构108大致凹进为止。当已经移除了硅位线104的所需厚度时，停止此蚀刻。在优选实施例中，在凹进蚀刻之后，硅位线104的剩余厚度在约1000与约4000埃之间。将看到，所得表面是波形的。
凹进量可视需要而定。举例来说，凹进量可为约1000到约4000埃，优选约2000到约3000埃。依据介电结构108的宽度，待形成的沟道区的长度可在约3000与约9000埃之间。
依据所选择的蚀刻剂和蚀刻的选择性及各向同性程度，可将介电材料108蚀刻到某一程度。图3b说明介电结构108，其将呈现为没有横向蚀刻。图3c、3d和3说明在完成凹进蚀刻之后介电结构108可能具有的替代性形状。(为了节省空间，在图3c、3d和3e中，已经省略了衬底100。应当假定在此和随后的图式中存在衬底。)可以想象出其它形状，只要在凹进蚀刻之后，所述结构的表面是非平面的，即不与邻近位线104共面。优选的是，位线104相对于介电结构108凹进，但此构形可以在需要时颠倒过来。
总的来说，在此实施例中，已经通过以下步骤形成了轨道形介电特征：形成共同暴露第一介电材料和第一导电材料的交替条带的大致平面的表面；以及蚀刻以使第一导电材料凹进，从而留下轨道形介电特征。轨道形介电特征可具有倾斜侧壁。
转向图3f，接下来在波形表面上方沉积沟道层110。此沟道层110是半导体材料，且可以是锗、硅锗合金或硅。层110优选为锗。在本实例中，优选用p型掺杂剂来轻度掺杂锗层110。
可通过任何常规方法形成此层。用于增加沉积的半导体膜的颗粒大小且因此增加沟道的载流子移动性的方法在以下专利和专利申请案中描述：Gu的第6,713,371号美国专利“Large Grain Size Polysilicon Films Formed by Nuclei-Induced Solid PhaseCrystallization”；2003年10月7日申请的Gu等人的第10/681,509号美国专利申请案“Uniform Seeding to Control Grain and Defect Density of Crystallized Silicon for Use inSub-Micron Thin Film Transistors”；以及2004年9月8日申请的Gu等人的第10/936,168号美国专利申请案“Large-Grain P-Doped Polysilicon Films for Use in Thin FilmTransistors”，所述专利和专利申请案全部归本发明的受让人所有且全部以引用方式并入本文中。一种用以限制薄膜晶体管阵列间的阈值电压的可变性的方法在2002年12月31日申请的Walker等人的第10/334,649号美国专利申请案“Formation ofThin Channels forTFT Devices to Ensure Low Variability of Threshold Voltages”中描述，所述专利申请案归本发明的受让人所有且因此以参考方式并入本文。这些技术中的任一者可用于沉积和结晶沟道层110。优化沉积和结晶条件(例如，降低温度且增加退火时间)来提高颗粒大小是已知的；可使用任何常规技术，如所属领域的技术人员将众所周知。在优选实施例中，沟道层110在沉积时是无定形的，且稍后经结晶以形成多晶半导体层。
接下来沉积电荷存储堆叠112。在优选实施例中，电荷存储堆叠112具有三个层：沟道阻挡电介质114、电荷存储电介质116和栅极阻挡电介质118。沟道阻挡电介质114是任何恰当电介质，例如氧化物层，优选为二氧化硅。其可以是任何恰当厚度，例如厚度在约10与约100埃之间，优选厚度在约30与约60埃之间。电荷存储电介质116在常规上是氮化硅，其可以是任何恰当厚度，优选在约20与约200埃之间。2003年9月23日申请的Mahajani等人的第10/668,693号美国专利申请案“Storage Layer Optimization of aNon Volatile Memory Device”描述经优化以改进电荷保持的多层电荷存储介电区，所述专利申请案归本发明的受让人所有且因此以引用方式并入本文。可在本发明的优选实施例中使用这些技术。在替代性实施例中，可由导电性纳米晶体取代电荷存储电介质116。栅极阻挡电介质118是任何恰当电介质，例如氧化物层，优选为二氧化硅。其可以是任何恰当厚度，例如厚度在约10与约150埃之间，优选厚度在约30与约60埃之间。
接下来将形成字线。可在待形成的字线与下部层级上的导体之间制成电连接。可在此点处执行图案化和蚀刻步骤以打开空隙(未图示)，在所述空隙中将形成垂直互连。或者，可在形成字线之后形成这些垂直空隙；在此情况下，所述空隙将延伸以接触字线的部分和下部导体的部分两者。将稍后在形成顶部导体(如将稍后描述)期间填充所述空隙，从而形成多个层之间的连接。如早先并入的Scheuerlein专利的图27中所说明的接触结构可有利地用于接触本发明的位线。
接下来，在电荷存储堆叠112上方沉积导电层120。导电层120是任何恰当导电材料。在优选实施例中，导电层120是用n型掺杂剂重度掺杂的硅。当使用常规方法沉积时，N+硅层120将是无定形的，且将在随后的热处理或退火步骤之后变成多晶的。N+硅层120将填充介电材料108中的任何空隙，从而形成垂直互连件(未图示)。在一些实施例中，导电层120包含硅锗合金或纯锗。
在优选实施例中，在N+硅层120上沉积薄钛层(未图示)，随后是薄氮化钛层(未图示)。在钛/氮化钛堆叠上沉积更具导电性的材料(优选为N+硅)的额外层124。钛和氮化钛将与周围的硅反应以形成硅化钛层122，这将改进待形成的字线的导电性。
对层120、122和124进行图案化和蚀刻以形成大致平行的字线126，其优选大致垂直于位线104而延伸。电荷存储堆叠112的介电层可充当蚀刻终止。图3g展示在字线蚀刻之后，沿着线M-M′以与图3f的视图成九十度角而看到的结构。蚀刻必须完全隔离邻近字线126，但不需要蚀刻穿过电荷存储堆叠112或沟道层110。
在替代性实施例中，在植入步骤期间使用经蚀刻的字线126作为掩模通过在沟道层110的暴露在刚形成的字线126之间的部分中进行离子植入而植入额外的p型掺杂剂原子，从而降低泄漏。视情况，可执行蚀刻步骤以移除电荷存储堆叠112和沟道层110的暴露在字线126之间的部分。
参看图3f和3g，在字线126上方和之间沉积介电材料128(例如通过HDPCVD方法沉积的氧化物)，从而覆盖所述字线。在电介质128上形成大致平面的表面130。可通过过份填充直到HDP电介质趋向于自身平面化为止，接着根据需要进行返回蚀刻或通过CMP来形成此表面130。
已经形成图3f和3g中展示的第一存储器层级。可在此第一存储器层级上方形成额外的存储器层级，其中制造下一存储器层级开始于在大致平面的表面130上形成第二位线，其使用早先描述的相同方法。
可能需要最终的退火来使位线104和字线126的层120及124的硅以及沟道层110的锗结晶。这个或另一高温步骤还将致使掺杂剂从位线104扩散到沟道层110中，从而形成源极和漏极区132。
在每个存储器单元中，沟道区(沟道层110的轻度p掺杂的段)分别在源极/沟道边界和漏极沟道边界处与经掺杂的源极和漏极区132汇合。已经描述了一种场效应晶体管，其包含：具有一长度的沟道区；在源极/沟道边界处邻接所述沟道区的源极区；以及在漏极/沟道边界处邻接所述沟道区的漏极区；其中所述沟道区的长度大于所述源极/沟道边界与所述漏极/沟道边界之间的第一距离。沟道区不是大致平面形状，这不同于常规的沟道区。
通过包含以下步骤的方法来形成所述存储器单元：形成非平面介电结构；以及在所述介电结构上共形地沉积半导体层，其中所述半导体层的一部分充当晶体管的沟道区，且其中所述沟道区是非平面形状。所述半导体层的一部分充当晶体管的源极区，且所述半导体层的一部分充当晶体管的漏极区。所述沟道区的一部分设置在所述源极区和所述漏极区上方。
“介电结构”是具有介电表面的结构。介电结构具有一宽度。在优选实施例中，沟道区的长度比非平面介电结构的宽度多至少25％。在较优选实施例中，沟道区的长度是非平面介电结构的宽度的至少两倍。
这些单元可形成在单片三维存储器阵列中，其包含：a)形成在衬底上方的第一存储器层级，所述第一存储器层级包含第一多个场效应晶体管，每个第一场效应晶体管包含：i)具有第一长度的沟道区；ii)在源极/漏极/沟道边界处邻接所述沟道区的源极/漏极区；和iii)在漏极/源极/沟道边界处邻接所述沟道区的漏极/源极区，所述漏极/源极/沟道边界在距所述源极/漏极/沟道边界第一距离处，其中所述第一长度大于所述第一距离；以及b)以单片形式形成在所述第一存储器层级上方的至少第二存储器层级。
每个存储器层级包含在第一方向上延伸的第一多个大致平行、大致共面的位线，其中每个第一晶体管的源极/漏极区与第一多个位线中的一者接触，且每个第一晶体管的漏极/源极区与第一多个位线中的另一者接触。每个存储器层级还包含在第二方向上延伸的第一多个字线，其中所述第一字线中的一者的一部分充当第一晶体管中每一者的栅极电极，且其中所述第二方向不同于第一方向。
通过包括以下步骤的方法形成单片三维存储器阵列：形成在第一方向上延伸的第一多个大致平行、大致共面的轨道形介电特征；在所述第一轨道形介电特征上方共形地沉积第一半导体层；在所述第一半导体层上方共形地形成第一电荷存储堆叠；在所述第一电荷存储电介质上方形成第一多个大致平行、大致共面的字线，所述字线在与所述第一方向不同的第二方向上延伸。
可想象出属于本发明范围内的对此处展示的结构的许多替代形式。举例来说，随着本文所述的存储器阵列以较小尺寸形成，可能变得较难以辨别单元的两个电荷存储区。在图4中所示的一个优选实施例中，在沉积电荷存储介电层116(常规上是氮化硅，出于清楚起见用交叉影线表示)之后执行蚀刻步骤，以在沉积栅极阻挡电介质118之前从存储器单元的一侧选择性地移除这个层。所得的存储器单元每个单元仅存储一个位，而不是如同在其它优选实施例中那样每个单元存储两个位，但可以更可靠地辨别邻近单元的存储区，这在特定尺寸时可能是优选的。在此图案化步骤中可容忍某一未对准程度。在Ilkbahar等人的第6,849,905号美国专利“Semiconductor Device with Localized ChargeStorage Dielectric and Method of Making Same”中描述相关技术，所述专利归本发明的受让人所有且因此以引用方式并入本文。
许多其它变化也是可能的。参看图2a，已解释在优选实施例中可通过CHE注射方法来将电荷存储在单独的电荷存储区62和64中。在一些实施例中，此单元可适于仅存储一个位。举例来说，转向图9(其中相同元件由与图2a中相同的参考标号识别)，在替代性实施例中，可通过穿隧方法而并非通过所描述的CHE方法来编程此类单元。如果使用穿隧方法，那么优选针对此编程方法以所属领域的技术人员众所周知的方式来优化沟道阻挡介电层38、电荷存储层40和栅极阻挡电介质42。
如果通过穿隧将电荷引入到电荷存储层40中，那么电荷不能像在图2a中那样(如当使用CHE方法时)定位在区62和64中。电荷可能优先存储在沟道56的两个隅角区66和68处。U形沟道56的增加的长度降低了装置50中的泄漏电流。
在一些实施例中，沿着字线44的潜在单元位置可不被使用，从而形成虚设装置。在Fasoli等人的第6,807,119号美国专利“Array Containing Charge Storage and DummyTransistors and Method of Operating the Array”中较详细地描述用此类虚设装置形成的阵列结构和其优点，所述专利归本发明的受让人所有且因此以全文引用的方式并入本文。在另外其它实施例中，通过处理来移除沟道的若干部分，使得一些位线具有较少的邻近于其的装置，例如所述装置的一半。
在其它实施例中，例如以较大尺寸，单元中两个存储区之间的由沟道层的非平面形状提供的额外隔离可能不是必要的。图5展示通过先前描述的方法形成的存储器层级，不同之处是没有执行凹进蚀刻以相对于介电结构108使位线104凹进，且沟道层110是大致平面的。如早先描述，在沟道层110中使用锗或硅锗(其将在退火之后成为多晶的)增加了载流子移动性，从而实现通过CHE注射来进行编程。可使用本文所述的方法将具有此结构的多个存储器层级垂直堆叠在单个衬底上方。
编程、读取和擦除
优选通过CHE注射来编程根据本发明形成的单元，如早先描述。转向图6，位线B1、B2、B3和B4对应于图3f和3g的位线104，而图6的字线W1、W2和W3对应于图3f和3g中的字线126。单元S是待编程的单元。
选定位线B2(即，选定单元S的源极线)被设置为低电压，例如0伏。(出于清楚起见，将在此论述中提供电压。然而，将了解依据所选择的材料、存储器单元的尺寸、层厚度、掺杂剂水平和许多其它因数，不同的电压可能是优选的)。假定单元S的阈值电压是1伏。选定字线W2上的栅极电压设置为高于阈值电压，例如为2.5伏。为了诱发CHE注射编程方法，(位线B3上的)漏极电压设置为高于栅极电压，例如为4伏。如早先描述，电荷将存储在单元S的漏极端处的电荷存储区R中。
在编程单元S期间不应当对阵列中的其它单元进行编程。不向未选定的字线W1和W3(以及所述阵列中每隔一个未选定字线)施加电压(0伏)；因此，不接通半选定单元F，其与选定单元S共用源极侧位线B2和漏极侧位线B3。
与选定单元S共用字线W2的所有单元具有高于阈值电压的栅极电压且因此被接通。为了避免编程这些单元，设置位线电压以使得在沟道中不存在电流。举例来说，为了避免编程单元H1，将位线B1设置为0伏。在其源极与漏极区之间不存在电压，因而没有电流流动且不编程所述单元。
类似地，为了防止无意编程半选定单元H2，将位线B4设置为4伏。由于在位线B3与B4之间没有电压降，因而没有电流流动通过单元H2。既不与选定单元S共用位线也不共用字线的未选定单元U1和U2具有为0的栅极电压且在位线之间没有电压降，且因此将不被编程。
转向图7，为了读取单元S，将字线W2设置为略高于阈值电压，例如1.1伏。优选通过从在编程单元时颠倒源极和漏极来读取单元S；现在，位线B3是源极线，且位线B2是漏极线。优选将B2设置为约0.5伏，而将B3设置为约零伏。所述装置被接通，且不处于饱和状态。如果尚未通过先前编程操作将电荷存储在电荷存储区R中，那么沟道区将形成在源极端处(朝向源极线B3)，且电流将流动通过装置S。
然而，如果电荷存储在电荷存储区R中，那么所存储的电荷阻止形成导电沟道，且单元S将不导电。以此方式，可将有电荷存储在电荷存储区R中的单元与没有存储电荷的单元区分开。
通常在非易失性可重写存储器阵列中一次性擦除单元区块，而不是选择性地擦除单个单元。转向图8，为了擦除存储器单元的区块(以从这些单元的电荷存储区移除任何存储的电荷)，向字线W1、W2和W3施加负电压，例如约-11伏。将所有位线(B1、B2、B3和B4)设置为低，例如0伏。所存储的电子穿隧通过沟道阻挡电介质到达沟道区。
替代性擦除机制可能是优选的。字线W1、W2和W3可由重度掺杂的P型多晶硅，而不是重度掺杂的N型硅形成。在此情况下，为了擦除存储器单元区块，将所有位线(B1-B4)设置为0伏，而首先将字线设置为2.5伏以对沟道进行放电，接着设置为-11伏。在此情况下，空穴将穿隧通过栅极阻挡电介质进入电荷存储电介质中，从而消除电子。栅极阻挡电介质可能优选较薄，例如厚度在约10与约60埃之间，优选厚度在约30与约50埃之间，以有助于穿隧。
单片三维存储器阵列是其中在单个衬底(例如晶片)上方形成多个存储器层级，而没有插入的衬底。形成一个存储器层级的层在现有层级的层上方直接沉积或生长。相反，已经通过在单独衬底上形成存储器层级且使所述存储器层级依附在彼此之上而构造出堆叠存储器，如Leedy的第5,915,167号美国专利“Three dimensional structure memory”。可在接合之前使衬底变薄或从存储器层级移除衬底，但由于存储器层级最初形成在单独衬底上方，因而此类存储器并不是真正的单片三维存储器阵列。
形成在衬底上方的单片三维存储器阵列至少包含形成在衬底上方第一高度处的第一存储器层级和形成在与第一高度不同的第二高度处的第二存储器层级。在此类多层级阵列中可在衬底上方形成三个、四个、八个或实际上任何数目的存储器层级。
本文已经描述了详细的制造方法，但可使用形成相同结构的任何其它方法，但结果属于本发明范围内。尽管大体上假定了电路和物理结构，但明确认识到在现代半导体设 计和制造中，可以适用于后续设计、测试或制造阶段的计算机可读的描述形式以及在最终制造的半导体集成电路中实施物理结构和电路。因此，针对传统电路或结构的权利要求可与其特定语言一致地来读取计算机可读的编码和其表示形式，而不管在媒体中实施还是与合适的读取器设施组合以允许相应电路和/或结构的制造、测试或设计改进。预期各种实施例包括电路、相关方法或操作、用于制成此类电路的相关方法以及此类电路和方法的计算机可读媒体编码，全部内容如本文描述，且如在所附权利要求书中所界定。如本文所使用，计算机可读媒体至少包括盘、磁带或其它磁性、光学、半导体(例如，快闪存储卡、ROM)或电子媒体和网络、有线线路、无线或其它通信媒体。电路的编码可包括电路示意信息、物理布局信息、行为模拟信息且/或可包括可用以代表或表达所述电路的任何其它编码。前述详细描述仅描述了本发明可采用的许多形式中的一些。出于此原因，希望此详细描述是说明性的而并非限制性的。在不脱离本发明范围和精神的情况下，可基于本文陈述的描述对本文所揭示的实施例作出变化和修改。仅期望所附权利要求书(包括所有等效物)界定本发明的范围。此外，尤其预期单独使用以及以各种组合使用上文描述的实施例。因此，本文没有描述的其它实施例、变化形式和改进未必被排除在本发明范围之外。