减少包覆模制IC封装中的翘曲的方法

摘要

本发明揭示一种在用于半导体封装的衬底的表面上的虚设电路图案，所述虚设电路图案包含具有一长度的直线段，所述长度经控制以便在所述线段内不产生高于所需应力的应力。所述虚设电路图案可由线形成，或者由邻接或间隔的例如六角形的多边形形成。所述虚设电路图案的若干部分还可形成为具有随机选择的定向、大小和位置。

权利要求

1.一种减少在用于半导体封装的衬底的上形成的虚设电路图案的至少一部分内的应力的方法，其包括：确定所述虚设电路图案的直长段的应力的产生；且

形成所述虚设图案，所述虚设图案中每一直长段的长度被限制在一个长度，根据确定虚设电路图案的直长段的应力的产生的步骤，所述长度被确定为不会导致应力超过阈值。

2.根据权利要求1所述的减少在用于半导体封装的衬底上形成的虚设电路图案的至少一部分内的应力的方法，其中通过实验来确定在确定应力的产生的所述步骤中所确定的所述直长段的所述应力。

3.根据权利要求1所述的减少在用于半导体封装的衬底上形成的虚设电路图案的至少一部分内的应力的方法，其中通过估计来确定在确定应力的产生的所述步骤中所确定的所述直长段的所述应力。

4.根据权利要求1所述的减少在用于半导体封装的衬底的上形成的虚设电路图案的至少一部分内的应力的方法，其进一步包括将所述虚设电路的一部分连接到接地电位或电源电位中的一个的步骤。

5.根据权利要求1所述的减少在用于半导体封装的衬底的上形成的虚设电路图案的至少一部分内的应力的方法，其进一步包括以下步骤：将所述虚设电路的一部分连接到所述衬底上的半导体电路小片和电组件中的至少一个，以将电信号承载到所述衬底上的所述半导体电路小片和电组件中的至少一个和/或从所述至少一个承载电信号。

6.根据权利要求1所述的减少在用于半导体封装的衬底的上形成的虚设电路图案的至少一部分内的应力的方法，其中所述虚设图案中的每一直线段的长度都是相同的。

说明书

减少包覆模制IC封装中的翘曲的方法

[0001] 相关申请案的交叉参考

[0002] 本申请案涉及颁予Hem Takiar等人的题为“APPARATUS HAVING REDUCEDWARPAGE IN AN OVER-MOLDED IC PACKAGE”的第11/170,883号美国专利申请案，所述申请案与本申请案同时申请且全文以引用的方式并入本文中。

[0003] 本申请案还涉及颁予Cheeman Yu等人的题为“SUBSTRATE WARPAGE CONTROLAND CONTINUOUS ELECTRICAL ENHANCEMENT”的第11/171,819号美国专利申请案，所述申请案与本申请案同时申请且全文以引用的方式并入本文中。

[0004] 技术领域

[0005] 本发明的实施例涉及一种形成芯片载体衬底以防止翘曲的方法，以及通过该方法形成的芯片载体。

[0006] 背景技术

[0007] 对便携式消费者电子设备的需求的较强增长驱动了对高容量存储装置的需要。例如快闪存储器存储卡的非易失性半导体存储器装置正广泛用于满足对数字信息存储和交换的不断增长的需求。其便携性、多样性和耐震设计以及其高可靠性和大容量已使得此类存储器装置理想地用于各种各样的电子装置，包含(例如)数码相机、数字音乐播放器、视频游戏控制台、PDA以及蜂窝式电话。

[0008] 快闪存储器卡的一个示范性标准是所谓的安全数字(Secure Digital，SD)快闪存储器卡。在过去，例如SD卡的电子装置已包含集成电路(“IC”)系统，其由各处理不同功能的几个个别封装的IC组成，包含用于信息处理的逻辑电路、用于存储信息的存储器以及用于与外部世界交换信息的I/O电路。已将个别封装的IC单独安装在例如印刷电路板的衬底上以形成IC系统。最近，开发出封装系统(“SiP”)和多芯片模块(“MCM”)，其中将多个集成电路组件封装在一起以在单一封装中提供完整的电子系统。通常，MCM包含并排安装在衬底上并接着封装的多个芯片。SiP通常包含多个芯片，其中一些或全部可堆叠在衬底上并接着封装。

[0009] 上面可以安装电路小片和无源组件的衬底一般包含刚性或软性介电基底，其在一侧或两侧上蚀刻有导电层。电连接形成于电路小片与导电层之间，且导电层提供电引线结构用于将电路小片集成到电子系统中。一旦电路小片与衬底之间的电连接形成，随后就通常将组合件包围在模制化合物中以提供保护性封装。

[0010] 图1中展示包含经蚀刻导电层的常规衬底20的一个表面。衬底20包含电导图案22，用于在安装在衬底上的各个组件之间以及在衬底组件与外部环境之间传递电信号。电导图案可具有任意数目的配置，且占据衬底上各种量的空间。在过去已认识到，如果衬底表面上的导电层从不形成电导图案的一部分的区域被完全蚀刻掉，那么这导致具有不同热膨胀属性的区域，以及在IC封装制造期间加热衬底时衬底中机械应力的累积。电导图案的金属往往在加热时膨胀，且一些区域有金属而一些区域没有金属导致衬底中产生应力。在导电层的不形成导电层的一部分的区域完全保持完整的情况下观察到相同的现象。这些应力往往使衬底翘曲。翘曲的衬底可导致在将半导体电路小片结合到衬底时或其之后半导体电路小片的机械应力和破裂。

[0011] 因此已知在衬底上未用于电导图案的区域中蚀刻所谓的虚设图案(dummy pattern)。举例来说，颁予蔡(Tsai)的题为“衬底中的模型设计结构”(“Pattern Layout Structure inSubstrate”)的第6,380,633号美国专利揭示形成交叉影线的虚设图案，例如图1所示的在衬底20上未用于电导图案22的区域26、28和30中形成的虚设图案24。虚设图案24通过减少衬底上具有电导图案的区域与衬底上不具有电导图案的区域之间的全异热属性来提供改进的半导体良率。

[0012] 本发明的发明人进一步认识到，当虚设图案24以长直线放置时仍产生热应力。特定来说，已了解热应力在虚设图案轨迹的直段上积累，所述热应力随着所述直段的长度变长而增加。颁予常(Chang)等人的题为“防翘曲电路板及制作防翘曲电路板的方法”(“Warpage-Preventive Circuit Board And Method For Fabricating The Same”)的第6,864,434号美国专利揭示如同Tsai提出的交叉影线的虚设图案，但Chang等人将虚设图案划分为多个区域。尽管Chang等人提出了对Tsai的改进，但Chang等人仍揭示了衬底上导致衬底中应力的直线段的系统。随着半导体电路小片变薄且更精密，使衬底内的应力最小变得更加重要。

发明内容

[0013] 概括地说，本发明实施例涉及一种形成芯片载体衬底以防止翘曲的方法，以及一种通过该方法形成的芯片载体。所述衬底包含用于在衬底上的电路小片与组件之间传送电 信号的电导图案，以及用以在未被电导图案占据的区域中防止衬底的翘曲的虚设电路图案。

[0014] 虚设电路图案可具有带有一长度的直线段，所述长度经控制以便在所述线段内不产生高于所需应力的应力。可通过将直段内的应力确定为长度的函数，并接着将长度设定为处于给定直段内的所需最大应力以下，来以实验方式确定线段的所需长度。或者，可基于衬底中所使用材料的已知属性来估计线段的所需长度。

[0015] 虚设电路图案可以多种线、形状和大小形成。在一个实施例中，虚设电路图案可由多个例如六边形的多边形形成。多边形可彼此邻接，或者多边形可彼此间隔开。而且，多边形每一者可具有彼此相同的大小，或者虚设电路图案可包含具有不同大小的多边形。 [0016] 在替代实施例中，虚设电路图案可由形成于衬底上的随机形状的多边形形成。随机形状也可在衬底上随机定向和/或随机定位。在替代实施例中，随机形状可为彼此邻接的，或者其可彼此间隔开。

[0017] 作为对随机形状的替代，虚设电路图案可进一步由衬底上的随机线形成。在替代实施例中，所述线可在虚设电路图案上具有随机定向、随机长度和/或随机位置。 [0018] 虚设电路图案可与电导图案一起形成于光掩模上，并接着在已知的蚀刻工艺中蚀刻到衬底顶部和/或底部上的导电层内。

附图说明

[0019] 图1是包含交叉影线虚设电路图案的现有技术衬底的俯视图。

[0020] 图2是包含电导图案且在未由电导图案占据的区域中包含根据本发明实施例的虚设电路图案的衬底的俯视图。

[0021] 图3是图2所示的衬底的横截面图。

[0022] 图4是包含电导图案和根据本发明替代实施例的虚设电路图案的衬底的俯视图。 [0023] 图5是包含电导图案和根据本发明第二替代实施例的虚设电路图案的衬底的俯视图。

[0024] 图6是包含电导图案和根据本发明第三替代实施例的虚设电路图案的衬底的俯视图。

[0025] 图7是包含电导图案和根据本发明第四替代实施例的虚设电路图案的衬底的俯视图。

[0026] 图8是包含电导图案和根据本发明第五替代实施例的虚设电路图案的衬底的俯视图。

[0027] 图9是包含多个导电层的衬底的横截面侧视图，所述多个导电层中的一者或一者以上可包含如上述实施例中任一者所示的虚设电路图案。

[0028] 图10是包含具有根据本发明实施例的虚设电路图案的衬底的半导体封装的横截面侧视图。

[0029] 图11是说明用于在衬底上制造电导图案和虚设电路图案的工艺的流程图。 [0030] 图12是说明用于制造包含根据本发明实施例的虚设电路图案的半导体封装的工艺的总流程图。

具体实施方式

[0031] 现将参看图2-12描述本发明的实施例，其涉及一种形成减少翘曲的半导体封装的方法以及通过该方法形成的半导体封装。应了解，本发明可以许多不同形式实施，且不应解释为限于本文陈述的实施例。事实上，提供这些实施例以使得本发明将详尽且完整，并将把本发明完全传达给所属领域的技术人员。当然，本发明期望涵盖包含在由所附权利要求书界定的本发明的范围和精神内的对这些实施例的替代、修改和等效物。此外，在以下本发明的具体实施方式中，陈述许多特定细节以便提供对本发明的详尽理解。然而，所属领域的一般技术人员将明了，可在没有这些特定细节的情况下实践本发明。

[0032] 图2是芯片载体衬底100的俯视图，且图3是穿过与衬底100的顶面和底面垂直的平面的横截面图。如图3所见，衬底100可具有顶面102和底面104。衬底100可由电绝缘芯106形成，所述电绝缘芯106具有形成于芯的顶面上的顶部导电层108和形成于芯的底面上的底部导电层110。芯可由各种介电材料形成，例如聚酰亚胺层压物、包含FR4和FR5的环氧树脂、双马来酰亚胺三嗪(BT)和类似物。尽管对本发明并不关键，但芯106可具有40微米(μm)到200μm的厚度，但在替代实施例中芯的厚度可在所述范围以外变化。在替代实施例中芯可为陶瓷的或有机的。

[0033] 导电层108和110可由铜、铜合金或其它低电阻电导体形成，且可根据如下文解释的本发明实施例在电导图案和虚设电路中图案化。层108和/或110可具有约10μm到24μm的厚度，但在替代实施例中层108和110的厚度可在所述范围以外变化。一旦图案化，就可分别用焊料掩模112、114层压顶部导电层和底部导电层，如此项技术中已知。 [0034] 衬底100可经图案化和配置以用于各种各样的半导体封装中。一种此类封装是例如在SD快闪存储器卡中使用的所谓的岸面栅格阵列(land grid array，LGA)半导体封装。
然而应了解，下文解释的虚设电路图案可在其中可形成有电导图案的任何衬底上使用并组装到半导体装置内。

[0035] 再次参看图2，可如下文解释蚀刻或以另外方式处理导电层108和110中的一者或两者，以便包含电导图案120以提供安装到衬底100的组件之间以及衬底100上的组件与外部装置之间的电连接。在衬底100的顶面102与底面104上均包含电导图案的实施例中，以及在包含多个顶部层和底部层的衬底(如下文关于图9所解释)中，可提供通孔(未图式)以在不同层中的电导图案之间传输电信号。

[0036] 衬底100进一步包含不具有电导图案的多个区域122、124、126，其在本文中称为虚设电路区域。根据本发明实施例的虚设电路图案130可形成于虚设电路区域122、124和126中的一者或一者以上中。应了解，在本发明的替代实施例中衬底100的大小和形状以及电导图案102的大小和形状可极大地变化，以便界定具有任意大小或形状的一个或一个以上虚设电路区域。虚设电路130可提供在这些虚设电路区域中的任意一者或一者以上中。
在实施例中，即使电导图案仅提供在衬底的一侧上，根据下文描述的任一实施例的虚设电路图案可提供在衬底的两侧上。可以想象，衬底可用在在衬底的第一或第二相对表面上不包含电导图案的半导体装置中。此衬底可形成有根据本发明实施例的虚设电路图案。 [0037] 在下文描述的每一实施例中，虚设电路图案由多个线和/或形状组成。在所述一个或一个以上虚设电路区域中以给定密度提供所述线和/或形状。密度是指衬底上每单位面积上形成虚设电路图案或电导图案的导电轨迹中材料的数目、长度和/或量。 [0038] 当加热衬底时，虚设电路图案的一部分中的直段内的应力水平将与所述直段的长度线性或非线性相关。一般地，长度越长，加热时的应力越大。

[0039] 关于根据下文描述的实施例的虚设电路图案的任意部分中直段的最大长度，可设定直段的长度以将所述直段内的应力维持在所需水平以下。特定来说，虚设电路的一部分的直段的每单位长度的应力可以实验方式确定，和/或通过依据所使用材料的类型、所使用材料的厚度以及材料将经受的温度范围而定的衬底材料的已知物理特性和特征来确定。其它特性可包含在分析中。

[0040] 给出此信息后，可选择虚设电路的一部分的直段的最大长度以将所述段内的应力维持在任意所需的预定水平以下。换句话说，通过了解每单位长度累积的应力，可选择所需的最大应力，且接着可设定虚设电路中的全部或一部分直段的长度以将应力维持在选定应力水平或该水平以下。应了解，无需执行每单位长度的应力的定量分析，且在本发明实施例中可改为估计直段的最大长度。还应了解，虚设电路图案可包含直段，其中在本发明实施例中超过预定最大值的应力可在加热时形成这些段。

[0041] 考虑虚设电路图案的密度，而不考虑可能引起衬底内应力的其它因素，当虚设图案的密度接近于电导图案的密度时可使衬底内的应力最小。因此，在本发明实施例中，虚设电路图案的密度可选择为近似于衬底上给定电导图案的密度。或者，虚设电路图案的密度可选择为大于或小于电导图案的密度，使得衬底上所得的应力保持在预定可接受水平内。应了解，无需执行虚设电路图案与电导图案之间的密度差异所带来的应力的定量分析，且在本发明实施例中可改为估计虚设电路图案的密度。

[0042] 在图2所示的实施例中，虚设电路图案130由蚀刻到层108和/或110中的多个邻接的对准单元130′形成。所述邻接单元的每一者在形状上可以是均匀的，且配合在一起以便在单元之间不会留下任何空间。应了解，在替代实施例中，个别单元可配合在一起以便在其间留下空间。图案130经蚀刻或以另外方式处理以使得没有直线延伸穿过任意两个邻接单元130′。在图2所示的实施例中，个别单元130′是六边形的，从而形成蜂巢形图案130。然而应了解，在替代实施例中可使用其它形状，例如邻接的圆形、八边形和除了三角形、矩形和正方形以外的其它多边形。(在邻近形状彼此没有对准而使得没有直线延伸穿过任意两个邻接形状的情况下可使用三角形、矩形和正方形)。

[0043] 如所指示，可控制形成图案130的各个直段轨迹的长度以将直段内的应力产生维持在预定的所需应力水平以下。然而在实施例中，形成每一单元130′的直段的长度可在约50μm与250μm之间，且更特定来说在70μm与150μm之间的范围内。应了解，在替代实施例中，单元130′段的最大长度可具有大于250μm和小于50μm的最大直径。在实施例中，形成每一单元130′的各个边的个别轨迹的宽度可在大约70μm与150μm之间，但每一单元的宽度可大于或小于本发明替代实施例中的宽度。虚设电路区域122到126中每一者可包含相同大小的单元130′。或者如图2所示，一个或一个以上区域(122、124)中的单元可大于其它虚设电路区域(126)中的单元130′。如上文指示，可从虚设电路区域中的一者或一者以上中省略虚设电路图案130。而且，如下文解释，给定虚设电路区域内的个别单元
130′可具有不同的大小。

[0044] 在图2的实施例中，每一个别单元130′具有均匀的形状。在图4所示的第二替代性实施例中，虚设区域122、124和126中的一者或一者以上可包含虚设电路图案140，其包含多个不规则随机形状的单元140′。单元140′的随机形状可产生在放置在衬底上的图案掩模中，如下文解释。用于产生图案掩模的控制器可包含用于产生随机形状的软件。或者，可产生随机形状的配置，并接着将信息传送到产生图案掩模的系统。尽管图4展示随机形状的直边多边形，但在本发明替代实施例中，单元140′中的一者或一者以上可 具有圆滑的边缘。

[0045] 在实施例中，每一随机形状的单元140′可各自在给定虚设电路区域内定位于随机位置处。或者，每一虚设电路区域可细分为预定的子区域，且控制各个子区域上的单元分布，但随机确定给定子区域内单元140′的定位。作为进一步替代，在虚设电路区域内可预先确定每一随机形状的单元的位置。

[0046] 如在图2的实施例中，一般地，没有两个邻近的单元140′将具有延伸穿过其中的连续直线。尽管在此实施例中两个随机形状的单元的边缘可能将对准，但任意两个随机形状的邻近单元具有在其间形成直线的对准边的可能性非常小。在本发明实施例中，随机形状的单元140′中任一边的平均长度可在0.3mm与1mm之间的范围内。然而应了解，在本发明的替代实施例中，随机形状的单元140′的任一边的平均大小可大于或小于所述范围。另外应了解，在本发明的替代实施例中，与所述平均大小的标准偏差可变化。在实施例中，线140′的厚度可大约为50μm，但这在本发明实施例中可变化。

[0047] 随机形状的单元140′的平均大小在不同的虚设电路区域122-126中可以相同或不同。类似地，可从虚设电路区域122-126中的一者或一者以上中省略虚设电路图案140。虚设电路图案140的密度可控制为大体上相同于、小于或大于如上所述的电导图案120的密度。

[0048] 在图4所示的实施例中，全部或大部分单元140′是闭合多边形。在图5所示的第三实施例中，芯片承载衬底100可包含电导图案120和一个或一个以上虚设电路区域122-126，其每一者包含由随机定向的线150′组成的虚设电路图案150。线150′可为直的或弯曲的。在为直的时，每一线150′的长度可选择为小于预定长度。或者，全部线150′的平均长度可选择为低于预定值。类似地，虚设电路图案150内线的密度可近似于电导图案的密度，或可大于或小于如上所述的电导图案的密度。在实施例中，线150′的厚度可大约为50μm，但这在本发明实施例中可以变化。

[0049] 在所示的实施例中，线150′随机定向、大小随机(给定范围内)且随机定位。应理解，在替代实施例中可控制线150′的定向、长度和位置中的一者或一者以上，以便使其不是随机的。因此，举例来说，定向和位置可以是随机的，但可控制图案150内的线的长度。或者，图案150中线的定向和位置可以是随机的，但可部分或完全控制位置。类似地，线150′的长度和位置可以是随机的，且控制其定向。线150′的上述属性中的每一者对于每一虚设电路区域来说可以相同，或上述属性可在虚设电路区域之间变化。

[0050] 图6展示本发明的又一实施例，其包含具有电导图案120和虚设电路区域122到126 的衬底100。在目前为止描述的实施例中，图中展示为虚设电路图案的线和形状表示在图案经蚀刻或以另外方式形成于衬底上之后留在衬底上的轨迹材料。相比之下，在图6的实施例中，虚设电路区域各包含虚设电路图案160，其中图中的白线表示在制造过程期间蚀刻掉的材料，且黑色背景表示在形成虚设电路图案之后留下的来自层108或110的材料。
图6中的虚设电路图案160可认为是图5所示的虚设电路图案150的“负片”。在本发明的替代实施例中，虚设电路图案可包括图2-4以及下文描述的图7和8中所示的虚设电路图案的负片。

[0051] 虚设电路图案160包含经蚀刻的线160′。经蚀刻的线160′可具有来自图5中虚设电路图案150的线150′的属性中的任一属性。在图6的实施例中，优选地选择线160′的长度和密度以在制造之后减少层108或110中材料的量，以将虚设电路图案160和衬底110内的应力水平大体上维持为如上所述的预定可接受水平。

[0052] 图7展示本发明的又一实施例，其包含具有电导图案120和虚设电路区域122-126的衬底100。虚设电路区域中的一者或一者以上可包含由多个形状170′组成的虚设电路图案170。在图7所示的实施例中，形状170′中的每一者近似于字母“C”的轮廓，其中来自轮廓内的材料在制造过程期间被蚀刻掉。应了解，在本发明的替代实施例中提供各种各样的其它轮廓形状。或者，所述形状可被“填充”。也就是说，来自所述形状的外部轮廓内的材料在蚀刻工艺之后可保留。

[0053] 在所示的实施例中，形成形状170′的段的大多数是弯曲的。弯曲形状的优点在于形状内的应力最小。而且，半导体电路小片和其它组件对衬底上沿着电路小片和组件的轴线对准的图案更敏感。弯曲的形状减少了原本可能在安装在衬底上的形状上方的半导体电路小片或其它组件中产生的应力。然而应了解，在本发明的替代实施例中可通过全部或部分直线来界定形状170′。

[0054] 如图7所示，形状170′中的每一者与形状170′中的每另一者间隔开。应了解，在本发明的替代实施例中所述形状可重叠。而且所述形状每一者可具有相同的定向(如在虚设电路区域122和124中)，或者形状170′的定向可不同(如在虚设电路区域126中)。给定虚设电路区域内形状170′中每一者的大小可彼此相同或不同，且在虚设区域之间形状170′的大小可相同或不同(如图7所示)。可在每一虚设电路区域中控制形状170′的数目、大小和/或位置，或者所述数目、大小和/或位置可为随机的。

[0055] 图8说明本发明的又一实施例，其包含具有电导图案120和一个或一个以上虚设电路区域122-126的衬底100。虚设电路区域122-126中的一者或一者以上可包含由多个单 元180′形成的电导图案180。图8类似于上述图2的实施例，差别在于形成虚设电路图案180的单元180′可能不会每一者均具有与每另一单元180′相同的大小或形状。在图8所示的实施例中，多个较小六边形单元180′结合多个较大六边形单元180′。单元180′可具有上文关于图2的单元130′所述的属性。

[0056] 如上文指示，在本发明实施例中可在衬底100中芯106的各自上表面和下表面上提供多个层108和110。图9中以横截面展示此实施例。在所示的实施例中，芯包含三个层108，每一层由顶面102上的一层焊料掩模112层压，且衬底100包含三个层110，每一层由下表面104上的一层焊料掩模114层压。层108和110中的一者或一者以上可包含电导图案120和虚设电路图案的上述实施例中的任一者。在本发明实施例中，各个层108中的虚设电路图案可彼此对准或彼此不对准。对于层110中形成的虚设电路图案，情况也是这样。

[0057] 图10是半导体封装182的横截面图，所述半导体封装182可形成有包含根据上述实施例中任一者的虚设电路图案的衬底100。尽管对本发明并不关键，但图10展示在衬底100的顶面102上的两个堆叠的半导体电路小片184。在SiP、MCM或其它类型的配置中，本发明实施例可以单一电路小片操作，或在三个与八个或八个以上堆叠电路小片之间操作。
再次，尽管对本发明并不关键，但所述一个或一个以上电路小片184可为快闪存储器芯片(NOR/NAND)、静态存储器(SRAM)或二极管-三极管(DDT)，和/或例如特定用途集成电路(ASIC)的控制器芯片。还预期其它硅芯片。

[0058] 根据上述本发明实施例的虚设电路图案控制和/或最小化衬底100上的机械应力以及衬底100的翘曲。这又导致控制和/或最小化电路小片184受到的应力，因此改进总体良率。

[0059] 可使用已知的电路小片附接化合物186，在已知的粘合或共熔电路小片结合工艺中将所述一个或一个以上电路小片184安装在衬底100的顶面102上。所述一个或一个以上电路小片184可在已知的线结合工艺中通过线结合188电连接到衬底100的导电层108、110。在线结合工艺之后，电路可在已知的模制工艺中封装在模制化合物190中以完成封装
182。

[0060] 除了减少应力和翘曲以外，根据上述各个实施例的虚设电路图案还可提供电功能。虚设电路图案可提供到达接地(VSS)的路径，或连接到电源(VDD)以向半导体电路小片和/或安装在衬底上的其它组件供应电力。或者，虚设电路图案可将信号承载到半导体电路小片和衬底组件和/或从半导体电路小片和衬底组件承载信号。在另外的实施例 中，虚设电路图案可为“浮动的”，即，其没有电功能。

[0061] 存在许多已知的用于在衬底100上形成电导图案120以及虚设电路图案的各种实施例的工艺。参看图11的流程图解释一个此种工艺。在步骤150中清洁导电层108和110的表面。接着在步骤152中将光致抗蚀剂膜涂覆在层108和110的表面上。接着在步骤154中将含有电电导图案和虚设电路图案的轮廓的图案光掩模放置在光致抗蚀剂膜上。
可在已知工艺中在光掩模上形成虚设电路图案和电导图案。如上文所指示，在虚设电路图案包含在衬底上形成随机线或形状的情况下，视本发明实施例而定，已知的随机产生工艺可与光掩模形成相关联以包含所述随机线或形状。

[0062] 一旦将光掩模涂覆在光致抗蚀剂膜上，就对光致抗蚀剂膜进行曝光(步骤156)并显影(步骤158)以从导电层上待蚀刻的区域去除光致抗蚀剂。接着在步骤160中使用例如氯化铁的蚀刻剂将经曝光区域蚀刻掉，以在芯上界定电导图案和虚设电路图案。接着在步骤162中去除光致抗蚀剂，且在步骤164中涂覆焊料掩模层。

[0063] 参看图12的流程图解释用于形成完成的电路小片封装182的整个工艺。衬底100作为较大面板开始，所述较大面板在制造后被分为个别衬底。在步骤220中，钻凿面板以提供参考孔，在所述参考孔以外界定各个衬底的位置。接着在步骤222中在面板的各自表面上形成电导图案和虚设电路图案，如上文所解释。接着在步骤224中检查和测试经图案化的面板。一旦经检查，就在步骤226中将焊料掩模涂覆于面板。接着在步骤228中刳刨机将面板分为个别衬底。接着在自动化步骤(步骤230)中和在最终视觉检查(步骤232)中再次检查和测试个别衬底以核查电操作，以及污染物、刮痕和变色。接着在步骤234中通过电路小片附接工艺发送通过检查的衬底，并接着在步骤236中在已知的注射模制工艺中封装衬底和电路小片以形成联合电子设备工程委员会(JEDEC)标准(或其它)封装。应了解，在替代实施例中可通过其它工艺形成包含虚设电路图案的电路小片封装182。 [0064] 已经出于说明和描述的目的提出了本发明的上述具体实施方式。不希望其为详尽的或将本发明限于所揭示的精确形式。根据以上教示，许多修改和变化是可能的。选择所描述的实施例是为了最佳地解释本发明的原理及其实践应用，从而使所属领域的其他技术人员能够在各种实施例中最佳地利用本发明并作出适合于所预期的特定用途的各种修改。希望本发明的范围由所附权利要求书界定。