硅材料高频低功耗功率结型场效应晶体管(JFET)的制造方法

摘要

硅材料高频低功耗功率结型场效应晶体管(JFET)制造方法，能够在沟槽栅功率JFET结构中栅极区的下方形成隐埋的局域绝缘层。其技术方案是：将SOI工艺中的SIMOX或SIMNI技术思路以局域化的方式用于纵向导电的功率器件，在制造功率JFET的常规工艺流程中，通过安排绝缘阻挡层生长、栅极区掺杂窗口刻蚀、离子注入和高温退火等四个工艺步骤，来实现隐埋局域绝缘层。本发明与常规工艺流程有很好的工艺兼容性，工艺简单，可控性强，有利于实现低成本和高成品率，制造出性能更优的高频低功耗功率JFET。

权利要求

1.硅材料高频低功耗功率结型场效应晶体管(JFET)的制造方法，包含有漏极区(1)、源极区(9)和栅极区(3)的制造工艺流程，本发明的特征在于：能够在沟槽栅型功率JFET结构中的栅极区(3)的下方形成隐埋的局域绝缘层(6)，为制造栅极区(3)之下隐埋的局域绝缘层(6)，在沟槽栅常规工艺流程中，通过安排绝缘阻挡层生长、栅极区掺杂窗口刻蚀、离子注入和高温退火等四个工艺步骤，来实现隐埋局域绝缘层，工艺步骤安排如下：

1)在邻近栅极区(3)的硅片表面、即硅片的上表面生长既能够掩蔽常规的栅极区掺杂又能够掩蔽步骤3)所述的离子注入的绝缘阻挡层，具体工序为：(i)在邻近栅极区(3)的硅片表面、即硅片的上表面生长绝缘阻挡层(5)；(ii)在工序(i)所生成的绝缘阻挡层(5)上刻蚀出与常规工艺流程设计相同的沟槽区窗口，并在该窗口的范围内用垂直性良好的干法刻蚀技术向下刻蚀硅单晶形成沟槽(7)；(iii)再在沟槽范围内生长一层厚度小于沟槽半宽度的绝缘层；

2)在步骤1)所生成的绝缘阻挡层上刻蚀出与常规工艺流程设计相同的栅极区掺杂窗口(4)，具体为：用垂直性良好的干法刻蚀技术刻净槽底处由步骤1)的工序(iii)所生长的绝缘层，进而在保留相邻沟槽之间的硅片表面处绝缘阻挡层(5)的同时，在沟槽侧壁处亦留下既能够掩蔽常规的栅极区掺杂又能够掩蔽步骤3)所述离子注入的侧壁绝缘层(8)，同时，由侧壁绝缘层(8)围成栅极区掺杂窗口(4)，这些窗口既允许栅极区掺杂杂质也允许步骤3)所注入的离子由此进入硅片内部；

3)在邻近栅极区的硅片的上表面进行离子注入，所注入的离子是在栅极区(3)下方形成的隐埋局域绝缘层(6)的组成成分，为氧离子和氮离子，或者是其中的一种；由于步骤1)所生成的绝缘阻挡层的存在，该离子注入仅在栅极区掺杂窗口(4)的范围内生效；

4)实施高温退火工艺；高温退火工艺完成后，在栅极区(3)下方、步骤3)所述的离子注入射程附近，最终形成局域分布的绝缘层(6)，同时又使局域绝缘层上方即栅极区(3)处的离子注入损伤层恢复；

除以上四步工序外，其余工序均与常规工艺流程相同。

2.根据权利要求1所述的硅材料高频低功耗功率结型场效应晶体管(JFET)的制造方法，其特征在于，所述的步骤3)和步骤4)这两步工序，是全部安排在常规工艺流程中原有的栅极区掺杂工序之前进行的。

3.根据权利要求1所述的硅材料高频低功耗功率结型场效应晶体管(JFET)的制造方法，其特征在于，通过步骤1)生长出厚度为50nm-5μm绝缘阻挡层。

4.根据权利要求1所述的硅材料高频低功耗功率结型场效应晶体管(JFET)的制造方法，其特征在于，步骤3)所采用的离子注入能量为10keV-1MeV，剂量为1×1016-1×1019cm-2。

5.根据权利要求1所述的硅材料高频低功耗功率结型场效应晶体管(JFET)的制造方法，其特征在于，步骤4)所采用的退火温度为900-1400℃，持续时间为10分钟-20小时。

6.根据权利要求1所述的硅材料高频低功耗功率结型场效应晶体管(JFET)的制造方法，其特征在于，步骤4)所述的高温退火是在含氧气的氩气或含氧气的氮气气氛中进行的，其中氧气的含量为0-5％。

说明书

技术领域：

本发明涉及一种半导体器件制造方法，更具体说是涉及一种硅材料高频低功耗功率结型场效应晶体管(JFET)的制造方法，适用于沟槽栅型器件。

背景技术：

功率晶体管在电力电子技术中，例如在开关电源电路中，一般是以开关模式工作的。对功率晶体管性能的主要要求是高频功率损耗小。这需要通态功耗Pon小和开关功耗Psw小。前者要求通态电阻Ron小；后者要求开关电荷小，即在开、关两状态间变化时需要充放电电荷QG小。上世纪八十年代前使用的是功率双极晶体管和晶闸管，它们的Ron很小，但QG很大。而Psw是正比于工作频率的，QG过大使这些器件的工作频率限于几千赫以内。八十年代以后电力电子技术使用的工作频率迅速提高。适应这种需要出现了功率金属一氧化物一场效应晶体管(功率MOSFET)，适合于低压中小功率；在大功率领域出现了绝缘栅双极晶体管(IGBT)。功率MOSFET在工作时没有少数载流子的存储与抽取，所以它的特点正好与双极器件相反，Psw很小而Ron很大。为了减小其Ron，对它的结构进行了不断的改进，经历了垂直双扩散功率MOSFET(VDMOSFET)、V型槽功率MOSFET，U型槽功率MOSFET、到最新的垂直沟槽的沟槽栅功率MOSFET(Trench MOSFET)。然而，随着沟槽的精细与密度增加，栅电容增大，QG增加开始显现出了对工作频率的限制。到目前，沟槽栅MOSFET已经没有多少挖掘潜力的余地。而紧凑型设备的发展(如笔记本电脑)使得进一步降低功率管功耗的需求还在有增无已。为此，器件研发者又重新审视将上世纪七十年代的沟槽栅JFET(Trench JFET)用于此用途。这种器件又称为沟槽栅静电感应晶体管(SIT)或沟槽栅双极模式静电感应晶体管(BSIT)(US Patent4070690)。常闭型的沟槽栅JFET在工作时有电导调制在起作用使Ron不大，尽管电导调制对其开关损耗有不利影响，但是开、关状态间变化时漏栅之间的电压变化小于MOSFET，针对低压低功耗优化的沟槽栅JFET的高频功耗略小于沟槽栅MOSFET。尽管有这些新技术的使用，但是仍然不能很好满足紧凑型设备发展的要求。于是，一种在栅极区下方设置绝缘层以减小栅漏电容CGD从而减小QG，即制造具有隐埋局域绝缘层的JFET的方案，就成为新的选择。有人提出了先在沟槽槽底用淀积或热氧化的方式生长绝缘层，再在该绝缘层上方淀积多晶硅并掺杂形成栅极区的方法来实现这类结构(US Patent 6,878,993 B2)。但是，该方法涉及到多次挖槽、Si3N4生长、局域氧化、多晶硅生长及刻蚀等附加步骤，同时又要求多晶硅在沟槽的侧壁与单晶硅的接触必须非常良好。因此，工艺步骤增多，均匀性差，控制难度和成本加大，成品率低。所以，相应的产品或研究成果至今未见有报道。另一方面，在集成电路的SOI(Silicon on Insulator，绝缘衬底硅)工艺中，有利用氧离子或氮离子注入来形成硅体内隐埋绝缘层的技术方法，分别称为SIMOX(Separation byIMplanted Oxide，氧注入隔离)和SIMNI(Separation by IMplanted Nitride，氮注入隔离)，但这类方法从未在纵向导电的沟槽栅型功率JFET器件中使用过。

发明内容：

本发明是针对现有制造具有隐埋局域绝缘层的沟槽栅JFET的方法步骤多、难度大、成品率低、成本高的缺点进行的改进，首次提出将用于集成电路或横向器件的SIMOX或SIMNI技术思路以局域化的方式用于该类器件，在沟槽栅功率JFET的栅极区下方制作出隐埋的局域绝缘层。本发明的制造方法与沟槽栅JFET器件的常规工艺有很好的兼容，是在常规工艺流程中添加和替代若干加工步骤而实现的。为叙述和对比的方便，首先给出这类结构典型的常规工艺流程。

沟槽栅结构典型的常规工艺流程(参见图1)：(I)在含有低阻层1和高阻层2的硅衬底的高阻层表面即硅片的上表面生长能够掩蔽栅极区掺杂的绝缘层5。(II)在绝缘层5上刻蚀出沟槽区窗口，并在该窗口的范围内用垂直性良好的干法刻蚀技术向下刻蚀硅单晶形成沟槽7。(III)再在沟槽范围内生长一层厚度小于沟槽半宽度的绝缘层。(IV)用垂直性良好的干法刻蚀技术刻净槽底处由工序(III)所生长的绝缘层，进而在保留相邻沟槽之间的硅片表面处绝缘阻挡层5的同时，在沟槽侧壁处亦留下能够掩蔽栅极区掺杂的绝缘阻挡层8；同时，由侧壁绝缘层8围成栅极区掺杂窗口4。以上参见图1(a)。(V)栅极区掺杂和推结，形成栅极区3。(VI)在栅极区表面即沟槽底部生成硅化物12以减小互连电阻。(VII)用绝缘物质回填沟槽7(这些绝缘物与沟槽侧壁绝缘层8合并构成最终的源极电极11与高阻层2和栅极区3之间电隔离介质)，然后利用化学机械抛光技术做表面平坦化，最终在沟槽内保留绝缘填充物的同时使相邻沟槽之间的硅片表面露出硅单晶(或仅被一薄层绝缘层覆盖)，这些露出的区域即是最终的源极区9的表面。(VIII)源极区掺杂、推结形成源极区9。(IX)制作栅极电极(图中未给出)和源极电极11，并做表面钝化。(X)硅片背面减薄，并制作漏极电极13。以上参见图1(b)。(XI)通过后道工序完成封装。

如前所述，为了达到本发明的目的，本发明的硅材料高频低功耗功率结型场效应晶体管(JFET)制造方法，是在包含漏极区1、源极区9和栅极区3的槽栅型功率JFET结构中栅极区3的下方利用局域SIMOX或局域SIMNI工艺形成隐埋的局域绝缘层6，为制造栅极区3之下隐埋的局域绝缘层6，在沟槽栅常规工艺流程中，通过安排绝缘阻挡层生长、栅极区掺杂窗口刻蚀、离子注入和高温退火等四个工艺步骤，来实现隐埋局域绝缘层，工艺步骤安排如下：

1)在邻近栅极区3的硅片表面、即硅片的上表面生长既能够掩蔽常规的栅极区掺杂又能够掩蔽步骤3)所述的离子注入的绝缘阻挡层，具体工序为：(i)在邻近栅极区3的硅片表面、即硅片的上表面生长绝缘阻挡层5；(ii)在工序(i)所生成的绝缘阻挡层5上刻蚀出与常规工艺流程设计相同的沟槽区窗口，并在该窗口的范围内用垂直性良好的干法刻蚀技术向下刻蚀硅单晶形成沟槽7；(iii)再在沟槽范围内生长一层厚度小于沟槽半宽度的绝缘层；

2)在步骤1)所生成的绝缘阻挡层上刻蚀出与常规工艺流程设计相同的栅极区掺杂窗口4，具体为：用垂直性良好的干法刻蚀技术刻净槽底处由步骤1)的工序(iii)所生长的绝缘层，进而在保留相邻沟槽之间的硅片表面处绝缘阻挡层5的同时，在沟槽侧壁处亦留下既能够掩蔽常规的栅极区掺杂又能够掩蔽步骤3)所述离子注入的绝缘阻挡层8，同时，由侧壁绝缘层8围成栅极区掺杂窗口4，这些窗口既允许栅极区掺杂杂质也允许步骤3)所注入的离子由此进入硅片内部；

3)在邻近栅极区的硅片的上表面进行离子注入，所注入的离子是在栅极区3下方形成的隐埋局域绝缘层6的组成成分；由于步骤1)所生成的绝缘阻挡层的存在，该离子注入仅在栅极区掺杂窗口4的范围内生效；

4)实施高温退火工艺；高温退火工艺完成后，在栅极区3下方、步骤3)所述的离子注入射程附近，最终形成局域分布的绝缘层6，同时又使局域绝缘层上方即栅极区3处的离子注入损伤层恢复；

除以上四步工序外，其余工序均与常规工艺流程相同。

本发明的特征还在于，用步骤1)代替了常规工艺流程中原有的制作单纯掩蔽栅极区掺杂的绝缘阻挡层的工序；用步骤2)代替了常规工艺流程中原有的形成栅极区掺杂窗口的工序。更确切地说，是用步骤1)和2)代替了其常规工艺流程中原有的制作单纯掩蔽栅极区掺杂的绝缘阻挡层、刻蚀硅槽、在沟槽内形成单纯掩蔽栅极区掺杂的侧壁绝缘层和形成栅极区掺杂窗口的工序。

从本发明的工序流程可以看出，步骤1)和2)的实施其实并不改变常规工艺流程中的相关工序的安排，只是根据需要调整常规流程中绝缘阻挡层5和8的原有厚度(以及其相应的生长和刻蚀条件)，使其既能够掩蔽常规的栅极区掺杂又能够掩蔽步骤3)所述的离子注入即可。这一厚度根据情况可在50nm-5μm的范围内取值。至于由这一厚度变化而引起的热氧化或化学气相淀积(CVD)生长条件的调整，以及相应刻蚀条件的调整，都是通常的技术人员根据常规工艺知识和经验能够顺利完成的，所涉及的方法也是他们熟知的和通用的。

步骤3)和步骤4)这两步工序，按照本发明的技术方案，通常是全部安排在常规工艺流程中原有的栅极区掺杂工序之前进行的。这使得步骤3)和4)不影响常规流程中原有的栅极区掺杂工艺，使后者的工艺设计独立灵活，尤其适用于栅极区3的设计结深很浅，例如小于1μm，与步骤4)的高温退火条件不匹配的情况。但是，在栅极区的设计结深较深，例如大于1μm，且与步骤4)的高温退火工艺条件相匹配的情况下，允许将步骤3)和4)或单独将步骤4)调整到常规流程中原有的栅极区掺杂工序之后安排。这样，在步骤4)促进形成隐埋的局域绝缘层6的同时，也起到将栅极区杂质向硅片内部驱入而形成栅结的作用。

本发明中，步骤3)所注入的离子是一种或多种，最为典型的和优选的是氧离子和氮离子，或者是其中的一种。相应地，经过步骤4)后最终形成的隐埋的局域绝缘层6将分别是氮氧化硅(注入两种离子)、氧化硅(仅注入氧离子)或者氮化硅(仅注入氮离子)。并且步骤3)所采用的离子注入能量为10keV-1MeV，剂量为1×1016-1×1019cm-2。

本发明中步骤4)所采用的退火温度为900-1400℃，持续时间为10分钟-20小时。所述的高温退火是在含氧气的氩气或含氧气的氮气气氛中进行的，其中氧气的含量为0-5％。

以下对本发明的技术方案给出更为详细的描述。需要说明的是，这些描述只针对有源区进行，分布在有源区周边的结终端区的形成，可根据所采用的具体终端设计单独加工实现，或者以兼容于有源区工艺的方式加工实现。

参见图2，器件的制造是在含有低阻层1和高阻层2的硅衬底上进行。其中高阻层2是低阻层1的外延层，或者低阻层1是高阻层2的高浓度扩散层。低阻层1最终构成器件的漏极区，高阻层2则最终包含器件的漂移区和沟道区，以及在其表面掺杂形成的栅极区3和源极区9。

按常规工艺流程，如前所述，由低阻层2和高阻层1构成的硅衬底一开始将经历以下加工步骤：(i)在高阻层1的表面即硅片上表面生长绝缘层5；(ii)利用光刻和刻蚀工艺，局域刻蚀掉绝缘层5，在窗口中露出硅，然后进一步向下刻蚀硅单晶，形成沟槽7；(iii)利用热氧化和/或CVD法在沟槽侧壁及底部生长出一定厚度的绝缘层，随后用垂直性很好的干法刻蚀工艺刻掉沟槽底部的绝缘层，最终仅在沟槽侧壁留有绝缘层8，起到阻挡栅极区掺杂杂质进入侧壁的作用。

到此为止，在沟槽与沟槽之间硅表面即台面部分，已覆盖有前述的的绝缘层5，同时在沟槽的侧壁亦生长了具有一定厚度的绝缘层8，所以所谓的栅极区掺杂窗口4此时会出现在沟槽7的底部，被侧壁绝缘层8包围。这里，如果把沟槽的侧壁和槽底当作是硅片上表面的组成部分，则绝缘层8也可以被认为是绝缘层5的延伸和组成部分，两部分绝缘层构成一体，在掺杂窗口4范围之外共同起到阻挡掺杂的作用。

在本发明的制造方法中，需要用本发明所述的步骤1)和2)来替代这些常规工艺流程，具体的实施其实就是在不改变常规流程的情况下，仅将台面绝缘层5和沟槽侧壁绝缘层8的厚度进行调整，使其厚度(例如台面和侧壁绝缘层分别为2μm和150nm)在后续工艺中既可以阻止栅极区3的掺杂杂质(如硼)，也可以阻止本发明步骤3)所注入的离子从这些区域进入硅片。具体说来，台面绝缘层5和沟槽侧壁绝缘层8可以是用热氧化法或CVD法生长的SiO2或SiO2/Si3N4/SiO2复合层，其总厚度的调整范围前者为50nm-5μm，后者为50-500nm。同表面栅器件一样，绝缘厚度的具体取值主要取决于本发明步骤3)所采用的离子注入能量，而与厚度变化相关的生长和刻蚀工艺的调整是通常的技术人员熟知和公知的。注意，工艺进展至此，图2中的沟槽填充物7、沟槽底的硅化物12、源极区9和源极电极11等均未形成，硅片的上表面应以绝缘层5、8和槽底为界。

按照常规工艺流程，接下来将进行的是栅极区3的掺杂工艺(例如n沟道器件通常为注入硼离子或采用用氮化硼或溴化硼进行硼杂质的预淀积或预扩散)。但在该掺杂工艺进行之前，按照本发明的制造方法，应增加一步离子注入及其高温退火工序，即前述步骤3)和4)。由于在掺杂窗口4之外的区域(如为沟槽栅结构则包括沟槽侧壁和台面)已具有阻挡层5和8，该离子注入仅在栅极区窗口4的范围内生效。注入的离子是一种或多种，是栅极区下方绝缘层6的组成成分。例如注入氧离子或氮离子，或者是二者的组合，能够最终相应地在栅极区3下方生成氧化硅、氮化硅或者氮氧化硅绝缘层6。离子注入能量在10keV-1MeV，剂量在1×1016至1×1019cm-2。例如，注入氧离子，能量可以取为150、180或者200keV，剂量取为1.8、2.0或者2.4×1018cm-2。

所说的离子注入即前述步骤3)完成之后，需紧接着实施高温退火工序即前述步骤4)。这里，由于高温退火是在常规工艺中原有的栅极区掺杂之前单独进行的，它不会影响栅极区的掺杂，这使后者的工艺设计独立、灵活，可保持为常规工艺流程中的原有方案。所以，这种安排是通用的，而且尤其适用于栅极区的设计结深很浅(例如小于1μm)，与步骤4)退火工艺的条件不匹配的情况。但是，如果栅极区的设计结深较深(例如1-5μm)，且可以与步骤4)的退火工艺条件相匹配，则允许将前述的步骤3)和4)或单独将步骤4)调整到常规流程中原有的栅极区掺杂工序之后安排。这样，在步骤4)促进生成隐埋的局域绝缘层6的同时，也起到将栅极区杂质向硅片内部驱入而形成一定结深的栅结的作用。

在步骤4)的高温退火工艺完成后，在栅极区3下方，前述步骤3)中所说的离子注入工艺的射程附近，将形成局域分布的绝缘层6，它们在平行于硅片表面方向上的分布是不连续的；而在绝缘层6的上方即栅极区3范围内的硅材料，应从离子注入损伤层恢复为单晶层，或者是不完美的单晶层，但其缺陷的数量和分布不影响器件的性能。所说的高温退火采用的温度为900至1400℃，持续时间为10分钟至20小时。例如对于氧离子注入的情况，退火温度可选择900、1000或1100℃，退火时间可选择为30、60或120分钟。退火在含氧的氩气或含氧的氮气气氛中进行，其中氧气的含量为0-5％。

除了步骤1)-4)之外，其余的工序，如常规的初始处理工序，栅极区3和源极区9的掺杂，栅极区和源极区的金属化10、11，器件的表面钝化，硅片背面减薄，漏极的金属化13、键合及封装等等，均与已有的常规工艺相同。另外，在源极区9掺杂之前，还有与其常规工艺相同的沟槽底部硅化物12的生成及沟槽7的绝缘物填充和平坦化等工序。平坦化完成后，台面绝缘层5被去除，沟槽侧壁绝缘层8与沟槽内的填充绝缘物7合并。因此，图中绝缘层5和8，均以虚线表示。这些过程在图3中有更详细的体现。

本发明的制造方法与现有的制造沟槽栅型功率JFET的常规工艺有很好的兼容性，工艺设计简单明了，可控性强，有利于实现低成本和高成品率。此外，由于本发明能够在常规结构的栅极区下方制造出隐埋局域绝缘层，所以能够生产出开关速度更快、综合性能更优的高频低功耗功率JFET。

附图说明：

图1沟槽栅功率JFET的常规工艺流程示意图

(a)流程至栅极区掺杂前的结构

(b)前道工艺流程结束后的结构(未画出表面钝化层)

1——衬底的低阻层，即漏极区

2——衬底的高阻层

3——栅极区

4——栅极区掺杂窗口

5——绝缘层

6——栅极区下方隐埋的局域绝缘层

7——沟槽，内部填充绝缘物质

8——沟槽侧壁绝缘层

9——源极区

11——源极电极

12——沟槽底部的栅极区硅化物

13——漏极电极

图2用本发明的方法制造的具有隐埋局域绝缘层的沟槽栅JFET结构示意图

1——衬底的低阻层，即漏极区

2——衬底的高阻层

3——栅极区

4——栅极区掺杂窗口

5——绝缘层

6——栅极区下方隐埋的局域绝缘层

7——沟槽，内部填充绝缘物质

8——沟槽侧壁绝缘层

9——源极区

11——源极电极

12——沟槽底部的栅极区硅化物

13——漏极电极

14——二次外延层

图3本发明的具有隐埋局域绝缘层的沟槽栅n沟道JFET制造步骤示意图

2.1——衬底的n+低阻层，即n+漏极区

2.2——衬底的n-高阻层

2.3——p型栅极区

2.4——p型栅极区掺杂窗口

2.5——SiO2/Si3N4/SiO2三明治绝缘层

2.6——栅极区下方隐埋的局域氧化硅绝缘层

2.7——沟槽，内部填充绝缘物质

2.8——沟槽侧壁的SiO2绝缘层

2.9——n+源极区

2.11——源极电极

2.12——沟槽底部的栅极区Ti3Si4层

2.13——漏极电极

2.15——离子注入束示意

具体实施方式：

本发明技术方案具体步骤中的绝缘阻挡层的厚度，离子注入的剂量、能量，以及高温退火温度、时间和气氛的选择点，只要落在本发明给出的范围内便可达到本发明所制造的具有隐埋局域绝缘层的功率JFET的要求；这些选择点的调整为通常技术人员所掌握和公知的技术。

下面按照本发明的技术方案，例举具有隐埋局域绝缘层的沟槽栅JFET的制造方法来说明本发明的实施可行性

实施例：具有隐埋局域绝缘层的沟槽栅功率JFET的制造方法

参见图3，本发明制造一种具有隐埋局域绝缘层的沟槽栅n沟道功率JFET(以漏源击穿压20至30V为例)的工艺步骤如下：(I)与沟槽栅结构的常规工艺相似(只是调整了绝缘阻挡层5的原有厚度)，在含有n+低阻层2.1(电阻率0.01至0.001Ω·cm)和n-高阻层2.2(电阻率0.5Ω·cm左右)的硅衬底的高阻层表面，通过热生长和CVD法生长出总厚度约为1.5μm的SiO2/Si3N4/SiO2三明治绝缘层2.5，其中最底层的SiO2厚约20nm。然后，利用光刻和刻蚀工艺在局部区域去除三明治绝缘层并进一步在硅片体内垂直挖出沟槽2.7。之后利用热氧化或CVD法在沟槽侧壁及底部生长出总厚度为150nm的SiO2绝缘层，再经过垂直性很好的干法刻蚀工艺刻蚀掉沟槽底部的绝缘层，最终仅在沟槽侧壁留有氧化层2.8，起到阻挡离子注入工艺中杂质进入侧壁的作用。与此同时，沟槽之间的硅表面(台面)处覆盖有三明治绝缘层2.5，亦起到阻挡离子进入的作用。此时，在沟槽底部介于侧壁氧化层之间的部分是裸露出来的硅，所以槽底就构成了p型栅极区2.3的掺杂窗口2.4。(II)如图3(a)所示，对硅片从n-层2.2的表面实施氧离子注入2.15，由于台面处三明治绝缘层2.5和沟槽侧壁氧化层2.8的阻挡作用，注入只在栅极区掺杂窗口2.4范围内生效。氧离子注入的剂量取1.8至2.4×1018cm-2，能量取180至200keV。(III)将硅片在900至1150℃的温度下退火，时间2小时，气氛是含有氧气的氩气或氮气，氧气含量取0.5％。此工序后，在沟槽底部的下方，将形成隐埋的局域氧化硅绝缘层2.6，见图3(b)；而在隐埋的局域氧化层2.6上方的硅材料，应从离子注入损伤层恢复为单晶层，或者是不完美的单晶层，但其缺陷的数量和分布不影响器件的性能。(IV)之后的工序按常规流程进行，进一步完成p型栅极区2.3的掺杂，沟道底部栅极区表面硅化物2.12的生成，沟槽2.7的回填(此时侧壁绝缘层8与填充的绝缘物质合并)与平坦化(用CMP工艺去除了台面绝缘层5)，n+型源极区2.9的掺杂，栅极电极(图中未给出)、源极电极2.11的制作，表面钝化，背面减薄及漏极电极2.13的制作，以及后道封装工序等，最终形成如图3(c)所示的剖面结构(图中略去出钝化层)。

最后应说明的是：以上实施例仅用以说明本发明而并非限制本发明所描述的技术方案；因此，尽管本说明书参照上述的各个实施例对本发明已进行了详细的说明，但是，本领域的普通技术人员应当理解，仍然可以对本发明进行修改或等同替换；而一切不脱离发明的精神和范围的技术方案及其改进，均应涵盖在本发明的权利要求范围当中。